JP3697427B2 - 車載電子制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、例えば自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した車載電子制御装置に関するものである。特に、この発明は多数の入出力信号の扱い方を改善して小型化を図ると共に、各種車両の制御に対して標準化を図った車載電子制御装置に係わるものである。
【０００２】
【従来の技術】
図９は、従来のこの種、車載電子制御装置を示す典型的な全体ブロック回路図である。１枚のプリント基板で構成されたＥＣＵ（エンジンコントロールユニット）１は、ＬＳＩ（集積回路）２を主体として形成されている。そのＬＳＩ２は、ＣＰＵ（マイクロプロセッサ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ５、入力用データセレクタ６、Ａ／Ｄ変換器７、出力ラッチメモリ８等をデ−タバス３０で結合したものである。上記ＥＣＵ１は、車載バッテリ１０から電源線１１及び電源スイッチ１２を介して給電される電源ユニット９から制御電源の供給を受けて動作するものである。その実行プログラムやエンジン制御用制御定数等は、予め不揮発フラッシュメモリ４に格納されている。
【０００３】
一方、各種センサスイッチ１３からの多数のＯＮ／ＯＦＦ入力信号は、プルアップまたはプルダウン抵抗としてのブリーダ抵抗１４からノイズフィルタを構成する直列抵抗１５と並列コンデンサ１６を経て比較器１９に供給される。その比較器１９には、入力抵抗１７と正帰還抵抗１８が接続されていて、並列コンデンサ１６の両端電圧が比較器１９の負側端子に印加されている基準電圧を超えるとデータセレクタ６に論理「Ｈ」の信号を供給する。しかし、並列コンデンサ１６の両端電圧が低下する時には、正帰還抵抗１８による入力が加算されるので、上記基準電圧よりも更に低い電圧まで低下したことにより、比較器１９の出力は論理「Ｌ」に復帰する。このようにして比較器１９は、ヒステリシス機能を包含したレベル判定用比較器としての機能を持っており、多数の比較器１９の出力は、データセレクタ６とデータバス３０を介して、ＲＡＭメモリ５に格納される。
なお、上記データセレクタ６は、例えば１６ビットの入力を扱い、ＣＰＵ３からチップセレクト信号を受けた時に、データバス３０に出力するものであるが、入力点数は数十点に及ぶものであって、複数のデータセレクタが用いられている。
【０００４】
また、各種アナログセンサ２０からの多数のアナログ信号は、ノイズフィルタを構成する直列抵抗２１と並列コンデンサ２２を介してＡ／Ｄ変換器７に供給され、ＣＰＵ３からチップセレクト信号を受取ったＡ／Ｄ変換器のデジタル出力がデ−タバス３０を介して、ＲＡＭメモリ５に格納される。ＣＰＵ３からの制御出力はデータバス３０を介してラッチメモリ８に格納され、出力トランジスタ２３を介して外部負荷２６を駆動するものである。その多くの制御出力点数に対応するためには、複数のラッチメモリが使用され、ＣＰＵ３によってチップセレクトされたラッチメモリに対して制御出力が格納されるようになっている。
なお、２４はトランジスタ２３の駆動用ベ−ス抵抗、２５はトランジスタ２３のベース／エミッタ端子間に接続された安定抵抗、２７は外部負荷２６に対する給電用負荷リレーの出力接点である。
【０００５】
このように構成された従来装置では、ＣＰＵ３が極めて多くの入出力を取扱うために、ＬＳＩ２の規模が大きくなることや、ノイズフィルタとしての並列コンデンサ１６は目的とするフィルタ定数を確保するために様々の容量のコンデンサを使用する必要があって標準化が困難であると共に、大きなフィルタ定数を確保するためには、大型コンデンサを用いる必要があって、ＥＣＵ１が大型化する等の問題点があった。
【０００６】
ＬＳＩ２の入出力端子を削減してその小型化を図る手段としては、特開平７−１３９１２号公報「入出力処理ＩＣ」で示されるように、シリアル通信ブロックを用いて多数の入出力信号を時分割して授受する方法が提示されている。
しかし、この方式では様々な容量のノイズフィルタが必要であって、装置の標準化に適さないばかりか、充分なフィルタ定数を確保するためにコンデンサの容量も大きなものが必要となって装置の小型化にも適さない問題がある。
【０００７】
一方、ＯＮ／ＯＦＦ入力信号に対するノイズフィルタとして、デジタルフィルタを用い、そのフィルタ定数をマイクロプロセッサによって制御する概念は公知である。例えば、特開平５−１１９８１１号公報「プログラマブルコントロ−ラ」では、サンプリングされた外部入力信号の入力論理値が複数回連続して同じ値であれば、これを採用して入力イメ−ジメモリに格納すると共に、サンプリング周期を変更することができるフィルタ定数変更命令を備えている。
この方式ではフィルタ定数が自由に変更できる特徴があるが、多数の入力信号を扱う場合には、マイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が低下する問題がある。
その他、ＯＮ／ＯＦＦ入力信号に対するデジタルフィルタとしては、特開２０００−８９９７４号公報「デ−タ格納制御回路」で見られるように、ハ−ドウエアとしてのシフトレジスタを設けて、上記と同様の概念でサンプリング処理するようにしたものもある。
【０００８】
【発明が解決しようとする課題】
上記のような従来技術は、部分的な小型化・標準化技術であって、これを統合した本格的な小型化・標準化が行われていないことは既に説明したとおりである。特に、マイクロプロセッサの入出力回路部分の小型化・標準化を達成する上で、マイクロプロセッサの本来の制御能力・応答性の低下が避けられない問題があった。
【０００９】
この発明の第一の目的は、上記のような問題を改善して、入出力処理に関するマイクロプロセッサの負担を軽減して、本来の制御能力・応答性の向上を図ると共に、入力フィルタ部分を小型化することによって、制御装置全体の小型化と標準化を達成することである。
この発明の第二の目的は、制御仕様の異なる各種車両に対応して、制御プログラムや制御定数を変更することによって対処することにより、ハードウエアの標準化を一層効果的に、しかも容易に行えるようにすることである。
【００１０】
【課題を解決するための手段】
この発明に係わる車載電子制御装置は、外部ツールから被制御車種対応の制御プログラムと制御定数が書込まれる不揮発メモリ、及び演算処理用のＲＡＭメモリを有するマイクロプロセッサを備え、上記マイクロプロセッサのデータバスに接続され、エンジン駆動制御用高速入出力に対する直接入力用インタフェース回路及び直接出力用インタフェース回路を備え、上記マイクロプロセッサとデータバスで接続された第一の直並列変換器、上記第一の直並列変換器とシリアル接続される第二の直並列変換器、及び上記第二の直並列変換器とデータバスで接続されたシリアル通信用通信制御回路を備え、補機駆動出力と警報表示出力の低速出力信号に対し、上記第一・第二の直並列変換器を介して送信された制御出力信号を記憶する出力用ラッチメモリ、及び上記出力用ラッチメモリの出力端に接続された間接出力用インタフェ−ス回路を備え、手動操作による低速入力信号に対する間接入力用インタフェース回路に含まれ、フィルタ定数が格納される定数設定レジスタを有する可変フィルタ回路を備えて構成され、上記マイクロプロセッサは上記不揮発メモリに格納されたフィルタ定数を上記定数設定レジスタに送信する設定データ送信手段と、上記間接入力用インタフェース回路を介して入力された低速出力信号である複数のＯＮ／ＯＦＦ情報を上記ＲＡＭメモリに対して定期的に格納する定期入力受信手段と、上記出力用ラッチメモリに対して間接出力信号を定期的に送信する定期出力送信手段と、上記定数設定レジスタに格納されているフィルタ定数を上記ＲＡＭメモリに読出し格納する読出要求手段とを備えるようにしたものである。
【００１１】
また、上記間接入力用インタフェ−ス回路は、入力スイッチに対して負荷となるブリーダ抵抗と直列抵抗と並列コンデンサを有するノイズフィルタ、このノイズフィルタに接続されヒステリシス機能を持ったレベル判定用比較器、及びこのレベル判定用比較器に接続された上記可変フィルタ回路で構成され、上記可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果が論理「１」である時にセットされ、連続する複数のレベル判定結果が論理「０」である時にリセットされる入力確定レジスタ、及び上記サンプリング周期とセット／リセットを行う論理判定点数の少なくとも一方の値が格納された定数設定レジスタによって構成され、上記入力確定レジスタの出力が上記ＲＡＭメモリにシリアル送信されると共に、上記サンプリング周期とセット／リセットを行う論理判定点数の少なくとも一方の値は上記不揮発メモリから上記定数設定レジスタにシリアル送信されるものである。
【００１２】
また、上記直接入力用インタフェース回路は、入力スイッチに対して負荷となるブリーダ抵抗と直列抵抗と並列コンデンサを有するノイズフィルタ、及びこのノイズフィルタに接続されヒステリシス機能を持ったレベル判定用比較器で構成され、上記レベル判定用比較器は、判定レベルとなる閾値定数を設定する定数設定レジスタを有する可変閾値回路で構成され、上記閾値定数は上記不揮発メモリから上記定数設定レジスタにシリアル送信されるものである。
【００１３】
また、ＡＤ変換器を介して上記マイクロプロセッサのデータバスに接続されるアナログ入力用インタフェース回路を備え、上記ＡＤ変換器は、一部のアナログ入力信号に対して多重系に構成されているものである。
【００１４】
また、上記補機駆動出力と警報表示出力の低速出力信号に対する間接出力用インタフェース回路には、負荷電源開閉用負荷リレーが接続され、上記負荷リレーは、上記シリアル通信用通信制御回路と上記マイクロプロセッサのいずれからも駆動停止することができる論理ゲート回路を介して接続されているものである。
【００１５】
また、上記マイクロプロセッサは、上記不揮発メモリに格納されている制御定数を、格納するべき定数設定レジスタを識別するアドレスデータと共に、上記マイクロプロセッサから上記第一・第二の直並列変換器を介して指定された定数設定レジスタに対して順次送信する設定データ送信手段と、上記低速出力信号に対するＯＮ／ＯＦＦ情報を、格納するべきラッチメモリを識別するアドレスデータと共に、上記マイクロプロセッサから上記第一・第二の直並列変換器を介して指定されたラッチメモリに対して定期的に送信する定期出力送信手段を備え、上記シリアル通信用通信制御回路は、上記第二の直並列変換器による受信データをチェックするデータチェック回路と、受信間隔のタイムアウトチェック回路を備えている。
【００１６】
また、上記マイクロプロセッサは、上記シリアル通信用通信制御回路が間接入力信号を上記マイクロプロセッサに定期送信することを許可する送信許可手段と、上記第二の直並列変換器から上記第一の直並列変換器を介して上記マイクロプロセッサに送信された間接入力信号に対するＯＮ／ＯＦＦ情報を受信する定期入力受信手段を備え、上記定期入力受信手段は、間接入力信号のデータチェックと受信間隔のタイムアウトチェックを行うものである。
【００１７】
また、上記マイクロプロセッサは、上記定期入力受信手段によって、上記マイクロプロセッサが今回の間接入力信号を受信してから次回の受信を行うまでの間において、上記マイクロプロセッサが上記定数設定レジスタのアドレスを指定してその格納データの読出要求を行う読出要求手段を備え、上記読出要求を受信した上記シリアル通信用通信制御回路は、指定されたアドレスの定数設定レジスタに格納されている制御定数を返信するようにしたものである。
【００１８】
またさらに、上記マイクロプロセッサは、読出要求によって返信された制御定数と、上記不揮発メモリに格納された制御定数を比較する定数比較監視手段を備え、比較結果が不一致である時には、不一致であった定数設定レジスタを識別するアドレスデータと共に、上記不揮発メモリに格納された制御定数を送信するようにしたものである。
【００１９】
【発明の実施の形態】
実施の形態１の構成の説明
図１はこの発明の実施の形態１の車載電子制御装置を示す全体ブロック回路図である。図１において、１００はＥＣＵ（車載電子制御装置）であり、第一ＬＳＩ（第一の集積回路）１１０と第二ＬＳＩ（第二の集積回路）１２０を主要部品とする一枚の電子基板で構成されている。
１０１は車載バッテリに接続された電源端子であり、図示しない電源スイッチを介して給電される端子と、後述のメモリの動作保持のために、直接車載バッテリから給電されるスリープ用端子によって構成されている。１０２ａは、例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオートクルーズ制御用の車速センサ等、比較的高頻度の動作を行い速やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の高速入力信号ＩＮ１〜ＩＮｉが入力されるコネクタ端子である。
【００２０】
１０２ｂは例えば変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど、比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の低速入力信号ＩＮｓ１〜ＩＮｓｎが入力されるコネクタ端子である。１０３ｃ，１０３ｄは、例えばアクセルポジションセンサ，スロットルポジションセンサ、水温センサ、排気ガスの酸素濃度センサ、エヤフローセンサなどの、アナログ入力信号ＡＮ１〜ＡＮｈやＡＮｐ〜ＡＮｍが入力されるコネクタ端子である。
【００２１】
１０４ａは例えばエンジンの点火コイル駆動出力や燃料噴射制御用電磁弁駆動用出力など比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速出力ＯＵＴ１〜ＯＵＴｊが出力されるコネクタ端子である。１０４ｂは例えばエアコン用電磁クラッチ（補機）駆動出力や警報表示出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の低速出力ＯＵＴｓ１〜ＯＵＴｓｋが出力されるコネクタ端子である。１０５は上記高速・低速出力の電源回路に出力接点が接続された負荷リレー１０６の接続用端子、１０８は上記ＥＣＵ１００に対して予め制御プログラムや制御定数等を転送書込みするための外部ツールであり、その外部ツール１０８は製品出荷時や保守作業時に使用され、脱着コネクタ１０７を介して上記ＥＣＵ１００に接続されるものである。
【００２２】
第一ＬＳＩ１１０は、マイクロプロセッサ１１１、不揮発メモリ１１２、ＲＡＭメモリ１１３、入力用データセレクタ１１４ａ、出力用ラッチメモリ１１５、後述の第二ＬＳＩ１２０との間でシリアル信号の交信を行う第一の直並列変換器１１６、外部ツール１０８とシリアル信号の交信を行うＳＣＩ（シリアル・コミュニケーション・インタフェース）１１７、ＡＤ変換器１１４ｃ，１１４ｄ等によって構成されている。これらの構成部品は８〜３２ビットのデータバス１１８によってマイクロプロセッサ１１１に接続されている。
なお、上記不揮発メモリ１１２は、例えば一括書込みの行えるフラッシュメモリであって、外部ツール１０８から転送制御プログラムや車両制御用プログラム、車両制御用定数などが、ＲＡＭメモリ１１３を経由して転送書込みされる。
【００２３】
アナログ入力端子１０３ｃから入力されたアナログ信号は、直接入力インタフェース回路としてのノイズフィルタ１３１ｃと多チャンネルの第一のＡＤ変換器１１４ｃを介して、データバス１１８に接続される。アナログ入力端子１０３ｄから入力されたアナログ信号は、直接入力インタフェース回路としてのノイズフィルタ１３１ｄと多チャンネルの第二のＡＤ変換器１１４ｄを介して、データバス１１８に接続される。
【００２４】
なお、多数のアナログ入力信号ＡＮ１〜ＡＮｈ、ＡＮｐ〜ＡＮｍに対して、複数のＡＤ変換器１１４ｃと１１４ｄが分担接続されているが、各アナログ入力信号の内、一部のものは重複して接続されている。例えば、第一のアクセルポジションセンサと第一のスロットルポジションセンサは、第一のＡＤ変換器１１４ｃに入力され、第二のアクセルポジションセンサと第二のスロットルポジションセンサは、第二のＡＤ変換器１１４ｄに入力されているが、第一・第二のアクセルポジションセンサは、いずれもアクセルペダルの踏込み度合いを検出する同じ出力を発生するものであり、同様に第一・第二のスロットルポジションセンサはいずれも給気スロットル弁の開度を検出する同じ出力を発生するものである。
【００２５】
１２０は第二ＬＳＩ（第二の集積回路）であり、その構成は以下のとおりである。高速入力端子１０２ａから入力されたＯＮ／ＯＦＦ信号はブリーダ抵抗１３０を経て第二ＬＳＩ１２０に取込まれ、直接入力インタフェース回路としてのノイズフィルタ１３１ａ、可変閾値回路１３２ａを介して、上記入力用データセレクタ１１４ａに接続されている。
なお、ノイズフィルタ１３１ａ、可変閾値回路１３２ａについては、図２（ｂ）で詳述するが、１３５ａはレベル判定用の閾値が格納される定数設定レジスタとなっている。入力用データセレクタ１１４ａは必要に応じて多数個のものが使用されるが、一個の入力用データセレクタ１１４ａには、例えば８点以下の高速ＯＮ／ＯＦＦ入力信号が接続されていて、上記マイクロプロセッサ１１１がチップセレクトを行った時に、上記データバス１１８にＯＮ／ＯＦＦ情報を送出するようになっている。
【００２６】
なお,上記ブリーダ抵抗１３０は、数ＫΩの低抵抗のブリーダ抵抗である。そのブリーダ抵抗１３０は、入力信号スイッチに対する負荷となるように各ＯＮ／ＯＦＦ入力端子ＩＮ１〜ＩＮｉ，ＩＮｓ１〜ＩＮｓｎと電源の正側（プルアップ）または負側（プルダウン）に接続されていて、入力スイッチがＯＦＦしている時に入力端子が開放状態となって、ノイズが重畳するのを避けたり、入力スイッチが接点である場合にはその接触信頼性を向上する役割を持っている。
【００２７】
低速入力端子１０２ｂから入力されたＯＮ／ＯＦＦ信号は、ブリーダ抵抗１３０を経て第二ＬＳＩ１２０に取込まれ、間接入力インタフェース回路としてのノイズフィルタ１３１ｂ、レベル判定用比較器１３２ｂ、可変フィルタ回路１３３ａを介して、入力用データセレクタ１２４に接続されている。
なお、上記ノイズフィルタ１３１ｂ，レベル判定用比較器１３２ｂ，可変フィルタ回路１３３ａは、図２（ａ）で後述するが、１３５ｂはフィルタ定数（制御定数）を格納する定数設定レジスタである。入力用データセレクタ１２４には、例えば８点以下の間接ＯＮ／ＯＦＦ入力信号が接続されていて、後述のアドレス選択回路１２３ｂがチップセレクトを行った時に、データバス１２８にＯＮ／ＯＦＦ情報を送出するようになっているが、８点を超えるＯＮ／ＯＦＦ信号を扱う場合には、第二・第三の入力用データセレクタが用いられ、順次チップセレクトされてデータバス１２８にＯＮ／ＯＦＦ情報を送出するように構成されるものである。
【００２８】
１２６は上記第一の直並列変換器１１６と対をなして、シリアルインタフェース回路を構成する第二の直並列変換器である。１２１ａは上記マイクロプロセッサ１１１から第一・第二の直並列変換器１１６，１２６を介して送信された一連の情報を一時記憶するバッファメモリ、１２１ｂは所定時間内にデータを受信したかどうかを判定するタイムアウトチェック回路、１２２ａは上記バッファメモリ１２１ａ内のデータをチェックするデータチェック回路、１２２ｂは確認応答用データレジスタ、１２３ａはデータチェック回路１２２ａによるデータチェックが正常であった時に動作するコマンドデコーダ、１２３ｂはそのコマンドデコーダ１２３ａの内容に応じて送受信するべきデータのアドレスを選択するアドレス選択回路、１２７はクロックジェネレータであり、上記バッファメモリ１２１ａからクロックジェネレータ１２７によって、通信制御回路１２９が構成されている。
【００２９】
１２８は、第二の直並列変換器１２６の並列端子、バッファメモリ１２１ａ、確認応答用データレジスタ１２２ｂ、定数設定レジスタ１３５ａ，１３５ｂ、入力用データセレクタ１２４、間接出力用のラッチメモリ１２５等が接続されたデータバスである。通信制御回路１２９を用いたデータ授受の方法は、図３，図４，図５によって後述する。
１２９ａは、データチェック回路１２２ａが異常検出した時、タイムアウトチェック回路１２１ｂが異常検出した時、或いは後述のウォッチドッグタイマ１３９がリセット出力ＲＳＴを発生した時に、異常検出状態を記憶して、異常記憶出力ＥＲ２を発生する異常記憶素子である。その異常記憶素子１２９ａは電源投入時に図示しない電源検出パルスによってリセットされるようになっている。
【００３０】
１３４ａ,１３４ｂは、直接出力インタフェース回路、或いは間接出力インタフェース回路を構成する負荷駆動用トランジスタであり、上記ラッチメモリ１１５と高速出力端子１０４ａや、ラッチメモリ１２５と低速出力端子１０４ｂとの間に接続され、ラッチメモリ１１５や１２５の出力信号によって、外部負荷ＯＵＴ１〜ＯＵＴｊやＯＵＴｓ１〜ＯＵＴｓｋを駆動するようになっている。
１３７は上記電源端子１０１から給電されて、第一ＬＳＩ１１０や第二ＬＳＩ１２０に給電する電源ユニットであり、その電源ユニット１３７は安定化電源回路１３６によって制御されて、所定の定電圧出力を発生するものである。１３８は負荷リレー１０６の駆動回路に設けられた論理ゲート回路であり、その論理ゲート回路１３８の出力である負荷リレー１０６の駆動信号ＤＲは次の論理で動作するようになっている。
【００３１】
ＤＲ＝ＤＲ１×（１−ＥＲ１）×（１−ＥＲ２）×ＤＲ２
但しＤＲ１：第一ＬＳＩ１１０から直接指示される負荷リレー１０６の第一の駆動信号
ＤＲ２：第二ＬＳＩ１２０を経由した負荷リレー１０６の第二の駆動信号
ＥＲ１：マイクロプロセッサ１１１による異常診断出力
ＥＲ２：エラー記憶回路１２９ａの異常記憶出力
従って、負荷リレー１０６は第一又は第二の駆動信号ＤＲ１，ＤＲ２によって駆動されるが、第一及び第二の駆動信号ＤＲ１及びＤＲ２は、異常診断出力ＥＲ１が発生するか、異常記憶出力ＥＲ２が発生すると無効になっている。
【００３２】
１３９は、マイクロプロセッサ１１１が発生するパルス列であるウォッチドッグクリヤ信号ＷＤのパルス時間幅が、所定値であるかどうかを判定し、時間幅が正常でないときに、マイクロプロセッサ１１１に対して、リセット出力ＲＳＴを供給するウォッチドッグタイマである。
なお、図示しないアナログ入力信号として、出力トランジスタ１３４ａの動作確認信号や負荷電流検出信号なども、ＥＣＵ１００内部で発生する信号として第一・第二のＡＤ変換器１１４ｃ，１１４ｄを介してマイクロプロセッサ１１１に取込まれるようになっている。また、上記電源ユニット１３７やブリーダ抵抗１３０、ノイズフィルタ１３１ｃ，１３１ｄ、出力トランジスタ１３４ａ,１３４ｂ、論理ゲート回路１３８などは第一ＬＳＩ１１０や第二ＬＳＩ１２０の外部に設けられている。
【００３３】
図２（a）は、図１の可変フィルタ回路１３３ａとその周辺回路の詳細を示すブロック回路図である。入力スイッチ２００に対して、前述の低抵抗のブリーダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して十数ｐＦの並列小容量コンデンサ２１１に接続されている。１３１ｂは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化する。１３２ｂは入力抵抗２２１、正帰還抵抗２２３、比較器２２０によって構成されたレベル判定用比較器であり、その比較器２２０の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）が印加されている。
【００３４】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると、比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止する為のものである。
【００３５】
可変フィルタ回路１３３ａを構成するシフトレジスタ２３０には、比較器２２０の出力が入力されると共に、クロックジェネレータ１２７ａから周期Ｔのシフト用パルス入力が供給されている。従って、シフトレジスタ２３０の後段の論理内容は、順次過去の時点における比較器２２０の出力論理内容となっている。
２３１ａ〜２３７ａは、シフトレジスタ２３０の各出力段における論理内容と定数設定レジスタ１３５ｂの各ビットの論理内容を論理和する第一の論理ゲート素子、２３８ａはその論理ゲート素子２３１ａ〜２３７ａの出力を結合する論理積素子、２３９はその論理積素子２３８ａの出力によってセットされるフリップフロップ素子によって構成された入力確定レジスタである。
また、２３１ｂ〜２３７ｂは上記シフトレジスタ２３０の各出力段における論理内容の反転論理内容と定数設定レジスタ１３５ｂの各ビットの論理内容を論理和する第二の論理ゲート素子、２３８ｂはその論理ゲート素子２３１ｂ〜２３７ｂの出力を結合する論理積素子であり、その論理積素子２３８ｂの出力によって上記入力確定レジスタ２３９がリセットされるように構成されている。
【００３６】
このように構成された可変フィルタ回路１３３ａにおいて、シフトレジスタ２３０の各出力段の内容が全て論理「１」であれば論理積素子２３８ａの出力によって入力確定レジスタ２３９の出力は論理１にセットされることになる。
但し、定数設定レジスタ１３５ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ２３０の出力段の論理内容は「０」であっても差し支えない。従って、図２（a）の例ではシフトレジスタ２３０の初段１から第五段までの論理内容が全て「１」であれば入力確定レジスタ２３９の出力は論理「１」にセットされることになる。
【００３７】
また、シフトレジスタ２３０の各出力段の内容が全て論理「０」であれば、論理積素子２３８ｂの出力によって入力確定レジスタ２３９の出力は論理０にリセットされることになる。但し、定数設定レジスタ１３５ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ２３０の出力段の論理内容は「１」であっても差し支えない。
従って、図２（a）の例では、シフトレジスタ２３０の初段１から第五段までの論理内容が全て「０」であれば、入力確定レジスタ２３９の出力は論理「０」にリセットされることになる。
このように、入力確定レジスタ２３９の出力内容を決定するための論理判定点数は定数設定レジスタ１３５ｂの内容によって可変設定されるよう構成されている。なお、上記のとおり論理判定点数を可変設定する代わりに、クロックジェネレータ１２７ａのパルス周期を可変設定するようにしても良い。
【００３８】
図２（ｂ）は図１の可変閾値回路１３２ａとその周辺回路の詳細を示すブロック回路図である。入力スイッチ２００に対して前述の低抵抗のブリーダ抵抗１３０を備えた入力信号ＩＮｉは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して、十数ｐＦの並列小容量コンデンサ２１１に接続されている。１３１ａは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化する。
１３２ａは入力抵抗２２１、正帰還抵抗２２３、比較器２２０によって構成された可変閾値回路（可変レベル判定用比較器）であり、その比較器２２０の反転入力には所定の基準電圧２２２ａ（電圧Ｖｏｎ）が印加されているが、その基準電圧２２２ａは定数設定レジスタ１３５ａの内容によって変更が可能となっている。
【００３９】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止する為のものである。
なお、比較レベルを変更することは、見掛け上のフィルタ定数を変更することに相当し、限られた調整範囲ではあるが可変フィルタとしての機能を持つことになる。
【００４０】
実施の形態１の作用・動作の説明
図１のとおり構成されたこの発明の実施の形態１において、先ず図３に示したシリアル通信のフレーム構成図について説明する。
図３は、第一ＬＳＩ１１０（親局）から第二ＬＳＩ１２０（子局）に対して、間接出力信号を送信する場合のフレーム構成を示したものである。親局から子局への定期送信フレーム３０１ａは、開始データ５５Ｈ，コマンド１０Ｈ，格納先アドレス，送信データ，終了データＡＡＨ，チェックサムデータによって構成されている。３０２ａは、第二ＬＳＩ１２０が上記定期送信フレーム３０１ａによる一連のデータを受信し、図１の通信制御回路１２９のデータチェック回路１２２ａがサムチェックを行い、タイムアウトチェック回路１２１ｂが受信間隔のタイムアウトチェックを行う判定ブロックである。
【００４１】
３０３ａは判定ブロック３０２ａの判定が正常受信であった時に親局に返信される正常返信フレームである。その正常返信フレーム３０３ａは開始データ５５Ｈ，認知データ６１Ｈ，格納先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０４ａは判定ブロック３０２ａの判定が異常受信であった時に親局に返信される異常返信フレームである。その異常返信フレーム３０４ａは開始データ５５Ｈ，非認知データ６２Ｈ，格納先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。
３０５ａは正常返信フレーム３０３ａを返信した後に、受信した間接出力信号をラッチメモリ１２５に格納するブロックである。３０６ａは異常返信フレーム３０４ａを返信した後に、通信制御回路１２９からの信号でエラー記憶回路１２９ａが異常記憶出力ＥＲ２を発生するブロックであるが、実際には図示しない再送確認処理の上で異常記憶出力ＥＲ２が発生する。
【００４２】
３０７ａは、子局が返信した正常返信フレーム３０３ａ又は異常返信フレーム３０４ａを、親局が受信した時のサムチェックや、親局が受信できなかった時の返信応答のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０７ａの診断結果が異常であった場合には、後述の異常診断出力ＥＲ１を発生するようになっている。さらに、その診断ブロック３０７ａが異常返信フレーム３０４ａを正常受信した時に再度定期送信フレーム３０１ａを送信し、それでも異常が継続する場合には、後述の異常診断出力ＥＲ１を発生するようになっている。
なお、定数設定レジスタに対してフィルタ定数や閾値定数即ち制御定数を送信設定する時には、上記定期送信フレーム３０１ａのアドレスによって、定数設定レジスタの番号を指定し、データとしてフィルタ定数又は閾値定数が格納されるようになっている。
【００４３】
図４は第一ＬＳＩ１１０（親局）が第二ＬＳＩ１２０（子局）に対して、各種データの読出要求（子局から親局への読出）をする場合のフレーム構成を示したものであり、読出要求に当たっては先ず親局から子局への不定期送信フレーム３０１ｂが送信される。その不定期送信フレーム３０１ｂは、開始データ５５Ｈ，コマンド３０Ｈ，読出先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０２ｂは第二ＬＳＩ１２０が不定期送信フレーム３０１ｂによる一連のデータを受信し、図１の通信制御回路１２９のデータチェック回路１２２ｂａがサムチェックを行う判定ブロックである。
【００４４】
３０３ｂは判定ブロック３０２ｂの判定が正常受信であった時に、親局に返信される正常返信フレームである。その正常返信フレーム３０３ｂは、開始データ２５Ｈ，読出先アドレス，読出データ，終了データＡＡＨ，チェックサムデータによって構成されている。３０４ｂは判定ブロック３０２ｂの判定が異常受信であった時に、親局に返信される異常返信フレームである。その異常返信フレーム３０４ｂは、開始データ５５Ｈ，非認知データ７２Ｈ，読出先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０５ｂは異常返信フレーム３０４ｂを返信した後に、通信制御回路１２９からの信号でエラー記憶回路１２９ａが異常記憶出力ＥＲ２を発生するブロックであるが、実際には図示しない再送確認処理の上で異常記憶出力ＥＲ２が発生する。
【００４５】
３０６ｂは、子局が返信した正常返信フレーム３０３ｂ又は異常返信フレーム３０４ｂを、親局が受信した時のサムチェックや、受信できなかった時の返信応答のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０６ｂの診断結果が異常であった場合には、後述の異常診断出力ＥＲ１を発生するようになっている。さらに、診断ブロック３０６ｂが異常返信フレーム３０４ｂを正常受信した時に再度不定期送信フレーム３０１ｂを送信し、それでも異常が継続する場合には、後述の異常診断出力ＥＲ１を発生するようになっている。
上記診断ブロック３０６ｂが正常返信フレーム３０３ｂを正常受信した場合には、正常読出された受信データを仮格納し、図７の工程４４６で示した比較に使用するようになっている。
【００４６】
図５は、第二ＬＳＩ１２０（子局）が第一ＬＳＩ１１０（親局）に対して、間接入力信号を送信する場合のフレーム構成を示したものであり、間接入力信号の送信に当たっては先ず、親局から子局への許可送信フレーム３０１ｃが送信される。その許可送信フレーム３０１ｃは開始データ５５Ｈ，コマンド１０Ｈ，格納先アドレス＃００，送信データ０１Ｈ，終了データＡＡＨ，チェックサムデータによって構成されている。３０２ｃは第二ＬＳＩ１２０が上記許可送信フレーム３０１ｃによる一連のデータを受信し、図１の通信制御回路１２９のデータチェック回路１２２ａがサムチェックを行う判定ブロックである。
【００４７】
３０３ｃは判定ブロック３０２ｃの判定が正常受信であった時に、親局に返信される正常返信フレームである。その正常返信フレーム３０３ｃは、開始データ１１Ｈ，データ１，データ２，データ３，終了データＡＡＨ，チェックサムデータによって構成されている。３０４ｃは判定ブロック３０２ｃの判定が異常受信であった時に親局に返信される異常返信フレームである。その異常返信フレーム３０４ｃは開始データ５５Ｈ，非認知データ６２Ｈ，格納先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０５ｃは異常返信フレーム３０４ｃを返信した後に、通信制御回路１２９からの信号でエラー記憶回路１２９ａが異常記憶出力ＥＲ２を発生するブロックであるが、実際には図示しない再送確認処理の上で異常記憶出力ＥＲ２が発生する。
【００４８】
３０６ｃは、子局が返信した正常返信フレーム３０３ｃ又は異常返信フレーム３０４ｃを、親局が受信した時のサムチェックや、受信できなかった時の返信応答のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０６ｃの診断結果が異常であった場合には、後述の異常診断出力ＥＲ１を発生するようになっている。さらに、診断ブロック３０６ｃが異常返信フレーム３０４ｃを正常受信した時に再度許可送信フレーム３０１ｃを送信し、それでも異常が継続する場合には、後述の異常診断出力ＥＲ１を発生するようになっている。
上記診断ブロック３０６ｃが正常返信フレーム３０３ｃを正常受信した場合には、正常読出されたデータ１，データ２，データ３を所定のアドレスのメモリに格納するようになっている。
なお、上記許可送信フレーム３０１ｃのデータが０１Ｈから００Ｈに変更されて親局から子局に送信されない限り、３０７ｃで示した繰返し周期Ｔ０の間隔をおいて継続返信が行われる。３０３ｄは継続返信フレームであり、その構成は上記正常返信フレーム３０３ｃと同じである。
【００４９】
３０６ｄは、子局が返信した上記継続返信フレーム３０３ｄを親局が受信して、サムチェックや、上記繰返し周期Ｔ０のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０６dの診断結果が異常であれば、次回の継続返信フレーム３０３dに対する診断を行い、それでも異常が継続する場合には後述の異常診断出力ＥＲ１を発生するようになっている。上記診断ブロック３０６ｄが継続返信フレーム３０３ｄを正常受信した場合には、正常読出されたデータ１，データ２，データ３を所定のアドレスのメモリに格納するようになっている。
なお、子局から親局に対する継続返信の間の空き時間を狙って、定期送信フレーム３０１ａや不定期送信フレーム３０１ｂも送信されるようになっており、これをブロック３０８ｃで示している。
【００５０】
図１のとおり構成された実施の形態１において、図６，図７に示した通信動作説明用フローチャートについて説明する。なお、図６のＳ，Ｔは、図７のＳ，Ｔにそれぞれ接続されるものである。図６，図７において、４００は定期的に活性化されるマイクロプロセッサ１１１の動作開始工程である。４０１はその工程４００に続いて作用し、後述の工程４１２で初期化完了フラグがセットされたかどうかを判定する工程である。４０２はその工程４０１がＮＯであった時に作用し、全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定が完了したかどうかを判定する工程である。４０３はその工程４０２がＮＯであった時に作用し、図３における定期送信フレーム３０１ａによって、定数設定レジスタ１３５ａ，１３５ｂの最初のアドレスのものに設定定数を送信する工程である。４０４はその工程４０３に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程である。上記工程４０３は設定データ送信手段となっている。
なお、上記工程４０４では、返信応答があれば直ちに受信データのサムチェックを行って次工程４０５へ移行するが、工程４０４で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程４０５へ移行する。
【００５１】
４０５は上記工程４０４に続いて作用し、工程４０４にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程である。４０６はその工程が正常であった時に移行する動作終了工程である。その動作終了工程において、上記動作開始工程４００が再度活性化されることによって、再び制御動作が繰返される。動作開始工程４００が再度活性化された時、まだ後述の工程４１２による初期化フラグがセットされておらず、全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定も完了していない時にあっては、上記工程４０１，４０２，４０３，４０４，４０５によって繰返して残りの定数設定レジスタ１３５ａ，１３５ｂに対する定数設定が順次行われる。
【００５２】
但し、上記工程４０５で異常判定がなされると、工程４０７へ移行し、工程４０５による異常が初回異常であるかどうかが判定され、初回異常と判定された時には、上記工程４０３へ復帰して再度設定データの送信が行われる。また、上記工程４０７が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程４０８へ移行して異常診断出力ＥＲ１を発生し、動作終了工程４０６へ移行する。
【００５３】
以上の動作を繰返しながら、工程４０２が全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定動作が完了したと判定すると、工程４１０へ移行する。工程４１０では、図５の許可送信フレーム３０１ｃが送信されたかどうかを判定し、まだ送信されていない時には送信許可手段である工程４１１へ移行して許可送信フレーム３０１ｃを送信する。その後、工程４０４，工程４０５，工程４０７，工程４０８等が選択動作するが、その動作は工程４０３が実行された場合と同様である。但し、工程４０７が初回異常判定であって、再送処理を行う時には工程４１１へ移行する。上記工程４１０で許可送信フレーム３０１ｃの送信済みと判定された時には、工程４１２へ移行して初期化完了フラグが設定され、続いて動作終了工程４０６へ移行する。
なお、上記工程４０８による異常診断出力ＥＲ１や工程４１２による初期化完了フラグは、電源が再投入されるまで動作保持するようになっている。
【００５４】
以上の動作によって、全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定動作が完了し、第二ＬＳＩ１２０から第一ＬＳＩ１１０への送信許可が行われて、初期化完了フラグがセットされた後は、動作開始工程４００から工程４０１を経由して工程４２０へ移行する。
４２０は図５における継続返信フレーム３０３ｄ（初回は正常返信フレーム３０３ｃ又は異常返信フレーム３０４ｃ）を親局が受信したかどうかの判定工程である。４２１はその工程がＹＥＳであった時に作用し、受信データのサムチェックを行う工程である。４２２はその工程に続いて作用し、受信データに異常があれば工程４２５に移行し、受信データが正常であれば工程４２３に移行する判定工程である。４２３は受信した間接入力情報をＲＡＭメモリ１１３に格納する工程である。
【００５５】
４２４は上記工程４２０がＮＯの判定であった時に作用し、定期データの受信間隔が図５の繰返し周期Ｔ０に相当する所定時間を超過していないかどうかを判定する工程であり、その工程がタイムアウトであることを判定すると、工程４２５へ移行し、タイムアウトでない場合には図７の工程４３０へ移行する。４２５は上記工程４２２や工程４２４による異常判定が初回であるかどうかを判定し、初回であれば、工程４２６に移行して初回フラグをセットし、初回でなければ工程４２７へ移行して異常診断出力ＥＲ１を発生する。上記工程４２６，工程４２７，工程４２３に続いて動作終了工程４０６へ移行し、再び動作開始工程４００が活性化する。
なお、４２８は上記工程４２１，工程４２４によって構成された定期入力受信手段である。
【００５６】
図７において、４３０は上記工程４２４がタイムアウトでないと判定した時に作用し、間接出力信号の定期送信時期であるかどうかを判定する工程である。４３１はその工程がＹＥＳであった時に作用し、図３における定期送信フレーム３０１ａによって間接出力データをラッチメモリ１２５へ送信するための工程である。その工程４３１は定期出力送信手段となっている。
４３２は上記工程４３１に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程である。その工程では返信応答があれば直ちに受信データのサムチェックを行って、次工程４３３へ移行するが、工程４３２で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程４３３へ移行するものである。
【００５７】
４３３は上記工程４３２に続いて作用し、工程４３２にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程である。４０６はその工程が正常であった時に移行する動作終了工程である。その動作終了工程において上記動作開始工程４００が再度活性化されることによって、再び制御動作が繰返されるようになっている。
一方、上記工程４３３で異常判定がなされると、工程４３４へ移行し、工程４３３による異常が初回異常であるかどうかが判定され、初回異常と判定された時には上記工程４３１へ復帰して再度出力データの送信が行われる。また、上記工程４３４が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程４３５へ移行して異常診断出力ＥＲ１を発生し、動作終了工程４０６へ移行する。
【００５８】
４４１は上記工程４３０がＮＯであった時に作用し、図４における不定期送信フレーム３０１ｂによって、定数設定レジスタ１３５ａ，１３５ｂの設定内容を順次読出するための読出要求工程（読出要求手段）となっている。４４２は上記工程４４１に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程である。その工程４４２では返信応答があれば直ちに受信データのサムチェックを行って、次工程４４３へ移行するが、工程４４２で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程４４３へ移行するものである。
【００５９】
４４３は上記工程４４２に続いて作用し、工程４４２にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程である。４４４はその工程で異常判定がなされた時に作用して、工程４４３による異常が初回異常であるかどうかを判定し、初回異常と判定された時には上記工程４４１へ復帰して再度読出要求の送信が行われる。また、上記工程４４４が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程４４５へ移行して、異常診断出力ＥＲ１を発生し、動作終了工程４０６へ移行する。
【００６０】
４４６は上記工程４４３が正常判定であった時に作用し、受信した定数設定レジスタ１３５ａ，１３５ｂの内容と不揮発メモリ１１２の内容を比較する判定工程であり、その工程４４６は定数比較監視手段となっている。上記判定工程４４６が比較し一致すれば、動作終了工程４０６へ移行し、その動作終了工程において、上記動作開始工程４００が再度活性化されることによって、再び上記工程４４１が作用した時には、定数設定レジスタ１３５ａ，１３５ｂのアドレスが更新され、順次読出比較されるようになっている。
一方、上記判定工程４４６が比較不一致であれば、中継端子４４７を経由して図６の工程４０３へ移行し、不一致となった定数設定レジスタに対する設定データの送信が行われることになる。
【００６１】
図１のとおり構成された実施の形態１において、全体動作の概要を述べる。マイクロプロセッサ１１１は、データバス１１８に接続されたアナログ入力やＯＮ／ＯＦＦ直接入力と、シリアル通信によるＯＮ／ＯＦＦ間接入力と、不揮発メモリ１１２の内容によって動作し、データバス１１８に接続された直接出力とシリアル通信による間接出力を制御する。不揮発メモリ１１２には、予め外部ツール１０８から制御プログラムや制御定数及び定数設定レジスタ１３５ａ，１３５ｂに対する設定値が転送書込みされている。
運転段階において、ＥＣＵ１００に電源が投入されると、先ず不揮発メモリ１１２から定数設定レジスタ１３５ａ，１３５ｂに対して、閾値定数やフィルタ定数即ち制御定数が送信され、続いて間接入力や間接出力が定期的にシリアル交信される。
間接入力や間接出力は低速・低頻度動作のものが選択されていて、シリアル通信に依存しても問題がなく、その結果として第一の集積回路１１０の入出力ピン数が大幅に削減されるようになっている。
【００６２】
実施の形態２．
図８はこの発明の実施の形態２に用いるＯＮ／ＯＦＦ信号用の可変フィルタを示すブロック回路図である。図８において、前述の低抵抗のブリ−ダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して十数ｐＦの並列小容量コンデンサ２１１に接続されている。１３１ｂは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化する。１３２ｂは入力抵抗２２１，正帰還抵抗２２３，比較器２２０によって構成されたレベル判定用比較器であり、その比較器２２０の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）が印加されている。
【００６３】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止する。
【００６４】
５００ａは、上記比較器２２０の出力端と可逆カウンタ５０２のカウントアップモ−ド入力ＵＰ間に接続されたゲ−ト素子である。５０１は上記比較器２２０の出力端からゲ−ト素子５００ｂを介して上記可逆カウンタ５０２のカウントダウンモ−ド入力ＤＮに接続された論理反転素子である。上記可逆カウンタ５０２は、所定の周期でＯＮ／ＯＦＦするクロックジェネレ−タ１２７ｂに接続されたクロック入力端子ＣＬを備えていて、モ−ド入力ＵＰやＤＮに応じてクロック入力を可逆カウントするように構成されている。
【００６５】
５０３ａは論理判定点数Ｎに相当する設定値が格納された定数設定レジスタである。５０３ｂは可逆カウンタ５０２の現在値が格納された現在値レジスタである。５０４ａは可逆カウンタ５０２の現在値が設定値Ｎに到達した時に論理「１」となる出力Ｑによって上記ゲ−ト素子５００ａを閉鎖して、更なるカウントアップが行われないようにする論理反転素子である。５０４ｂは可逆カウンタ５０２の現在値が０になった時に論理「１」となる出力Ｐによって上記ゲ−ト素子５００ｂを閉鎖して、更なるカウントダウンが行われないようにする論理反転素子である。５０５は上記可逆カウンタ５０２の設定値到達出力Ｑによってセットされ、現在値０出力Ｐによってリセットされるフリップフロップ素子で構成された入力確定レジスタある。その入力確定レジスタ５０５の出力が入力用デ−タセレクタ１２４の入力端子に接続されている。
【００６６】
このように構成された可逆カウンタ５０２では、周期Ｔで動作するクロック入力ＣＬの入力パルス数が定数設定レジスタ５０３ａの設定値Ｎに到達するまで継続的に比較器２２０の出力が「Ｈ」であれば、入力確定レジスタ５０５がセットされるが、途中で比較器２２０の出力が「Ｌ」になれば、クロック入力を減算カウントし、再び比較器２２０の出力が「Ｈ」になった後に加算カウントが行われて、やがて現在値が設定値Ｎに到達すれば、入力確定レジスタ５０５がセットされる。
【００６７】
同様に、一旦入力確定レジスタ５０５がセットされると、周期Ｔで動作するクロック入力ＣＬの入力パルスによって、現在値が設定値Ｎから０に減少するまで継続的に比較器２２０の出力が「Ｌ」であれば、入力確定レジスタ５０５がリセットされるが、途中で比較器２２０の出力が「Ｈ」になれば、クロック入力を加算カウントし、再び比較器２２０の出力が「Ｌ」になった後に、減算カウントが行われ、やがて現在値が０に到達すれば、入力確定レジスタ５０５がリセットされる。
なお、上記のとおり可逆カウンタ５０２の設定値によって、論理判定点数を可変設定する代わりに、クロックジェネレ−タ１２７ｂのパルス周期を可変設定するようにしても良い。
【００６８】
実施の形態３．
図１で示した実施の形態１ではアナログ出力が取扱われていないが、必要に応じてメ−タ表示用のＤＡ変換器を間接出力として搭載することもできる。なお、このようなアナログ出力やＯＮ／ＯＦＦ動作の低速出力点数はあまり多くはない実態であることから、出力に関してはシリアル通信に依存することなく、全てマイクロプロセッサ１１１側のラッチメモリ１１５から直接出力するようにしても良い。
また、たとえ低速動作の入力信号であっても、エンジンの回転を維持するのに必要な最低限度の入力情報はシリアル通信に依存しないようにして、マイクロプロセッサ１１１に直接入力しておくことが、フェ−ルセ−フ運転を行う上で重要である。
【００６９】
図１で示した実施の形態１ではクロックジェネレ−タ１２７を第二ＬＳＩ１２０内に設けたが、シリアル通信回線の中にクロック信号線を追加して、マイクロプロセッサ１１１側のクロック信号を用いて同期制御することもできる。図２，図８内の各種クロックジェネレータ１２７ａ，１２７ｂは基本となるクロック信号の分周回路によって構成されるものである。
また、マイクロプロセッサ１１１側のデ−タバス１１８には、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロ−ラ）を接続し、マイクロプロセッサ１１１がデ−タバス１１８を用いていない内部演算期間において、第一の直並列変換器１１６からの直並列変換完了信号に基づいて、ＲＡＭメモリ１１３とのデ−タ授受を直接行うようにすれば、シリアル通信に要する時間を短縮したり、マイクロプロセッサ１１１の負担を軽減することができるものである。
【００７０】
【発明の効果】
以上説明したように、この発明の請求項１による車載電子制御装置によれば、可変フィルタを用いた間接入力信号をマイクロプロセッサに対してシリアル接続し、上記可変フィルタの定数設定レジスタには不揮発メモリに格納されたフィルタ定数がシリアル送信されるようになっている。
従って、マイクロプロセッサの入出力ピン数が大幅に削減されて、小型安価となると共に、入力フィルタ用に様々な容量の大容量コンデンサを使う必要がないので、入力インタフェース回路部分の小型化・標準化が図れる効果がある。
特に、被制御車種に対応した制御プログラムや制御定数が不揮発メモリ内に一元的に設定されるので、自由度の高い標準化が達成できるものである。
また、入出力処理に関するマイクロプロセッサの負担を軽減して本来の制御能力や応答性の向上を図ることができる。
さらに、上記間接入力用インタフェース回路を介して入力された低速出力信号である複数のＯＮ／ＯＦＦ情報を上記ＲＡＭメモリに対して定期的に格納する定期入力受信手段と、上記出力用ラッチメモリに対して間接出力信号を定期的に送信する定期出力送信手段とを備えて、マイクロプロセッサを有する側（マイクロプロセッサを有する第一ＬＳＩ側）と出力用ラッチメモリを有する側（第二ＬＳＩ側）間で第一・第二の直並列変換器を介して定期的に送受信している。
上記定数設定レジスタに格納されているフィルタ定数をＲＡＭメモリに読出し格納する読出要求手段を備えて、上記定数設定レジスタに格納されているフィルタ定数を監視している。
【００７１】
また、この発明の請求項２による車載電子制御装置によれば、可変フィルタ回路は、ノイズフィルタに接続され、ヒステリシス機能を持ったレベル判定用比較器に、従属接続されるようになっている。可変フィル回路の定数設定レジスタにはサンプリング周期及び論理判定点数の少なくとも一方の値が格納されるようになっている。従って、ＯＮ／ＯＦＦ信号に対する入力インタフェ−ス回路であるノイズフィルタとレベル判定用比較器によって高周波ノイズが除去されているので、上記定数設定レジスタに対する設定数値が低減され、可変フィルタ回路が安価に構成される効果がある。
【００７２】
また、この発明の請求項３による車載電子制御装置によれば、直接入力用インタフェース回路には、ノイズフィルタと、ヒステリシス機能を持ち、閾値定数が設定される可変閾値回路が用いられている。しかも、上記閾値定数は不揮発メモリから定数設定レジスタに送信されるようになっている。
従って、高速動作の直接入力信号が高周波ノイズに感応し難くなると共に、簡易的な可変フィルタ回路として車載電子制御装置の標準化を図ることができる。
【００７３】
また、この発明の請求項４による車載電子制御装置によれば、マイクロプロセッサにはＡＤ変換器を介してアナログ入力信号が入力されている。
従って、アナログ入力信号をマイクロプロセッサが取扱うことによって、シリアル通信回路の負担を軽減することができる。
また、２重系のアナログ入力信号が用いられているので、安全性を向上することができる。
【００７４】
また、この発明の請求項５による車載電子制御装置によれば、間接出力用インタフェース回路には、負荷電源開閉用負荷リレーが接続され、その負荷リレーはシリアル通信用通信制御回路と上記マイクロプロセッサのいずれからも駆動停止することができる論理ゲート回路が設けられている。
従って、シリアル通信用通信制御回路と共に、マイクロプロセッサが負荷リレーを駆動停止することができるので、制御の安全性が向上する。
【００７５】
また、この発明の請求項６による車載電子制御装置によれば、マイクロプロセッサは設定データ送信手段と、定期出力送信手段を備えている。
しかも、送信される各データには格納するべきアドレスが付加されていると共に、シリアル通信用通信制御回路は受信データをチェックするデータチェック回路と受信間隔のタイムアウトチェック回路を備えている。
従って、ハードウエアで構成された通信制御回路を単純化することができると共に、通信の診断をハードウエアによって行って安全性を向上できる。
【００７６】
また、この発明の請求項７による車載電子制御装置によれば、マイクロプロセッサが間接入力信号に対する送信許可手段と定期入力受信手段を備えている。
しかも、定期入力受信手段は間接入力信号に対するデータチェックと受信間隔のタイムアウトチェックを行う。
従って、マイクロプロセッサが間接入力信号の受信を行うことにより、ハードウエアで構成された通信制御回路の動作を単純化することができると共に、通信制御回路の異常をマイクロプロセッサ側でソフトウエアによって診断できる効果がある。
【００７７】
また、この発明の請求項８による車載電子制御装置によれば、定期的な間接入力信号の読取りの間で、定数設定レジスタの格納データが順次読出されるようになっている。
従って、マイクロプロセッサに送信されるデータが常時間接入力信号に関するＯＮ／ＯＦＦ情報のみであって、このＯＮ／ＯＦＦ情報に変化が無いと正常な通信が行われているかどうかが判定できないことがあるのに対し、適時異なるデータを介在させることによって直並列変換器のハードウエア異常等を探知できるようになって、安全性を向上することができる。
【００７８】
またさらに、この発明の請求項９による車載電子制御装置によれば、フィルタ定数或いは閾値定数である制御定数に対する定数比較監視手段を備え、比較結果が不一致である時には不一致となった定数設定レジスタに対して、制御定数を再度送信するよう構成されている。
従って、運転開始時に書き込まれた定数設定レジスタの制御情報が変化していないかどうかを非集中的に順次点検して、安全性を向上することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の車載電子制御装置を示す全体ブロック回路図である。
【図２】 図１の可変フィルタのブロック回路図である。
【図３】 図１のシリアル通信のフレ−ム構成図で、間接出力信号を送信する場合を示す。
【図４】 図１のシリアル通信のフレ−ム構成図で、読出要求の場合を示す。
【図５】 図１のシリアル通信のフレ−ム構成図で、間接入力信号を送信する場合を示す。
【図６】 図１の通信動作説明用フロ−チャ−トである。
【図７】 図１の通信動作説明用フロ−チャ−トである。
【図８】 この発明の実施の形態２に用いる可変フィルタを示すブロック回路図である。
【図９】 従来の車載電子制御装置を示す全体ブロック回路図である。
【符号の説明】
１００ ＥＣＵ（車載電子制御装置） １０６ 負荷リレー
１０８ 外部ツ−ル １１０ 第一LSI（集積回路）
１１１ マイクロプロセッサ １１２ 不揮発メモリ
１１３ ＲＡＭメモリ １１４ａ 入力用デ−タセレクタ
１１４ｃ,１１４ｄ Ａ／Ｄ変換器 １１５ 出力用ラッチメモリ
１１６ 第一の直並列変換器 １１７ ＳＣＩ
１１８ デ−タバス １２０ 第二ＬＳＩ（集積回路）
１２１ａ バッファメモリ １２１ｂ タイムアウトチェック回路
１２２ａ デ−タチェック回路 １２２ｂ 確認応答用デ−タレジスタ
１２３ａ コマンドデコ−ダ １２３ｂ アドレス選択回路
１２４ 入力用データセレクタ １２５ 出力用ラッチメモリ
１２６ 第二の直並列変換器 １２７ クロックジェネレータ
１２８ データバス １２９ 通信制御回路
１２９ａ 異常記憶素子 １３０ ブリ−ダ抵抗
１３１ａ，１３１ｂ，１３１ｃ，１３１ｄ ノイズフィルタ
１３２ａ 可変閾値回路 １３２ｂ レベル判定用比較器
１３３ａ，１３３ｂ 可変フィルタ回路
１３４ａ，１３４ｂ 出力トランジスタ
１３５ａ，１３５ｂ 定数設定レジスタ
１３７ 電源ユニット １３８ 論理ゲート回路
２００ 入力スイッチ ２１０ 直列抵抗
２１１ コンデンサ ２２０ 比較器
２２２ 基準電圧 ２３０ シフトレジスタ
２３９ 入力確定レジスタ
４０３ 設定データ送信手段 ４１１ 送信許可手段
４２８ 定期入力受信手段 ４３１ 定期出力送信手段
４４１ 読出要求手段 ４４６ 定数比較監視手段
５０２ 可逆カウンタ ５０３ａ 定数設定レジスタ
５０５ 入力確定レジスタ。
【発明の属する技術分野】
この発明は、例えば自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した車載電子制御装置に関するものである。特に、この発明は多数の入出力信号の扱い方を改善して小型化を図ると共に、各種車両の制御に対して標準化を図った車載電子制御装置に係わるものである。
【０００２】
【従来の技術】
図９は、従来のこの種、車載電子制御装置を示す典型的な全体ブロック回路図である。１枚のプリント基板で構成されたＥＣＵ（エンジンコントロールユニット）１は、ＬＳＩ（集積回路）２を主体として形成されている。そのＬＳＩ２は、ＣＰＵ（マイクロプロセッサ）３、不揮発フラッシュメモリ４、ＲＡＭメモリ５、入力用データセレクタ６、Ａ／Ｄ変換器７、出力ラッチメモリ８等をデ−タバス３０で結合したものである。上記ＥＣＵ１は、車載バッテリ１０から電源線１１及び電源スイッチ１２を介して給電される電源ユニット９から制御電源の供給を受けて動作するものである。その実行プログラムやエンジン制御用制御定数等は、予め不揮発フラッシュメモリ４に格納されている。
【０００３】
一方、各種センサスイッチ１３からの多数のＯＮ／ＯＦＦ入力信号は、プルアップまたはプルダウン抵抗としてのブリーダ抵抗１４からノイズフィルタを構成する直列抵抗１５と並列コンデンサ１６を経て比較器１９に供給される。その比較器１９には、入力抵抗１７と正帰還抵抗１８が接続されていて、並列コンデンサ１６の両端電圧が比較器１９の負側端子に印加されている基準電圧を超えるとデータセレクタ６に論理「Ｈ」の信号を供給する。しかし、並列コンデンサ１６の両端電圧が低下する時には、正帰還抵抗１８による入力が加算されるので、上記基準電圧よりも更に低い電圧まで低下したことにより、比較器１９の出力は論理「Ｌ」に復帰する。このようにして比較器１９は、ヒステリシス機能を包含したレベル判定用比較器としての機能を持っており、多数の比較器１９の出力は、データセレクタ６とデータバス３０を介して、ＲＡＭメモリ５に格納される。
なお、上記データセレクタ６は、例えば１６ビットの入力を扱い、ＣＰＵ３からチップセレクト信号を受けた時に、データバス３０に出力するものであるが、入力点数は数十点に及ぶものであって、複数のデータセレクタが用いられている。
【０００４】
また、各種アナログセンサ２０からの多数のアナログ信号は、ノイズフィルタを構成する直列抵抗２１と並列コンデンサ２２を介してＡ／Ｄ変換器７に供給され、ＣＰＵ３からチップセレクト信号を受取ったＡ／Ｄ変換器のデジタル出力がデ−タバス３０を介して、ＲＡＭメモリ５に格納される。ＣＰＵ３からの制御出力はデータバス３０を介してラッチメモリ８に格納され、出力トランジスタ２３を介して外部負荷２６を駆動するものである。その多くの制御出力点数に対応するためには、複数のラッチメモリが使用され、ＣＰＵ３によってチップセレクトされたラッチメモリに対して制御出力が格納されるようになっている。
なお、２４はトランジスタ２３の駆動用ベ−ス抵抗、２５はトランジスタ２３のベース／エミッタ端子間に接続された安定抵抗、２７は外部負荷２６に対する給電用負荷リレーの出力接点である。
【０００５】
このように構成された従来装置では、ＣＰＵ３が極めて多くの入出力を取扱うために、ＬＳＩ２の規模が大きくなることや、ノイズフィルタとしての並列コンデンサ１６は目的とするフィルタ定数を確保するために様々の容量のコンデンサを使用する必要があって標準化が困難であると共に、大きなフィルタ定数を確保するためには、大型コンデンサを用いる必要があって、ＥＣＵ１が大型化する等の問題点があった。
【０００６】
ＬＳＩ２の入出力端子を削減してその小型化を図る手段としては、特開平７−１３９１２号公報「入出力処理ＩＣ」で示されるように、シリアル通信ブロックを用いて多数の入出力信号を時分割して授受する方法が提示されている。
しかし、この方式では様々な容量のノイズフィルタが必要であって、装置の標準化に適さないばかりか、充分なフィルタ定数を確保するためにコンデンサの容量も大きなものが必要となって装置の小型化にも適さない問題がある。
【０００７】
一方、ＯＮ／ＯＦＦ入力信号に対するノイズフィルタとして、デジタルフィルタを用い、そのフィルタ定数をマイクロプロセッサによって制御する概念は公知である。例えば、特開平５−１１９８１１号公報「プログラマブルコントロ−ラ」では、サンプリングされた外部入力信号の入力論理値が複数回連続して同じ値であれば、これを採用して入力イメ−ジメモリに格納すると共に、サンプリング周期を変更することができるフィルタ定数変更命令を備えている。
この方式ではフィルタ定数が自由に変更できる特徴があるが、多数の入力信号を扱う場合には、マイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が低下する問題がある。
その他、ＯＮ／ＯＦＦ入力信号に対するデジタルフィルタとしては、特開２０００−８９９７４号公報「デ−タ格納制御回路」で見られるように、ハ−ドウエアとしてのシフトレジスタを設けて、上記と同様の概念でサンプリング処理するようにしたものもある。
【０００８】
【発明が解決しようとする課題】
上記のような従来技術は、部分的な小型化・標準化技術であって、これを統合した本格的な小型化・標準化が行われていないことは既に説明したとおりである。特に、マイクロプロセッサの入出力回路部分の小型化・標準化を達成する上で、マイクロプロセッサの本来の制御能力・応答性の低下が避けられない問題があった。
【０００９】
この発明の第一の目的は、上記のような問題を改善して、入出力処理に関するマイクロプロセッサの負担を軽減して、本来の制御能力・応答性の向上を図ると共に、入力フィルタ部分を小型化することによって、制御装置全体の小型化と標準化を達成することである。
この発明の第二の目的は、制御仕様の異なる各種車両に対応して、制御プログラムや制御定数を変更することによって対処することにより、ハードウエアの標準化を一層効果的に、しかも容易に行えるようにすることである。
【００１０】
【課題を解決するための手段】
この発明に係わる車載電子制御装置は、外部ツールから被制御車種対応の制御プログラムと制御定数が書込まれる不揮発メモリ、及び演算処理用のＲＡＭメモリを有するマイクロプロセッサを備え、上記マイクロプロセッサのデータバスに接続され、エンジン駆動制御用高速入出力に対する直接入力用インタフェース回路及び直接出力用インタフェース回路を備え、上記マイクロプロセッサとデータバスで接続された第一の直並列変換器、上記第一の直並列変換器とシリアル接続される第二の直並列変換器、及び上記第二の直並列変換器とデータバスで接続されたシリアル通信用通信制御回路を備え、補機駆動出力と警報表示出力の低速出力信号に対し、上記第一・第二の直並列変換器を介して送信された制御出力信号を記憶する出力用ラッチメモリ、及び上記出力用ラッチメモリの出力端に接続された間接出力用インタフェ−ス回路を備え、手動操作による低速入力信号に対する間接入力用インタフェース回路に含まれ、フィルタ定数が格納される定数設定レジスタを有する可変フィルタ回路を備えて構成され、上記マイクロプロセッサは上記不揮発メモリに格納されたフィルタ定数を上記定数設定レジスタに送信する設定データ送信手段と、上記間接入力用インタフェース回路を介して入力された低速出力信号である複数のＯＮ／ＯＦＦ情報を上記ＲＡＭメモリに対して定期的に格納する定期入力受信手段と、上記出力用ラッチメモリに対して間接出力信号を定期的に送信する定期出力送信手段と、上記定数設定レジスタに格納されているフィルタ定数を上記ＲＡＭメモリに読出し格納する読出要求手段とを備えるようにしたものである。
【００１１】
また、上記間接入力用インタフェ−ス回路は、入力スイッチに対して負荷となるブリーダ抵抗と直列抵抗と並列コンデンサを有するノイズフィルタ、このノイズフィルタに接続されヒステリシス機能を持ったレベル判定用比較器、及びこのレベル判定用比較器に接続された上記可変フィルタ回路で構成され、上記可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果が論理「１」である時にセットされ、連続する複数のレベル判定結果が論理「０」である時にリセットされる入力確定レジスタ、及び上記サンプリング周期とセット／リセットを行う論理判定点数の少なくとも一方の値が格納された定数設定レジスタによって構成され、上記入力確定レジスタの出力が上記ＲＡＭメモリにシリアル送信されると共に、上記サンプリング周期とセット／リセットを行う論理判定点数の少なくとも一方の値は上記不揮発メモリから上記定数設定レジスタにシリアル送信されるものである。
【００１２】
また、上記直接入力用インタフェース回路は、入力スイッチに対して負荷となるブリーダ抵抗と直列抵抗と並列コンデンサを有するノイズフィルタ、及びこのノイズフィルタに接続されヒステリシス機能を持ったレベル判定用比較器で構成され、上記レベル判定用比較器は、判定レベルとなる閾値定数を設定する定数設定レジスタを有する可変閾値回路で構成され、上記閾値定数は上記不揮発メモリから上記定数設定レジスタにシリアル送信されるものである。
【００１３】
また、ＡＤ変換器を介して上記マイクロプロセッサのデータバスに接続されるアナログ入力用インタフェース回路を備え、上記ＡＤ変換器は、一部のアナログ入力信号に対して多重系に構成されているものである。
【００１４】
また、上記補機駆動出力と警報表示出力の低速出力信号に対する間接出力用インタフェース回路には、負荷電源開閉用負荷リレーが接続され、上記負荷リレーは、上記シリアル通信用通信制御回路と上記マイクロプロセッサのいずれからも駆動停止することができる論理ゲート回路を介して接続されているものである。
【００１５】
また、上記マイクロプロセッサは、上記不揮発メモリに格納されている制御定数を、格納するべき定数設定レジスタを識別するアドレスデータと共に、上記マイクロプロセッサから上記第一・第二の直並列変換器を介して指定された定数設定レジスタに対して順次送信する設定データ送信手段と、上記低速出力信号に対するＯＮ／ＯＦＦ情報を、格納するべきラッチメモリを識別するアドレスデータと共に、上記マイクロプロセッサから上記第一・第二の直並列変換器を介して指定されたラッチメモリに対して定期的に送信する定期出力送信手段を備え、上記シリアル通信用通信制御回路は、上記第二の直並列変換器による受信データをチェックするデータチェック回路と、受信間隔のタイムアウトチェック回路を備えている。
【００１６】
また、上記マイクロプロセッサは、上記シリアル通信用通信制御回路が間接入力信号を上記マイクロプロセッサに定期送信することを許可する送信許可手段と、上記第二の直並列変換器から上記第一の直並列変換器を介して上記マイクロプロセッサに送信された間接入力信号に対するＯＮ／ＯＦＦ情報を受信する定期入力受信手段を備え、上記定期入力受信手段は、間接入力信号のデータチェックと受信間隔のタイムアウトチェックを行うものである。
【００１７】
また、上記マイクロプロセッサは、上記定期入力受信手段によって、上記マイクロプロセッサが今回の間接入力信号を受信してから次回の受信を行うまでの間において、上記マイクロプロセッサが上記定数設定レジスタのアドレスを指定してその格納データの読出要求を行う読出要求手段を備え、上記読出要求を受信した上記シリアル通信用通信制御回路は、指定されたアドレスの定数設定レジスタに格納されている制御定数を返信するようにしたものである。
【００１８】
またさらに、上記マイクロプロセッサは、読出要求によって返信された制御定数と、上記不揮発メモリに格納された制御定数を比較する定数比較監視手段を備え、比較結果が不一致である時には、不一致であった定数設定レジスタを識別するアドレスデータと共に、上記不揮発メモリに格納された制御定数を送信するようにしたものである。
【００１９】
【発明の実施の形態】
実施の形態１の構成の説明
図１はこの発明の実施の形態１の車載電子制御装置を示す全体ブロック回路図である。図１において、１００はＥＣＵ（車載電子制御装置）であり、第一ＬＳＩ（第一の集積回路）１１０と第二ＬＳＩ（第二の集積回路）１２０を主要部品とする一枚の電子基板で構成されている。
１０１は車載バッテリに接続された電源端子であり、図示しない電源スイッチを介して給電される端子と、後述のメモリの動作保持のために、直接車載バッテリから給電されるスリープ用端子によって構成されている。１０２ａは、例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオートクルーズ制御用の車速センサ等、比較的高頻度の動作を行い速やかに信号取込みを行う必要のあるＯＮ／ＯＦＦ動作の高速入力信号ＩＮ１〜ＩＮｉが入力されるコネクタ端子である。
【００２０】
１０２ｂは例えば変速レバー位置を検出するセレクタスイッチやエアコンスイッチなど、比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなＯＮ／ＯＦＦ動作の低速入力信号ＩＮｓ１〜ＩＮｓｎが入力されるコネクタ端子である。１０３ｃ，１０３ｄは、例えばアクセルポジションセンサ，スロットルポジションセンサ、水温センサ、排気ガスの酸素濃度センサ、エヤフローセンサなどの、アナログ入力信号ＡＮ１〜ＡＮｈやＡＮｐ〜ＡＮｍが入力されるコネクタ端子である。
【００２１】
１０４ａは例えばエンジンの点火コイル駆動出力や燃料噴射制御用電磁弁駆動用出力など比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるＯＮ／ＯＦＦ動作の高速出力ＯＵＴ１〜ＯＵＴｊが出力されるコネクタ端子である。１０４ｂは例えばエアコン用電磁クラッチ（補機）駆動出力や警報表示出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないＯＮ／ＯＦＦ動作の低速出力ＯＵＴｓ１〜ＯＵＴｓｋが出力されるコネクタ端子である。１０５は上記高速・低速出力の電源回路に出力接点が接続された負荷リレー１０６の接続用端子、１０８は上記ＥＣＵ１００に対して予め制御プログラムや制御定数等を転送書込みするための外部ツールであり、その外部ツール１０８は製品出荷時や保守作業時に使用され、脱着コネクタ１０７を介して上記ＥＣＵ１００に接続されるものである。
【００２２】
第一ＬＳＩ１１０は、マイクロプロセッサ１１１、不揮発メモリ１１２、ＲＡＭメモリ１１３、入力用データセレクタ１１４ａ、出力用ラッチメモリ１１５、後述の第二ＬＳＩ１２０との間でシリアル信号の交信を行う第一の直並列変換器１１６、外部ツール１０８とシリアル信号の交信を行うＳＣＩ（シリアル・コミュニケーション・インタフェース）１１７、ＡＤ変換器１１４ｃ，１１４ｄ等によって構成されている。これらの構成部品は８〜３２ビットのデータバス１１８によってマイクロプロセッサ１１１に接続されている。
なお、上記不揮発メモリ１１２は、例えば一括書込みの行えるフラッシュメモリであって、外部ツール１０８から転送制御プログラムや車両制御用プログラム、車両制御用定数などが、ＲＡＭメモリ１１３を経由して転送書込みされる。
【００２３】
アナログ入力端子１０３ｃから入力されたアナログ信号は、直接入力インタフェース回路としてのノイズフィルタ１３１ｃと多チャンネルの第一のＡＤ変換器１１４ｃを介して、データバス１１８に接続される。アナログ入力端子１０３ｄから入力されたアナログ信号は、直接入力インタフェース回路としてのノイズフィルタ１３１ｄと多チャンネルの第二のＡＤ変換器１１４ｄを介して、データバス１１８に接続される。
【００２４】
なお、多数のアナログ入力信号ＡＮ１〜ＡＮｈ、ＡＮｐ〜ＡＮｍに対して、複数のＡＤ変換器１１４ｃと１１４ｄが分担接続されているが、各アナログ入力信号の内、一部のものは重複して接続されている。例えば、第一のアクセルポジションセンサと第一のスロットルポジションセンサは、第一のＡＤ変換器１１４ｃに入力され、第二のアクセルポジションセンサと第二のスロットルポジションセンサは、第二のＡＤ変換器１１４ｄに入力されているが、第一・第二のアクセルポジションセンサは、いずれもアクセルペダルの踏込み度合いを検出する同じ出力を発生するものであり、同様に第一・第二のスロットルポジションセンサはいずれも給気スロットル弁の開度を検出する同じ出力を発生するものである。
【００２５】
１２０は第二ＬＳＩ（第二の集積回路）であり、その構成は以下のとおりである。高速入力端子１０２ａから入力されたＯＮ／ＯＦＦ信号はブリーダ抵抗１３０を経て第二ＬＳＩ１２０に取込まれ、直接入力インタフェース回路としてのノイズフィルタ１３１ａ、可変閾値回路１３２ａを介して、上記入力用データセレクタ１１４ａに接続されている。
なお、ノイズフィルタ１３１ａ、可変閾値回路１３２ａについては、図２（ｂ）で詳述するが、１３５ａはレベル判定用の閾値が格納される定数設定レジスタとなっている。入力用データセレクタ１１４ａは必要に応じて多数個のものが使用されるが、一個の入力用データセレクタ１１４ａには、例えば８点以下の高速ＯＮ／ＯＦＦ入力信号が接続されていて、上記マイクロプロセッサ１１１がチップセレクトを行った時に、上記データバス１１８にＯＮ／ＯＦＦ情報を送出するようになっている。
【００２６】
なお,上記ブリーダ抵抗１３０は、数ＫΩの低抵抗のブリーダ抵抗である。そのブリーダ抵抗１３０は、入力信号スイッチに対する負荷となるように各ＯＮ／ＯＦＦ入力端子ＩＮ１〜ＩＮｉ，ＩＮｓ１〜ＩＮｓｎと電源の正側（プルアップ）または負側（プルダウン）に接続されていて、入力スイッチがＯＦＦしている時に入力端子が開放状態となって、ノイズが重畳するのを避けたり、入力スイッチが接点である場合にはその接触信頼性を向上する役割を持っている。
【００２７】
低速入力端子１０２ｂから入力されたＯＮ／ＯＦＦ信号は、ブリーダ抵抗１３０を経て第二ＬＳＩ１２０に取込まれ、間接入力インタフェース回路としてのノイズフィルタ１３１ｂ、レベル判定用比較器１３２ｂ、可変フィルタ回路１３３ａを介して、入力用データセレクタ１２４に接続されている。
なお、上記ノイズフィルタ１３１ｂ，レベル判定用比較器１３２ｂ，可変フィルタ回路１３３ａは、図２（ａ）で後述するが、１３５ｂはフィルタ定数（制御定数）を格納する定数設定レジスタである。入力用データセレクタ１２４には、例えば８点以下の間接ＯＮ／ＯＦＦ入力信号が接続されていて、後述のアドレス選択回路１２３ｂがチップセレクトを行った時に、データバス１２８にＯＮ／ＯＦＦ情報を送出するようになっているが、８点を超えるＯＮ／ＯＦＦ信号を扱う場合には、第二・第三の入力用データセレクタが用いられ、順次チップセレクトされてデータバス１２８にＯＮ／ＯＦＦ情報を送出するように構成されるものである。
【００２８】
１２６は上記第一の直並列変換器１１６と対をなして、シリアルインタフェース回路を構成する第二の直並列変換器である。１２１ａは上記マイクロプロセッサ１１１から第一・第二の直並列変換器１１６，１２６を介して送信された一連の情報を一時記憶するバッファメモリ、１２１ｂは所定時間内にデータを受信したかどうかを判定するタイムアウトチェック回路、１２２ａは上記バッファメモリ１２１ａ内のデータをチェックするデータチェック回路、１２２ｂは確認応答用データレジスタ、１２３ａはデータチェック回路１２２ａによるデータチェックが正常であった時に動作するコマンドデコーダ、１２３ｂはそのコマンドデコーダ１２３ａの内容に応じて送受信するべきデータのアドレスを選択するアドレス選択回路、１２７はクロックジェネレータであり、上記バッファメモリ１２１ａからクロックジェネレータ１２７によって、通信制御回路１２９が構成されている。
【００２９】
１２８は、第二の直並列変換器１２６の並列端子、バッファメモリ１２１ａ、確認応答用データレジスタ１２２ｂ、定数設定レジスタ１３５ａ，１３５ｂ、入力用データセレクタ１２４、間接出力用のラッチメモリ１２５等が接続されたデータバスである。通信制御回路１２９を用いたデータ授受の方法は、図３，図４，図５によって後述する。
１２９ａは、データチェック回路１２２ａが異常検出した時、タイムアウトチェック回路１２１ｂが異常検出した時、或いは後述のウォッチドッグタイマ１３９がリセット出力ＲＳＴを発生した時に、異常検出状態を記憶して、異常記憶出力ＥＲ２を発生する異常記憶素子である。その異常記憶素子１２９ａは電源投入時に図示しない電源検出パルスによってリセットされるようになっている。
【００３０】
１３４ａ,１３４ｂは、直接出力インタフェース回路、或いは間接出力インタフェース回路を構成する負荷駆動用トランジスタであり、上記ラッチメモリ１１５と高速出力端子１０４ａや、ラッチメモリ１２５と低速出力端子１０４ｂとの間に接続され、ラッチメモリ１１５や１２５の出力信号によって、外部負荷ＯＵＴ１〜ＯＵＴｊやＯＵＴｓ１〜ＯＵＴｓｋを駆動するようになっている。
１３７は上記電源端子１０１から給電されて、第一ＬＳＩ１１０や第二ＬＳＩ１２０に給電する電源ユニットであり、その電源ユニット１３７は安定化電源回路１３６によって制御されて、所定の定電圧出力を発生するものである。１３８は負荷リレー１０６の駆動回路に設けられた論理ゲート回路であり、その論理ゲート回路１３８の出力である負荷リレー１０６の駆動信号ＤＲは次の論理で動作するようになっている。
【００３１】
ＤＲ＝ＤＲ１×（１−ＥＲ１）×（１−ＥＲ２）×ＤＲ２
但しＤＲ１：第一ＬＳＩ１１０から直接指示される負荷リレー１０６の第一の駆動信号
ＤＲ２：第二ＬＳＩ１２０を経由した負荷リレー１０６の第二の駆動信号
ＥＲ１：マイクロプロセッサ１１１による異常診断出力
ＥＲ２：エラー記憶回路１２９ａの異常記憶出力
従って、負荷リレー１０６は第一又は第二の駆動信号ＤＲ１，ＤＲ２によって駆動されるが、第一及び第二の駆動信号ＤＲ１及びＤＲ２は、異常診断出力ＥＲ１が発生するか、異常記憶出力ＥＲ２が発生すると無効になっている。
【００３２】
１３９は、マイクロプロセッサ１１１が発生するパルス列であるウォッチドッグクリヤ信号ＷＤのパルス時間幅が、所定値であるかどうかを判定し、時間幅が正常でないときに、マイクロプロセッサ１１１に対して、リセット出力ＲＳＴを供給するウォッチドッグタイマである。
なお、図示しないアナログ入力信号として、出力トランジスタ１３４ａの動作確認信号や負荷電流検出信号なども、ＥＣＵ１００内部で発生する信号として第一・第二のＡＤ変換器１１４ｃ，１１４ｄを介してマイクロプロセッサ１１１に取込まれるようになっている。また、上記電源ユニット１３７やブリーダ抵抗１３０、ノイズフィルタ１３１ｃ，１３１ｄ、出力トランジスタ１３４ａ,１３４ｂ、論理ゲート回路１３８などは第一ＬＳＩ１１０や第二ＬＳＩ１２０の外部に設けられている。
【００３３】
図２（a）は、図１の可変フィルタ回路１３３ａとその周辺回路の詳細を示すブロック回路図である。入力スイッチ２００に対して、前述の低抵抗のブリーダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して十数ｐＦの並列小容量コンデンサ２１１に接続されている。１３１ｂは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化する。１３２ｂは入力抵抗２２１、正帰還抵抗２２３、比較器２２０によって構成されたレベル判定用比較器であり、その比較器２２０の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）が印加されている。
【００３４】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると、比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止する為のものである。
【００３５】
可変フィルタ回路１３３ａを構成するシフトレジスタ２３０には、比較器２２０の出力が入力されると共に、クロックジェネレータ１２７ａから周期Ｔのシフト用パルス入力が供給されている。従って、シフトレジスタ２３０の後段の論理内容は、順次過去の時点における比較器２２０の出力論理内容となっている。
２３１ａ〜２３７ａは、シフトレジスタ２３０の各出力段における論理内容と定数設定レジスタ１３５ｂの各ビットの論理内容を論理和する第一の論理ゲート素子、２３８ａはその論理ゲート素子２３１ａ〜２３７ａの出力を結合する論理積素子、２３９はその論理積素子２３８ａの出力によってセットされるフリップフロップ素子によって構成された入力確定レジスタである。
また、２３１ｂ〜２３７ｂは上記シフトレジスタ２３０の各出力段における論理内容の反転論理内容と定数設定レジスタ１３５ｂの各ビットの論理内容を論理和する第二の論理ゲート素子、２３８ｂはその論理ゲート素子２３１ｂ〜２３７ｂの出力を結合する論理積素子であり、その論理積素子２３８ｂの出力によって上記入力確定レジスタ２３９がリセットされるように構成されている。
【００３６】
このように構成された可変フィルタ回路１３３ａにおいて、シフトレジスタ２３０の各出力段の内容が全て論理「１」であれば論理積素子２３８ａの出力によって入力確定レジスタ２３９の出力は論理１にセットされることになる。
但し、定数設定レジスタ１３５ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ２３０の出力段の論理内容は「０」であっても差し支えない。従って、図２（a）の例ではシフトレジスタ２３０の初段１から第五段までの論理内容が全て「１」であれば入力確定レジスタ２３９の出力は論理「１」にセットされることになる。
【００３７】
また、シフトレジスタ２３０の各出力段の内容が全て論理「０」であれば、論理積素子２３８ｂの出力によって入力確定レジスタ２３９の出力は論理０にリセットされることになる。但し、定数設定レジスタ１３５ｂの一部の内容が論理「１」であれば、これに対応したシフトレジスタ２３０の出力段の論理内容は「１」であっても差し支えない。
従って、図２（a）の例では、シフトレジスタ２３０の初段１から第五段までの論理内容が全て「０」であれば、入力確定レジスタ２３９の出力は論理「０」にリセットされることになる。
このように、入力確定レジスタ２３９の出力内容を決定するための論理判定点数は定数設定レジスタ１３５ｂの内容によって可変設定されるよう構成されている。なお、上記のとおり論理判定点数を可変設定する代わりに、クロックジェネレータ１２７ａのパルス周期を可変設定するようにしても良い。
【００３８】
図２（ｂ）は図１の可変閾値回路１３２ａとその周辺回路の詳細を示すブロック回路図である。入力スイッチ２００に対して前述の低抵抗のブリーダ抵抗１３０を備えた入力信号ＩＮｉは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して、十数ｐＦの並列小容量コンデンサ２１１に接続されている。１３１ａは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化する。
１３２ａは入力抵抗２２１、正帰還抵抗２２３、比較器２２０によって構成された可変閾値回路（可変レベル判定用比較器）であり、その比較器２２０の反転入力には所定の基準電圧２２２ａ（電圧Ｖｏｎ）が印加されているが、その基準電圧２２２ａは定数設定レジスタ１３５ａの内容によって変更が可能となっている。
【００３９】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止する為のものである。
なお、比較レベルを変更することは、見掛け上のフィルタ定数を変更することに相当し、限られた調整範囲ではあるが可変フィルタとしての機能を持つことになる。
【００４０】
実施の形態１の作用・動作の説明
図１のとおり構成されたこの発明の実施の形態１において、先ず図３に示したシリアル通信のフレーム構成図について説明する。
図３は、第一ＬＳＩ１１０（親局）から第二ＬＳＩ１２０（子局）に対して、間接出力信号を送信する場合のフレーム構成を示したものである。親局から子局への定期送信フレーム３０１ａは、開始データ５５Ｈ，コマンド１０Ｈ，格納先アドレス，送信データ，終了データＡＡＨ，チェックサムデータによって構成されている。３０２ａは、第二ＬＳＩ１２０が上記定期送信フレーム３０１ａによる一連のデータを受信し、図１の通信制御回路１２９のデータチェック回路１２２ａがサムチェックを行い、タイムアウトチェック回路１２１ｂが受信間隔のタイムアウトチェックを行う判定ブロックである。
【００４１】
３０３ａは判定ブロック３０２ａの判定が正常受信であった時に親局に返信される正常返信フレームである。その正常返信フレーム３０３ａは開始データ５５Ｈ，認知データ６１Ｈ，格納先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０４ａは判定ブロック３０２ａの判定が異常受信であった時に親局に返信される異常返信フレームである。その異常返信フレーム３０４ａは開始データ５５Ｈ，非認知データ６２Ｈ，格納先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。
３０５ａは正常返信フレーム３０３ａを返信した後に、受信した間接出力信号をラッチメモリ１２５に格納するブロックである。３０６ａは異常返信フレーム３０４ａを返信した後に、通信制御回路１２９からの信号でエラー記憶回路１２９ａが異常記憶出力ＥＲ２を発生するブロックであるが、実際には図示しない再送確認処理の上で異常記憶出力ＥＲ２が発生する。
【００４２】
３０７ａは、子局が返信した正常返信フレーム３０３ａ又は異常返信フレーム３０４ａを、親局が受信した時のサムチェックや、親局が受信できなかった時の返信応答のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０７ａの診断結果が異常であった場合には、後述の異常診断出力ＥＲ１を発生するようになっている。さらに、その診断ブロック３０７ａが異常返信フレーム３０４ａを正常受信した時に再度定期送信フレーム３０１ａを送信し、それでも異常が継続する場合には、後述の異常診断出力ＥＲ１を発生するようになっている。
なお、定数設定レジスタに対してフィルタ定数や閾値定数即ち制御定数を送信設定する時には、上記定期送信フレーム３０１ａのアドレスによって、定数設定レジスタの番号を指定し、データとしてフィルタ定数又は閾値定数が格納されるようになっている。
【００４３】
図４は第一ＬＳＩ１１０（親局）が第二ＬＳＩ１２０（子局）に対して、各種データの読出要求（子局から親局への読出）をする場合のフレーム構成を示したものであり、読出要求に当たっては先ず親局から子局への不定期送信フレーム３０１ｂが送信される。その不定期送信フレーム３０１ｂは、開始データ５５Ｈ，コマンド３０Ｈ，読出先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０２ｂは第二ＬＳＩ１２０が不定期送信フレーム３０１ｂによる一連のデータを受信し、図１の通信制御回路１２９のデータチェック回路１２２ｂａがサムチェックを行う判定ブロックである。
【００４４】
３０３ｂは判定ブロック３０２ｂの判定が正常受信であった時に、親局に返信される正常返信フレームである。その正常返信フレーム３０３ｂは、開始データ２５Ｈ，読出先アドレス，読出データ，終了データＡＡＨ，チェックサムデータによって構成されている。３０４ｂは判定ブロック３０２ｂの判定が異常受信であった時に、親局に返信される異常返信フレームである。その異常返信フレーム３０４ｂは、開始データ５５Ｈ，非認知データ７２Ｈ，読出先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０５ｂは異常返信フレーム３０４ｂを返信した後に、通信制御回路１２９からの信号でエラー記憶回路１２９ａが異常記憶出力ＥＲ２を発生するブロックであるが、実際には図示しない再送確認処理の上で異常記憶出力ＥＲ２が発生する。
【００４５】
３０６ｂは、子局が返信した正常返信フレーム３０３ｂ又は異常返信フレーム３０４ｂを、親局が受信した時のサムチェックや、受信できなかった時の返信応答のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０６ｂの診断結果が異常であった場合には、後述の異常診断出力ＥＲ１を発生するようになっている。さらに、診断ブロック３０６ｂが異常返信フレーム３０４ｂを正常受信した時に再度不定期送信フレーム３０１ｂを送信し、それでも異常が継続する場合には、後述の異常診断出力ＥＲ１を発生するようになっている。
上記診断ブロック３０６ｂが正常返信フレーム３０３ｂを正常受信した場合には、正常読出された受信データを仮格納し、図７の工程４４６で示した比較に使用するようになっている。
【００４６】
図５は、第二ＬＳＩ１２０（子局）が第一ＬＳＩ１１０（親局）に対して、間接入力信号を送信する場合のフレーム構成を示したものであり、間接入力信号の送信に当たっては先ず、親局から子局への許可送信フレーム３０１ｃが送信される。その許可送信フレーム３０１ｃは開始データ５５Ｈ，コマンド１０Ｈ，格納先アドレス＃００，送信データ０１Ｈ，終了データＡＡＨ，チェックサムデータによって構成されている。３０２ｃは第二ＬＳＩ１２０が上記許可送信フレーム３０１ｃによる一連のデータを受信し、図１の通信制御回路１２９のデータチェック回路１２２ａがサムチェックを行う判定ブロックである。
【００４７】
３０３ｃは判定ブロック３０２ｃの判定が正常受信であった時に、親局に返信される正常返信フレームである。その正常返信フレーム３０３ｃは、開始データ１１Ｈ，データ１，データ２，データ３，終了データＡＡＨ，チェックサムデータによって構成されている。３０４ｃは判定ブロック３０２ｃの判定が異常受信であった時に親局に返信される異常返信フレームである。その異常返信フレーム３０４ｃは開始データ５５Ｈ，非認知データ６２Ｈ，格納先アドレス，終了データＡＡＨ，チェックサムデータによって構成されている。３０５ｃは異常返信フレーム３０４ｃを返信した後に、通信制御回路１２９からの信号でエラー記憶回路１２９ａが異常記憶出力ＥＲ２を発生するブロックであるが、実際には図示しない再送確認処理の上で異常記憶出力ＥＲ２が発生する。
【００４８】
３０６ｃは、子局が返信した正常返信フレーム３０３ｃ又は異常返信フレーム３０４ｃを、親局が受信した時のサムチェックや、受信できなかった時の返信応答のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０６ｃの診断結果が異常であった場合には、後述の異常診断出力ＥＲ１を発生するようになっている。さらに、診断ブロック３０６ｃが異常返信フレーム３０４ｃを正常受信した時に再度許可送信フレーム３０１ｃを送信し、それでも異常が継続する場合には、後述の異常診断出力ＥＲ１を発生するようになっている。
上記診断ブロック３０６ｃが正常返信フレーム３０３ｃを正常受信した場合には、正常読出されたデータ１，データ２，データ３を所定のアドレスのメモリに格納するようになっている。
なお、上記許可送信フレーム３０１ｃのデータが０１Ｈから００Ｈに変更されて親局から子局に送信されない限り、３０７ｃで示した繰返し周期Ｔ０の間隔をおいて継続返信が行われる。３０３ｄは継続返信フレームであり、その構成は上記正常返信フレーム３０３ｃと同じである。
【００４９】
３０６ｄは、子局が返信した上記継続返信フレーム３０３ｄを親局が受信して、サムチェックや、上記繰返し周期Ｔ０のタイムアウトチェックを、行う診断ブロックである。その診断ブロック３０６dの診断結果が異常であれば、次回の継続返信フレーム３０３dに対する診断を行い、それでも異常が継続する場合には後述の異常診断出力ＥＲ１を発生するようになっている。上記診断ブロック３０６ｄが継続返信フレーム３０３ｄを正常受信した場合には、正常読出されたデータ１，データ２，データ３を所定のアドレスのメモリに格納するようになっている。
なお、子局から親局に対する継続返信の間の空き時間を狙って、定期送信フレーム３０１ａや不定期送信フレーム３０１ｂも送信されるようになっており、これをブロック３０８ｃで示している。
【００５０】
図１のとおり構成された実施の形態１において、図６，図７に示した通信動作説明用フローチャートについて説明する。なお、図６のＳ，Ｔは、図７のＳ，Ｔにそれぞれ接続されるものである。図６，図７において、４００は定期的に活性化されるマイクロプロセッサ１１１の動作開始工程である。４０１はその工程４００に続いて作用し、後述の工程４１２で初期化完了フラグがセットされたかどうかを判定する工程である。４０２はその工程４０１がＮＯであった時に作用し、全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定が完了したかどうかを判定する工程である。４０３はその工程４０２がＮＯであった時に作用し、図３における定期送信フレーム３０１ａによって、定数設定レジスタ１３５ａ，１３５ｂの最初のアドレスのものに設定定数を送信する工程である。４０４はその工程４０３に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程である。上記工程４０３は設定データ送信手段となっている。
なお、上記工程４０４では、返信応答があれば直ちに受信データのサムチェックを行って次工程４０５へ移行するが、工程４０４で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程４０５へ移行する。
【００５１】
４０５は上記工程４０４に続いて作用し、工程４０４にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程である。４０６はその工程が正常であった時に移行する動作終了工程である。その動作終了工程において、上記動作開始工程４００が再度活性化されることによって、再び制御動作が繰返される。動作開始工程４００が再度活性化された時、まだ後述の工程４１２による初期化フラグがセットされておらず、全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定も完了していない時にあっては、上記工程４０１，４０２，４０３，４０４，４０５によって繰返して残りの定数設定レジスタ１３５ａ，１３５ｂに対する定数設定が順次行われる。
【００５２】
但し、上記工程４０５で異常判定がなされると、工程４０７へ移行し、工程４０５による異常が初回異常であるかどうかが判定され、初回異常と判定された時には、上記工程４０３へ復帰して再度設定データの送信が行われる。また、上記工程４０７が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程４０８へ移行して異常診断出力ＥＲ１を発生し、動作終了工程４０６へ移行する。
【００５３】
以上の動作を繰返しながら、工程４０２が全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定動作が完了したと判定すると、工程４１０へ移行する。工程４１０では、図５の許可送信フレーム３０１ｃが送信されたかどうかを判定し、まだ送信されていない時には送信許可手段である工程４１１へ移行して許可送信フレーム３０１ｃを送信する。その後、工程４０４，工程４０５，工程４０７，工程４０８等が選択動作するが、その動作は工程４０３が実行された場合と同様である。但し、工程４０７が初回異常判定であって、再送処理を行う時には工程４１１へ移行する。上記工程４１０で許可送信フレーム３０１ｃの送信済みと判定された時には、工程４１２へ移行して初期化完了フラグが設定され、続いて動作終了工程４０６へ移行する。
なお、上記工程４０８による異常診断出力ＥＲ１や工程４１２による初期化完了フラグは、電源が再投入されるまで動作保持するようになっている。
【００５４】
以上の動作によって、全ての定数設定レジスタ１３５ａ，１３５ｂに対する定数設定動作が完了し、第二ＬＳＩ１２０から第一ＬＳＩ１１０への送信許可が行われて、初期化完了フラグがセットされた後は、動作開始工程４００から工程４０１を経由して工程４２０へ移行する。
４２０は図５における継続返信フレーム３０３ｄ（初回は正常返信フレーム３０３ｃ又は異常返信フレーム３０４ｃ）を親局が受信したかどうかの判定工程である。４２１はその工程がＹＥＳであった時に作用し、受信データのサムチェックを行う工程である。４２２はその工程に続いて作用し、受信データに異常があれば工程４２５に移行し、受信データが正常であれば工程４２３に移行する判定工程である。４２３は受信した間接入力情報をＲＡＭメモリ１１３に格納する工程である。
【００５５】
４２４は上記工程４２０がＮＯの判定であった時に作用し、定期データの受信間隔が図５の繰返し周期Ｔ０に相当する所定時間を超過していないかどうかを判定する工程であり、その工程がタイムアウトであることを判定すると、工程４２５へ移行し、タイムアウトでない場合には図７の工程４３０へ移行する。４２５は上記工程４２２や工程４２４による異常判定が初回であるかどうかを判定し、初回であれば、工程４２６に移行して初回フラグをセットし、初回でなければ工程４２７へ移行して異常診断出力ＥＲ１を発生する。上記工程４２６，工程４２７，工程４２３に続いて動作終了工程４０６へ移行し、再び動作開始工程４００が活性化する。
なお、４２８は上記工程４２１，工程４２４によって構成された定期入力受信手段である。
【００５６】
図７において、４３０は上記工程４２４がタイムアウトでないと判定した時に作用し、間接出力信号の定期送信時期であるかどうかを判定する工程である。４３１はその工程がＹＥＳであった時に作用し、図３における定期送信フレーム３０１ａによって間接出力データをラッチメモリ１２５へ送信するための工程である。その工程４３１は定期出力送信手段となっている。
４３２は上記工程４３１に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程である。その工程では返信応答があれば直ちに受信データのサムチェックを行って、次工程４３３へ移行するが、工程４３２で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程４３３へ移行するものである。
【００５７】
４３３は上記工程４３２に続いて作用し、工程４３２にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程である。４０６はその工程が正常であった時に移行する動作終了工程である。その動作終了工程において上記動作開始工程４００が再度活性化されることによって、再び制御動作が繰返されるようになっている。
一方、上記工程４３３で異常判定がなされると、工程４３４へ移行し、工程４３３による異常が初回異常であるかどうかが判定され、初回異常と判定された時には上記工程４３１へ復帰して再度出力データの送信が行われる。また、上記工程４３４が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程４３５へ移行して異常診断出力ＥＲ１を発生し、動作終了工程４０６へ移行する。
【００５８】
４４１は上記工程４３０がＮＯであった時に作用し、図４における不定期送信フレーム３０１ｂによって、定数設定レジスタ１３５ａ，１３５ｂの設定内容を順次読出するための読出要求工程（読出要求手段）となっている。４４２は上記工程４４１に続いて作用し、返信応答データのサムチェックとタイムアウトチェックを行う工程である。その工程４４２では返信応答があれば直ちに受信データのサムチェックを行って、次工程４４３へ移行するが、工程４４２で所定時間の待機によっても返信が得られない時にはタイムアウト判定した上で次工程４４３へ移行するものである。
【００５９】
４４３は上記工程４４２に続いて作用し、工程４４２にサムチェックエラーまたはタイムアウトエラーが発生しているか否かを判定する工程である。４４４はその工程で異常判定がなされた時に作用して、工程４４３による異常が初回異常であるかどうかを判定し、初回異常と判定された時には上記工程４４１へ復帰して再度読出要求の送信が行われる。また、上記工程４４４が初回異常でないと判定した時は、再送に対しても依然として異常が続いていることになり、この場合には工程４４５へ移行して、異常診断出力ＥＲ１を発生し、動作終了工程４０６へ移行する。
【００６０】
４４６は上記工程４４３が正常判定であった時に作用し、受信した定数設定レジスタ１３５ａ，１３５ｂの内容と不揮発メモリ１１２の内容を比較する判定工程であり、その工程４４６は定数比較監視手段となっている。上記判定工程４４６が比較し一致すれば、動作終了工程４０６へ移行し、その動作終了工程において、上記動作開始工程４００が再度活性化されることによって、再び上記工程４４１が作用した時には、定数設定レジスタ１３５ａ，１３５ｂのアドレスが更新され、順次読出比較されるようになっている。
一方、上記判定工程４４６が比較不一致であれば、中継端子４４７を経由して図６の工程４０３へ移行し、不一致となった定数設定レジスタに対する設定データの送信が行われることになる。
【００６１】
図１のとおり構成された実施の形態１において、全体動作の概要を述べる。マイクロプロセッサ１１１は、データバス１１８に接続されたアナログ入力やＯＮ／ＯＦＦ直接入力と、シリアル通信によるＯＮ／ＯＦＦ間接入力と、不揮発メモリ１１２の内容によって動作し、データバス１１８に接続された直接出力とシリアル通信による間接出力を制御する。不揮発メモリ１１２には、予め外部ツール１０８から制御プログラムや制御定数及び定数設定レジスタ１３５ａ，１３５ｂに対する設定値が転送書込みされている。
運転段階において、ＥＣＵ１００に電源が投入されると、先ず不揮発メモリ１１２から定数設定レジスタ１３５ａ，１３５ｂに対して、閾値定数やフィルタ定数即ち制御定数が送信され、続いて間接入力や間接出力が定期的にシリアル交信される。
間接入力や間接出力は低速・低頻度動作のものが選択されていて、シリアル通信に依存しても問題がなく、その結果として第一の集積回路１１０の入出力ピン数が大幅に削減されるようになっている。
【００６２】
実施の形態２．
図８はこの発明の実施の形態２に用いるＯＮ／ＯＦＦ信号用の可変フィルタを示すブロック回路図である。図８において、前述の低抵抗のブリ−ダ抵抗１３０を備えた入力信号ＩＮｓｎは、実用可能な上限値である数百Ｋオームの高抵抗の直列抵抗２１０を介して十数ｐＦの並列小容量コンデンサ２１１に接続されている。１３１ｂは直列抵抗２１０と小容量コンデンサ２１１によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化する。１３２ｂは入力抵抗２２１，正帰還抵抗２２３，比較器２２０によって構成されたレベル判定用比較器であり、その比較器２２０の反転入力には所定の基準電圧２２２（電圧Ｖｏｎ）が印加されている。
【００６３】
従って、小容量コンデンサ２１１の充電電圧が基準電圧Ｖｏｎ以上になると比較器２２０の出力は「Ｈ」（論理「１」）となるが、一旦比較器２２０の出力が「Ｈ」になると、正帰還抵抗２２３による入力加算が生じるために、小容量コンデンサ２１１の充電電圧がＶｏｆｆ（＜Ｖｏｎ）まで低下しなければ、比較器２２０の出力は「Ｌ」（論理「０」）にはならないようにヒステリシス機能を持っている。これは小容量コンデンサ２１１に重畳されたノイズリップルによって、高頻度に比較器２２０の出力が反転変化することを防止する。
【００６４】
５００ａは、上記比較器２２０の出力端と可逆カウンタ５０２のカウントアップモ−ド入力ＵＰ間に接続されたゲ−ト素子である。５０１は上記比較器２２０の出力端からゲ−ト素子５００ｂを介して上記可逆カウンタ５０２のカウントダウンモ−ド入力ＤＮに接続された論理反転素子である。上記可逆カウンタ５０２は、所定の周期でＯＮ／ＯＦＦするクロックジェネレ−タ１２７ｂに接続されたクロック入力端子ＣＬを備えていて、モ−ド入力ＵＰやＤＮに応じてクロック入力を可逆カウントするように構成されている。
【００６５】
５０３ａは論理判定点数Ｎに相当する設定値が格納された定数設定レジスタである。５０３ｂは可逆カウンタ５０２の現在値が格納された現在値レジスタである。５０４ａは可逆カウンタ５０２の現在値が設定値Ｎに到達した時に論理「１」となる出力Ｑによって上記ゲ−ト素子５００ａを閉鎖して、更なるカウントアップが行われないようにする論理反転素子である。５０４ｂは可逆カウンタ５０２の現在値が０になった時に論理「１」となる出力Ｐによって上記ゲ−ト素子５００ｂを閉鎖して、更なるカウントダウンが行われないようにする論理反転素子である。５０５は上記可逆カウンタ５０２の設定値到達出力Ｑによってセットされ、現在値０出力Ｐによってリセットされるフリップフロップ素子で構成された入力確定レジスタある。その入力確定レジスタ５０５の出力が入力用デ−タセレクタ１２４の入力端子に接続されている。
【００６６】
このように構成された可逆カウンタ５０２では、周期Ｔで動作するクロック入力ＣＬの入力パルス数が定数設定レジスタ５０３ａの設定値Ｎに到達するまで継続的に比較器２２０の出力が「Ｈ」であれば、入力確定レジスタ５０５がセットされるが、途中で比較器２２０の出力が「Ｌ」になれば、クロック入力を減算カウントし、再び比較器２２０の出力が「Ｈ」になった後に加算カウントが行われて、やがて現在値が設定値Ｎに到達すれば、入力確定レジスタ５０５がセットされる。
【００６７】
同様に、一旦入力確定レジスタ５０５がセットされると、周期Ｔで動作するクロック入力ＣＬの入力パルスによって、現在値が設定値Ｎから０に減少するまで継続的に比較器２２０の出力が「Ｌ」であれば、入力確定レジスタ５０５がリセットされるが、途中で比較器２２０の出力が「Ｈ」になれば、クロック入力を加算カウントし、再び比較器２２０の出力が「Ｌ」になった後に、減算カウントが行われ、やがて現在値が０に到達すれば、入力確定レジスタ５０５がリセットされる。
なお、上記のとおり可逆カウンタ５０２の設定値によって、論理判定点数を可変設定する代わりに、クロックジェネレ−タ１２７ｂのパルス周期を可変設定するようにしても良い。
【００６８】
実施の形態３．
図１で示した実施の形態１ではアナログ出力が取扱われていないが、必要に応じてメ−タ表示用のＤＡ変換器を間接出力として搭載することもできる。なお、このようなアナログ出力やＯＮ／ＯＦＦ動作の低速出力点数はあまり多くはない実態であることから、出力に関してはシリアル通信に依存することなく、全てマイクロプロセッサ１１１側のラッチメモリ１１５から直接出力するようにしても良い。
また、たとえ低速動作の入力信号であっても、エンジンの回転を維持するのに必要な最低限度の入力情報はシリアル通信に依存しないようにして、マイクロプロセッサ１１１に直接入力しておくことが、フェ−ルセ−フ運転を行う上で重要である。
【００６９】
図１で示した実施の形態１ではクロックジェネレ−タ１２７を第二ＬＳＩ１２０内に設けたが、シリアル通信回線の中にクロック信号線を追加して、マイクロプロセッサ１１１側のクロック信号を用いて同期制御することもできる。図２，図８内の各種クロックジェネレータ１２７ａ，１２７ｂは基本となるクロック信号の分周回路によって構成されるものである。
また、マイクロプロセッサ１１１側のデ−タバス１１８には、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントロ−ラ）を接続し、マイクロプロセッサ１１１がデ−タバス１１８を用いていない内部演算期間において、第一の直並列変換器１１６からの直並列変換完了信号に基づいて、ＲＡＭメモリ１１３とのデ−タ授受を直接行うようにすれば、シリアル通信に要する時間を短縮したり、マイクロプロセッサ１１１の負担を軽減することができるものである。
【００７０】
【発明の効果】
以上説明したように、この発明の請求項１による車載電子制御装置によれば、可変フィルタを用いた間接入力信号をマイクロプロセッサに対してシリアル接続し、上記可変フィルタの定数設定レジスタには不揮発メモリに格納されたフィルタ定数がシリアル送信されるようになっている。
従って、マイクロプロセッサの入出力ピン数が大幅に削減されて、小型安価となると共に、入力フィルタ用に様々な容量の大容量コンデンサを使う必要がないので、入力インタフェース回路部分の小型化・標準化が図れる効果がある。
特に、被制御車種に対応した制御プログラムや制御定数が不揮発メモリ内に一元的に設定されるので、自由度の高い標準化が達成できるものである。
また、入出力処理に関するマイクロプロセッサの負担を軽減して本来の制御能力や応答性の向上を図ることができる。
さらに、上記間接入力用インタフェース回路を介して入力された低速出力信号である複数のＯＮ／ＯＦＦ情報を上記ＲＡＭメモリに対して定期的に格納する定期入力受信手段と、上記出力用ラッチメモリに対して間接出力信号を定期的に送信する定期出力送信手段とを備えて、マイクロプロセッサを有する側（マイクロプロセッサを有する第一ＬＳＩ側）と出力用ラッチメモリを有する側（第二ＬＳＩ側）間で第一・第二の直並列変換器を介して定期的に送受信している。
上記定数設定レジスタに格納されているフィルタ定数をＲＡＭメモリに読出し格納する読出要求手段を備えて、上記定数設定レジスタに格納されているフィルタ定数を監視している。
【００７１】
また、この発明の請求項２による車載電子制御装置によれば、可変フィルタ回路は、ノイズフィルタに接続され、ヒステリシス機能を持ったレベル判定用比較器に、従属接続されるようになっている。可変フィル回路の定数設定レジスタにはサンプリング周期及び論理判定点数の少なくとも一方の値が格納されるようになっている。従って、ＯＮ／ＯＦＦ信号に対する入力インタフェ−ス回路であるノイズフィルタとレベル判定用比較器によって高周波ノイズが除去されているので、上記定数設定レジスタに対する設定数値が低減され、可変フィルタ回路が安価に構成される効果がある。
【００７２】
また、この発明の請求項３による車載電子制御装置によれば、直接入力用インタフェース回路には、ノイズフィルタと、ヒステリシス機能を持ち、閾値定数が設定される可変閾値回路が用いられている。しかも、上記閾値定数は不揮発メモリから定数設定レジスタに送信されるようになっている。
従って、高速動作の直接入力信号が高周波ノイズに感応し難くなると共に、簡易的な可変フィルタ回路として車載電子制御装置の標準化を図ることができる。
【００７３】
また、この発明の請求項４による車載電子制御装置によれば、マイクロプロセッサにはＡＤ変換器を介してアナログ入力信号が入力されている。
従って、アナログ入力信号をマイクロプロセッサが取扱うことによって、シリアル通信回路の負担を軽減することができる。
また、２重系のアナログ入力信号が用いられているので、安全性を向上することができる。
【００７４】
また、この発明の請求項５による車載電子制御装置によれば、間接出力用インタフェース回路には、負荷電源開閉用負荷リレーが接続され、その負荷リレーはシリアル通信用通信制御回路と上記マイクロプロセッサのいずれからも駆動停止することができる論理ゲート回路が設けられている。
従って、シリアル通信用通信制御回路と共に、マイクロプロセッサが負荷リレーを駆動停止することができるので、制御の安全性が向上する。
【００７５】
また、この発明の請求項６による車載電子制御装置によれば、マイクロプロセッサは設定データ送信手段と、定期出力送信手段を備えている。
しかも、送信される各データには格納するべきアドレスが付加されていると共に、シリアル通信用通信制御回路は受信データをチェックするデータチェック回路と受信間隔のタイムアウトチェック回路を備えている。
従って、ハードウエアで構成された通信制御回路を単純化することができると共に、通信の診断をハードウエアによって行って安全性を向上できる。
【００７６】
また、この発明の請求項７による車載電子制御装置によれば、マイクロプロセッサが間接入力信号に対する送信許可手段と定期入力受信手段を備えている。
しかも、定期入力受信手段は間接入力信号に対するデータチェックと受信間隔のタイムアウトチェックを行う。
従って、マイクロプロセッサが間接入力信号の受信を行うことにより、ハードウエアで構成された通信制御回路の動作を単純化することができると共に、通信制御回路の異常をマイクロプロセッサ側でソフトウエアによって診断できる効果がある。
【００７７】
また、この発明の請求項８による車載電子制御装置によれば、定期的な間接入力信号の読取りの間で、定数設定レジスタの格納データが順次読出されるようになっている。
従って、マイクロプロセッサに送信されるデータが常時間接入力信号に関するＯＮ／ＯＦＦ情報のみであって、このＯＮ／ＯＦＦ情報に変化が無いと正常な通信が行われているかどうかが判定できないことがあるのに対し、適時異なるデータを介在させることによって直並列変換器のハードウエア異常等を探知できるようになって、安全性を向上することができる。
【００７８】
またさらに、この発明の請求項９による車載電子制御装置によれば、フィルタ定数或いは閾値定数である制御定数に対する定数比較監視手段を備え、比較結果が不一致である時には不一致となった定数設定レジスタに対して、制御定数を再度送信するよう構成されている。
従って、運転開始時に書き込まれた定数設定レジスタの制御情報が変化していないかどうかを非集中的に順次点検して、安全性を向上することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の車載電子制御装置を示す全体ブロック回路図である。
【図２】 図１の可変フィルタのブロック回路図である。
【図３】 図１のシリアル通信のフレ−ム構成図で、間接出力信号を送信する場合を示す。
【図４】 図１のシリアル通信のフレ−ム構成図で、読出要求の場合を示す。
【図５】 図１のシリアル通信のフレ−ム構成図で、間接入力信号を送信する場合を示す。
【図６】 図１の通信動作説明用フロ−チャ−トである。
【図７】 図１の通信動作説明用フロ−チャ−トである。
【図８】 この発明の実施の形態２に用いる可変フィルタを示すブロック回路図である。
【図９】 従来の車載電子制御装置を示す全体ブロック回路図である。
【符号の説明】
１００ ＥＣＵ（車載電子制御装置） １０６ 負荷リレー
１０８ 外部ツ−ル １１０ 第一LSI（集積回路）
１１１ マイクロプロセッサ １１２ 不揮発メモリ
１１３ ＲＡＭメモリ １１４ａ 入力用デ−タセレクタ
１１４ｃ,１１４ｄ Ａ／Ｄ変換器 １１５ 出力用ラッチメモリ
１１６ 第一の直並列変換器 １１７ ＳＣＩ
１１８ デ−タバス １２０ 第二ＬＳＩ（集積回路）
１２１ａ バッファメモリ １２１ｂ タイムアウトチェック回路
１２２ａ デ−タチェック回路 １２２ｂ 確認応答用デ−タレジスタ
１２３ａ コマンドデコ−ダ １２３ｂ アドレス選択回路
１２４ 入力用データセレクタ １２５ 出力用ラッチメモリ
１２６ 第二の直並列変換器 １２７ クロックジェネレータ
１２８ データバス １２９ 通信制御回路
１２９ａ 異常記憶素子 １３０ ブリ−ダ抵抗
１３１ａ，１３１ｂ，１３１ｃ，１３１ｄ ノイズフィルタ
１３２ａ 可変閾値回路 １３２ｂ レベル判定用比較器
１３３ａ，１３３ｂ 可変フィルタ回路
１３４ａ，１３４ｂ 出力トランジスタ
１３５ａ，１３５ｂ 定数設定レジスタ
１３７ 電源ユニット １３８ 論理ゲート回路
２００ 入力スイッチ ２１０ 直列抵抗
２１１ コンデンサ ２２０ 比較器
２２２ 基準電圧 ２３０ シフトレジスタ
２３９ 入力確定レジスタ
４０３ 設定データ送信手段 ４１１ 送信許可手段
４２８ 定期入力受信手段 ４３１ 定期出力送信手段
４４１ 読出要求手段 ４４６ 定数比較監視手段
５０２ 可逆カウンタ ５０３ａ 定数設定レジスタ
５０５ 入力確定レジスタ。
Claims (9)
- 外部ツールから被制御車種対応の制御プログラムと制御定数が書込まれる不揮発メモリ、及び演算処理用のＲＡＭメモリを有するマイクロプロセッサ、
上記マイクロプロセッサのデータバスに接続され、エンジン駆動制御用高速入出力に対する直接入力用インタフェース回路及び直接出力用インタフェース回路、
上記マイクロプロセッサとデータバスで接続された第一の直並列変換器、上記第一の直並列変換器とシリアル接続される第二の直並列変換器、及び上記第二の直並列変換器とデータバスで接続されたシリアル通信用通信制御回路、
補機駆動出力と警報表示出力の低速出力信号に対し、上記第一・第二の直並列変換器を介して送信された制御出力信号を記憶する出力用ラッチメモリ、及び上記出力用ラッチメモリの出力端に接続された間接出力用インタフェ−ス回路、
手動操作による低速入力信号に対する間接入力用インタフェース回路に含まれ、フィルタ定数が格納される定数設定レジスタを有する可変フィルタ回路、
によって構成され、
上記マイクロプロセッサは上記不揮発メモリに格納されたフィルタ定数を上記定数設定レジスタに送信する設定データ送信手段と、上記間接入力用インタフェース回路を介して入力された低速出力信号である複数のＯＮ／ＯＦＦ情報を上記ＲＡＭメモリに対して定期的に格納する定期入力受信手段と、上記出力用ラッチメモリに対して間接出力信号を定期的に送信する定期出力送信手段と、上記定数設定レジスタに格納されているフィルタ定数を上記ＲＡＭメモリに読出し格納する読出要求手段とを備えるようにした車載電子制御装置。 - 上記間接入力用インタフェ−ス回路は、入力スイッチに対して負荷となるブリーダ抵抗と直列抵抗と並列コンデンサを有するノイズフィルタ、このノイズフィルタに接続されヒステリシス機能を持ったレベル判定用比較器、及びこのレベル判定用比較器に接続された上記可変フィルタ回路で構成され、上記可変フィルタ回路は、所定の周期でサンプリング記憶された連続する複数のレベル判定結果が論理「１」である時にセットされ、連続する複数のレベル判定結果が論理「０」である時にリセットされる入力確定レジスタ、及び上記サンプリング周期とセット／リセットを行う論理判定点数の少なくとも一方の値が格納された定数設定レジスタによって構成され、
上記入力確定レジスタの出力が上記ＲＡＭメモリにシリアル送信されると共に、上記サンプリング周期とセット／リセットを行う論理判定点数の少なくとも一方の値は上記不揮発メモリから上記定数設定レジスタにシリアル送信される請求項１記載の車載電子制御装置。 - 上記直接入力用インタフェース回路は、入力スイッチに対して負荷となるブリーダ抵抗と直列抵抗と並列コンデンサを有するノイズフィルタ、及びこのノイズフィルタに接続されヒステリシス機能を持ったレベル判定用比較器で構成され、
上記レベル判定用比較器は、判定レベルとなる閾値定数を設定する定数設定レジスタを有する可変閾値回路で構成され、上記閾値定数は上記不揮発メモリから上記定数設定レジスタにシリアル送信される請求項１記載の車載電子制御装置。 - ＡＤ変換器を介して上記マイクロプロセッサのデータバスに接続されるアナログ入力用インタフェース回路を備え、上記ＡＤ変換器は、一部のアナログ入力信号に対して多重系に構成されている請求項１記載の車載電子制御装置。
- 上記補機駆動出力と警報表示出力の低速出力信号に対する間接出力用インタフェース回路には、負荷電源開閉用負荷リレーが接続され、上記負荷リレーは、上記シリアル通信用通信制御回路と上記マイクロプロセッサのいずれからも駆動停止することができる論理ゲート回路を介して接続されている請求項１記載の車載電子制御装置。
- 上記マイクロプロセッサは、上記不揮発メモリに格納されている制御定数を、格納するべき定数設定レジスタを識別するアドレスデータと共に、上記マイクロプロセッサから上記第一・第二の直並列変換器を介して指定された定数設定レジスタに対して順次送信する設定データ送信手段と、
上記低速出力信号に対するＯＮ／ＯＦＦ情報を、格納するべきラッチメモリを識別するアドレスデータと共に、上記マイクロプロセッサから上記第一・第二の直並列変換器を介して指定されたラッチメモリに対して定期的に送信する定期出力送信手段を備え、
上記シリアル通信用通信制御回路は、上記第二の直並列変換器による受信データをチェックするデータチェック回路と、受信間隔のタイムアウトチェック回路を備えている請求項１記載の車載電子制御装置。 - 上記マイクロプロセッサは、上記シリアル通信用通信制御回路が間接入力信号を上記マイクロプロセッサに定期送信することを許可する送信許可手段と、上記第二の直並列変換器から上記第一の直並列変換器を介して上記マイクロプロセッサに送信された間接入力信号に対するＯＮ／ＯＦＦ情報を受信する定期入力受信手段を備え、
上記定期入力受信手段は、間接入力信号のデータチェックと受信間隔のタイムアウトチェックを行う請求項１記載の車載電子制御装置。 - 上記マイクロプロセッサは、上記定期入力受信手段によって、上記マイクロプロセッサが今回の間接入力信号を受信してから次回の受信を行うまでの間において、上記マイクロプロセッサが上記定数設定レジスタのアドレスを指定してその格納データの読出要求を行う読出要求手段を備え、上記読出要求を受信した上記シリアル通信用通信制御回路は、指定されたアドレスの定数設定レジスタに格納されている制御定数を返信するようにした請求項７記載の車載電子制御装置。
- 上記マイクロプロセッサは、読出要求によって返信された制御定数と、上記不揮発メモリに格納された制御定数を比較する定数比較監視手段を備え、比較結果が不一致である時には、不一致であった定数設定レジスタを識別するアドレスデータと共に、上記不揮発メモリに格納された制御定数を送信するようにした請求項８記載の車載電子制御装置。
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