JP3783845B2 - 車載電子制御装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、例えば自動車用エンジンの燃料供給制御等に用いられるマイクロプロセッサを内蔵した電子制御装置、特に多数の入出力信号の扱い方を改善して装置の小型化を図ると共に、各種車両の制御に対して装置の標準化を図るように改良された車載電子制御装置に関するものである。
【0002】
【従来の技術】
図8は、従来のこの種電子制御装置における典型的なブロック回路図を示したものであり、1枚のプリント基板で構成されたECU(エンジンコントロ−ルユニット)1は大型のLSI(集積回路部品)2を主体とし、このLSI2はCPU(マイクロプロセッサ)3、不揮発フラッシュメモリ4、RAMメモリ5、入力用デ−タセレクタ6、A/D変換器7、出力ラッチメモリ8等をデ−タバス30で結合したものとなっている。
ECU1は車載バッテリ10から電源線11および電源スイッチ12を介して給電される電源ユニット9から制御電源の供給を受けて動作するものであるが、その実行プログラムやエンジン制御用制御定数等は予め不揮発フラッシュメモリ4に格納されている。
【0003】
一方、各種センサスイッチ13からの多数のON/OFF入力信号はプルアップまたはプルダウン抵抗としてのブリ−ダ抵抗14からノイズフィルタを構成する直列抵抗15と並列コンデンサ16を経て比較器19に供給されるが、この比較器19には入力抵抗17と正帰還抵抗18が接続されていて、並列コンデンサ16の両端電圧が比較器19の負側端子に印加されている基準電圧を超えるとデ−タセレクタ6に論理「H」の信号を供給する。
【0004】
しかし、並列コンデンサ16の両端電圧が低下する時には、正帰還抵抗18による入力が加算されるので比較器19の基準電圧よりも更に低い電圧まで低下したことにより比較器19の出力は論理「L」に復帰する。
このようにして比較器19はヒステリシス機能を包含したレベル判定用比較器としての機能を持っており、多数の比較器19の出力はデ−タセレクタ6、デ−タバス30を介してRAMメモリ5に格納されるようになっている。
なお、デ−タセレクタ6は、例えば16ビットの入力を扱い、CPU3からチップセレクト信号を受けた時にデ−タバス30に出力するものであるが、入力点数は数十点に及ぶものであって、複数のデ−タセレクタが用いられている。
【0005】
また、各種アナログセンサ20からの多数のアナログ信号はノイズフィルタを構成する直列抵抗21と並列コンデンサ22を介してA/D変換器7に供給され、CPU3からチップセレクト信号を受取ったA/D変換器のデジタル出力がデ−タバス30を介してRAMメモリ5に格納される。
CPU3の制御出力はデ−タバス30を介してラッチメモリ8に格納され、出力トランジスタ23を介して外部負荷26を駆動するものであるが、多くの制御出力点数に対応するためには複数のラッチメモリが使用され、CPU3によってチップセレクトされたラッチメモリに対して制御出力が格納されるようになっている。
なお、24はトランジスタ23の駆動用ベ−ス抵抗、25はトランジスタ23のベ−ス/エミッタ端子間に接続された安定抵抗、27は外部負荷26に対する給電用電源リレ−である。
【0006】
このように構成された従来装置では、CPU3が極めて多くの入出力を取扱うためにLSI2の規模が大きくなることや、ノイズフィルタとしての並列コンデンサ16や22は目的とするフィルタ定数を確保するために様々の容量のコンデンサを使用する必要があって標準化が困難であると共に、大きなフィルタ定数を確保するためには大型コンデンサを用いる必要があってECU1が大型化する等の問題点があった。
【0007】
LSI2の入出力端子を削減してその小型化を図る手段としては、例えば、特開平7−13912号公報の「入出力処理IC」で示されるように、シリアル通信ブロックを用いて多数の入出力信号を時分割して授受する方法が提示されている。
しかし、この方式では様々な容量のノイズフィルタが必要であって、装置の標準化に適さないばかりか、充分なフィルタ定数を確保するためにコンデンサの容量も大きなものが必要となって装置の小型化にも適さない問題がある。
【0008】
一方、ON/OFF入力信号に対するノイズフィルタとしてデジタルフィルタを用い、そのフィルタ定数をマイクロプロセッサによって制御する概念は公知である。
例えば、特開平5−119811号公報に示されている「プログラマブルコントロ−ラ」では、サンプリングされた外部入力信号の入力論理値が複数回連続して同じ値であればこれを採用して入力イメ−ジメモリに格納すると共に、サンプリング周期を変更することができるフィルタ定数変更命令を備えている。
この方式では、フィルタ定数が自由に変更できる特徴があるが、多数の入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が低下する問題がある。
その他、ON/OFF信号に対するデジタルフィルタとしては例えば、特開2000−89974号公報に記載されている「デ−タ格納制御回路」で見られるように、ハ−ドウエアとしてのシフトレジスタを設けて上記と同様の概念でサンプリング処理するようにしたものもある。
【0009】
また、例えば、特開平9−83301号公報記載の「スイッチドキャパシタフィルタ」では、多チャンネルのアナログ入力信号に対するノイズフィルタとして、スイッチトキャパシタを用いたデジタルフィルタが示されている。
この場合でも、多数のアナログ入力信号を扱う場合にはマイクロプロセッサの負担が大きくなり、マイクロプロセッサの本来の目的である制御の応答性が益々低下する問題がある。
その他、特開平8−305681号公報記載の「マイクロコンピュ−タ」では抵抗/コンデンサによるアナログフィルタの抵抗を多段階切換してフィルタ定数を変更するようにしたものが示されている。
【0010】
【発明が解決しようとする課題】
ところで、上記のような従来装置では、以下のような問題点があった。
即ち、従来装置では、上述したように、部分的な小型化・標準化であって、これを統合した本格的な小型化・標準化が行われていないという問題点があった。
特に、マイクロプロセッサの入出力回路部分の小型化・標準化を達成する上で、マイクロプロセッサの本来の制御能力・応答性の低下が避けられないという問題があった。
【0011】
この発明の第一の目的は、上記のような問題点を解決するためになされたものであって、入出力処理に関するマイクロプロセッサの負担を軽減して本来の制御能力・応答性の向上を図ると共に、入力フィルタ部分を小型化することによって、制御装置全体の小型化と標準化を達成することができる車載電子制御装置を提供することである。
また、この発明の第二の目的は、制御仕様の異なる各種車両に対応して、制御プログラムや制御定数を変更することによって対処することによりハ−ドウエアの標準化を一層効果的にしかも容易に行えるようにすることができる車載電子制御装置を提供することである。
【0012】
【課題を解決するための手段】
この発明に係る車載電子制御装置は、一対の直並列変換器を用いた双方向シリアル通信回路によって相互にシリアル信号の交信を行なうようにした一対の集積回路素子である第一LSIと第二LSIとを備え、上記第一LSIの並列入力端子に入力された第一の入力信号と上記直並列変換器のシリアル入出力端子に入力された第二の入力信号とに応動して、上記第一LSIの並列出力端子に制御出力信号を発生し、出力トランジスタによって構成された直接出力インタフェース回路を介して第一の外部負荷を駆動するようにした車載電子制御装置であって、上記第一LSIは、外部ツールから被制御車種対応の制御プログラムと制御定数とが書込まれる不揮発メモリと、演算処理用のRAMメモリと、マイクロプロセッサとを備えて互いにバス接続されていると共に、入力用データセレクタ又はA/D変換器を介して上記マイクロプロセッサにバス接続される並列入力端子と出力ラッチメモリを介して上記マイクロプロセッサにバス接続される並列出力端子とを備え、上記第二LSIは、直接入力インタフェース回路と、間接入力インタフェース回路と、定数設定レジスタを含む可変フィルタ回路と通信制御回路とを備え、上記直接入力インタフェース回路は、第一の外部入力信号である第一のスイッチセンサ群又は第一のアナログセンサ群と上記並列入力端子との間に接続されて上記第一の入力信号を生成する中継回路であり、当該中継回路は、上記第一の外部入力信号に対するノイズフィルタ回路を包含し、上記間接入力インタフェース回路は、第二の外部入力信号である第二のスイッチセンサ群又は第二のアナログセンサ群の少なくとも一方と、上記可変フィルタ回路との間に接続された中継回路であって、当該中継回路は、上記第二の外部入力信号に対するノイズフィルタ回路を包含し、上記定数設定レジスタは、上記不揮発メモリから上記一対の直並列変換器を介して転送された目標フィルタ定数を記憶するメモリであり、上記可変フィルタ回路は、上記間接入力インタフェース回路と上記直並列変換器との間に接続されて上記第二の入力信号を生成し、上記定数設定レジスタに格納された目標フィルタ定数に対応した可変一定のフィルタ特性を有するデジタルフィルタ回路であり、上記通信制御回路は、上記マイクロプロセッサと協働して、上記第二の入力信号を上記RAMメモリに転送すると共に、上記目標フィルタ定数を上記不揮発メモリから上記定数設定レジスタに送信する双方向シリアル通信制御回路であり、上記間接入力インタフェースを介して入力される第二の外部入力信号のフィルタ特性が上記不揮発メモリに格納される制御定数によって変更設定されるものであることを特徴とする。
また、上記第二のスイッチセンサ群を構成する各入力スイッチには負荷抵抗となる低抵抗のブリーダ抵抗が接続されていると共に、上記間接入力インタフェース回路は、高抵抗の直列抵抗と小容量コンデンサからなるノイズフィルタ、およびヒステリシス機能を持ったレベル判定用比較器によって構成されたON/OFF信号用のインタフェース回路であり、上記レベル判定用比較器は、上記ノイズフィルタの出力電圧が第一の閾値よりも大きな値である第二の閾値を超過したことによって論理レベル「H」と判定し、当該出力電圧が第一の閾値未満に低下したことによって論理レベル「L」と判定する論理判定回路であり、上記可変フィルタ回路は、上記論理判定回路による論理判定結果を所定のサンプリング周期でサンプリング記憶するシフトレジスタと、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「H」である時にセットされ、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「L」である時にリセットされる入力確定レジスタとを備えていて、上記定数設定レジスタには、上記サンプリング周期またはセット/リセットを行う所定の論理判定点数の少なくとも一方の値が格納され、上記入力確定レジスタの出力は、上記第二の入力信号として上記一対の直並列変換器を介して上記RAMメモリに送信され、上記サンプリング周期またはセット/リセットを行う所定の論理判定点数の少なくとも一方の値は、上記目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする。
また、上記第二のアナログセンサ群に接続される間接入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されたアナログ信号用のインタフェース回路であり、上記可変フィルタ回路は、切換スイッチにより周期的に充放電されるスイッチトキャパシタと充放電周期の値が格納された定数設定レジスタとによって構成され、上記スイッチトキャパシタの出力は、A/D変換器を介してデジタル変換されて上記第二の入力信号となり、当該第二の入力信号は上記一対の直並列変換器を介して上記RAMメモリに送信され、上記充放電周期の値は目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする。
また、上記第二LSIは、上記マイクロプロセッサから上記一対の直並列変換器を介して送信された制御出力信号を記億する第二の出力ラッチメモリをさらに備え、当該第二の出力ラッチメモリの出力は出力トランジスタによって構成された間接出力インタフェース回路を介して第二の外部負荷を給電駆動するよう構成されていることを特徴とする。
また、上記直接入力インタフェース回路を介して上記マイクロプロセッサに入力される第一のスイッチセンサ群はエンジン回転と同期して開閉動作するクランク角センサを包含し、上記直接出力インタフェース回路を介して上記マイクロプロセッサから駆動される第一の外部負荷はエンジン回転と同期して断続駆動される燃料噴射用電磁弁を包含し、上記間接入力インタフェース回路から上記可変フィルタ回路と上記一対の直並列変換器を介して上記マイクロプロセッサに入力される第二の外部入力信号は手動操作スイッチ信号又はエンジンの冷却水に関する水温センサの少なくとも一方を包含し、上記間接出力インタフェース回路と上記一対の直並列変換器を介して上記マイクロプロセッサから駆動される第二の外部負荷は補機駆動出力又は警報表示出力の少なくとも一方を包含し、上記一対の直並列変換器を介して上記マイクロプロセッサと交信される間接入力と間接出力は、エンジン回転と同期して動作しない低速・低頻度動作の入出力信号であることを特徴とする。
また、上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二LSIに送信し、上記通信制御回路は、受信したコマンドがフィルタ定数送信案内コマンドであったときには当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、受信したコマンドが入力情報送信要求コマンドであったときには、入力情報送信要求案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記RAMメモリに送信書込みすることを特徴とする。
また、上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンド又は出力情報送信案内コマンドを上記一対の直並列変換器を介して上記第二LSIに送信し、上記通信制御回路は、受信したコマンドがフィルタ定数案内コマンドであったときには、当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、受信したコマンドが入力情報送信要求コマンドであったときには、入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記RAMメモリに送信書込みし、受信したコマンドが出力情報送信案内コマンドであったときには、当該コマンドに付随する間接出力情報を上記第二の出カラッチメモリに格納することを特徴とする。
また、上記マイクロプロセッサは、特定アドレス情報が付随した特定入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二LSIに送信し、上記通信制御回路は、受信したコマンドが特定入力情報送信要求コマンドであったときには、特定入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報のうち上記要求コマンドで指定されたアドレスの間接入力信号のみを上記一対の直並列変換器と上記マイクロプロセッサを介して上記RAMメモリに送信書込みすることを特徴とする。
さらに、上記マイクロプロセッサは、特定定数送信案内コマンドに続くアドレス情報とフィルタ定数を上記一対の直並列変換器を介して上記第二LSIに送信し、上記通信制御回路は、受信したコマンドが特定定数送信案内コマンドであったときには当該コマンドに付随するフィルタ定数を指定されたアドレスの定数設定レジスタに格納することを特徴とする。
【0021】
【発明の実施の形態】
以下、この発明の一実施の形態を、図に基づいて説明する。
実施形態1.
図1は、この発明の実施の形態1を示すブロック回路図である。
図において、100はECU(車載電子制御装置)であり、第一LSI(第一の集積回路)110と第二LSI(第二の集積回路)120を主要部品とする一枚の電子基板で構成されている。
101aは例えばエンジンの点火時期や燃料噴射時期を制御するためのクランク角センサやオ−トクル−ズ制御用の車速センサ等比較的高頻度の動作を行い、速やかに信号取込みを行う必要のあるON/OFF動作の高速入力信号IN1〜INiが入力されるコネクタ端子である。
101bは例えばエヤフロ−センサ或いはノッキングセンサ等の比較的高周波で変動するアナログ信号が入力されるコネクタ端子であり、図ではその内の1点の入力が代表的に表示されている。
【0022】
102は例えば変速レバ−位置を検出するセレクタスイッチやエアコンスイッチなど比較的低頻度の動作を行い、信号取込みの遅れがあまり問題とならないようなON/OFF動作の低速入力信号INs1〜INsnが入力されるコネクタ端子である。
103は例えばアクセルポジションセンサや水温センサ、排気ガスの酸素濃度センサなど比較的緩慢な動作を行い、信号取込みの遅れがあまり問題とならないようなアナログ入力信号AN1〜ANmが入力されるコネクタ端子である。
【0023】
104は例えばエンジンの点火コイル駆動出力や燃料噴射制御用電磁弁駆動用出力など比較的高頻度の動作を行い、遅滞なく駆動出力を発生する必要のあるON/OFF動作の高速出力OUT1〜OUTjが出力されるコネクタ端子である。
105は例えばエアコン用電磁クラッチ駆動出力や表示警報出力など比較的低頻度の動作を行い、駆動出力の応答遅れがあまり問題とならないON/OFF動作の低速出力OUTs1〜OUTskが出力されるコネクタ端子である。
【0024】
106は上記ECU100に対して予め制御プログラムや制御定数等を転送書込みするための外部ツ−ルであり、この外部ツ−ルは製品出荷時や保守作業時に使用され、脱着コネクタ107を介してECU100に接続されるものである。
108は車載バッテリに接続された電源端子であり、図示しない電源スイッチを介して給電される端子と後述のメモリの動作保持のために直接車載バッテリから給電されるスリ−プ用端子によって構成されている。
【0025】
第一LSI110はマイクロプロセッサ111、不揮発メモリ112、RAMメモリ113、入力用デ−タセレクタ114、出力用ラッチメモリ115、後述の第二LSI120との間でシリアル信号の交信を行う直並列変換器116、外部ツ−ル106とシリアル信号の交信を行うSCI(シリアル・コミュニケ−ション・インタフェ−ス)117、AD変換器119等によって構成されており、これらの構成部品は8〜32ビットのデ−タバス118によってマイクロプロセッサ111に接続されている。
なお、不揮発メモリ112は例えば一括書込みの行えるフラッシュメモリであって、外部ツ−ル106から転送制御プログラムや車両制御用プログラム、車両制御用定数などがRAMメモリ113を経由して転送書込みされるようになっている。
【0026】
また、第二LSI(集積回路)120の構成は、以下のとおりである。
高速入力端子101aから入力されたON/OFF信号はブリ−ダ抵抗130を経て第二LSI120に取込まれ、直接入力インタフェ−ス回路としてのノイズフィルタ131a、レベル判定用比較器132aを介して入力用デ−タセレクタ114に印加されている。
入力用デ−タセレクタ114には例えば8点以下の高速ON/OFF入力信号が印加されていて、上記マイクロプロセッサ111がチップセレクトを行った時に上記デ−タバス118にON/OFF情報を送出するようになっている。
141は高速入力端子101bとAD変換器119間に接続された帯域フィルタであり、この帯域フィルタ141は例えばエンジンのノッキングを検出する圧電センサ等のアナログ信号に対する直接入力インタフェ−ス回路を構成するものとなっている。
【0027】
なお、ブリ−ダ抵抗130は数KΩの低抵抗のブリ−ダ抵抗であり、このブリ−ダ抵抗130は入力信号スイッチに対する負荷となるように各ON/OFF入力端子IN1〜INi、INs1〜INsnと電源の正側(プルアップ)または負側(プルダウン)に接続されていて、入力スイッチがOFFしている時に入力端子が開放状態となってノイズが重畳するのを避けたり、入力スイッチが接点である場合にはその接触信頼性を向上する役割を持っている。
また、ノイズフィルタ131aは図2で後述するノイズフィルタ131bと同等のものであり、同様にレベル判定用比較器132aは図2で後述するレベル判定用比較器132bと同等のものである。
【0028】
低速入力端子102から入力されたON/OFF信号はブリ−ダ抵抗130を経て第二LSI120に取込まれ、間接入力インタフェ−ス回路としてのノイズフィルタ131b、レベル判定用比較器132b、可変フィルタ回路133aを介して入力用デ−タセレクタ140aに印加されており、可変フィルタ回路133aの詳細は図2において後述する。
なお、可変フィルタ回路133aはフィルタ定数を格納する定数設定レジスタ137aを備えている。
【0029】
入力用デ−タセレクタ140aには例えば8点以下の間接ON/OFF入力信号が印加されていて、後述のアドレス選択回路124がチップセレクトを行った時にデ−タバス128にON/OFF情報を送出するようになっているが、8点を超えるON/OFF信号を扱う場合には第二・第三の入力用デ−タセレクタが用いられ、順次チップセレクトされてデ−タバス128にON/OFF情報を送出するように構成されるものである。
【0030】
低速入力端子103から入力されたアナログ信号は間接入力インタフェ−ス回路としてのノイズフィルタ135と可変フィルタ回路136a、多チャンネルのAD変換器138を介して各チャンネル毎のデジタル値を格納するラッチメモリ139に入力されており、可変フィルタ回路136aの詳細は図3において後述する。
なお、可変フィルタ回路136aはフィルタ定数を格納する定数設定レジスタ137bを備えており、各ラッチメモリ139は入力用デ−タセレクタ140bを介してデ−タバス128に接続されている。
【0031】
126は直並列変換器116と対をなしてシリアルインタフェ−ス回路を構成する直並列変換器、121はマイクロプロセッサ111から直並列変換器116、126を介して送信された一連の情報を一時記憶するバッファメモリ、122aはこのバッファメモリ121内のデ−タをチェックするデ−タチェック回路、122bは確認応答用デ−タレジスタ、123はデ−タチェック回路122aによるデ−タチェックが正常であった時に動作するコマンドデコ−ダ、124はコマンドデコ−ダ123の内容に応じて送受信するべきデ−タのアドレスを選択するアドレス選択回路、127はクロックジェネレ−タであり、バッファメモリ121からクロックジェネレ−タ127によって通信制御回路129が構成されている。
【0032】
128は直並列変換器126の並列端子やバッファメモリ121、確認応答用デ−タレジスタ122b、定数設定レジスタ137a、137b、入力用デ−タセレクタ140a、140bの外に間接出力用のラッチメモリ125等が接続されたデ−タバスであり、通信制御回路129を用いたデ−タ授受の方法は図4によって後述する。
134a、134bは直接出力インタフェ−ス回路或いは間接出力インタフェ−ス回路を構成する負荷駆動用トランジスタであり、それぞれラッチメモリ115と高速出力端子104との間、およびラッチメモリ125と低速出力端子105との間に接続され、ラッチメモリ115や125の出力信号によって外部負荷OUT1〜OUTjやOUTs1〜OUTskを駆動するようになっている。
142は電源端子108から給電されて第一LSI110や第二LSI120に給電する電源ユニットであり、この電源ユニット142やブリ−ダ抵抗130、出力トランジスタ134a、134bなどは第二LSI120の外部に設けられている。
なお、図示しない高速入力信号として、出力トランジスタ134aの動作確認信号や負荷電流検出信号なども、ECU100内部で発生する信号としてマイクロプロセッサ111に取込まれるようになっている。
【0033】
図2は図1における可変フィルタ回路133aとその周辺回路の詳細を示すものである。
図において、入力スイッチ200に対して前述の低抵抗のブリ−ダ抵抗130を備えた入力信号INsnは、実用可能な上限値である数百Kオームの高抵抗の直列抵抗210を介して十数pFの並列小容量コンデンサ211に接続されている。
131bは直列抵抗210と小容量コンデンサ211によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化するためのものである。
132bは入力抵抗221、正帰還抵抗223、比較器220によって構成されたレベル判定用比較器であり、上記比較器220の反転入力には所定の基準電圧222(電圧Von)が印加される。
【0034】
従って、小容量コンデンサ211の充電電圧が基準電圧Von以上になると比較器220の出力は「H」(論理「1」)となるが、一旦比較器220の出力が「H」になると、正帰還抵抗223による入力加算が生じるために、小容量コンデンサ211の充電電圧がVoff(<Von)まで低下しなければ比較器220の出力は「L」(論理「0」)にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ211に重畳されたノイズリップルによって、高頻度に比較器220の出力が反転変化することを防止するためのものとなっている。
【0035】
可変フィルタ回路133aを構成するシフトレジスタ230には、比較器220の出力が入力されると共に、クロックジェネレ−タ127aから周期Tのシフト用パルス入力が供給される。
従って、シフトレジスタ230の後段の論理内容は、順次過去の時点における比較器220の出力論理内容となっている。
【0036】
231a〜237aはシフトレジスタ230の各出力段における論理内容と定数設定レジスタ137aの各ビットの論理内容を論理和する第一の論理ゲ−ト素子、238aはこの論理ゲ−ト素子231a〜237aの出力を結合する論理積素子、239はこの論理積素子238aの出力によってセットされるフリップフロップ素子によって構成された入力確定レジスタである。
また、231b〜237bはシフトレジスタ230の各出力段における論理内容の反転論理内容と定数設定レジスタ137aの各ビットの論理内容を論理和する第二の論理ゲ−ト素子、238bはこの論理ゲ−ト素子231b〜237bの出力を結合する論理積素子であり、この論理積素子238bの出力によって入力確定レジスタ239がリセットされるように構成されている。
【0037】
このように構成された可変フィルタ回路133aにおいて、シフトレジスタ230の各出力段の内容が全て論理「1」であれば論理積素子238aの出力によって入力確定レジスタ239の出力は論理1にセットされることになる。
但し、定数設定レジスタ137aの一部の内容が論理「1」であれば、これに対応したシフトレジスタ230の出力段の論理内容は「0」であっても差し支えない。
【0038】
従って、図2の例ではシフトレジスタ230の初段から第五段までの論理内容が全て「1」であれば入力確定レジスタ239の出力は論理「1」にセットされることのなる。
また、シフトレジスタ230の各出力段の内容が全て論理「0」であれば論理積素子238bの出力によって入力確定レジスタ239の出力は論理0にリセットされることになる。
但し、定数設定レジスタ137aの一部の内容が論理「1」であれば、これに対応したシフトレジスタ230の出力段の論理内容は「1」であっても差し支えない。
【0039】
従って、図2の例ではシフトレジスタ230の初段から第五段までの論理内容が全て「0」であれば入力確定レジスタ239の出力は論理「0」にリセットされることのなる。
このように、入力確定レジスタ239の出力内容を決定するための論理判定点数は定数設定レジスタ137aの内容によって可変設定されるよう構成されている。
なお、上記のとおり論理判定点数を可変設定する代わりに、クロックジェネレ−タ127aのパルス周期を可変設定するようにしても良い。
【0040】
図3は図1における可変フィルタ回路136aの説明用等価回路とその周辺回路を示すものである。
図において、135はアナログ入力信号ANmに対するノイズフィルタであり、このノイズフィルタ135は正側クリップダイオ−ド300、負側クリップダイオ−ド301、直列抵抗302、並列小容量コンデンサ303によって構成されている。
クリップダイオ−ド300、301はアナログ入力信号ANmに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ303に印加しないようにするためのものである。
また、ANm端子に接続される図示しないアナログセンサが相応の内部抵抗を持っている場合には、直列抵抗302は省略することもできる。
【0041】
可変フィルタ回路136aを構成するコンデンサ313(容量C0)は切換スイッチ312によって周期的に信号側S1または出力側S2に切換えられ、その切換周期Tはクロックジェネレ−タ127bの各種分周出力を定数設定レジスタ137bによって選択設定された値となっている。
なお、314aから314dは選択ゲ−ト用の論理積素子、314はこの論理積素子314aから314dの出力を結合する論理和素子であり、この論理和素子314の出力が切換スイッチ312に対する切換周期Tとなっている。
信号側S1には小容量コンデンサ303の両端電圧V1が増幅器310を介して印加され、出力側S2には出力コンデンサ315(容量C)が接続されて、このコンデンサ315の両端電圧V2は増幅器316と図1のAD変換器138を介してデジタル値に変換され、ラッチメモリ139に格納されるようになっている。
なお、311a、331bおよび317a、317bはそれぞれ増幅器310、316の出力を当該増幅器の反転入力に接続した帰還回路抵抗である。
【0042】
このように構成された可変フィルタ回路136aにおいて、コンデンサ313の容量C0に対する充放電抵抗が充分小さい時には以下のような関係式が成立する。
S1側でのコンデンサ313の蓄積電荷 Q1=C0×V1
S2側でのコンデンサ313の蓄積電荷 Q2=C0×V2
T秒間での移動電荷 Q=Q1−Q2=C0×(V1−V2)
T秒間での平均電流 I=Q/T=C0×(V1−V2)/T
等価抵抗 R0=(V1−V2)/I=T/C0
従って、上記のような可変フィルタ回路136aは、直列抵抗RA(=R0)と出力コンデンサCAによるRCフィルタと等価であり、直列抵抗RAは切換周期Tに比例して大きな値となるものであるが、切換周期Tは定数設定レジスタ137bの内容によって可変切換することができるようになっている。
【0043】
次に、動作について説明する。
まず、シリアル通信のデ−タ伝送フレ−ム構成を示す図4a〜図4fについて説明する。
図4aは不揮発メモリ112に格納されているフィルタ定数をマイクロプロセッサ111、直並列変換器116、126を介して第二LSI120内の定数設定レジスタ137aや137bに送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ111側の送信デ−タ、下段は第二LSI120側の返信デ−タとなっている。
【0044】
図4aにおいて、400は送信開始フレ−ムSTX、コマンドフレ−ムCOM1、間接ON/OFF入力信号INs1〜INsnに対応したフィルタ定数フレ−ムDF1〜DFn、間接アナログ入力信号AN1〜ANmに対応したフィルタ定数フレ−ムAF1〜AFm、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された定数送信フレ−ム構成を示したものである。
【0045】
送信開始フレ−ムSTXは図4fに示すとおり、例えば16進数で55の値を持つ8ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されている。
同様に、コマンドフレ−ムCOM1は図4fに示すとおり、例えば16進数で10の値を持つ8ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されている。
【0046】
また、各フィルタ定数フレ−ムDF1〜DFn、AF1〜AFmも8ビットのフィルタ定数デ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されている。
送信終了フレ−ムETXは図4fに示すとおり、例えば16進数でAAの値を持つ8ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されている。
【0047】
また、サムデ−タフレ−ムSUMは上記一連のフレ−ムの各ビットの垂直ビット加算値(桁上を行わないバイナリ加算値)である8ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されている。
401は送信開始フレ−ムSTX、受信確認フレ−ムACK、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された受信確認のフレ−ム構成を示したものであり、受信確認フレ−ムACKは図4fに示すとおり、例えば16進数で81の値を持つ8ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されている。
送信終了フレ−ムETXやサムデ−タフレ−ムSUM、或いは送信開始フレ−ムSTXは上記と同様であり、以下の説明は省略する。
【0048】
各フレ−ムの各ビット情報は直並列変換器116で並列→直列変換されて直並列変換器126に送信され、直並列変換器126では1フレ−ム毎に直列→並列変換を行って、1フレ−ムの受信完了信号をバッファメモリ121に供給し、このタイミングで受信した1フレ−ムのデ−タがバッファメモリ121に格納される。
【0049】
バッファメモリ121は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路122aは1フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算(桁上げを伴わないバイナリ加算)を行っており、マイクロプロセッサ111が送信したSTXからSUMまでの全フレ−ムの加算結果が全て0となれば正常、1が含まれておれば受信デ−タの異常と判定する。
【0050】
受信デ−タが正常であれば確認応答用デ−タレジスタ122b内に書込まれているSTX、ACK、ETX、SUMのフレ−ムデ−タは直並列変換器126、116を介してマイクロプロセッサ111に送信され、これが図4aにおける受信確認フレ−ム構成401で示されている。
但し、受信デ−タが異常であった場合には、確認応答フレ−ムACKの内容は例えば図4fで示す16進数82(NACK)に変更され、これを受信したマイクロプロセッサ111は再度フィルタ定数の送信を行う等の処置を行うものである。
受信デ−タが正常であれば、コマンドデコ−ダ123はコマンドフレ−ムCOM1の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路124の所定位置に論理「1」を書込むが、この所定位置は多数の定数設定レジスタ137a、137bの先頭レジスタを指定するものである。
【0051】
クロックジェネレ−タ127はアドレス選択回路124を構成するシフトレジスタに順次シフト信号を供給し、これによって多数の定数設定レジスタ137a、137bの一つが順次選択されてデ−タバス128に接続される。
この選択操作と同期して、バッファメモリ121に格納されているフィルタ定数が順次読み出されてデ−タバス128に接続され、選択されている定数設定レジスタ137a、137bの一つにフィルタ定数の書込みが行われるものである
【0052】
図4bは第二LSI120内の間接入力信号情報を直並列変換器126、116、マイクロプロセッサ111を介してRAMメモリ113に送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ111側の送信デ−タ、下段側は第二LSI120側の返信デ−タとなっている。
図4bにおいて、402は送信開始フレ−ムSTX、コマンドフレ−ムCOM2、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された入力情報送信要求のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む11ビットデ−タであると共に、入力情報送信要求コマンドCOM2は例えば図4fで示すとおり16進数で20、21、22、23の4種類のものがある。
これは、多数の入力情報を4グル−プに分割して送信するためのものであり、全入力情報を一括して送信するものとすれば1種類のコマンドであれば良い。
【0053】
403は送信開始フレ−ムSTX、コマンドフレ−ムCOM3、間接ON/OFF入力信号INs1〜INsnを8点単位でまとめたデジタル入力フレ−ムDIG1、DIG2、DIG3、間接アナログ入力信号AN1〜ANmの一部に対応したデジタル変換フレ−ムAI1〜AI5、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された入力情報返信フレ−ム構成を示したものであり、コマンドフレ−ムCOM3は図4fに示すとおり、例えば16進数で30、31、32、33の値を持つ8ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されていて、コマンドフレ−ムCOM3の内容はコマンドフレ−ムCOM2に対応した値となっている。
【0054】
なお、デジタル入力フレ−ムDIG1、DIG2、DIG3の個数は間接ON/OFF入力信号INs1〜INsnの点数に応じて変化するが、現実の用途では24点/3フレ−ム分あれば充分である。
また、間接アナログ入力信号AN1〜ANmも現実の用途では29点/29フレ−ム以下のレベルであって、合計すれば32フレ−ム分以下となるので、これを4グル−プに分割すれば8フレ−ム単位で返信すれば良いことになる。
従って、コマンドフレ−ムCOM2が20、21、22、23であればコマンドフレ−ムCOM3は30、31、32、33となり、これに続く返信入力情報はDIG1〜AI5、AI6〜AI13、AI14〜AI21、AI22〜AI29のアドレス範囲となっている。
【0055】
入力情報送信要求のフレ−ム構成402で示した各フレ−ムの各ビット情報は直並列変換器116で並列→直列変換されて直並列変換器126に送信され、直並列変換器126では1フレ−ム毎に直列→並列変換を行って、1フレ−ムの受信完了信号をバッファメモリ121に供給し、このタイミングで受信した1フレ−ムのデ−タがバッファメモリ121に格納される。
【0056】
バッファメモリ121は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路122aは1フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算(桁上げを伴わないバイナリ加算)を行っており、マイクロプロセッサ111が送信したSTXからSUMまでの全フレ−ムの加算結果が全て0となれば正常、1が含まれておれば受信デ−タの異常と判定する。
【0057】
受信デ−タが正常であれば、コマンドデコ−ダ123はコマンドフレ−ムCOM2の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路124の所定位置に論理「1」を書込むが、この所定位置は多数の入力用デ−タセレクタ140a、140bの先頭デ−タセレクタを指定するものである。
クロックジェネレ−タ127はアドレス選択回路124を構成するシフトレジスタに順次シフト信号を供給し、これによって多数の入力用デ−タセレクタ140a、140bの一つが順次選択されてデ−タバス128に接続される。
【0058】
この選択操作と同期して、各フレ−ムの各ビット情報は直並列変換器126で並列→直列変換されて直並列変換器116に送信され、直並列変換器116では1フレ−ム毎に直列→並列変換を行って、1フレ−ムの受信完了信号をマイクロプロセッサ111に供給し、このタイミングで受信した1フレ−ムのデ−タがRAMメモリ113に格納される。
【0059】
なお、実際には図示しない送信バッファメモリを設け、このバッファメモリ内にマイクロプロセッサ111に送信するべき各入力情報を格納しておくと共に、これらの入力情報の前後では、送信開始フレ−ムSTX、入力情報返信案内コマンドCOM3、送信終了フレ−ムETXやサムデ−タフレ−ムSUMを付加したり、各入力情報にはスタ−トビット、パリティビット、ストップビットが付加しておいて、その送信バファメモリの内容をアドレス選択回路124の動作に応じて順次直並列変換器126、116を介してマイクロプロセッサ111に送信するものである。
また、マイクロプロセッサ111からの入力情報送信要求フレ−ム402のサムチェック操作に異常であった場合には、入力情報の返信に替わって確認応答NACKが返信され、これを受信したマイクロプロセッサ111は再度入力情報送信要求フレ−ム402の送信を行う等の処置を行うものである。
【0060】
図4cはRAMメモリ113内に格納されている間接出力情報をマイクロプロセッサ111、直並列変換器116、126を介して第二LSI120内の出力ラッチメモリ125に送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ111側の送信デ−タ、下段側は第二LSI120側の返信デ−タとなっている。
【0061】
図4cにおいて、404は送信開始フレ−ムSTX、出力情報送信案内コマンドフレ−ムCOM4、間接出力OUTs1〜OUTskを8点単位でまとめたデジタル出力フレ−ムDOG1、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された出力情報送信案内のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む11ビットデ−タであると共に、出力情報送信案内コマンドCOM4は例えば図4fで示すとおり16進数で40の値を持つものである。
なお、コマンドCOM4に続くデジタル出力フレ−ムDOG1の個数は、間接出力OUTs1〜OUTskの点数によって変化するものである。
【0062】
401は送信開始フレ−ムSTX、受信確認フレ−ムACK、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された受信確認のフレ−ム構成を示したものである。
出力情報送信案内フレ−ム構成404の各フレ−ムの各ビット情報は直並列変換器116で並列→直列変換されて直並列変換器126に送信され、直並列変換器126では1フレ−ム毎に直列→並列変換を行って、1フレ−ムの受信完了信号をバッファメモリ121に供給し、このタイミングで受信した1フレ−ムのデ−タがバッファメモリ121に格納される。
【0063】
バッファメモリ121は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路122aは1フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算(桁上げを伴わないバイナリ加算)を行っており、マイクロプロセッサ111が送信したSTXからSUMまでの全フレ−ムの加算結果が全て0となれば正常、1が含まれておれば受信デ−タの異常と判定する。
【0064】
受信デ−タが正常であれば確認応答用デ−タレジスタ122b内に書込まれているSTX、ACK、ETX、SUMのフレ−ムデ−タは直並列変換器126、116を介してマイクロプロセッサ111に送信され、これが図4cにおける受信確認フレ−ム構成401で示されている。
但し、受信デ−タが異常であった場合には、確認応答フレ−ムACKの内容は例えば図4fで示す16進数82(NACK)に変更され、これを受信したマイクロプロセッサ111は再度フィルタ定数の送信を行う等の処置を行うものである。
【0065】
受信デ−タが正常であれば、コマンドデコ−ダ123はコマンドフレ−ムCOM4の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路124の所定位置に論理「1」を書込むが、この所定位置は多数の出力ラッチメモリ125の先頭ラッチメモリを指定するものである。(但し、図4cの例では出力ラッチメモリは1個となっている)
クロックジェネレ−タ127はアドレス選択回路124を構成するシフトレジスタに順次シフト信号を供給し、これによって多数の出力ラッチメモリ125の一つが順次選択されてデ−タバス128に接続される。
この選択操作と同期して、バッファメモリ121に格納されている間接出力情報が順次読み出されてデ−タバス128に接続され、選択されている出力ラッチメモリ125の一つに間接出力情報の書込みが行われるものである。
【0066】
図4dは第二LSI120内の特定の間接入力信号情報の内容を直並列変換器126、116、マイクロプロセッサ111を介してRAMメモリ113に送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ111側の送信デ−タ、下段側は第二LSI120側の返信デ−タとなっている。
【0067】
図4dにおいて、406は送信開始フレ−ムSTX、コマンドフレ−ムCOM5、アドレスフレ−ムADR1、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された特定入力情報送信要求のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む11ビットデ−タであると共に、特定入力情報送信要求コマンドCOM5は例えば図4fで示すとおり16進数で50の値を持つものである。
【0068】
407は送信開始フレ−ムSTX、コマンドフレ−ムCOM6、アドレスフレ−ムADR1、指定されたアドレスの間接入力情報フレ−ムDATA、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された特定入力情報返信フレ−ム構成を示したものであり、コマンドフレ−ムCOM5、COM6は図4fに示すとおり、例えば16進数で50、60の値を持つ8ビットのデ−タとスタ−トビット、パリティビット、ストップビットを含む合計11ビットのデ−タで構成されていている。
なお、アドレスフレ−ムADR1の内容はデジタル入力フレ−ムDIG1〜DIG3、デジタル変換フレ−ムAI1〜AImを例えば0〜31等の連番で呼称した数値となっている。
【0069】
特定入力情報送信要求のフレ−ム構成406で示した各フレ−ムの各ビット情報は直並列変換器116で並列→直列変換されて直並列変換器126に送信され、直並列変換器126では1フレ−ム毎に直列→並列変換を行って、1フレ−ムの受信完了信号をバッファメモリ121に供給し、このタイミングで受信した1フレ−ムのデ−タがバッファメモリ121に格納される。
【0070】
バッファメモリ121は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路122aは1フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算(桁上げを伴わないバイナリ加算)を行っており、マイクロプロセッサ111が送信したSTXからSUMまでの全フレ−ムの加算結果が全て0となれば正常、1が含まれておれば受信デ−タの異常と判定する。
【0071】
受信デ−タが正常であれば、コマンドデコ−ダ123はコマンドフレ−ムCOM5の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路124の所定位置に論理「1」を書込むが、この所定位置は多数の入力用デ−タセレクタ140a、140bの内アドレスフレ−ムADR1で指定された番号のデ−タセレクタを指定するものである。
この指定操作と同期して、各フレ−ムの各ビット情報は直並列変換器126で並列→直列変換されて直並列変換器116に送信され、直並列変換器116では1フレ−ム毎に直列→並列変換を行って、1フレ−ムの受信完了信号をマイクロプロセッサ111に供給し、このタイミングで受信した1フレ−ムのデ−タがRAMメモリ113に格納される。
【0072】
但し、これらの入力情報の返信に前後では、送信開始フレ−ムSTX、特定入力情報返信案内コマンドCOM6、送信終了フレ−ムETXやサムデ−タフレ−ムSUM等が付加されると共に、各入力情報にはスタ−トビット、パリティビット、ストップビットが付加されるものである。
また、マイクロプロセッサ111からの特定入力情報送信要求フレ−ム406のサムチェック操作に異常であった場合には、特定入力情報の返信に替わって確認応答NACKが返信され、これを受信したマイクロプロセッサ111は再度特定入力情報送信要求フレ−ム406の送信を行う等の処置を行うものである。
なお、特定入力情報送信要求コマンドCOM5は、多数の間接入力の内で比較的高頻度に入力情報が変化するものに関して、マイクロプロセッサ111との交信頻度を高めることができるようにしたものである。
【0073】
図4eは不揮発メモリ112内に格納されている特定フィルタ定数をマイクロプロセッサ111、直並列変換器116・126を介して第二LSI120内の定数設定レジスタ137aや137bの内の特定の定数設定レジスタに送信するためのデ−タ伝送フレ−ム構成を示したものであり、上段側はマイクロプロセッサ111側の送信デ−タ、下段側は第二LSI120側の返信デ−タとなっている。
【0074】
図4eにおいて、408は送信開始フレ−ムSTX、特定定数送信案内コマンドフレ−ムCOM7、アドレスフレ−ムADR2、指定アドレスに対するフィルタ定数フレ−ムDATA、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された特定定数送信案内のフレ−ム構成を示したものであり、各フレ−ムはスタ−トビット、パリティビット、ストップビットを含む11ビットデ−タであると共に、特定定数送信案内コマンドCOM7は例えば図4fで示すとおり16進数で70の値を持つものである。
【0075】
401は送信開始フレ−ムSTX、受信確認フレ−ムACK、送信終了フレ−ムETX、サムデ−タフレ−ムSUMによって構成された受信確認のフレ−ム構成を示したものである。
特定定数送信案内フレ−ム構成408の各フレ−ムの各ビット情報は直並列変換器116で並列→直列変換されて直並列変換器126に送信され、直並列変換器126では1フレ−ム毎に直列→並列変換を行って、1フレ−ムの受信完了信号をバッファメモリ121に供給し、このタイミングで受信した1フレ−ムのデ−タがバッファメモリ121に格納される。
【0076】
バッファメモリ121は先入れ先出し構造のデ−タテ−ブルとなっていて、全てのフレ−ムデ−タが順次格納されるようになっている。
一方、デ−タチェック回路122aは1フレ−ムのデ−タを受信する都度に、各ビットの垂直ビット加算(桁上げを伴わないバイナリ加算)を行っており、マイクロプロセッサ111が送信したSTXからSUMまでの全フレ−ムの加算結果が全て0となれば正常、1が含まれておれば受信デ−タの異常と判定する。
【0077】
受信デ−タが正常であれば確認応答用デ−タレジスタ122b内に書込まれているSTX、ACK、ETX、SUMのフレ−ムデ−タは直並列変換器126、116を介してマイクロプロセッサ111に送信され、これが図4eにおける受信確認フレ−ム構成401で示されている。
但し、受信デ−タが異常であった場合には、確認応答フレ−ムACKの内容は例えば図4fで示す16進数82(NACK)に変更され、これを受信したマイクロプロセッサ111は再度フィルタ定数の送信を行う等の処置を行うものである。
【0078】
受信デ−タが正常であれば、コマンドデコ−ダ123はコマンドフレ−ムCOM7の内容を判断してビットシフトレジスタによって構成されたアドレス選択回路124の所定位置に論理「1」を書込むが、この所定位置は多数の定数設定レジスタ137aや137bの内の特定のレジスタを指定するものである。
この指定操作と同期して、バッファメモリ121に格納されているフィルタ定数が読み出されてデ−タバス128に接続され、選択されている定数設定レジスタ137a、137bの一つにフィルタ定数の書込みが行われるものである。
【0079】
なお、図4aや図4eで示したフィルタ定数の転送のおいて、不揮発メモリ112に格納されているフィルタ定数はRAMメモリ113を経由して第二LSI120内の定数設定レジスタ137a、137bに送信されるのが実態であり、このようにしてフィルタ定数が格納されているRAMメモリ113の一部の内容は、マイクロプロセッサ111の運転中において学習補正され、この学習補正された特定アドレスのフィルタ定数が図4eの特定定数送信案内コマンドCOM7によって特定の定数設定レジスタに送信されるものである。
【0080】
図5はマイクロプロセッサ111の動作説明用フロ−チャ−トである。
図において、500は定期的に活性化される動作開始工程、501は動作開始工程500に続いて作用し、車載電子制御装置100に電源が投入されてから最初の動作であるかどうかを判定する工程、502は工程501が初回動作であると判定した時に作用し、不揮発メモリ112に格納されているフィルタ定数をRAMメモリ113の所定領域に転送する工程、503は図4aに示したフレ−ム構成400でRAMメモリ113に転送されたフィルタ定数を送信する工程、504は図示しない通信時間監視タイマを起動する工程、505は図4aに示したフレ−ム構成401を受信してその内容が正常受信確認ACKであるか受信異常NACKであるかを判定する工程、506は工程505が正常受信ACKであると判定した時に作用し、工程504で起動されていた監視タイマをリセットする工程である。
【0081】
なお、工程505が受信異常NACKであった時には再度工程503に復帰してフィルタ定数の再送が行われるが、再び正常受信確認ACKが得られない時には工程504で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ111のリセット操作が行われるようになっている。
また、507は第二LSI120側で正常受信したフィルタ定数を定数設定レジスタ137aや137bに格納する動作を参考記述したものである。
【0082】
510は工程501が初回動作では無いと判定した時に作用し、RAMメモリ113に格納されているフィルタ定数の一部が学習補正されているかどうかを図示しないフラグの内容をチェックすることによって判定する工程、511は工程510が学習補正有りと判定した時に作用し、図4eに示したフレ−ム構成408でRAMメモリ113に転送されたフィルタ定数を送信する工程、512は図示しない通信時間監視タイマを起動する工程、513は図4eに示したフレ−ム構成401を受信してその内容が正常受信確認ACKであるか受信異常NACKであるかを判定する工程、514は工程513が正常受信ACKであると判定した時に作用し、工程512で起動されていた監視タイマをリセットする工程である。
【0083】
なお、工程513が受信異常NACKであった時には再度工程511に復帰してフィルタ定数の再送が行われるが、再び正常受信確認ACKが得られない時には工程512で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ111のリセット操作が行われるようになっている。
また、515は第二LSI120側で正常受信したフィルタ定数を定数設定レジスタ137aや137bのどれか指定されたアドレスのものに格納する動作を参考記述したものである。
【0084】
520は工程510が学習補正無しと判定した時に作用し、特定入力情報の必要性を判定する工程、521は工程520が特定入力を必要と判定した時に作用し、図4dに示したフレ−ム構成406で特定アドレスの入力情報を送信要求工程、522は図示しない通信時間監視タイマを起動する工程、523aは図4dに示したフレ−ム構成407に替わって受信異常NACKを受信したかどうかを判定する工程、523bは受信異常NACKに替わってフレ−ム構成407を受信し、受信デ−タのサムチェック結果を判定して正常受信であったかどうかを判定する工程、524は工程523bが正常受信であると判定した時に作用し、工程522で起動されていた監視タイマをリセットする工程、525は受信した入力情報をRAMメモリ123に格納する工程である。
【0085】
なお、工程523aが受信異常NACKであった時や工程523bにサムチェックエラ−があった時には再度工程521に復帰して特定入力情報の再送要求が行われるが、再び正常受信ができない時には工程522で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ111のリセット操作が行われるようになっている。
また、工程520では図示しない制御フロ−チャ−トに基づいてマイクロプロセッサ111がエンジンコントロ−ルを実行する過程において、最新の特定入力情報を必要とする場合などに図示しないフラグがセットされるようになっていて、このフラグがセットされているかどうかを工程520で判定するものである。
【0086】
530は工程520が特定入力必要無しと判定した時に作用し、第一グル−プ入力情報を送信要求するかどうかを判定する工程、531は工程530が第一グル−プの入力情報を送信要求すると判定した時に作用し、図4bに示したフレ−ム構成402で第一グル−プの入力情報を送信要求する工程、532は図示しない通信時間監視タイマを起動する工程、533aは図4bに示したフレ−ム構成403に替わって受信異常NACKを受信したかどうかを判定する工程、533bは受信異常NACKに替わってフレ−ム構成403を受信し、受信デ−タのサムチェック結果を判定して正常受信であったかどうかを判定する工程、534は工程533bが正常受信であると判定した時に作用し、工程532で起動されていた監視タイマをリセットする工程、535は受信した入力情報をRAMメモリ123に格納する工程、536は第一グル−プの入力情報を正常受信したことを記憶するフラグ0の設定工程である。
【0087】
なお、工程533aが受信異常NACKであった時や工程533bにサムチェックエラ−があった時には再度工程531に復帰して第一グル−プの入力情報数の再送要求が行われるが、再び正常受信ができない時には工程532で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ111のリセット操作が行われるようになっている。
【0088】
また、工程530を初めて実行する時には、工程536によるフラグ0がまだセットされていないので、工程530の判定はNOとなっているが、次回に工程530を実行した時はYESの判定となり工程530から図示しない工程540へ直接移行して図示しない第二グル−プの入力情報を送信要求するフロ−が実行されるようになっている。
同様にして、第三グル−プの入力情報の送信要求・受信がおこなわれる。
【0089】
560は図示しない工程550が第三グル−プの入力を必要無しと判定した時(フラグ2が既にセットされている)に作用し、第四グル−プ入力情報を送信要求するかどうかを判定する工程、561は工程560が第四グル−プの入力情報を送信要求すると判定した時に作用し、図4bに示したフレ−ム構成402で第四グル−プの入力情報を送信要求する工程、562は図示しない通信時間監視タイマを起動する工程、563aは図4bに示したフレ−ム構成403に替わって受信異常NACKを受信したかどうかを判定する工程、563bは受信異常NACKに替わってフレ−ム構成403を受信し、受信デ−タのサムチェック結果を判定して正常受信であったかどうかを判定する工程、564は工程563bが正常受信であると判定した時に作用し、工程562で起動されていた監視タイマをリセットする工程、565は受信した入力情報をRAMメモリ123に格納する工程、566は第四グル−プの入力情報を正常受信したことを記憶するフラグ3の設定工程である。
【0090】
なお、工程563aが受信異常NACKであった時や工程563bにサムチェックエラ−があった時には再度工程561に復帰して第四グル−プの入力情報の再送要求が行われるが、再び正常受信ができない時には工程562で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ111のリセット操作が行われるようになっている。
また、工程560を初めて実行する時には、工程566によるフラグ3がまだセットされていないので、工程560の判定はNOとなっているが、次回に工程560を実行した時はYESの判定となり工程560から工程571へ直接移行するようになっている。
【0091】
571は図4cに示したフレ−ム構成404で出力情報を送信案内する工程、572は図示しない通信時間監視タイマを起動する工程、573は図4cに示したフレ−ム構成401で正常受信確認ACKを受信したかどうかを判定する工程、574は工程573が正常受信であると判定した時に作用し、工程572で起動されていた監視タイマをリセットする工程、576は工程536、546(図示せず)、556(図示せず)、566でセットされたフラグ0〜3をリセットする工程である。
【0092】
なお、工程573が受信異常NACKであった時には再度工程571に復帰して出力情報の再送が行われるが、再び正常受信ができない時には工程572で起動されていた監視タイマがタイムアップし、図示しない異常処理回路によってマイクロプロセッサ111のリセット操作が行われるようになっている。
また、575は第二LSI120側で正常受信した出力情報を出力ラッチメモリ125に格納する動作を参考記述したものである。
【0093】
508は工程506、514、525、536、546(図示せず)、556(図示せず)、566、576に続いて動作する動作終了工程であり、この工程508では動作開始工程500が再度活性化されるまで動作待機しているものである。
以上の動作フロ−を概括的に説明すると、第一フロ−としての工程502〜506は電源投入時の初期化フロ−であって、不揮発メモリ112に格納されているフィルタ定数が一斉に定数設定レジスタ137a、137bに転送格納されるものである。
第二フロ−としての工程511〜514はフィルタ定数に変更があった時のみ動作して、該当アドレスの定数設定レジスタの内容を変更するものである。
第三フロ−としての工程521〜525は特定アドレスの入力情報を必要とする時のみ動作して、該当アドレスの入力情報をRAMメモリ113に格納するものである。
第四フロ−としての工程531〜536から第七フロ−としての工程561〜566は第一グル−プの入力情報DIG1、DIG2、DIG3、AI1〜AI5、第二グル−プの入力情報AI6〜AI13、第三グル−プの入力情報AI14〜AI21、第四グル−プの入力情報AI22〜AI29の送信要求を行って、RAMメモリ123に格納するものである。
【0094】
第八フロ−としての工程571〜576は出力情報OUTs1〜OUTskをRAMメモリ113から出力ラッチメモリ125に送信するものである。
マイクロプロセッサ111の運転中において、フィルタ定数の変更送信や特定入力情報の送信要求が無い時には、動作開始工程500が定期的に活性化される都度上記第四フロ−から第八フロ−が順次繰返して実行されることになるが、フィルタ定数の変更送信や特定入力情報の送信要求があれば、第二フロ−や第三フロ−が優先して実行されることになる。
【0095】
このように、本実施の形態では、外部ツ−ルから被制御車種対応の制御プログラムや制御定数等が書込まれる不揮発メモリと演算処理用のRAMメモリを備えたマイクロプロセッサ、このマイクロプロセッサのデ−タバスに接続された直接入力用インタフェ−ス回路および直接出力用インタフェ−ス回路、間接入力用インタフェ−ス回路と定数設定レジスタを備えた可変フィルタ回路および通信制御回路等によって構成された集積回路、間接入力用インタフェ−ス回路を介して入力された複数の外部入力信号をRAMメモリに送信すると共に、不揮発メモリに格納されたフィルタ定数を可変フィルタ回路の定数設定レジスタに送信する双方向シリアル通信回路を備えて構成されている。
従って、フィルタ用コンデンサの小型化による製品全体の小型化と、制御対象車種に応じた適正入力フィルタ定数の設定による製品の標準化を図ると共に、可変フィルタ回路を外部ハ−ドウエアで構成することによってマイクロプロセッサの役割を低減してその性能低下を防止することができる。
【0096】
実施の形態2.
図6はこの発明の実施の形態2におけるON/OFF信号用の可変フィルタ回路を示すものである。
図において、前述の低抵抗のブリ−ダ抵抗130を備えた入力信号INsnは、実用可能な上限値である数百Kオームの高抵抗の直列抵抗210を介して十数pFの並列小容量コンデンサ211に接続されている。
131bは直列抵抗210と小容量コンデンサ211によって構成されたノイズフィルタであって、高周波ノイズを吸収平滑化するためのものとなっている。
132bは入力抵抗221、正帰還抵抗223、比較器220によって構成されたレベル判定用比較器であり、比較器220の反転入力には所定の基準電圧222(電圧Von)が印加されている。
【0097】
従って、小容量コンデンサ211の充電電圧が基準電圧Von以上になると比較器220の出力は「H」(論理「1」)となるが、一旦比較器220の出力が「H」になると、正帰還抵抗223による入力加算が生じるために、小容量コンデンサ211の充電電圧がVoff(<Von)まで低下しなければ比較器220の出力は「L」(論理「0」)にはならないようにヒステリシス機能を持っている。
これは小容量コンデンサ211に重畳されたノイズリップルによって、高頻度に比較器220の出力が反転変化することを防止するためのものとなっている。
【0098】
600aは比較器220の出力と可逆カウンタ602のカウントアップモ−ド入力UP間に接続されたゲ−ト素子、601は比較器220の出力からゲ−ト素子600bを介して可逆カウンタ602のカウントダウンモ−ド入力DNに接続された論理反転素子であり、可逆カウンタ602は所定の周期でON/OFFするクロックジェネレ−タ127cに接続されたクロック入力端子CLを備えていて、モ−ド入力UPやDNに応じてクロック入力を可逆カウントするように構成されている。
【0099】
603aは論理判定点数Nに相当する設定値が格納された定数設定レジスタ、603bは可逆カウンタ602の現在値が格納された現在値レジスタ、604aは可逆カウンタ602の現在値が設定値Nに到達した時に論理「1」となる出力Qによってゲ−ト素子600aを閉鎖して、更なるカウントアップが行われないようにする論理反転素子、604bは可逆カウンタ602の現在値が0になった時に論理「1」となる出力Pによってゲ−ト素子600bを閉鎖して、更なるカウントダウンが行われないようにする論理反転素子、605は可逆カウンタ602の設定値到達出力Qによってセットされ、現在値0出力Pによってリセットされるフリップフロップ素子で構成された入力確定レジスタあり、この入力確定レジスタ605の出力が入力用デ−タセレクタ140aの入力端子に接続されている。
【0100】
このように構成された可逆カウンタ602では、周期Tで動作するクロック入力CLの入力パルス数が定数設定レジスタ603aの設定値Nに到達するまで継続的に比較器220の出力が「H」であれば入力確定レジスタ605がセットされるが、途中で比較器220の出力が「L」になればクロック入力を減算カウントし、再び比較器220の出力が「H」になった後に加算カウントが行われて、やがて現在値が設定値Nに到達すれば入力確定レジスタ605がセットされる。
【0101】
同様に、一旦入力確定レジスタ605がセットされると、周期Tで動作するクロック入力CLの入力パルスによって現在値が設定値Nから0に減少するまで継続的に比較器220の出力が「L」であこの発明の請求項1による制御装置は、外部ツ−ルから被制御車種対応の制御プログラムや制御定数等が書込まれる不揮発メモリと演算処理用のRAMメモリを備えたマイクロプロセッサ、該マイクロプロセッサのデ−タバスに接続された直接入力用インタフェ−ス回路および直接出力用インタフェ−ス回路、間接入力用インタフェ−ス回路と定数設定レジスタを備えた可変フィルタ回路および通信制御回路等によって構成された集積回路、上記間接入力用インタフェ−ス回路を介して入力された複数の外部入力信号を上記RAMメモリに送信すると共に、上記不揮発メモリに格納されたフィルタ定数を上記可変フィルタ回路の定数設定レジスタに送信する双方向シリアル通信回路を備えて構成されている。
【0102】
これはフィルタ用コンデンサの小型化による製品全体の小型化と、制御対象車種に応じた適正入力フィルタ定数の設定による製品の標準化を図ると共に、可変フィルタ回路を外部ハ−ドウエアで構成することによってマイクロプロセッサの役割を低減してその性能低下を防止する手段を提供したものである。
れば入力確定レジスタ605がリセットされるが、途中で比較器220の出力が「H」になればクロック入力を加算カウントし、再び比較器220の出力が「L」になった後に減算カウントが行われ、やがて現在値が0に到達すれば入力確定レジスタ605がリセットされる。
なお、上記のとおり可逆カウンタ602の設定値によって論理判定点数を可変設定する代わりに、クロックジェネレ−タ127cのパルス周期を可変設定するようにしても良い。
【0103】
実施の形態3.
図7はこの発明の実施の形態3におけるアナログ信号用の可変フィルタ回路を示すものである。
図において、135はアナログ入力信号ANmに対するノイズフィルタであり、このノイズフィルタ135は正側クリップダイオ−ド300、負側クリップダイオ−ド301、直列抵抗302、並列小容量コンデンサ303によって構成されている。
【0104】
クリップダイオ−ド300、301はアナログ入力信号ANmに過大なノイズが重畳された時に、このノイズ電圧を電源の正負回路に環流させて、想定されるアナログ信号の最大・最小値を超える電圧を小容量コンデンサ303に印加しないようにするためのものである。
また、ANm端子に接続される図示しないアナログセンサが相応の内部抵抗を持っている場合には直列抵抗302は省略することもできる。
【0105】
可変フィルタ回路136bを構成するコンデンサ714(容量C)は定数設定レジスタ137cによって導通制御されるアナログゲ−トスイッチ713a〜713dを介してフィルタ抵抗712a〜712dから充電されるよう構成されており、その充電電圧は小容量コンデンサ303の両端電圧V1を増幅器710で増幅した電圧V1となっている。
また、コンデンサ714の両端電圧V2は増幅器715を介して出力され、図1のAD変換器138によってデジタル値に変換された後、ラッチメモリ139に格納されている。
【0106】
なお、711a、711bおよび716a、716bはそれぞれ増幅器710、715の出力を当該増幅器の反転入力に接続した帰還回路抵抗である。
従って、上記のような可変フィルタ回路136bは、フィルタ抵抗712a〜712dの内でアナログゲ−トスイッチ713a〜713dがONとなている抵抗の並列合成抵抗RBとコンデンサCBによるRCフィルタと等価であり、並列合成抵抗RBは定数設定レジスタ137cの内容によって可変切換することができるようになっている。
【0107】
実施の形態4.
図1で示した実施の形態では、アナログ出力が取扱われていないが、必要に応じてメ−タ表示用のDA変換器を間接出力として搭載することもできる。
なお、このようなアナログ出力やON/OFF動作の低速出力点数はあまり多くはない実態であることから、出力に関してはシリアル通信に依存することなく、全てマイクロプロセッサ111側のラッチメモリ115から直接出力するようにしても良い。
また、たとえ低速動作の入力信号であっても、エンジンの回転を維持するのに必要な最低限度の入力情報はシリアル通信に依存しないようにして、マイクロプロセッサ111に直接入力しておくことがフェ−ルセ−フ運転を行う上で重要である。
【0108】
図1で示した実施の形態では、クロックジェネレ−タ127を第二LSI120内に設けたが、シリアル通信回線の中にクロック信号線を追加して、マイクロプロセッサ111側のクロック信号を用いて同期制御することもできるものであると共に、図2・図3・図6内の各種クロックジェネレ−タは基本となるクロック信号の分周回路によって構成されるものである。
また、マイクロプロセッサ111側のデ−タバス118には、DMAC(ダイレクト・メモリ・アクセス・コントロ−ラ)を接続し、マイクロプロセッサ111がデ−タバス118を用いていない内部演算期間において、直並列変換器116からの直並列変換完了信号に基づいてRAMメモリ113とのデ−タ授受を直接行うようにすれば、シリアル通信に要する時間を短縮したり、マイクロプロセッサ111の負担を軽減することができるものである。
【0109】
【発明の効果】
以上のように、この発明によれば、マイクロプロセッサの入出力ピン数が大幅に削減されて小型安価となると共に、入力フィルタ用に様々な容量の大容量コンデンサを使う必要がないので入力インタフェ−ス回路部分の小型化・標準化が図れ、また、特に、被制御車種に対応した制御プログラムやフィルタ定数が不揮発メモリ内に一元的に設定されるので、自由度の高い標準化が達成でき、しかも、可変フィルタの制御は集積回路側で行われるので、マイクロプロセッサの負担を高めることがなく、マイクロプロセッサと集積回路部の機能分担により小型化・標準化が達成できるという効果がある。
【0110】
また、ON/OFF信号に対する入力インタフェ−ス回路であるノイズフィルタとレベル判定用比較器によって高周波ノイズが除去され、以て、二段構えの可変フィルタによってフィルタ特性が向上し、可変フィルタ制御の負担も軽減されるという効果がある。
【0111】
また、アナログ信号に対する入力インタフェ−ス回路であるクリップダイオ−ドとノイズフィルタによって高振幅ノイズ・高周波ノイズが除去され、以て、二段構えの可変フィルタによってフィルタ特性が向上し、可変フィルタ制御の負担も軽減されるという効果がある。
【0112】
また、マイクロプロセッサの直接出力端子を削減して、マイクロプロセッサを一層小型・安価なものにできるという効果がある。
【0113】
また、シリアル通信による応答遅れがあっても、全体制御の上で特段の問題が発生せず、多数の低速・低頻度動作の入力信号に対して確実なノイズ保護を行ったり、マイクロプロセッサの入出力端子数の削減・小型化が図れるという効果がある。
【0114】
また、全体制御用のマイクロプロセッサの主導・指令のもとで、間接入力処理用集積回路は受動的にフィルタ定数の受信や入力情報の返信を行えばよく、以て、集積回路部分のハ−ドウエア構成が単純化され、小型・安価なものになるという効果がある。
【0115】
また、全体制御用のマイクロプロセッサの主導・指令のもとで、間接入出力処理用集積回路は受動的にフィルタ定数・間接出力情報の受信や入力情報の返信を行えばよく、以て、送受信デ−タの種類が増加しても集積回路部分のハ−ドウエア構成が単純化され、小型・安価なものになるという効果がある。
【0116】
また、マイクロプロセッサは特定の間接入力情報を随時取得することができ、以て、シリアル通信による応答遅れがあっても、特定間接入力の最新状態を監視することができるという効果がある。
【0117】
さらに、マイクロプロセッサの運転動作中であっても、一部のフィルタ定数の変更が可能となり、学習制御等によるフィルタ定数の最適化制御が行え、また、マイクロプロセッサの運転中においては、多数のフィルタ定数を一括転送することは時間的に困難となるが、特定のフィルタ定数のみを送信することにより、この問題に対応することができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1を示す全体のブロック回路図である。
【図2】 図1におけるON/OFF信号用可変フィルタを示すブロック回路図である。
【図3】 図1におけるアナログ信号用可変フィルタを示すブロック回路図である。
【図4】 図1におけるシリアル通信フレ−ム構成を示す図である。
【図5】 図1の動作説明用フロ−チャ−トである。
【図6】 この発明の実施の形態2によるON/OFF信号用可変フィルタを示すブロック回路図である。
【図7】 この発明の実施の形態3によるアナログ信号用可変フィルタを示すブロック回路図である。
【図8】 従来の電子制御装置の全体を示すブロック回路図である。
【符号の説明】
100 ECU(車載電子制御装置)、106 外部ツ−ル、111 マイクロプロセッサ、112 不揮発メモリ、113 RAMメモリ、116 直並列変換器(シリアル通信回路)、118 デ−タバス、120 第二LSI(集積回路)、125 出力ラッチメモリ、126 直並列変換器(シリアル通信回路)、129 通信制御回路、130 ブリ−ダ抵抗、131a ノイズフィルタ(直接入力インタフェ−ス回路)、131b ノイズフィルタ(間接入力インタフェ−ス回路)、132a レベル判定用比較器(直接入力インタフェ−ス回路)、132b レベル判定用比較器(間接入力インタフェ−ス回路)、133a,133b 可変フィルタ回路、134a 出力トランジスタ(直接出力インタフェ−ス回路)、134b 出力トランジスタ(間接入力インタフェ−ス回路)、135 ノイズフィルタ(間接入力インタフェ−ス回路)、136a,136b 可変フィルタ、137a〜137c 定数設定レジスタ、138 A/D変換器、141 帯域フィルタ(直接入力インタフェ−ス回路)、200入力スイッチ、210 直列抵抗、211 小容量コンデンサ、239 入力確定レジスタ、300 クリップダイオ−ド(正側)、301 クリップダイオ−ド(負側)、303 小容量コンデンサ、312 切換スイッチ、313 スイッチトキャパシタ、603a 定数設定レジスタ、605 入力確定レジスタ。
Claims (9)
- 一対の直並列変換器を用いた双方向シリアル通信回路によって相互にシリアル信号の交信を行なうようにした一対の集積回路素子である第一LSIと第二LSIとを備え、上記第一LSIの並列入力端子に入力された第一の入力信号と上記直並列変換器のシリアル入出力端子に入力された第二の入力信号とに応動して、上記第一LSIの並列出力端子に制御出力信号を発生し、出力トランジスタによって構成された直接出力インタフェース回路を介して第一の外部負荷を駆動するようにした車載電子制御装置であって、
上記第一LSIは、外部ツールから被制御車種対応の制御プログラムと制御定数とが書込まれる不揮発メモリと、演算処理用のRAMメモリと、マイクロプロセッサとを備えて互いにバス接続されていると共に、入力用データセレクタ又はA/D変換器を介して上記マイクロプロセッサにバス接続される並列入力端子と出力ラッチメモリを介して上記マイクロプロセッサにバス接続される並列出力端子とを備え、
上記第二LSIは、直接入力インタフェース回路と、間接入力インタフェース回路と、定数設定レジスタを含む可変フィルタ回路と通信制御回路とを備え、
上記直接入力インタフェース回路は、第一の外部入力信号である第一のスイッチセンサ群又は第一のアナログセンサ群と上記並列入力端子との間に接続されて上記第一の入力信号を生成する中継回路であり、当該中継回路は、上記第一の外部入力信号に対するノイズフィルタ回路を包含し、
上記間接入力インタフェース回路は、第二の外部入力信号である第二のスイッチセンサ群又は第二のアナログセンサ群の少なくとも一方と、上記可変フィルタ回路との間に接続された中継回路であって、当該中継回路は、上記第二の外部入力信号に対するノイズフィルタ回路を包含し、
上記定数設定レジスタは、上記不揮発メモリから上記一対の直並列変換器を介して転送された目標フィルタ定数を記憶するメモリであり、
上記可変フィルタ回路は、上記間接入力インタフェース回路と上記直並列変換器との間に接続されて上記第二の入力信号を生成し、上記定数設定レジスタに格納された目標フィルタ定数に対応した可変一定のフィルタ特性を有するデジタルフィルタ回路であり、
上記通信制御回路は、上記マイクロプロセッサと協働して、上記第二の入力信号を上記RAMメモリに転送すると共に、上記目標フィルタ定数を上記不揮発メモリから上記定数設定レジスタに送信する双方向シリアル通信制御回路であり、
上記間接入力インタフェースを介して入力される第二の外部入力信号のフィルタ特性が上記不揮発メモリに格納される制御定数によって変更設定されるものである
ことを特徴とする車載電子制御装置。 - 上記第二のスイッチセンサ群を構成する各入力スイッチには負荷抵抗となる低抵抗のブリーダ抵抗が接続されていると共に、
上記間接入力インタフェース回路は、高抵抗の直列抵抗と小容量コンデンサからなるノイズフィルタ、およびヒステリシス機能を持ったレベル判定用比較器によって構成されたON/OFF信号用のインタフェース回路であり、
上記レベル判定用比較器は、上記ノイズフィルタの出力電圧が第一の閾値よりも大きな値である第二の閾値を超過したことによって論理レベル「H」と判定し、当該出力電圧が第一の閾値未満に低下したことによって論理レベル「L」と判定する論理判定回路であり、
上記可変フィルタ回路は、上記論理判定回路による論理判定結果を所定のサンプリング周期でサンプリング記憶するシフトレジスタと、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「H」である時にセットされ、連続する所定の論理判定点数の上記サンプリング記憶値が全て論理レベル「L」である時にリセットされる入力確定レジスタとを備えていて、
上記定数設定レジスタには、上記サンプリング周期またはセット/リセットを行う所定の論理判定点数の少なくとも一方の値が格納され、
上記入力確定レジスタの出力は、上記第二の入力信号として上記一対の直並列変換器を介して上記RAMメモリに送信され、上記サンプリング周期またはセット/リセットを行う所定の論理判定点数の少なくとも一方の値は、上記目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする請求項1に記載の車載電子制御装置。 - 上記第二のアナログセンサ群に接続される間接入力インタフェース回路は、正負のクリップダイオードと小容量コンデンサを含むノイズフィルタによって構成されたアナログ信号用のインタフェース回路であり、
上記可変フィルタ回路は、切換スイッチにより周期的に充放電されるスイッチトキャパシタと充放電周期の値が格納された定数設定レジスタとによって構成され、上記スイッチトキャパシタの出力は、A/D変換器を介してデジタル変換されて上記第二の入力信号となり、当該第二の入力信号は上記一対の直並列変換器を介して上記RAMメモリに送信され、上記充放電周期の値は目標フィルタ定数として上記不揮発メモリから上記一対の直並列変換器を介して上記定数設定レジスタに送信されることを特徴とする請求項1に記載の車載電子制御装置。 - 上記第二LSIは、上記マイクロプロセッサから上記一対の直並列変換器を介して送信された制御出力信号を記億する第二の出力ラッチメモリをさらに備え、当該第二の出力ラッチメモリの出力は出力トランジスタによって構成された間接出力インタフェース回路を介して第二の外部負荷を給電駆動するよう構成されていることを特徴とする請求項1〜3のいずれかに記載の車載電子制御装置。
- 上記直接入力インタフェース回路を介して上記マイクロプロセッサに入力される第一のスイッチセンサ群はエンジン回転と同期して開閉動作するクランク角センサを包含し、
上記直接出力インタフェース回路を介して上記マイクロプロセッサから駆動される第一の外部負荷はエンジン回転と同期して断続駆動される燃料噴射用電磁弁を包含し、
上記間接入力インタフェース回路から上記可変フィルタ回路と上記一対の直並列変換器を介して上記マイクロプロセッサに入力される第二の外部入力信号は手動操作スイッチ信号又はエンジンの冷却水に関する水温センサの少なくとも一方を包含し、
上記間接出力インタフェース回路と上記一対の直並列変換器を介して上記マイクロプロセッサから駆動される第二の外部負荷は補機駆動出力又は警報表示出力の少なくとも一方を包含し、
上記一対の直並列変換器を介して上記マイクロプロセッサと交信される間接入力と間接出力は、エンジン回転と同期して動作しない低速・低頻度動作の入出力信号であることを特徴とする請求項4に記載の車載電子制御装置。 - 上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二LSIに送信し、
上記通信制御回路は、受信したコマンドがフィルタ定数送信案内コマンドであったときには当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、
受信したコマンドが入力情報送信要求コマンドであったときには、入力情報送信要求案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記RAMメモリに送信書込みする
ことを特徴とする請求項1〜3のいずれかに記載の車載電子制御装置。 - 上記マイクロプロセッサは、フィルタ定数送信案内コマンド又は入力情報送信要求コマンド又は出力情報送信案内コマンドを上記一対の直並列変換器を介して上記第二LSIに送信し、
上記通信制御回路は、受信したコマンドがフィルタ定数案内コマンドであったときには、当該コマンドに付随する複数のフィルタ定数を上記各定数設定レジスタに分配格納し、
受信したコマンドが入力情報送信要求コマンドであったときには、入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報を上記一対の直並列変換器と上記マイクロプロセッサを介して上記RAMメモリに送信書込みし、
受信したコマンドが出力情報送信案内コマンドであったときには、当該コマンドに付随する間接出力情報を上記第二の出カラッチメモリに格納する
ことを特徴とする請求項4に記載の車載電子制御装置。 - 上記マイクロプロセッサは、特定アドレス情報が付随した特定入力情報送信要求コマンドを上記一対の直並列変換器を介して上記第二LSIに送信し、
上記通信制御回路は、受信したコマンドが特定入力情報送信要求コマンドであったときには、特定入力情報返信案内コマンドに付随して上記第二の外部入力信号から得られた第二の入力信号である間接入力信号情報のうち上記要求コマンドで指定されたアドレスの間接入力信号のみを上記一対の直並列変換器と上記マイクロプロセッサを介して上記RAMメモリに送信書込みする
ことを特徴とする請求項6または7に記載の車載電子制御装置。 - 上記マイクロプロセッサは、特定定数送信案内コマンドに続くアドレス情報とフィルタ定数を上記一対の直並列変換器を介して上記第二LSIに送信し、
上記通信制御回路は、受信したコマンドが特定定数送信案内コマンドであったときには当該コマンドに付随するフィルタ定数を指定されたアドレスの定数設定レジスタに格納することを特徴とする請求項6〜8のいずれかに記載の車載電子制御装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001139082A JP3783845B2 (ja) | 2001-05-09 | 2001-05-09 | 車載電子制御装置 |
US09/987,358 US6795767B2 (en) | 2001-05-09 | 2001-11-14 | On-vehicle electronic controller |
DE10201849A DE10201849B4 (de) | 2001-05-09 | 2002-01-18 | Fahrzeugeigener elektronischer Controller |
CNB021231281A CN1322439C (zh) | 2001-05-09 | 2002-05-09 | 车载电子控制装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001139082A JP3783845B2 (ja) | 2001-05-09 | 2001-05-09 | 車載電子制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002333901A JP2002333901A (ja) | 2002-11-22 |
JP3783845B2 true JP3783845B2 (ja) | 2006-06-07 |
Family
ID=18985920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001139082A Expired - Lifetime JP3783845B2 (ja) | 2001-05-09 | 2001-05-09 | 車載電子制御装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6795767B2 (ja) |
JP (1) | JP3783845B2 (ja) |
CN (1) | CN1322439C (ja) |
DE (1) | DE10201849B4 (ja) |
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CN104199365A (zh) * | 2014-09-16 | 2014-12-10 | 衡阳泰豪通信车辆有限公司 | 一种can总线隔离通信保护电路 |
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JP3842144B2 (ja) * | 2002-02-20 | 2006-11-08 | 三菱電機株式会社 | 車載電子制御装置 |
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US8620480B2 (en) | 2003-04-25 | 2013-12-31 | George Alexanian | Irrigation water conservation with automated water budgeting and time of use technology |
JP4209743B2 (ja) | 2003-08-08 | 2009-01-14 | 三菱電機株式会社 | 電子制御装置 |
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-
2001
- 2001-05-09 JP JP2001139082A patent/JP3783845B2/ja not_active Expired - Lifetime
- 2001-11-14 US US09/987,358 patent/US6795767B2/en not_active Expired - Lifetime
-
2002
- 2002-01-18 DE DE10201849A patent/DE10201849B4/de not_active Expired - Fee Related
- 2002-05-09 CN CNB021231281A patent/CN1322439C/zh not_active Expired - Fee Related
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US6795767B2 (en) | 2004-09-21 |
CN1385799A (zh) | 2002-12-18 |
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CN1322439C (zh) | 2007-06-20 |
US20020169524A1 (en) | 2002-11-14 |
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DE10201849B4 (de) | 2006-07-27 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
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|
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Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20140324 Year of fee payment: 8 |
|
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R250 | Receipt of annual fees |
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|
EXPY | Cancellation because of completion of term |