JP4266358B2

JP4266358B2 - 車載電子制御装置

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Publication number: JP4266358B2
Application number: JP2004117053A
Authority: JP
Inventors: 昌彦左山; 将造神崎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-04-12
Filing date: 2004-04-12
Publication date: 2009-05-20
Anticipated expiration: 2024-04-12
Also published as: DE102004053321A1; US7343509B2; CN1683180A; US20050228562A1; CN100360336C; DE102004053321B4; JP2005299517A

Description

この発明は、車載電子制御装置において冷却水の予熱制御や燃料の蒸散検出等に対する長期間の放置時間を計測するための起動制御の改良に関し、特に低消費電力・高精度・安価な起動制御を行うことができる車載電子制御装置に関するものである。

車載バッテリから電源スイッチの動作に応動する開閉素子と主電源回路とを介して給電されて、各種入力センサの動作状態と第一のプログラムメモリの内容とに応動して各種電気負荷を駆動するメインＣＰＵとなるマイクロプロセッサによって構成された主制御回路部と、車載バッテリから副電源回路を介して常時給電され、エンジンを停止してからの経過時間を計測して該計測時間が所定の目標計測時間に達したときに起動出力信号を発生して主電源回路を車載バッテリに接続するタイマ回路部とを備えた車載電子制御装置は公知である。
たとえば、特許文献１「電子制御装置及び半導体集積回路」によれば、冷却水の予熱制御や燃料の蒸散検出等に対する放置時間検出用のソ−クタイマについて、用途に応じた測定時間及び測定精度で放置時間を計測する広範囲仕様のソークタイマの概念が提示されている。
また、特許文献２「クロック生成器」によれば、低消費電力モードで使用される低速発振器と通常運転モードで使用される高速発振器を有する携帯電話において、高速発振器としてリングオシレータが使用され、このリングオシレータの発振周波数を低速発振器の発振周波数と対比して校正補正する概念が提示され、リングオシレータの動作原理も説明されている。

特開2003-315474号公報（図２・要約、段落0003〜0005）特開平11-338572号公報（図１・要約、図２・図11）

（１）従来技術の課題の説明
特許文献１による電子制御装置は高精度な外部発振器を備え、該発振器の発振信号を基にして基準クロックが生成され、この基準クロック信号を計数することによって放置時間を計測するものであって、外部発振回路による消費電力の増大と、部品点数の増加を来し、高価なものとなっていた。
また、特許文献２によるものは、低速発振器として高精度な発振器が必要であると共に、高速発振器の発振周波数そのものを調整するようになっていて、単に計時を目的とする用途では高価な構成となっていた。

（２）発明の目的の説明
この発明の第一の目的は、安価・低消費電力であってバッテリの放電を抑制することができるタイマー起動機能を有する車載電子制御装置を提供することである。
この発明の第二の目的は、環境温度変化を伴う長時間の目標計測時間に対して高精度な計測時間を得ることができる車載電子制御装置を提供することである。
更にこの発明の第三の目的は、無人状態におけるタイマー起動動作に求められる安全性の向上を図るために、診断・点検機能を付加した車載電子制御装置を提供することである。

上記目的を達成するために本発明の車載電子制御装置は、車載バッテリから電源スイッチの動作に応動する開閉素子と主電源回路とを介して給電されて、各種入力センサの動作状態と第一のプログラムメモリの内容とに応動して各種電気負荷を駆動するメインＣＰＵとなるマイクロプロセッサによって構成された主制御回路部と、車載バッテリから副電源回路を介して常時給電され、エンジンを停止してからの経過時間を計測して所定の目標計測時間に達したときに起動出力信号を発生して車載バッテリから主電源回路に給電させて上記メインＣＰＵを起動動作させるタイマ回路部とを備えた車載電子制御装置であって、上記タイマ回路部は、第二のプログラムメモリと協働し第一発振器が発生する高速クロック信号と同期して動作するサブＣＰＵとなるマイクロプロセッサと、第二発信器が発生する低速クロック信号の発生回数を計数して上記主電源回路が遮断されてからの経過時間を計測する計時用カウンタと、上記目標計測時間を格納記憶する起動時間設定メモリと、上記計時用カウンタの計時現在値に対応した経過時間が上記起動時間設定メモリに格納された目標計測時間に到達したときに起動出力信号を発生する比較判定出力手段と、上記メインＣＰＵが動作しているときに、上記メインＣＰＵ駆動用の基準発振器の出力信号を分周・逓倍した周期を有する補正用基準クロックを上記メインＣＰＵから受信し、上記補正用基準クロックの所定測定期間において、上記高速クロック信号の発生パルス数を第一のカウンタで計数し、上記高速クロック信号のパルス周期を推定する第一の推定手段と、上記メインＣＰＵが停止しているときに上記低速クロック信号の分周パルス周期において、上記高速クロック信号の発生パルス数を第二のカウンタで計数し、上記低速クロック信号の周期を推定する第二の推定手段と、上記第二の推定手段による低速クロック信号の周期推定を間欠起動された上記サブＣＰＵによって定期的に実施して、順次更新推定された低速クロック信号の周期に応じて上記計時用カウンタの現在値と計時経過時間との対応を累積補正する定期補正手段とを設けたことを特徴とするものである。

第二発信器から発生する低速クロック信号の発生回数を計数して前記主電源回路が遮断されてからの経過時間を計測する計時用カウンタと、
上記メインＣＰＵが動作しているときに、上記メインＣＰＵ駆動用の基準発振器出力信号を分周・逓倍した周期を有する補正用基準クロックを上記メインＣＰＵから受信し、上記補正用基準クロックの所定測定期間において、上記高速クロック信号の発生パルスを第一のカウンタで計数し、上記高速クロック信号のパルス周期を推定する第一の推定手段と、
上記メインＣＰＵが停止しているときに上記低速クロック信号の分周パルス周期において、上記高速クロック信号の発生パルスを第二のカウンタで計数し、上記低速クロック信号の周期を推定する第二の推定手段と、
上記第二の推定手段による低速クロック信号の周期推定を定期的に実施して、順次更新推定された低速クロック信号の周期に応じて上記計時用カウンタの現在値と計時経過時間とを累積補正する定期補正手段とを設けたものである。

以上のとおり、この発明による車載電子制御装置では、第一の発振器による高速クロック信号のパルス周期はメインＣＰＵの動作中にメインＣＰＵを駆動する高精度な基準クロック信号の逓倍・分周されたパルス周期を基準として推定されるので、第一発振器の固体バラツキ変動と環境温度特性変動のうち、個体バラツキ変動分の影響を除去することができるものである。
また、第二発振器による低速クロック信号のパルス周期はメインＣＰＵの動作停止後において高速クロック信号のパルス周期を基準として定期的に推定されるので、第二発振器の固体バラツキ変動と環境温度特性変動の影響を除去することができるものである。
計時用カウンタは順次更新推定された低速クロック信号の周期の値に応じて経過時間の累積補正を行うようになっているので、環境温度変化が大きくなる長時間の放置時間に対して、安価・低精度周期の低速クロック信号の発振器であっても高速クロック信号の環境温度対応精度で定まる比較的高精度な計測時間を得ることができる効果がある。
しかも、主電源回路が遮断されて主制御回路部が動作停止している状態においては、第一発振器とサブＣＰＵは定期的にごく短時間の間欠起動が行われるものの殆どの時間において動作停止しており、タイマ回路部の消費電力を低減して車載バッテリの放電を抑制することができる効果がある。

発明の実施の形態１
以下この発明の第一実施例装置の全体構成図を示す図１について説明する。図１において、車載電子制御装置100aは主制御回路部110aとタイマ回路部120aを主体として構成され、図示しない密閉筐体に収納されている。まず、車載電子制御装置100aに接続される外部機器として、車載バッテリ101、電源スイッチ102、電源リレーの電磁コイル103aとその出力接点である開閉素子104a、表示機器又はアクチェータ等の各種電気負荷105、各種操作スイッチを含むＯＮ/ＯＦＦ動作の各種入力センサ107、アナログ入力センサ108、発光ダイオードによる表示素子106などがある。主制御回路部110aはマイクロプロセッサであるメインＣＰＵ111a、不揮発フラッシュメモリ等による第一のプログラムメモリ111b、演算処理用のＲＡＭメモリ111c、直並列変換器111dによって構成されている。

メインＣＰＵ111aは水晶振動子又はセラミック振動子を用いた基準発振器112による基準クロック信号と同期して動作するものであり、この基準クロック信号の分周信号が補正用基準クロック信号CLK0としてタイマ回路部120aに供給されている。主電源回路114aは車載バッテリ101から開閉素子104aを介して給電され、主制御回路部110aに対してＤＣ５ＶやＤＣ3.3Ｖのような安定した電圧を供給するようになっている。
なお、主制御回路部110aに対してはＲＡＭメモリ111cに対するバックアップ用電源としてスリープ電源回路114bが設けられ、この電源回路は開閉素子104aを経由しないで車載バッテリ101から直接給電されるようになっているが、その消費電力は微小な値となっている。
出力インタフェース回路115はメインＣＰＵ111aの出力ポートＤＯと各種電気負荷105との間に設けられ、出力ラッチメモリと多数の出力トランジスタを包含した回路となっていて、出力トランジスタのどれかが導通すると導通したトランジスタに接続されている電気負荷105の一つが車載バッテリ101から開閉素子104aを介して給電駆動されるようになっている。

入力インタフェース回路117は各種入力センサ107とメインＣＰＵ111aの入力ポートDI1との間に接続され、ノイズフィルタとデータセレクタを包含した回路となっている。
アナログ入力インタフェース回路118はノイズフィルタと多チャンネルＡＤ変換器を包含し、各種アナログ入力信号のデジタル変換値がメインＣＰＵ111aの入力ポートDI2に接続されるようになっている。
ウォッチドッグタイマ回路119はメインＣＰＵ111aが発生するパルス列であるウォッチドッグクリア信号WD1のパルス幅を監視して、このパルス幅が所定値以上になるとリセットパルス信号RST1を発生してメインＣＰＵ111aをリセットして再起動すると共に、ウォッチドッグクリア信号WD1が正常なパルス列であるときには出力許可信号OUTEの論理レベルを「Ｈ」にするようになっている。

タイマ回路部120aは図２において詳述するとおり、低速・低消費電力のサブＣＰＵ121aとリングオシレータによって構成された高速・低速の２個の発振器122と３個のハードウエアカウンタ123によって構成されている。副電源回路124は車載バッテリ101から直接給電されて、ＤＣ５Ｖのような安定した電圧をタイマ回路部120aに常時供給するようになっている。
トランジスタ126aはサブＣＰＵ121aが発生する点滅表示出力FLKから、ベース回路に接続された駆動抵抗126bを介して導通駆動され、コレクタ回路に接続された限流抵抗126cを介して表示素子106を点滅駆動するようになっている。

論理素子127aはサブＣＰＵ121aが発生する正側起動出力信号PWPの論理レベルが「Ｈ」であり、サブＣＰＵ121aが発生する負側起動出力信号PWNの論理レベルが「Ｌ」であるときに限って論理レベル「Ｈ」となる閉路駆動出力信号を発生し、これがモニタ入力信号MNTとしてメインＣＰＵ111aに供給されるようになっている。トランジスタ130は一端が車載バッテリ101の正側端子に接続された電源リレーの電磁コイル103aの他端に接続され、電源スイッチ102が閉路されると駆動抵抗132aとダイオード132bの直列回路を介して導通駆動されて電磁コイル103aを付勢して出力接点である開閉素子104aを導通させるようになっている。
トランジスタ130はまた、開閉素子104aが導通してメインＣＰＵ111aが動作開始したことに伴ってウォッチドッグタイマ回路119が発生する出力許可信号OUTEから駆動抵抗133aとダイオード133bの直列回路を介して導通駆動されるようになっていて、一旦メインＣＰＵ111aが動作開始すると電源スイッチ102を開路しても開閉素子104aは自己保持動作するようになっている。

インタフェース素子134は電源スイッチ102の開閉動作に応動してメインＣＰＵ111aに反転論理信号IGSを入力するように接続されていて、メインＣＰＵ111aは電源スイッチ102が開路したことを検出すると、アクチェータの原点復帰動作やタイマ回路120aに対する後述の準備動作とメモリ情報の退避処理等を行ったうえでウォッチドッグクリア信号WD1の発生を停止する。
その結果、ウォッチドッグタイマ回路119の出力許可信号OUTEの論理レベルが「Ｌ」となり、トランジスタ130が不導通となって開閉素子104aが遮断される。
なお、ウォッチドッグタイマ回路119による出力許可信号OUTEに替わって、メインＣＰＵ111aから自己保持用駆動信号DRを発生するようにしても良い。
トランジスタ130は更に、論理素子127aの出力から駆動抵抗131aとダイオード131bの直列回路を介して導通駆動されるようになっていて、タイマ回路120aが論理レベル「Ｈ」の起動出力信号PWPと論理レベル「Ｌ」の起動出力信号PWNを発生するとトランジスタ130が導通して開閉素子104aが閉路し、メインＣＰＵ111aの起動が行われるようになっている。

メインＣＰＵ111aが起動されるとタイマ回路部120aの起動出力信号は停止し、この起動出力信号に替わってメインＣＰＵ111aが発生するウォッチドッグクリア信号の発生周期が所定時間以下であるときに有効となる出力許可信号OUTE、またはメインＣＰＵ111aが発生する自己保持用駆動信号DRによって電源リレーの動作は維持されるようになっている。
ただし、メインＣＰＵ111aの起動後も起動出力信号は持続発生し起動運転の終了に伴ってメインＣＰＵ111aによって出力停止するようにしても良い。

図１のものの電源回路の動作タイムチャートである図２において、図２(a)に示す電源スイッチ102の閉路（論理レベル「Ｈ」）に伴って、図２(b)で示す開閉素子104aが閉路（論理レベル「Ｈ」）し、図２（ｃ）で示すとおりメインＣＰＵ111aが動作開始する。
その結果、メインＣＰＵ111aが発生するパルス列であるウォッチドッグクリア信号WD1が発生し、ウォッチドッグタイマ回路119は出力許可信号OUTEを発生する。メインＣＰＵ111aに給電されている期間は、図２(e)で示すとおりサブＣＰＵ121aも後述の高速クロック信号と同期して動作するようになっている。
なお、サブＣＰＵ121aは後述するとおりメインＣＰＵ111aが動作停止している期間においても、定期的に間欠起動されごく短時間の動作を繰り返すようになっている。

電源スイッチ102が開路すると退避運転期間Ｔaを置いてメインＣＰＵ111aが動作停止し、ウォッチドッグクリア信号WD1が停止することによって出力許可信号OUTEも停止し、開閉素子104aが開路してメインＣＰＵ111aへの電源は遮断されるが、サブＣＰＵ121aは副電源回路124から常時給電されていて間欠動作モードになる。なお、退避運転期間Ｔaにはアクチェータの原点復帰動作や第一のＲＡＭメモリ111cに格納されていた各種学習情報や異常履歴情報等を図示しない不揮発データメモリに格納するなど、車載電子制御装置として必要とされる各種の退避処理を第一のプログラムメモリ111bの内容に従って実行すると共に、タイマ回路部120aに対して次回の目標計測時間を送信し、タイマー計測の開始指令を発生するようになっている。

やがて、図２(f)で示すとおりタイマ回路部120aが正負の起動出力信号PWP・PWNを発生すると、論理素子127aの出力論理レベルが「Ｈ」となり、トランジスタ130が導通して開閉素子104aが閉路することになる。
その結果、メインＣＰＵ111aが起動され、出力許可信号OUTEを発生してトランジスタ130の導通を維持すると共に、メインＣＰＵ111aからの指令によって起動出力信号は停止するようになっている。
期間Ｔdにおいて起動運転が完了すると、メインＣＰＵ111aは動作停止し、出力許可信号OUTEが停止して開閉素子104aが遮断される。
起動運転期間ＴdにおいてメインＣＰＵ111aが次回の起動指令を発生しておれば、やがて同様の起動動作が行われるが、次回の起動指令が与えられていなければ再び起動されることはない。

次に、図１のもののタイマ回路部120aの制御ブロック図である図３において、図４・図５に示すタイムチャートを引用しながら構成と動作を説明する。
図３において、ゲート素子301aは第一発振器122aが発生する高速クロックパルスを第一カウンタ123aの計数入力に供給する位置に接続されている。後述する校正指令302aが発生すると計測期間設定回路303aはメインＣＰＵ111aが発生する補正用基準クロックCLK0のパルス一周期分又は定められた所定の周期分の例えば10ms期間である測定期間Ｔ0においてゲート素子301aを論理レベル「Ｈ」にして開放する。
その結果、第一カウンタ123aは高速クロック信号を計数し、計測期間設定回路303aがゲート素子301aを閉鎖した時点における現在値は計数値Ｎ0として計測値格納メモリ304aに格納される。
ここで、高速クロック信号のパルス周期をＴhとすると、図４(a)の（１）式で示すとおり周期Ｔhは補正用基準クロックCLK0の測定期間Ｔ0を第一カウンタ123aの計数値Ｎ0で除算した商で算出される。
なお、補正用基準クロックCLK0の周期変動の精度は高々１％未満のものであるのに対し、高速クロック信号のパルス周期変動は±10％レベルのものであり、その変動要因は第一の発振器122aの固体間バラツキと環境温度変化によるものである。
算式（１）による高速クロック信号パルス周期Ｔhの値は、測定時点の環境温度によって変化する問題点は残されているが、少なくとも固体バラツキ変動分を反映した推定周期となるものである。

ゲート素子301bは第一発振器122aが発生する高速クロックパルスを第二カウンタ123bの計数入力に供給する位置に接続されている。後述する校正指令302bが発生すると計測期間設定回路303bは第二発振器122bが発生する低速クロック信号を分周回路122cでｎ分周して得られる分周パルス周期であって、例えば概略10msに相当する測定期間Ｔにおいてゲート素子301bを論理レベル「Ｈ」にして開放する。
分周回路122cにおける分周率ｎは分周パルス周期Ｔがほぼ補正用基準クロックCLK0の測定周期Ｔ0に等しくするためのものであって、厳密に一致させる必要はない。その結果、第二のカウンタ123bは高速クロック信号を計数し、計測期間設定回路303bがゲート素子301bを閉鎖した時点における計数値Ｎの値は計測値格納メモリ304bに格納される。
ここで、低速クロック信号のパルス周期をＴsとすると、図４(b)の（２）式で示すとおり周期Ｔsは補正用基準クロックCLK0の測定期間Ｔ0に対して計数値Ｎと計数値Ｎ0との比率を掛け合わせたものとして算出される。なお、低速クロック信号の周期変動は±50％レベルのものであり、その変動要因は第二発振器122bの固体間バラツキと環境温度変化によるものである。
従って、算式（２）による低速クロック信号周期Ｔsの算出は定期的に実施され、測定時点の環境温度の変動と固体バラツキ変動分を反映した推定周期を得るようになっている。

ゲート素子301cは第二発振器122bが発生す低速クロックパルスを第三カウンタ123cの計数入力に供給する位置に接続されている。後述する計時指令302cが発生すると、第三カウンタ123cは第二発振器122bが発生する低速クロック信号の計数を開始する。
パルス数目標値格納メモリ305には図４（ｃ）の（３）式で示される目標値Ｋが格納されている。
この目標値Ｋは低速クロック信号のパルス周期Ｔsと目標値Ｋとの積が所定の計時単位時間である第一周期τ0となるように、現在の周期Ｔsの値に応じて可変設定されるものであり、第一周期τ0は例えば0.1秒であって、目標値Ｋの演算は後述するサブＣＰＵ121aの補正目標値演算手段310によって定期的に算出されるようになっている。
比較回路306は第三カウンタ123cの現在値とパルス数目標値格納メモリ305に格納されている目標値Ｋとを比較して、これが一致したときにリセットフラグを発生して第三カウンタ123cの現在値を０にリセットすると共に、第一周期τ0の間隔で計時第一信号CLK1を発生する。
比較回路306は、また、高速クロック停止手段となる起動・停止回路307にタイミング信号を供給し、後述のタイミングで第一発振器122aを間欠起動するようになっている。
更に、クロック検出回路308はメインＣＰＵ111aから供給される補正用基準クロック信号CLK0が動作していることを検出し、このクロック信号がＯＮ/ＯＦＦ動作しているときには第一発振器122aを継続動作させるようになっている。

サブＣＰＵ121aはマスクＲＯＭメモリ等の不揮発メモリである第二のプログラムメモリ121bと協働し、第一発振器122aが発生する高速クロック信号と同期して動作するものであり、演算処理用の第二のＲＡＭメモリ121cを用いながら演算処理が行われる。
第二の直並列変換器121dはメインＣＰＵ111a側の第一の直並列変換器111dと対をなしてシリアル通信回路を構成するものである。
補正目標値演算手段310は計測値格納メモリ304a・304bに格納された計数値Ｎ0とＮをもとにして図４（ｃ）の（３）式で示した補正目標値Ｋを定期的に算出し、パルス数目標値格納メモリ305に格納する。
第一計時用カウンタ311は比較回路306が発生する計時第一信号CLK1を計数し、第二の計時用カウンタ312は現在値比較手段313が発生する計時第二信号CLK2を計数する。
現在値比較手段313の動作は図５で示すとおりでありる。
図５(a)で示す計時第一信号CLK1は図５（ｂ）で示すとおり第一計時用カウンタ311で計数され、その現在値が例えば10カウント目に相当する第二周期τ＝１秒に到達する都度に図５（ｃ）で示す計時第二信号CLK2を発生し、２回目の計時第二信号CLK2を発生した時点で第一計時用カウンタ311の現在値をリセットして０にするようになっている。また第二計時用カウンタ312は図５（d）に示すとおり計時第二信号CLK2を計数するようになっている。

点滅表示出力手段となる点滅駆動手段314は第一計時用カウンタ311の現在値が１であるときに表示素子106（図１参照）を点灯駆動し、現在値が０又は２〜19であるときには非点灯にするものであり、その結果として点灯0.1秒間と消灯1.9秒間を交互に反復することになる。
なお、第一計時用カウンタ311は１秒ごとにリセットするようにしても良いが、この場合は点滅駆動出力FLKのＯＮ/ＯＦＦ比率を1/10以下にすることができない状態になるものである。
起動時間設定用メモリ315にはメインＣＰＵ111aからシリアル通信回路である第一・第二の直並列変換器111d・121dを介して目標計測時間が格納されている。
比較判定出力手段316は図５(d)で示すように１秒間隔のパルスである計時第二信号CLK2を計数する第二計時用カウンタ312の現在値が起動時間設定用メモリ315に格納された目標計測時間に相当した値以上となったときに起動出力信号PWPを発生する。
また、論理反転手段317は起動出力信号PWPとは逆論理の起動出力信号PWNを発生する。リセットタイマ318は比較判定出力手段316が起動出力信号PWPを発生してから所定時間Ｔrが経過したときに第二の計時用カウンタ312の現在値をリセットするようになっている。
なお、起動時間設定用メモリ315には第二のプログラムメモリ121bに格納されている固定定数を転送格納するようにしても良い。

ここで、比較回路306は、図４（c)で計時第一信号CLK1が発生するタイミングには第一発振器122aを活性化駆動して第一計時用カウンタ311がサブＣＰＵ121aによって計時できるように作用しており、その他の大半の期間においては第一発振器122aやサブＣＰＵ121aは作動停止している。
第三カウンタ123cは第一発振器122aやサブＣＰＵ121aは作動停止している期間にあっても第二発振器122bによる低速クロック信号を計数している。また、図４（ｃ）で計時第一信号CLK1が発生するタイミングのうち、20回に一度（すなわち２秒に一回）は第二のカウンタ123bによる計測動作と補正目標値演算手段310による目標値Ｋの更新を行うために第一の発振器122aが活性化駆動されるようになっている。

次に、図１のものの前半動作説明用フローチャートである図６について説明する。
行程600において車載電子制御装置100aが車載バッテリ101に接続されると、行程601において第一の発振器122aとサブＣＰＵ121aが動作を開始し、続く行程602においてサブＣＰＵ121aの初期化処理が行われる。初期化行程602では起動出力信号PWPの論理レベルを「Ｌ」、起動出力信号PWNの論理レベルを「Ｈ」にして起動出力信号を停止状態にすると共に、表示素子106を駆動する点滅表示出力FLKも論理レベル「Ｌ」となって点灯停止状態にされる。
また、第一・第二・第三カウンタ123a・123b・123cは図示しないリセット信号出力回路を介してリセットされ、各カウンタの現在値は０になっている。
更に、パルス目標値格納メモリ305には目標値Ｋとして標準的な所定の代表値Ｋ0が格納され、起動時間設定メモリ315には起動不作動を意味する初期値０が格納される。また、第一・第二の計時用カウンタ311・312の現在値も０に設定される。行程603は行程602に続いて作用し補正用基準クロックCLK0がON/OFF動作を行っているかどうかを判定することによってメインＣＰＵ111aが動作しているかどうかを判定し、メインＣＰＵ111aが動作しておれば行程610へ移行し、動作していなければ図７（ａ）で後述する行程ブロック700aへ移行するようになっている。

一方、行程600において車載電子制御装置100aが車載バッテリ101に接続されると、行程620において主制御回路部110a内の第一のＲＡＭメモリ111cはスリープ電源回路114bによってバックアップされる状態となり、続く行程621で電源スイッチ102が投入されると開閉素子104aが閉路して主電源回路114aが定電圧出力を発生して工程622においてメインＣＰＵ111aが動作を開始する。
その結果、続く行程623においてウォッチドッグクリア信号WD1が発生し、補正用基準クロックCLK0の発生を開始して、ブロック624で示すとおりウォッチドッグタイマ回路119が出力許可信号OUTEを発生することにより開閉素子104aを閉路駆動するためのトランジスタ130の導通が維持される。
行程623に続いて作用する行程630では、行程621で閉路された電源スイッチ102が依然として閉路しているかどうかを判定して、閉路しておれば行程631へ移行し、閉路していなければ行程636bを経由して行程ブロック650bへ移行するようになっている。
なお、行程636bは後述の行程636aで演習動作開始指令が送信され、行程ブロック700bによる演習動作が開始された後に演習動作時間以内に電源スイッチ102が開路された場合にメインＣＰＵ111aが発生する演習解除指令である。

行程631ではシリアル通信回路を介してサブＣＰＵ121aに対して基準パルスの測定指令を発生する。行程610は行程603で給電状態が確認されたことに伴って点滅表示出力FLKを停止すると共に、行程631によってメインＣＰＵ111aが送信した基準パルス測定指令を受信する。
続く行程611では図３に示す第一校正指令302aが発生し、これを受けた第一のカウンタ123aは補正用基準クロックCLK0の周期を測定して計測値格納メモリ304aに対して計数値Ｎ0を格納する。
計数値Ｎ0の格納が完了するとサブＣＰＵ121aはメインＣＰＵ111aに対して完了報告を送信する。行程632は行程631に続いて作用し、所定時間内にサブＣＰＵ121aから報告返信があったかどうかを判定し、報告遅延であれば行程638へ移行し、正常報告を受信すれば行程633へ移行するようになっている。

行程633ではシリアル通信回路を介してサブＣＰＵ121aに対して起動出力信号の強制ＯＮ指令と強制ＯＦＦ指令を所定時間をおいて発生し、続く行程634ではモニタ入力信号MNTの信号レベルを監視することによってサブＣＰＵ121aが起動出力信号の強制ＯＮと強制ＯＦＦを行ったかどうかを判定し、モニタ結果が異常であれば行程638へ移行し、正常であれば行程635へ移行するようになっている。
行程611に続いて作用する行程612では行程633による強制ＯＮ/ＯＦＦ指令に基づいて起動出力信号PWPとPWNの論理レベルを交互に反転させて強制ＯＮにしたり、強制ＯＦＦにする。
行程635では例えば数分程度の演習用の目標計測時間を送信し、続いて行程636aでは演習動作開始指令を送信し、続く行程637ではモニタ入力信号MNTの信号レベルを監視することによってサブＣＰＵ121aが演習動作としての起動出力信号を発生したかどうかを判定し、モニタ結果が異常であれば行程638へ移行し、正常であれば行程ブロック650aへ移行するようになっている。

行程612に続く行程613では図３の起動時間設定メモリ315に対して演習用の目標計測時間を格納し、計時指令302cを発生する。続く行程ブロック700bでは図７（ｂ）で後述する起動制御動作を行い、続く行程614では演習動作出力を発生し、続く行程615では図３のリセットタイマ318の作用に相当して所定時間後に演習動作出力を自己解除するようになっている。
行程638ではサブＣＰＵ121a側に異常発生があったことを履歴情報として第一のＲＡＭメモリ111cに格納すると共に、リセット出力パルスRST2を発生してサブＣＰＵ121aの初期化・再起動を行なってから行程ブロック650aへ移行するようになっている。
行程633から行程638によって構成された行程ブロック639は監視制御手段となるものであり、図示しないバイパスフローによって電源スイッチ102が閉路された直後の一回だけ、又は数分に一回の動作を行うようになっている。
行程ブロック650aは電源スイッチ102が閉路されているときに、メインＣＰＵ111aが各種入力センサ107や各種アナログ入力センサ108等の入力情報と第一のプログラムメモリ111bの内容に応じて各種電気負荷105を制御する入出力制御行程であり、入出力制御の過程では適時に行程630に復帰して電源スイッチ102が開路されていないかどうかを確認するようになっている。

行程630で電源スイッチ102が開路されていると判定されると上述の行程636bを経由して行程ブロック650bへ移行して退避制御運転が行われ、続く行程640では次回の起動時間の設定指示が行われ、続く行程641ではサブＣＰＵ121aから起動時間設定確認の返信があったかどうかを判定し、確認返信が無ければ行程643へ移行し、正常確認返信があれば行程642へ移行する。
行程642では起動時間の計測開始指令を送信し、行程643ではサブＣＰＵ121a側に異常発生があったことを履歴情報として第一のＲＡＭメモリ111cに格納すると共に、リセット出力パルスRST2を発生してサブＣＰＵ121aの初期化・再起動を行ない、図示しないフローによって再度行程640と行程641を実行するようになっている。

行程615に続く行程616では、行程640によって指令された目標計測時間を起動時間設定メモリ315に格納し、続く行程617では設定した起動時間を確認返信する。
続く行程618において、行程642による起動時間の計測開始指令を受信すると図３の第一・第二の計時用カウンタ311・312の現在値をリセットしてから計時指令302cを発生して行程603へ復帰移行する。
一方、行程642又は行程643に続いて作用する行程644ではメインＣＰＵ111aはウォッチドッグクリア信号WD1のパルス発生を停止して、続く行程646ではメインＣＰＵ111aの動作が終了する。
行程644でウォッチドッグクリア信号WD1が停止すると、ブロック645においてウォッチドッグタイマ回路119は出力許可信号OUTEの発生を停止するので、トランジスタ130が不導通になって開閉素子104aが開路し、メインＣＰＵ111aへの給電も停止される。

図６のものの行程ブロック700aに関する部分動作説明用フローチャートである図７（ａ）において、行程701aは図６の行程ブロック700aの動作開始行程であり、続く行程702では前記行程611によって既に計数値Ｎ0が計測されているかどうかを判定し、計測未完であれば行程703aへ移行し、計測済みであれば行程703bへ移行するようになっている。
行程703aでは計数値Ｎ0として行程602で設定された初期値が読み出され、行程703bでは計数値Ｎ0として行程611で測定され計測値格納メモリ304aに格納されている実測値が読み出される。
行程704は行程703a又は行程703bに続いて作用し、第一計時カウンタ311の現在値が０であるかどうかを判定して、現在値が０でなければ行程706へ移行し、現在値が０であるときに限って行程705へ移行するようになっている。
行程705では図３における第二校正指令302bを発生し、第二カウンタ123bが計数値Ｎを計数して、その値が計測値格納メモリ304bに格納されると、図４（ｃ）の（３）式に基づいて補正目標値Ｋを算出して、その値をパルス目標値格納メモリ305に格納してから行程706へ移行する。

行程706では起動時間設定メモリ315に対して、初期値の０以外の数値が設定されたかどうかを判定し、設定済みであれば行程707aへ移行して加算値Δ＝1を記憶し、未設定であれば行程707bへ移行して加算値Δ＝０を記憶するようになっている。
なお、上記加算値は第二計時用カウンタ312が加算動作を行うかどうかを決定するものであり、加算値が０であれば加算動作は行われないことになる。
行程710は行程707a又は行程707bに続いて作用し、計時第一信号CLK1の到来を待って第一計時用カウンタ311が計時第一信号CLK1の１パルス分を計数する行程、続く行程711では第一計時カウンタ311の現在値が１であるかどうかを判定して、現在値１であれば行程712aへ移行し、現在値が１以外であれば行程712bへ移行するようになっている。行程712aでは点滅表示出力FLKを論理レベル「Ｈ」にセットして表示素子106を点灯させてから行程713へ移行し、行程712bでは行程712aでセットされた点滅表示出力FLKをリセットしてから行程713へ移行する。

行程713では第一計時カウンタ311の現在値が１0であるかどうかを判定して、現在値１0でなければ行程715へ移行し、現在値が１0であるときに限って行程714へ移行するようになっている。行程714では第二計時用カウンタ312の現在値に加算値Δを加算してから行程715へ移行する。
行程715では第一計時カウンタ311の現在値が20であるかどうかを判定して、現在値20でなければ行程719aへ移行し、現在値が20であるときに限って行程716へ移行するようになっている。
行程716では第二計時用カウンタ312の現在値に加算値Δを加算すると共に、第一計時用カウンタ311の現在値を０にリセットしてから行程719aへ移行する。
行程719aに続いて図６の行程717aへ移行し、行程717aでは第二計時用カウンタ312の現在値が起動時間設定メモリ315で設定された値に相当した目標値となったかどうかを判定し、目標値に到達していなければ行程603へ復帰移行して、行程603と行程ブロック700aを循環しながら計時動作を行うと共に、行程717aの判定が目標値到達であれば図８の行程800へ移行するようになっている。

図６のものの行程ブロック700bに関する部分動作説明用フローチャートである図７（ｂ）において、行程701bは図６の行程ブロック700bの動作開始行程、続く行程702以降で行程716までは図７（ａ）と同一構成である。但し、メインＣＰＵ111aが動作中であるので点滅表示出力FLKが発生しないようにするために、行程711・712a・712bは削除されている。
行程717bは行程715の判定がＮＯであって第一計時用カウンタ311の現在値が20ではないとき、又は行程716に続いて作用し、第二計時用カウンタ312の現在値が目標値に到達したかどうかを判定するようになっている。行程718は行程717bの判定が未到達であるときに作用して、図６の行程636bによる演習解除指令を受信しているかどうかを判定し、解除指令を受信していないときには行程702へ復帰移行して計時動作を続行するようになっている。
行程719bは行程717bの判定が設定値到達であったとき、又は行程718の判定が演習動作解除であったときに作用し、図６の行程614へ移行するようになっている。ただし、演習解除が行われたときには行程614では起動出力は発生しないようになっている。

図１のものの後半動作説明用フローチャートである図８において、行程800は図６の行程717aの判定が目標値到達であったときに作用し、点滅表示出力FLKを停止すると共に、起動出力信号を発生してから図３のリセットタイマ318に相当するタイマを起動する。
その結果主電源回路114aが作動して、行程810ではメインＣＰＵ111aが動作を開始し、続く行程811ではウォッチドッグクリア信号WD1や補正用基準クロック信号CLK0の発生を開始する。
ブロック812では行程811によるウォッチドッグクリア信号WD1の発生に伴ってウォッチドッグタイマ回路119が出力許可信号OUTEを発生して電源リレー駆動用トランジスタ130の導通を維持する。行程811に続く行程813ではサブＣＰＵ121aに対して起動出力信号のリセット指令が送信される。
一方、行程800に続いて作用する行程801では、行程800で起動されたリセットタイマが所定時間Ｔrを超過したかどうかを判定し超過していなければ行程802へ移行し、超過しておれば行程803へ移行するようになっている。

行程802では行程813でメインＣＰＵ111aが送信した起動出力の解除指令を受信したかどうかを判定し、未受信であれば行程801へ復帰移行し、受信しておれば行程803へ移行して行程800でセットされた起動出力やリセットタイマの動作を停止する。
行程813に続く行程ブロック814では起動されたメインＣＰＵ111aは第一のプログラムメモリ111bの内容に従って所定の起動運転を実行する。
続いて作用する行程815では再度起動が必要であるかどうかを判定し、再起動必要であれば行程816aへ移行して目標計測時間の送信と応答確認を行うと共に、再起動不要であれば行程816bへ移行して目標計測時間０を送信して応答確認する。

行程816a又は行程816bに続いて作用する行程816cではタイマー計測動作の開始指令が送信され返信確認が行われるが、再起動不要の場合では点滅表示出力FLKを発生するための動作開始指令となるものである。
行程816cに続く行程817ではウォッチドッグクリア信号WD1や補正用基準クロック信号CLK0の発生を停止し、ブロック818ではウォッチドッグタイマ回路119が出力許可信号OUTEを停止して主電源回路114aが遮断されると共に、行程817に続く行程819でメインＣＰＵ111aは動作停止する。
行程803に続いて作用する行程804では、行程816a又は行程816bで指令された目標計測時間を受信格納して確認返信し、続く行程805では図３に示す第一・第二計時用カウンタ311・312の現在値を０にリセットすると共に、計時指令302cを発生して第三カウンタ123cの動作を開始する。
行程805に続く行程806では補正用基準クロックCLK0が停止し、その後は図６の行程ブロック700aへ移行する。

図６から図８の制御フローに関して概括説明すると、図６の行程600・601・602・603から直接行程ブロック700aが動作する初回動作においては、行程611による計数値Ｎ0の測定や、行程616による目標計測時間の設定が行われていないので、図７（ａ）の行程705における補正目標値Ｋの演算は行程602で格納された代表値Ｎ0が使用されると共に、行程714や行程716では第二計時用カウンタ312に対する加算処理が行われれないので起動出力が発生することはなく、行程712aと行程712bによる表示素子106の点滅動作のみが行われることになる。
電源スイッチ102が投入されているときの演習動作は、図６の行程635で指令された擬似起動時間にも続いて図７(b)によって実行されるが、演習動作中に電源スイッチ102が遮断されると行程636bによって演習解除が行われ、行程640による正規の起動動作が開始する。

この場合の行程ブロック700aの動作としては、行程611による計数値Ｎ0の測定や、行程616による目標計測時間の設定が行われていいるので、図７（ａ）の行程705における補正目標値Ｋの演算は実測された計数値Ｎ0が使用されると共に、行程714や行程716では第二計時用カウンタ312に対する加算処理が行われ、やがて図８の行程800によって起動出力信号が発生する。
再度の起動動作を行うときには行程ブロック700aが同様に動作することになるが、起動運転後に再起動指令がないときには行程816bによって目標計測時間は０に設定されるので、図７（ａ）の加算値はΔ＝０となって、行程714や行程716では第二計時用カウンタ312に対する加算処理が行われれない。
従って起動出力が発生することはなく、行程712aと行程712bによる表示素子106の点滅動作のみが行われることになる。

以上の説明で明らかなとおり、この発明の実施形態１による車載電子制御装置100aは、車載バッテリ101から電源スイッチ102の動作に応動する開閉素子104aと主電源回路114aとを介して給電されて、各種入力センサ107・108の動作状態と第一のプログラムメモリ111bの内容とに応動して各種電気負荷105を駆動するメインＣＰＵ111aとなるマイクロプロセッサによって構成された主制御回路部110aと、車載バッテリ101から副電源回路124を介して常時給電され、エンジンを停止してからの経過時間を計測して該計測時間が所定の目標計測時間に達したときに起動出力信号PWP・PWNを発生して主電源回路114aを車載バッテリ101に接続するタイマ回路部120aとを備えている。
上記タイマ回路部120aは更に、第二のプログラムメモリ121bと協働し第一発振器122aが発生する高速クロック信号と同期して動作するサブＣＰＵ121aとなるマイクロプロセッサと、第二発振器122bが発生する低速クロック信号の発生回数を計数して主電源回路114aが遮断されてからの経過時間を計測する計時用カウンタ311・312と、目標計測時間を格納記憶する起動時間設定メモリ315と、前記計時用カウンタ311・312の計時現在値に対応した経過時間が起動時間設定メモリ315に格納された目標計測時間に到達したときに起動出力信号PWP・PWNを発生する比較判定出力手段316と、第一・第二推定手段611・705と、定期補正手段705とを備えている。

第一推定手段611はメインＣＰＵ111aが動作しているときに該メインＣＰＵ111aからサブＣＰＵ121aに供給される補正用基準クロックCLK0の所定測定期間Ｔ0において、高速クロック信号の発生パルスを第一カウンタ123aで計数して計数値Ｎ0として測定し、高速クロック信号の周期ＴhをＴh＝Ｔ0/Ｎ0として推定する手段であり、第二推定手段705はメインＣＰＵ111aが停止しているときに低速クロック信号の周期Ｔsの例えばｎ倍の分周パルス周期Ｔにおいて、高速クロック信号の発生パルスを第二カウンタ123bで計数して計数値Ｎとして測定し、低速クロック信号のパルス周期ＴsをＴs＝Ｔ/ｎ＝Ｔh×Ｎ/ｎ＝Ｔ0（Ｎ/Ｎ0）/ｎとして推定する手段である。
また、定期補正手段705は第二の推定手段705による低速クロック信号のパルス周期Ｔsの推定を定期的に実施して、順次更新推定された低速クロック信号のパルス周期Ｔsの値に応じて計時用カウンタ311・312の現在値と計時経過時間との対応を累積補正する手段となっている。
サブＣＰＵ121aは第一・第二発振器122a・122bが奇数個の論理反転素子を縦続循環接続して構成された半導体発振器であるリングオシレータが使用されていて、補正用基準クロックCLK0はメインＣＰＵ111aを駆動する基準発振器112の発生信号を分周して得られる高精度クロック信号であるのに対し、第一の発振器122aによる高速クロック信号のパルス周期は中精度であり、第二発振器122bによる低速クロック信号の周期は更に低精度なのものが適用されている。
従って、タイマ回路部120aは第一・第二発振器122a・122bを含めて一つの小型安価な集積回路素子に集約することができる特徴がある。

ＣＰＵは一般的に高速動作により高消費電力となるが、サブＣＰＵ121aはメインＣＰＵ111aに比べて低速・小容量メモリの低消費電力型のマイクロプロセッサを用いることとなり、また、半導体発振器である第一・第二発振器122a・122bのリングオシレータが使用されていて、第二発振器122bの低速クロック信号のパルス周期Ｔsによる計時用カウンタ311により、第一発振器122aの高速クロック信号を起動・停止させることにより、第一発振器122aである高速クロック信号によるサブＣＰＵ121aの間欠動作を行うことが出来、低消費電力を達成することができる特徴がある。

また、サブＣＰＵ121aとメインＣＰＵ111aはシリアル通信回路111d・121dによって相互交信するよう構成されていて、少なくとも上記起動時間設定メモリ315に格納される目標計測時間は上記メインＣＰＵ111aからシリアル通信回路111d・121dを介して送信されたものであり、更に、上記メインＣＰＵ111aはモニタ入力信号MNTと監視制御手段639とを備えている。
モニタ入力信号MNTは上記タイマ回路部120aが発生する起動出力信号を監視情報として上記メインＣＰＵ111aに入力する信号であり、上記監視制御手段639は上記電源スイッチ102が投入されていることにより上記メインＣＰＵ111aおよびサブＣＰＵ121aに給電されている状態において、メインＣＰＵ111aが上記シリアル通信回路111d・121dを介して起動出力信号の強制動作指令を発生し、該強制動作指令に対する上記モニタ入力信号MNTの動作状況によって、上記タイマ回路部120aとシリアル通信回路111d・121dの動作点検を行う手段となっている。
従って、電源スイッチ102が閉路されて車載電子制御装置100aが運転使用されているときにタイマ回路部120aとシリアル通信回路111d・121dの動作点検を行って、部品破損等による起動動作が妄りに発生しないようにすることができる特徴がある。

また、起動出力信号の強制動作指令は上記メインＣＰＵ111aからシリアル通信回路111d・121dを介してタイマ回路部120aに供給され、タイマ回路部120aが発生する起動出力信号を強制的にＯＮ又はＯＦＦにする強制ＯＮ/ＯＦＦ指令633であるであると共に、上記起動出力信号は相反する正負の論理レベルを持つ一対の正負出力信号PWP・PWNを備えている。
従って、一対の起動出力信号PWP・PWNが共に異常にならなければ起動を行わないようにすることによって、出力部の部品破損等による起動動作が妄りに発生しないようにすることができる特徴がある。

起動出力信号の強制動作指令はメインＣＰＵ111aからシリアル通信回路111d・121dを介してタイマ回路部120aに供給され、摸擬目標計測時間に基づく起動出力信号の発生を促す演習動作開始指令636となっている。従って、起動時間の計時動作を含めた動作点検を行うことによって、より多くの関連部品の破損等による起動動作が妄りに発生しないようにすることができる特徴がある。

また、タイマ回路部120aは更にサブＣＰＵ121aによって演算される補正目標値演算手段310とサブＣＰＵ121aの外部に設けられた第三カウンタ123cを備えていて、上記補正目標値演算手段310は低速クロック信号のパルス周期Ｔsが変動しても、パルス周期Ｔsと補正目標値Ｋとの積が常に計時単位時間τ０となるように目標値Ｋ＝τ0/Tsを算出する手段である。また、第三カウンタ123cは低速クロック信号を計数して、該計数現在値が補正目標値Ｋに達する毎に現在値をリセットすると共に、計時単位時間τ0を第一周期とする計時第一信号CLK1を発生して再度低速クロック信号の計数を繰り返すカウンタであり、計時用カウンタ311・312は時間校正された計時第一信号CLK1を計数することにより、計数開始からの経過時間に比例した現在値を得るよう構成されている。
従って、高速クロック信号周期Ｔhの固体バラツキ変動と低速クロック信号パルス周期Ｔsの固体バラツキ変動及び環境温度変動の影響を受けない高精度なクロック信号となる計時第一信号CLK1を計時カウンタ311・312で計数することによって目標とする起動時間を得ることができる特徴がある。

タイマ回路部120aは更に高速クロック停止手段307を備えていて、高速クロック停止手段307は第三のカウンタ123cの現在値が所定値以外であるときに第一発振器122aを停止して、サブＣＰＵ121aを動作停止する手段であり、第三のカウンタ123cの現在値が所定値内にあって高速クロック信号が有効である期間には上記計時用カウンタ311・312の計数動作と第二の推定手段705とが定期的に作動するようになっている。
従って、電源スイッチ102が開路されてメインＣＰＵ111aが停止した後は、間欠的に高速クロック信号が発生してサブＣＰＵ121aが運転され、多くの時間帯では第三カウンタ123cによる低速クロック信号の計数動作のみが行われることになって低消費電力の起動タイマ回路を得ることができる特徴がある。

タイマ回路部120aにおいて計時用カウンタは第一・第二の計時用カウンタ311・312に分割されていて、第一の計時用カウンタ311は計時第一信号CLK1を計数して、該計数値が所定値に達する毎に計時第二信号CLK2を発生する分周カウンタであり、第二の計時用カウンタ312は計時第二信号CLK2を計数して、該計数値が起動時間設定メモリ315に格納された目標計測時間に対応した値となったときに比較判定出力手段316が起動出力信号を発生するものであり、第二の推定手段705は計時第二信号CLK2の発生毎に作動するようになっている。
従って、第一の計時用カウンタ311の計数値を変更して計時第二信号CLK2の周期を変化させることにより、縦続接続された第二の計時用カウンタ312によって長短様々な仕様の起動時間を得ることができる特徴がある。

タイマ回路部120aは更に外部接続された表示素子106と該表示素子106を点滅駆動するための点滅表示出力手段314を備えていて、点滅表示出力手段314は第一計時用カウンタ311の計数現在値が所定値内であるときに表示素子106を点灯駆動し、第一計時用カウンタ311の計数現在値が所定値以外の値であるときに表示素子106の駆動を停止するＯＮ/ＯＦＦ比率制御手段であり、表示素子106は少なくとも車両の運転手によって視認できる位置に設置されていて、タイマ回路部120aが作動可能な状態であることを視認表示するためのものとなっている。
従って、電源スイッチ102が遮断された後も、起動動作する状態にあることを告知することができると共に、消費電力を低減するための点滅動作の点滅比率を手軽に変更することができる特徴がある。

表示素子106は車両外部からも視認できる位置に設置されていて、駐車車両の盗難防止を行うための威嚇表示手段を兼ねるようになっている。
従って、タイマ回路部120aが動作モードにあることを示す表示素子を盗難防止用の威嚇表示素子として兼用することによって、消費電力の増加を抑制することができる特徴がある。

車載バッテリ101と主電源回路114aとの間に設けられた開閉素子104aは第一・第二・第三の駆動信号の論理和出力によって電磁コイル103aが閉路駆動される電源リレーの出力接点であって、第一の駆動信号は車両の運転時に閉路される電源スイッチ102の投入または遮断に応動して有効または無効となる駆動信号となっている。
また、第二の駆動信号はメインＣＰＵ111aが発生するウォッチドッグクリア信号WD1の発生周期が所定時間以下であるときに有効となる出力許可信号OUTE、またはメインＣＰＵ111aが発生する自己保持用駆動信号DRである。
更に、第三の駆動信号はサブＣＰＵ120aが発生する起動出力信号PWP・PWNであり、第三の駆動信号によってメインＣＰＵ111aが起動した後は起動出力信号PWP・PWNは出力停止し、第三の駆動信号に替わって第二の駆動信号によって開閉素子104aの閉路動作が保持されるものであるか、または第三の駆動信号は持続発生し起動運転の終了に伴ってメインＣＰＵ111aによって出力停止されるようになっている。
従って、電源スイッチ102が遮断された後も、第二の駆動信号によってメインＣＰＵ111aは起動制御のための準備動作を行うことができると共に、起動出力信号PWP・PWNの発生に伴う起動運転期間はメインＣＰＵ111aによって制御することができて、起動準備運転や起動運転が終われば直ちに主電源回路114aを遮断して車載バッテリ101の節電を図ることができる特徴がある。

発明の実施の形態２
以下この発明の第二実施例装置の全体構成図を示す図９について、図１のものとの相違点を中心にして説明する。
図９において、車載電子制御装置100bは主制御回路部110bとタイマ回路部120bを主体として構成され、図示しない密閉筐体に収納されている。
まず、電磁コイル103bを有する電源リレーの出力接点104bは逆流阻止ダイオード140を介して主電源回路114aに接続されていて、車載バッテリ101からの第一の給電回路を構成している。
主制御回路部110bはメインＣＰＵ111aと協働する不揮発フラッシュメモリ等による第一のプログラムメモリ111e、演算処理用のＲＡＭメモリ111c、直並列変換器111dによって構成されていて、メインＣＰＵ111aの運転開始に伴って自己保持用駆動信号ＤＲを発生するようになっている。
電磁コイル103bを付勢するためのトランジスタ130は電源スイッチ102が閉路したことによって駆動抵抗132を介して導通駆動されると共に、メインＣＰＵ111aの動作中にあっては自己保持用駆動信号ＤＲからベース抵抗135aを介して導通駆動されるトランジスタ135bが導通して、トランジスタ130は駆動抵抗135cとトランジスタ135bによって導通保持されるようになっている。

タイマ回路部120bは図10において詳述するとおり、低速・低消費電力のサブＣＰＵ121aとリングオシレータによって構成された高速・低速の２個の発振器122と３個のハードウエアカウンタ123によって構成されていて、第一の開閉素子となる上記出力接点104bが開路してから所定の目標計測時間が経過すると起動出力信号PWPを発生するようになっている。
第二の開閉素子となるトランジスタ141は車載バッテリ101と主電源回路114aとの間に接続されていて、該トランジスタ141はベース回路に設けられたトランジスタ142が導通したときに駆動抵抗143を介して導通駆動されるようになっている。
トランジスタ142は起動駆動出力PWPからダイオード127cと駆動抵抗127bとの直列回路を介して導通駆動されるほか、メインＣＰＵ111aの自己保持用駆動出力DRからダイオード127dと駆動抵抗127bとの直列回路を介して導通保持されるようになっている。

なお、トランジスタ135bやトランジスタ142を導通保持するための自己保持用駆動出力DRに替わって、メインＣＰＵ111aが発生するパルス列であるウォッチドッグクリア信号WD1のパルス幅が所定値以下であるときに、ウォッチドッグタイマ回路119が発生する出力許可信号OUTEを用いることもできる。
また、サブＣＰＵ121aは起動出力信号PWPを持続発生し、起動運転の終了に伴ってメインＣＰＵ111aによってこの起動出力信号の発生を停止するようにすれば、自己保持用駆動信号DRや出力許可信号OUTEによるトランジスタ142の駆動を行う必要はない。

図９のもののタイマ回路部の制御ブロック図である図10について、図３のものとの相違点について説明する。
図10において、タイマ回路部120bで使用されるサブＣＰＵ121aはマスクＲＯＭメモリ等の不揮発メモリである第二のプログラムメモリ121eと協働し、第一発振器122aが発生する高速クロック信号と同期して動作するするものであり、演算処理用の第二のＲＡＭメモリ121cを用いながら演算処理が行われると共に、シリアル通信回路を構成する直並列変換器121dを介してメインＣＰＵ111aと交信するようになっている。
第一の計時用カウンタ321aは例えば0.1秒の第一周期τ0を周期とする計時第一信号CLK1を計数し、例えば１分の第二周期τを周期とする計時第二信号CLK2を発生するものであり、現在値比較手段323aは第一計時用カウンタ321aの現在値が例えば600になったときに計時第二信号CLK2を発生すると共に、第一計時用カウンタ321aの現在値を０にリセットするようになっている。

第二計時用カウンタ322は計時第二信号CLK2を計数し、その現在値が起動時間設定メモリ315に格納された時間に相当した値になったときに比較判定出力手段316を介して起動出力信号PWPを発生するようになっている。
なお、起動時間設定メモリ315に格納される起動時間は例えば５時間30分のような直接目標値であるのに対し、比較判定出力手段316によって比較される値は例であれば19800秒のように第二計時用カウンタ322の計時単位に換算されたものとなっている。
但し、メインＣＰＵ111aから送信される目標計測時間の値そのものを、第二の計時用カウンタ322の計時単位に換算しておくこともできる。

リングカウンタ321bは例えば0.1秒の第一周期τ0を周期とする計時第一信号CLK1を計数し、現在値比較手段323bはリングカウンタ321bの現在値が点滅周期設定メモリ325で設定された例えば20に到達する都度にリングカウンタ321bの現在値を０にリセットするようになっている。
点滅駆動表示出力手段324はリングカウンタの現在値が所定値範囲であるときに点滅表示出力信号FLKを発生するようになっている。
従って、点滅周期設定メモリ325の設定値を変更するか、又は各種の設定値を格納した設定メモリを選択使用することによって表示素子106の点滅周期を自由に変更することができるようになっている。
共用カウンタ123dの計数入力回路にはゲート素子301aと301bの出力を入力とする論理和素子301dが接続されていて、校正指令302aに基づく計数値Ｎ０は計測値格納メモリ304aに格納し、校正指令302bに基づく計数値Ｎは計測値格納メモリ304bに格納するように構成されていて、校正指令302aと302bは同時には発生しないようになっている。

図９のものの前半動作と後半動作は図１のものと同じであって、図６・図８に示すとおりである。
ただし、第一・第二計時用カウンタ311・321に替わって321a・322が使用されているほか、第一・第二カウンタ123a・123bは共用カウンタ123dが使用されていいて、図６の中で示した行程ブロック700aと700bは図７(a)・図７(b)のものに替わって図11（ａ）・図11（ｂ）に示すとおりとなっている。
図６のものの行程ブロック700aに関する部分動作説明用フローチャートである図11（ａ）において、行程701aは図６の行程ブロック700aの動作開始行程、続く行程702では前記行程611によって既に計数値Ｎ0が計測されているかどうかを判定し、計測未完であれば行程703aへ移行し、計測済みであれば行程703bへ移行するようになっている。
行程703aでは計数値Ｎ0として行程602で設定された初期値が読み出され、行程703bでは計数値Ｎ0として行程611で測定され計測値格納メモリ304aに格納されている実測値が読み出される。
行程704は行程703a又は行程703bに続いて作用し、第一計時カウンタ321aの現在値が０であるかどうかを判定して、現在値が０でなければ行程706へ移行し、現在値が０であるときに限って行程705へ移行するようになっている。
行程705では図10における第二校正指令302bを発生し、共用カウンタ123dが計数値Ｎを計数して、その値が計測値格納メモリ304bに格納されると、図４（ｃ）の（３）式に基づいて補正目標値Ｋを算出して、その値をパルス目標値格納メモリ305に格納してから行程706へ移行する。

行程706では起動時間設定メモリ315に対して、初期値の０以外の数値が設定されたかどうかを判定し、設定済みであれば行程707aへ移行して加算値Δ＝1を記憶し、未設定であれば行程707bへ移行して加算値Δ＝０を記憶するようになっている。
なお、加算値は第二の計時用カウンタ322が加算動作を行うかどうかを決定するものであり、加算値が０であれば加算動作は行われないことになる。
行程720は行程707a又は行程707bに続いて作用し、計時第一信号CLK1の到来を待って第一の計時用カウンタ321aとリングカウンタ321bとが計時第一信号CLK1の１パルス分を計数する行程、続く行程721ではリングカウンタ321bの現在値が１であるかどうかを判定して、現在値１であれば行程722aへ移行し、現在値が１以外であれば行程722bへ移行するようになっている。
行程722aでは点滅表示出力FLKを論理レベル「Ｈ」にセットして表示素子106を点灯させてから行程723へ移行し、行程722bでは行程722aでセットされた点滅表示出力FLKをリセットしてから行程723へ移行する。行程723ではリングカウンタ321bの現在値が点滅周期設定メモリ325に格納されている目標値Ｎmaxであるかどうかを判定して、目標値Ｎmaxでなければ行程725へ移行し、現在値が目標値Ｎmaxであるときに限って行程724へ移行するようになっている。行程724ではリングカウンタ721bの現在値を０にリセットしてから行程725へ移行する。

行程725では第一計時カウンタ721aの現在値が600であるかどうかを判定して、現在値600でなければ行程719aへ移行し、現在値が600であるときに限って行程726へ移行するようになっている。
行程726では第二計時用カウンタ322の現在値に加算値Δを加算すると共に、第一計時用カウンタ321aの現在値を０にリセットしてから行程719aへ移行する。
行程719aに続いて図６の行程717aへ移行し、行程717aでは第二計時用カウンタ322の現在値が起動時間設定メモリ315で設定された値に相当した目標値となったかどうかを判定し、目標値に到達していなければ行程603へ復帰移行して、行程603と行程ブロック700aを循環しながら計時動作を行うと共に、行程717aの判定が目標値到達であれば図８の行程800へ移行するようになっている。

図６のものの行程ブロック700bに関する部分動作説明用フローチャートである図11（ｂ）において、行程701bは図６の行程ブロック700bの動作開始行程、続く行程702以降で行程726までは図７（ａ）と同一構成である。
但し、メインＣＰＵ111aが動作中であるので点滅表示出力FLKは発生しないようにするために、行程721から行程724は削除されていて、行程720ではリングカウンタ321bによる計数は行われないようになっている。行程717bは行程725の判定がＮＯであって第一計時用カウンタ321aの現在値が600ではないとき、又は行程726に続いて作用し、第二計時用カウンタ322の現在値が目標値に到達したかどうかを判定するようになっている。行程718は行程717bの判定が未到達であるときに作用して、図６の行程636bによる演習解除指令を受信しているかどうかを判定し、解除指令を受信していないときには行程702へ復帰移行して計時動作を続行するようになっている。
行程719bは行程717bの判定が設定値到達であったとき、又は行程718の判定が演習動作解除であったときに作用し、図６の行程614へ移行するようになっている。
ただし、演習解除が行われたときには行程614では起動出力は発生しないようになっている。

以上の説明で明らかなとおり、この発明の実施形態２による車載電子制御装置100bは、車載バッテリ101から電源スイッチ102の動作に応動する開閉素子104bと主電源回路114aとを介して給電されて、各種入力センサ107・108の動作状態と第一のプログラムメモリ111eの内容とに応動して各種電気負荷105を駆動するメインＣＰＵ111aとなるマイクロプロセッサによって構成された主制御回路部110bと、上記車載バッテリ101から副電源回路124を介して常時給電され、主電源回路114aが遮断されていた時間を計測して該計測時間が所定の目標計測時間に達したときに起動出力信号PWPを発生して主電源回路114aを車載バッテリ101に接続するタイマ回路部120bとを備えている。
タイマ回路部120bは更に、第二のプログラムメモリ121eと協働し第一発振器122aが発生する高速クロック信号と同期して動作するサブＣＰＵ121aとなるマイクロプロセッサと、第二発振器122bが発生する低速クロック信号の発生回数を計数して主電源回路114aが遮断されてからの経過時間を計測する計時用カウンタ321a・322と、目標計測時間を格納記憶する起動時間設定メモリ315と、計時用カウンタ321a・322の計時現在値に対応した経過時間が起動時間設定メモリ315に格納された目標計測時間に到達したときに起動出力信号PWPを発生する比較判定出力手段316と第一・第二の推定手段611・705と定期補正手段705とを備えている。

第一推定手段611はメインＣＰＵ111aが動作しているときに該メインＣＰＵ111aからサブＣＰＵ121aに供給される補正用基準クロックCLK0の所定測定期間Ｔ0において、高速クロック信号の発生パルスを共用カウンタ123dで計数して計数値Ｎ0として測定し、高速クロック信号のパルス周期ＴhをＴh＝Ｔ0/Ｎ0として推定する手段である。
第二推定手段705はメインＣＰＵ111aが停止しているときに低速クロック信号のパルス周期Ｔsのｎ倍の分周パルス周期Ｔにおいて、高速クロック信号の発生パルスを共用カウンタ123dで計数して計数値Ｎとして測定し、低速クロック信号のパルス周期Ｔsを
Ｔs＝Ｔ/ｎ＝Ｔh×Ｎ/ｎ＝Ｔ0（Ｎ/Ｎ0）/ｎ
として推定する手段である。

上記定期補正手段705は上記第二の推定手段705による低速クロック信号のパルス周期Ｔsの推定を定期的に実施して、順次更新推定された低速クロック信号のパルス周期Ｔsの値に応じて上記計時用カウンタ321a・322の現在値と計時経過時間との対応を累積補正する手段となっている。
タイマ回路部120bは更にサブＣＰＵ121aによって演算される補正目標値演算手段310とサブＣＰＵ121aの外部に設けられた第三のカウンタ123cを備えていて、補正目標値演算手段310は低速クロック信号の周期Ｔsが変動しても、周期Ｔsと補正目標値Ｋとの積が常に計時単位時間τ０となるように目標値Ｋ＝τ0/Tsを算出する手段である。

また、第三のカウンタ123cは低速クロック信号を計数して、該計数現在値が上記補正目標値Ｋに達する毎に現在値をリセットすると共に、上記計時単位時間τ0を第一周期とする計時第一信号CLK1を発生して再度低速クロック信号の計数を繰り返すカウンタであり、上記計時用カウンタ321a・322は時間校正された上記計時第一信号CLK1を計数することにより、計数開始からの経過時間に比例した現在値を得るようになっている。
タイマ回路部120bは更に高速クロック停止手段307を備えていて、高速クロック停止手段307は第三カウンタ123cの現在値が所定値以外であるときに第一発振器122aを停止して、サブＣＰＵ121aを動作停止する手段であり、第三のカウンタ123cの現在値が所定値内にあって高速クロック信号が有効である期間には計時用カウンタ321a・322の計数動作と第二推定手段705とが定期的に作動するようになっている。

タイマ回路部120bにおいて計時用カウンタは第一・第二計時用カウンタ321a・322に分割されていて、第一計時用カウンタ321aは計時第一信号CLK1を計数して、該計数値が所定値に達する毎に計時第二信号CLK2を発生する分周カウンタであり、第二計時用カウンタ322は計時第二信号CLK2を計数して、該計数値が上記起動時間設定メモリ315に格納された目標計測時間に対応した値となったときに比較判定出力手段316が起動出力信号PWPを発生するものであり、第二推定手段705は計時第二信号CLK2の発生毎に作動するようになっている。

タイマ回路部120bは更に外部接続された表示素子106と該表示素子106を点滅駆動するための点滅表示出力手段324と点滅周期設定メモリ325とを備えていて、点滅表示出力手段324は計時第一信号CLK1を計数して、該計数値が点滅周期設定メモリ325に格納された設定値になったときに現在値がリセットされるリングカウンタ321bの現在値が所定値であるときに表示素子106を駆動するＯＮ/ＯＦＦ比率制御手段となっている。
また、点滅周期設定メモリ325に格納される点滅周期の設定値は少なくともサブＣＰＵ121aが起動動作を行うモードにあるのか否かによって異なる設定値が書換え格納されるか、又は異なる設定値を格納した複数のメモリが選択使用されるものであり、表示素子106は少なくとも車両の運転手によって視認できる位置に設置されていて、タイマ回路部120bが作動可能な状態であるか否かを視認表示するためのものとなっている。

従って、電源スイッチ102が遮断された後も、起動動作する状態にあることを告知することができると共に、消費電力を低減するための点滅動作の点滅比率を手軽に変更することができる特徴がある。
また、起動動作を行なうモードであるか否かについても識別できる特徴がある。
タイマ回路部120bに設けられた第一・第二のカウンタは同一の共用カウンタ123dが使用され、メインＣＰＵ111aから供給される補正用基準クロック信号CLK0の周期の測定と、タイマ回路部120bが発生する第二発振器122bによる低速クロック信号のパルス周期の測定は異なるタイミングで実行されるようになっている。
従って、小型安価なタイマ回路部120bを得ることができる特徴がある。

車載電子制御装置100bは更に第一・第二の給電回路を備えている。
第一の給電回路は主電源回路114a及び各種電気負荷105と車載バッテリ101間に接続された第一の開閉素子104bとなる出力接点と該出力接点を閉路駆動する電磁コイル103bとを有する電源リレーと、上記出力接点に直列接続された逆流阻止ダイオード140とを備え、電磁コイル103bは車両運転時に操作される電源スイッチ102が閉路したことによって付勢されると共に、上記メインＣＰＵ111aが発生するウォッチドッグクリア信号WD1の発生周期が所定時間以下であるときに有効となる出力許可信号OUTE、または上記メインＣＰＵ111aが発生する自己保持用駆動信号DRによって動作保持される給電回路となっている。
第二の給電回路は主電源回路114aと車載バッテリ101との間を接続する第二の開閉素子141を備え、該第二の開閉素子141は起動出力信号PWPの発生によって閉路すると共に、第一・第二・第三の閉路持続手段のいずれかの閉路持続手段によって閉路が維持されて、当該閉路持続手段が不作動になったときに開路する給電回路となっている。

なお、第一の閉路持続手段は、起動されたメインＣＰＵ111aからの停止指令があるまでタイマ回路部120bが起動出力信号PWPを持続するものであり、第二の閉路持続手段は、起動後においてメインＣＰＵ111aが発生する自己保持用駆動信号DRによって代替されるものであり、第三の閉路持続手段は、起動後においてメインＣＰＵ111aが発生するウォッチドッグクリア信号WD1の発生周期が所定時間以下であるときに有効となる出力許可信号OUTEによって代替されるものとなっている。
また、逆流阻止ダイオード140は第一の給電回路から各種電気負荷105に対する給電は可能であっても第二の給電回路から各種電気負荷105に対する給電を阻止する関係に接続されているものである。
従って、電源スイッチ102が遮断された後も、出力許可信号OUTE又は自己保持用駆動信号DRによってメインＣＰＵ111aは起動制御のための準備動作を行うことができると共に、起動出力信号PWPの発生に伴う起動運転期間はメインＣＰＵ111aによって制御することができて、起動準備運転や起動運転が終われば直ちに主電源回路114aを遮断して車載バッテリ101の節電を図ることができる特徴がある。
また、起動運転時に第一の開閉素子104bが開路しているので、第一の開閉素子104bに接続された各種電気負荷105に対して給電されることがなく、不必要な消費電力の増大を防止することができる特徴がある。

この発明の第一実施例装置の全体構成図である。図１のものの電源回路の動作タイムチャートである。図１のもののタイマ回路部の制御ブロック図である。図１のものの各種クロック信号の関連説明図である。図１のものの計時用カウンタの動作の説明図である。図１のものの前半動作説明用フローチャートである。図６のものの部分動作説明用フローチャートである。図６のものに続く後半動作説明用フローチャートである。この発明の第二実施例装置の全体構成図である。図９のもののタイマ回路部の制御ブロック図である。図９のものの部分動作説明用フローチャートである。

符号の説明

100a 車載電子制御装置 140 逆流阻止ダイオード
100b 車載電子制御装置 141 第二の開閉素子
101 車載バッテリ
102 電源スイッチ 307 起動・停止回路（高速クロック停止手段）
103a 電源リレーの電磁コイル 310 補正目標値演算手段
103b 電源リレーの電磁コイル 311 第一の計時用カウンタ
104a 出力接点（開閉素子） 312 第二の計時用カウンタ
104b 出力接点（第一の開閉素子） 314 点滅駆動手段（点滅表示出力手段）
105 電気負荷 315 起動時間設定メモリ
106 表示素子（威嚇表示手段） 316 比較判定出力手段
107 入力センサ
108 アログ入力センサ 321a 第一計時用カウンタ
110a 主制御回路部 321b リングカウンタ
110b 主制御回路部 322 第二の計時用カウンタ
111a メインＣＰＵ 325 点滅周期設定メモリ
111b 第一のプログラムメモリ 324 点滅駆動手段（点滅表示出力手段）
111d 第一の直並列変換器 325 点滅周期設定メモリ
(シリアル通信回路)
111e 第一のプログラムメモリ 611 第一推定手段
112 基準発振器 633 強制ＯＮ/ＯＦＦ指令
114a 主電源回路 636 演習動作開始指令
119 ウォッチドッグタイマ回路 639 監視制御手段
705 第二の推定手段(定期補正手段)
120a タイマ回路部
120b タイマ回路部
121a サブＣＰＵ CLK0 補正用基準クロック信号
121b 第二のプログラムメモリ CLK1 計時第一信号
121d 第二の直並列変換器 CLK2 計時第二信号
(シリアル通信回路） DR 自己保持用駆動信号
121e 第二のプログラムメモリ MNT モニタ入力信号
122a 第一発振器 OUTE 出力許可信号
122b 第二発振器 PWN 起動出力信号（負側）
123a 第一カウンタ PWP 起動出力信号（正側）
123b 第二カウンタ WD1 ウォッチドッグクリア信号
123c 第三カウンタ
123d 共用カウンタ
124 副電源回路

Claims

車載バッテリから電源スイッチの動作に応動する開閉素子と主電源回路とを介して給電されて、各種入力センサの動作状態と第一のプログラムメモリの内容とに応動して各種電気負荷を駆動するメインＣＰＵとなるマイクロプロセッサによって構成された主制御回路部と、車載バッテリから副電源回路を介して常時給電され、エンジンを停止してからの経過時間を計測して所定の目標計測時間に達したときに起動出力信号を発生して車載バッテリから主電源回路に給電させて上記メインＣＰＵを起動動作させるタイマ回路部とを備えた車載電子制御装置であって、
上記タイマ回路部は、第二のプログラムメモリと協働し第一発振器が発生する高速クロック信号と同期して動作するサブＣＰＵとなるマイクロプロセッサと、
第二発信器が発生する低速クロック信号の発生回数を計数して上記主電源回路が遮断されてからの経過時間を計測する計時用カウンタと、
上記目標計測時間を格納記憶する起動時間設定メモリと、
上記計時用カウンタの計時現在値に対応した経過時間が上記起動時間設定メモリに格納された目標計測時間に到達したときに起動出力信号を発生する比較判定出力手段と、
上記メインＣＰＵが動作しているときに、上記メインＣＰＵ駆動用の基準発振器の出力信号を分周・逓倍した周期を有する補正用基準クロックを上記メインＣＰＵから受信し、
上記補正用基準クロックの所定測定期間において、上記高速クロック信号の発生パルス数を第一のカウンタで計数し、上記高速クロック信号のパルス周期を推定する第一の推定手段と、
上記メインＣＰＵが停止しているときに上記低速クロック信号の分周パルス周期において、上記高速クロック信号の発生パルス数を第二のカウンタで計数し、上記低速クロック信号の周期を推定する第二の推定手段と、
上記第二の推定手段による低速クロック信号の周期推定を間欠起動された上記サブＣＰＵによって定期的に実施して、順次更新推定された低速クロック信号の周期に応じて上記計時用カウンタの現在値と計時経過時間との対応を累積補正する定期補正手段とを設けたことを特徴とする車載電子制御装置。
上記サブＣＰＵは上記計時用カウンタ機能を包含し、上記メインＣＰＵに比べて低速・小容量メモリの低消費電力型のマイクロプロセッサが適用されていると共に、上記第一・第二発振器は上記メインＣＰＵを駆動する基準発振器よりも低精度・低消費電力の半導体発振器であるリングオシレータが使用されていて、
最低精度の上記第二発振器は連続的に動作しているのに対して、上記第一発振器とサブＣＰＵとは間欠的に動作して、上記計時用カウンタによる計時動作と上記第二の推定手段とが間欠実行されるものであることを特徴とする請求項１に記載の車載電子制御装置。
上記サブＣＰＵとメインＣＰＵはシリアル通信回路によって接続され、少なくとも上記起動時間設定メモリに格納される目標計測時間はメインＣＰＵから上記シリアル通信回路を介して送信されると共に、
上記メインＣＰＵはモニタ入力信号と監視制御手段とを備えていて、
上記モニタ入力信号はタイマ回路部が発生する起動出力信号を監視情報としてメインＣＰＵに入力する信号であり、
上記監視制御手段はメインＣＰＵが動作中にシリアル通信回路を介して起動出力信号の強制動作指令を発生し、該強制動作指令に対する上記モニタ入力信号の動作状況によって、タイマ回路部とシリアル通信回路の動作点検を行う手段である
ことを特徴とする請求項１に記載の車載電子制御装置。
上記タイマ回路部が発生する起動出力信号は相反する正負の論理レベルを持つ一対の正負出力信号により構成されることを特徴とする請求項１に記載の車載電子制御装置。
上記起動出力信号の強制動作指令はメインＣＰＵからシリアル通信回路を介してタイマ回路部に供給され、メインＣＰＵからの摸擬目標計測時間に基づく起動出力信号の発生を促す演習動作開始指令であることを特徴とする請求項３に記載の車載電子制御装置。
上記タイマ回路部はサブＣＰＵによって演算される補正目標値演算手段とサブＣＰＵの外部に設けられ上記定期補正手段となる第三のカウンタを備えていて、
上記補正目標値演算手段は上記第二発振器の低速クロック信号のパルス周期が変動しても、当該第二発振器の低速クロック信号のパルス周期と補正目標値との積が常に一定の計時単位時間となるように補正目標値を算出する手段であり、
上記第三のカウンタは上記第二発振器の低速クロック信号の発生パルスを計数して、計時単位時間を一周期とする計時単位信号を発生して再度低速クロック信号の計数を繰り返すカウンタであり、
上記計時用カウンタは時間校正された計時単位信号を計数することにより、計数開始からの経過時間に比例した現在値を得るよう構成されている
ことを特徴とする請求項１あるいは請求項２に記載の車載電子制御装置。
上記タイマ回路部は更に高速クロック停止手段を備えていて、
当該高速クロック停止手段は上記第三のカウンタの現在値が所定値以外であるときに第一発振器を停止して、サブＣＰＵを動作停止する手段であり、当該第三のカウンタの現在値が所定値内にあって高速クロック信号が有効である期間には上記計時用カウンタの計数動作と上記第二の推定手段とが定期的に作動するものであることを特徴とする請求項６に記載の車載電子制御装置。
上記タイマ回路部において上記計時用カウンタは第一・第二の計時用カウンタに分割されていて、上記第一の計時用カウンタは、上記計時単位信号である計時第一信号を計数して、該計数値が所定値に達する毎に計時第二信号を発生する分周カウンタであり、
上記第二の計時用カウンタは、上記計時第二信号を計数して、該計数値が上記起動時間設定メモリに格納された目標計測時間に対応した値となったときに上記比較判定出力手段が起動出力信号を発生するものであり、
上記第二の推定手段は計時第二信号の発生毎に作動するものであることを特徴とする請求項６あるいは請求項７に記載の車載電子制御装置。
上記タイマ回路部は更に、外部接続された表示素子と該表示素子を点滅駆動するための点滅表示出力手段を備えていて、
上記点滅表示出力手段は上記第一の計時用カウンタの計数現在値が所定値内であるときに表示素子を点灯駆動し、当該第一の計時用カウンタの計数現在値が所定値以外の値であるときに表示素子の駆動を停止するＯＮ/ＯＦＦ比率制御手段であり、
上記表示素子は少なくとも運転手によって視認できる位置に設置されていて、タイマ回路部が作動可能な状態であることを表示するものであることを特徴とする請求項８に記載の車載電子制御装置。
上記タイマ回路部は更に、外部接続された表示素子と該表示素子を点滅駆動するための点滅表示出力手段と点滅周期設定メモリとを備えていて、
上記点滅表示出力手段は、上記計時単位信号を計数して、該計数値が点滅周期設定メモリに格納された設定値になったときに現在値がリセットされるリングカウンタに接続され、該リングカウンタの現在値が所定値であるときに表示素子を駆動するＯＮ/ＯＦＦ比率制御手段であり、
上記点滅周期設定メモリに格納される点滅周期の設定値は少なくとも上記サブＣＰＵが起動動作を行うモードにあるのか否かによって異なる設定値が書換え格納されるか、又は異なる設定値を格納した複数のメモリが選択使用されるものであることを特徴とする請求項６あるいは請求項７に記載の車載電子制御装置。
上記タイマ回路部は更に、外部接続された表示素子と上記計時単位信号に応動して周期的に点滅駆動出力を発生する点滅表示出力手段を備えていて、
上記表示素子は車輌外部から視認できる位置に設置されていて、盗難防止を行うための威嚇表示手段を兼ねるものであることを特徴とする請求項６に記載の車載電子制御装置。
上記タイマ回路部に設けられた第一・第二のカウンタは同一の共用カウンタが使用され、
上記メインＣＰＵから供給される補正用基準クロック信号のパルス周期の測定と、タイマ回路部が発生する第二発振器による低速クロック信号のパルス周期の測定は異なるタイミングで実行されるものであることを特徴とする請求項１に記載の車載電子制御装置。
車載バッテリと主電源回路との間に設けられた上記開閉素子は第一・第二・第三の駆動信号の論理和出力によって電磁コイルが閉路駆動される電源リレーの出力接点であって、
上記第一の駆動信号は電源スイッチの投入または遮断に応動して有効または無効となる駆動信号であり、
上記第二の駆動信号はメインＣＰＵが発生するウォッチドッグクリア信号の発生周期が所定時間以下であるときに有効となる出力許可信号、またはメインＣＰＵが発生する自己保持用駆動信号であり、
上記第三の駆動信号はサブＣＰＵが発生する起動出力信号であり、
上記第三の駆動信号によってメインＣＰＵが起動した後は、起動出力信号は出力停止し、
当該第三の駆動信号に替わって上記第二の駆動信号によって開閉素子の閉路動作が保持されるものであるか、または第三の駆動信号は持続発生し起動運転の終了に伴ってメインＣＰＵによって出力停止されるものである
ことを特徴とする請求項１に記載の車載電子制御装置。
車載バッテリと主電源回路との間に設けられた第一・第二の給電回路を備え、
上記第一の給電回路は主電源回路及び各種電気負荷と車載バッテリ間に接続された第一開閉素子となる出力接点と該出力接点を閉路駆動する電磁コイルとを有する電源リレーと、出力接点に直列接続された逆流阻止ダイオードとを備え、
上記電磁コイルは電源スイッチが閉路したことによって付勢されると共に、メインＣＰＵが発生するウォッチドッグクリア信号の発生周期が所定時間以下であるときに有効となる出力許可信号、またはメインＣＰＵが発生する自己保持用駆動信号によって動作保持される給電回路であり、
上記第二の給電回路は主電源回路と車載バッテリとの間を接続する第二開閉素子を備え、
該第二開閉素子は起動出力信号の発生によって閉路すると共に、第一・第二・第三の閉路持続手段のいずれかの閉路持続手段によって閉路が維持されて、当該閉路持続手段が不作動になったときに開路する給電回路であり、
上記第一の閉路持続手段は、起動されたメインＣＰＵからの停止指令があるまでタイマ回路部が起動出力信号を持続するものであり、
上記第二の閉路持続手段は、起動後においてメインＣＰＵが発生する自己保持用駆動信号によって代替されるものであり、
上記第三の閉路持続手段は、起動後においてメインＣＰＵが発生するウォッチドッグクリア信号の発生周期が所定時間以下であるときに有効となる出力許可信号によって代替されるものであり、
上記逆流阻止ダイオードは第一の給電回路から各種電気負荷に対する給電は可能であっても第二の給電回路から各種電気負荷に対する給電を阻止する関係に接続されているものであることを特徴とする請求項１に記載の車載電子制御装置。