JP2002108835A - 車載電子制御装置 - Google Patents

車載電子制御装置

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JP2002108835A
JP2002108835A JP2000298351A JP2000298351A JP2002108835A JP 2002108835 A JP2002108835 A JP 2002108835A JP 2000298351 A JP2000298351 A JP 2000298351A JP 2000298351 A JP2000298351 A JP 2000298351A JP 2002108835 A JP2002108835 A JP 2002108835A
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Katsuya Nakamoto
勝也 中本
Mitsuhiro Kitsuta
光弘 橘田
Koji Hashimoto
光司 橋本
Hiroshi Gokan
博 後閑
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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    • B60—VEHICLES IN GENERAL
    • B60W—CONJOINT CONTROL OF VEHICLE SUB-UNITS OF DIFFERENT TYPE OR DIFFERENT FUNCTION; CONTROL SYSTEMS SPECIALLY ADAPTED FOR HYBRID VEHICLES; ROAD VEHICLE DRIVE CONTROL SYSTEMS FOR PURPOSES NOT RELATED TO THE CONTROL OF A PARTICULAR SUB-UNIT
    • B60W50/00—Details of control systems for road vehicle drive control not related to the control of a particular sub-unit, e.g. process diagnostic or vehicle driver interfaces
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    • B60W2050/0002—Automatic control, details of type of controller or control system architecture
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0796—Safety measures, i.e. ensuring safe condition in the event of error, e.g. for controlling element

Abstract

(57)【要約】 【課題】 運転開始時の制御定数の転送や運転中におけ
る多様なデ−タを自由に相互交信することができるシリ
アル通信手段を提供する。 【解決手段】 外部ツ−ルから被制御車両対応の第一の
制御プログラム及び制御定数が少なくとも書込まれる第
一の不揮発メモリと演算処理用の第一のＲＡＭメモリ及
び第一の入出力ポ−トを備えたメインＣＰＵ、第二の制
御プログラムが書込まれた第二の不揮発メモリと演算処
理用の第二のＲＡＭメモリ及び第二の入出力ポ−トを備
えたサブＣＰＵ、被制御車両の運転中においてメインＣ
ＰＵとサブＣＰＵ間で相互にデ−タ交信を行う全二重双
方向シリアル通信用直並列変換器を備え、被制御車両の
運転開始時には第一の不揮発メモリに格納された制御定
数の一部がシリアル通信用直並列変換器を介して第二の
ＲＡＭメモリに転送され、サブＣＰＵは第二の不揮発メ
モリの第二の制御プログラムの内容と、第二のＲＡＭメ
モリに転送された制御定数の内容に応じて所定の演算を
行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば自動車用
エンジンの制御等に用いられる２個のＣＰＵ（マイクロ
プロセッサ）を内蔵した電子制御装置、特にシリアル通
信機能を用いてメインＣＰＵとサブＣＰＵ間で多数のデ
−タを交信するのに適した改良された車載電子制御装置
に関するものである。
【０００２】
【従来の技術】全体制御を行うメインＣＰＵと特定機能
を対象とした制御を行うサブＣＰＵと、両ＣＰＵ間で各
種のデ−タ交信を行うシリアル通信機能とを備えた車載
電子制御装置は公知である。例えば、特開平１０−８９
１４１号公報「エンジン制御装置」ではメインマイコン
（メインＣＰＵ）のフラッシュメモリ（第一の不揮発メ
モリ）にサブマイコン（サブＣＰＵ）の制御デ−タ（制
御定数）を記憶させ、制御開始時にシリアル通信でサブ
マイコンのＲＡＭメモリに転送すると共に、上記フラッ
シュメモリのデ−タは外部書込み装置（外部ツ−ル）か
ら書換えができるようにして、サブマイコンの制御デ−
タを外部書込み装置から間接的に書込み設定することが
提示されている。
【０００３】一方、特開平５−１２８０６５号公報「デ
−タ通信装置」では、マスタＣＰＵとスレ−ブＣＰＵ間
で通信用クロック信号とハンドシェ−ク信号を用いてデ
ジタルデ−タを送信するエンジン制御装置が記載されて
おり、上記デジタルデ−タはエンジン制御装置の運転中
において発生する様々な制御情報としてとらえられてい
る。その他、デ−タバスで接続された２個のＣＰＵを用
いたエンジン制御装置において、その動作監視に関する
ものとして、例えば特開平５−８１２２２号公報「２Ｃ
ＰＵの動作監視方法」ではサブＣＰＵの暴走監視はメイ
ンＣＰＵで行うが、メインＣＰＵの暴走監視はウォッチ
ドッグタイマ回路によるハ−ドウエアで行うことが提示
されている。上記の暴走監視では、異常発生時にＣＰＵ
をリセットして再起動するものであるが、特開平８−３
３９３０８号公報「デジタル処理装置」では、異常発生
を記憶して通常リセットではＣＰＵの再起動ができない
完全停止状態とし、この完全停止状態は動作電源の再投
入によって解除されることが提示されている。
【０００４】
【発明が解決しようとする課題】上記のような従来技術
において、特開平１０−８９１４１号公報にあっては運
転開始時において、メインマイコンからサブマイコンへ
制御定数を一括ダウンロ−ドすることを目的としてシリ
アル通信手段が用いられており、その他の限定された信
号はサブマイコンからメインマイコンへ直接渡しされて
いる。また、特開平５−１２８０６５号公報にあっては
マスタＣＰＵとスレ−ブＣＰＵ間で相互に多様なデ−タ
を相互交信するための自由度が無いという問題がある。
更に、特開平５−８１２２２号公報にあっては、ＣＰＵ
の暴走発生時に単にＣＰＵを再起動しただけでは問題が
残されることがある一方で、特開平８−３３９３０８号
公報のようにＣＰＵを完全停止してしまうことにも問題
がある。
【０００５】この発明の第一の目的は、機能分担された
メインＣＰＵとサブＣＰＵを備えた車載電子制御装置に
おいて、上記のような問題を改善して、運転開始時の制
御定数の転送や運転中における多様なデ−タを自由に相
互交信することができるシリアル通信手段を提供するこ
とである。この発明の第二の目的は、上記のような２個
のＣＰＵを備えた車載電子制御装置において、各ＣＰＵ
の暴走監視・通信異常監視を行って、安全な異常回復を
行うための付加機能を提供することである。
【０００６】
【課題を解決するための手段】この発明に係る車載電子
制御装置は、電源スイッチを介して車載バッテリから給
電される車載電子制御装置であって、外部ツ−ルから被
制御車両対応の第一の制御プログラム及び制御定数が少
なくとも書込まれる第一の不揮発メモリと演算処理用の
第一のＲＡＭメモリ及び第一の入出力ポ−トを備えたメ
インＣＰＵ、第二の制御プログラムが書込まれた第二の
不揮発メモリと演算処理用の第二のＲＡＭメモリ及び第
二の入出力ポ−トを備えたサブＣＰＵ、被制御車両の運
転中においてメインＣＰＵとサブＣＰＵ間で相互にデ−
タ交信を行う全二重双方向シリアル通信用直並列変換器
を備え、被制御車両の運転開始時には第一の不揮発メモ
リに格納された制御定数の一部がシリアル通信用直並列
変換器を介して第二のＲＡＭメモリに転送され、サブＣ
ＰＵは第二の不揮発メモリの第二の制御プログラムの内
容と、第二のＲＡＭメモリに転送された制御定数の内容
に応じて所定の演算を行うものである。
【０００７】また、各ＣＰＵ及びメモリに給電する第二
の電源端子と、電源スイッチを介さず車載バッテリに接
続され、少なくとも第二のＲＡＭメモリに給電する第一
の電源端子とを備え、電源スイッチが遮断されても、少
なくとも第二のＲＡＭメモリの内容は第一の電源端子か
ら給電されることにより保持されるものである。
【０００８】また、第三の不揮発メモリをさらに備え、
電源スイッチの遮断時に第二のＲＡＭメモリの内容は第
三の不揮発メモリに退避され、電源スイッチの再投入時
に第三の不揮発メモリから第二のＲＡＭメモリに転送さ
れるものである。
【０００９】また、メインＣＰＵ及びサブＣＰＵは、被
制御車両の運転開始時において第一の不揮発メモリの内
容が変更されている時に第一の不揮発メモリに格納され
た制御定数をサブＣＰＵに送信する制御定数送信手段
と、第一の不揮発メモリの内容が変更されていない場合
に送信側ＣＰＵから受信側ＣＰＵに対してデ−タの送信
を割込要求することができる直接要求手段と、この直接
要求手段による割込要求は無いが送信側ＣＰＵから受信
側ＣＰＵへの割込送信の必要が有る場合及び割込送信の
必要が無くても受信側ＣＰＵから送信側ＣＰＵへのデー
タ要求が有る場合に送信データを不定期データとして送
信する不定期デ−タ送信手段と、直接要求手段による割
込要求、割込送信の必要及び受信側ＣＰＵから送信側Ｃ
ＰＵへのデータ要求の全てが無い場合に送信データを定
期データとして周期的に送信する定期データ送信手段と
を備えたものである。
【００１０】また、メインＣＰＵまたはサブＣＰＵ側の
少なくとも一方のデ−タバスにはダイレクトメモリアク
セスコントロ−ラが接続され、シリアル通信用直並列変
換器を介して受信した送信デ−タが受信側ＣＰＵを介さ
ないで受信側ＲＡＭメモリに格納されるものである。
【００１１】また、メインＣＰＵ及びサブＣＰＵは、シ
リアル通信用直並列変換器による受信デ−タを受信側Ｃ
ＰＵでエラ−チェックするサムチェック手段と、このサ
ムチェック手段が受信デ−タに誤りがあると判定した時
に送信側ＣＰＵに対して受信データの再送を要求する再
送要求手段と、送信側ＣＰＵから受信側ＣＰＵへの送信
開始時刻とサムチェック手段からの受信データの確認回
答受信時刻とが所定時間間隔であるか否かを判定するタ
イムアウトチェック手段とを備えたものである。
【００１２】また、メインＣＰＵはサブＣＰＵのウォッ
チドッグ信号及び通信のタイムアウトチェック結果を監
視して、サブＣＰＵの動作異常時にリセットパルス出力
を発生してサブＣＰＵを再起動するリセット出力手段を
備えると共に、メインＣＰＵのウォッチドッグ信号を監
視して、動作異常時にリセットパルス出力を発生してメ
インＣＰＵを再起動させるウォッチドッグタイマ回路を
備えているものである。
【００１３】また、リセットパルス出力の発生を記憶す
ると共に、電源スイッチの遮断または再投入によってリ
セットされる記憶素子、この記憶素子の動作に応じて一
部の負荷の駆動を停止する出力停止回路、記憶素子の動
作に応じて動作異常の警報、表示を行う警報表示手段を
備えているものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態によ
る車載電子制御装置のブロック回路図を示す図１につい
て説明する。図１において、１は後述のメインＣＰＵ10
a、サブＣＰＵ10bによって構成された車載電子制御装
置、２は第一電源端子2aを介して車載電子制御装置１に
給電する例えばＤＣ１２Ｖ系の車載バッテリ、３は該車
載バッテリと第二電源端子3a間に接続されたイグニショ
ンスイッチ等の電源スイッチであり、該電源スイッチは
イグニションスイッチによって駆動される電磁リレ−の
出力接点が用いられることもある。4a、4bはメインＣＰ
Ｕ10a側またはサブＣＰＵ10b側に供給される多数のＯＮ
/ＯＦＦ信号スイッチあるいはアナログ信号に対する第
一・第二の入力端子群、5a、5bはメインＣＰＵ10a側ま
たはサブＣＰＵ10b側から駆動される多数の車載負荷に
対する第一・第二の出力端子群、６は製品出荷時或いは
保守・点検時に接続端子6aを介して接続され、車載電子
制御装置１に対して被制御車種に対応した制御プログラ
ムや制御定数を書込むための外部ツ−ルである。
【００１５】７は上記第一電源端子2a及び第二電源端子
3aから給電され、ＤＣ５Ｖ、3.3Ｖ等の制御用定電圧を
発生する電源ユニット、８は電源スイッチ３の投入時ま
たは遮断時に短時間パルスを発生するワンショットタイ
マであり、該ワンショットタイマの出力パルスによって
後述の記憶素子24a、24bのリセット出力記憶がリセット
されるようになっている。10aは全体制御機能を受持つ
メインＣＰＵであり、該メインＣＰＵは第一のデ−タバ
ス30aを介して以下の各種デバイスに接続されている。1
1aは上記外部ツ−ル６から予め制御プログラムや制御定
数等が書込まれているフラッシュメモリ等の第一の不揮
発メモリ、12aは各種デ−タが読書きされる演算処理用
の第一のＲＡＭメモリ、13aはメインＣＰＵ10aが内部演
算中であって第一のデ−タバス30aとの入出力処理を行
っていないタイミングを検出して、後述の直並列変換器
19aと第一のＲＡＭメモリ12a間で直接的にデ−タの交信
を行わせるダイレクト・メモリアクセス・コントロ−ラ
（ＤＭＡＣ）であり、該ＤＭＡＣはメインＣＰＵ10aに
依存せずに大量のデ−タを高速交信するのに適してい
る。
【００１６】14aは第一入力端子群4aからの入力信号を
第一のデ−タバス30aに接続する第一の入力ポ−ト、15a
は第一のデ−タバス30aから第一の出力端子群5aに対し
て制御出力を供給するための第一の出力ポ−ト、16aは
一部の制御出力を停止するための第一の出力ゲ−トであ
り、該出力ゲ−トは後述の第一の記憶素子24aが動作し
ている時に、特定の負荷に限って制御出力を停止するた
めのものである。17aは後述のシリアル通信の動作開始
を指示するために、第一の割込制御手段18aを介してメ
インＣＰＵ10aに割込制御信号を供給する第一の割込間
隔タイマ手段、19aは全二重シリアル通信用の直並列変
換器であり、該直並列変換器は送信デ−タSD、受信デ−
タRD、送信要求RS、送信可CS等の信号線によって相手側
の直並列変換器19bとの間でシリアルデ−タの交信を行
うものである。
【００１７】20aはシリアルデ−タの送信を行ってか
ら、相手側の受信確認が得られるまでの時間を計測する
第一のデ−タ間隔タイマ手段、21は上記通信時間が所定
値以上のタイムアウトである場合に作用し、サブＣＰＵ
10bをリセットして再起動させるリセット出力手段、22a
はメインＣＰＵ10aが正常に動作している時に所定周期
のパルス列を発生する第一のウォッチドッグ信号、23は
該ウォッチドッグ信号パルスの時間幅が所定値を超過し
た時にメインＣＰＵ10aに対してリセットパルス出力を
供給してメインＣＰＵ10aを再起動させるウォッチドッ
グタイマ回路、24aは該ウォッチドッグタイマ回路がリ
セットパルス出力を発生したことを記憶する第一の記憶
素子であり、上記ウォッチドッグタイマ回路はメインＣ
ＰＵ10aの外部に設けられたハ−ドウエアとなってい
る。なお、メインＣＰＵ10aがリセットされて再起動さ
れるまでの間は、図示しないハ−ドウエアによってメイ
ンＣＰＵ10a側の全ての制御出力が開放状態とされ、プ
ルアップまたはプルダウン抵抗等によって安全側の動作
を行うように構成されている。
【００１８】25はサブＣＰＵ10bが発生するウォッチド
ッグ信号22bをメインＣＰＵ10aに供給するウォッチドッ
グ入力信号、26は該ウォッチドッグ入力信号のパルス時
間幅が所定値を超過した時にリセット出力手段27を介し
てサブＣＰＵ10bに対してリセットパルス出力を供給
し、サブＣＰＵ10bを再起動させるウォッチドッグ間隔
タイマ手段である。なお、28aは上記第一の記憶素子24a
がリセット出力を記憶している時に応動する警報・表示
器、29は外部ツ−ル６と第一のデ−タバス30a間に接続
されたツ−ルインタフェ−スである。
【００１９】10bは特定の制御機能を受持つサブＣＰＵ
であり、該サブＣＰＵは第二のデ−タバス30bを介して
以下の各種デバイスに接続されている。11bは予めサブ
ＣＰＵ10bの制御プログラムや固定の制御定数等が書込
まれているマスクＲＯＭ等の第二の不揮発メモリ、12b
は各種デ−タが読書きされる演算処理用の第二のＲＡＭ
メモリ、13bは必要に応じて設けられサブＣＰＵ10bが内
部演算中であって第二のデ−タバス30bとの入出力処理
を行っていないタイミングを検出して、後述の直並列変
換器19bと第二のＲＡＭメモリ12b間で直接的にデ−タの
交信を行わせるダイレクト・メモリアクセス・コントロ
−ラ（ＤＭＡＣ）であり、該ＤＭＡＣはサブＣＰＵ10b
に依存せずに大量のデ−タを高速交信するのに適してい
る。
【００２０】14bは第二入力端子群4bからの入力信号を
第二のデ−タバス30bに接続する第二の入力ポ−ト、15b
は第二のデ−タバス30bから第二の出力端子群5bに対し
て制御出力を供給するための第二の出力ポ−ト、16bは
一部の制御出力を停止するための第二の出力ゲ−トであ
り、該出力ゲ−トは後述の第二の記憶素子24bが動作し
ている時に、特定の負荷に限って制御出力を停止するた
めのものである。17bは後述のシリアル通信の動作開始
を指示するために、第二の割込制御手段18bを介してサ
ブＣＰＵ10bに割込制御信号を供給する第二の割込間隔
タイマ手段、19bは全二重シリアル通信用の直並列変換
器であり、該直並列変換器は送信デ−タSD、受信デ−タ
RD、送信要求RS、送信可CS等の信号線によって相手側の
直並列変換器19aとの間でシリアルデ−タの交信を行う
ものである。
【００２１】20bはシリアルデ−タの送信を行ってか
ら、相手側の受信確認が得られるまでの時間を計測する
第二のデ−タ間隔タイマ手段、22bはサブＣＰＵ10bが正
常に動作している時に所定周期のパルス列を発生する第
二のウォッチドッグ信号、24bは上記リセット出力手段2
1や27がサブＣＰＵ10bにリセットパルスを供給したした
り、第二のデ−タ間隔タイマ20bがタイムアウトであっ
たことを記憶する第二の記憶素子である。なお、サブＣ
ＰＵ10bがリセットされて再起動されるまでの間は、図
示しないハ−ドウエアによってサブＣＰＵ10b側の全て
の制御出力が開放状態とされ、プルアップまたはプルダ
ウン抵抗等によって安全側の動作を行うように構成され
ている。また、28bは上記第二の記憶素子24bがリセット
出力を記憶している時に応動する警報・表示器、31は必
要に応じて設けられるＥＥ−ＰＲＯＭ等の第三の不揮発
メモリである。
【００２２】図１のとおり構成されたこの発明の一実施
の形態装置において、先ず図１によりその作用・動作の
概要を説明する。ここで説明する車載電子制御装置１は
例えば自動車用エンジンの制御装置であって、メインＣ
ＰＵ10aに接続された第一の入力ポ−ト14aには例えばエ
ンジンのクランク角センサ等の高速動作を行う信号入力
が接続され、第一の出力ポ−ト15aにはエンジンの点火
コイルや燃料噴射用電磁弁等の高速動作を行う負荷が接
続されている。また、サブＣＰＵ10bに接続された第二
の入力ポ−ト14bにはセレクタレバ−の位置センサや水
温・排気ガスセンサなどの比較的低速動作を行う信号入
力が接続され、第二の出力ポ−ト15bには変速機用電磁
弁、空調機用電磁クラッチ等の低速動作を行う負荷が接
続されている。
【００２３】メインＣＰＵ10aは予め外部ツ−ル６から
第一の不揮発メモリ11aに書込まれた制御プログラムや
制御定数に基づいて動作し、第一・第二の入力ポ−ト14
a・14bからの入力信号に応動して、第一・第二の出力ポ
−ト15a・15bに制御出力を発生するが、上記制御プログ
ラムや制御定数は被制御車種によって異なる内容のもの
となっている。サブＣＰＵ10bは多数の入力信号に対す
るデジタルフィルタ機能や入出力信号の断線の有無をチ
ェックする機能等の特定機能を分担しながら、第二の入
力ポ−ト14bから入力された多数の入力信号のＯＮ／Ｏ
ＦＦ状態やアナログ信号をデジタル化してメインＣＰＵ
10aに供給したり、メインＣＰＵ10aの制御出力の一部を
第二の出力ポ−ト15bを介して車載負荷に供給するよう
になっている。
【００２４】サブＣＰＵ10bの制御プログラムや固定の
制御定数は第二の不揮発メモリ11bに格納されていて、
その内容は被制御車種によって変化することがない。但
し、デジタルフィルタの定数等の一部の制御定数は第一
の不揮発メモリ11aから第二のＲＡＭメモリ12bに転送さ
れ、被制御車種に応じて変更することができるようにな
っている。また、第二の不揮発メモリ11bに格納される
制御プログラムの一部は被制御車種によって選択使用が
できるようになっていて、この選択情報も第一の不揮発
メモリ11aから第二のＲＡＭメモリ12bに転送され、サブ
ＣＰＵ10bは第二のＲＡＭメモリ12bの内容を参照しなが
ら第二の不揮発メモリ11bの内容によって動作するよう
になっている。このように動作の基本となる制御プログ
ラムが、予め第二の不揮発メモリ11bに格納されている
ので、第一の不揮発メモリ11aから第二のＲＡＭメモリ1
2bへ転送されるデ−タが少なくなると共に、電源電圧の
異常低下やノイズ等によって制御プログラムが消失する
のを防止しているものである。
【００２５】シリアル通信用の直並列変換器19a、19b
は、例えばＪＩＳ−Ｃ６３６２で定められた伝送制御手
順によって動作するものであって、直並列変換器19a、1
9bに内蔵された限られた容量のバッファメモリに所定の
デ−タが格納されると第一・第二の割込制御手段18a、1
8bを介してメインＣＰＵ10aやサブＣＰＵ10bにデ−タの
読出を促す等のミクロレベルの動作については説明を省
略する。両ＣＰＵ間でのマクロレベルでのデ−タの交信
については図２、図３によって後述するが交信するべき
デ−タの内容は次のとおりに分類される。
【００２６】メインＣＰＵ→サブＣＰＵへの送信デ−タ ＡＡ：メインＣＰＵが自発的に送信するデ−タ ＡＡ１：外部ツ−ル６から第一の不揮発メモリ11aに制
御プログラムや制御定数が書込まれたり、書換え変更が
行われた時にサブＣＰＵ10bに必要とされる制御デ−タ
を一括して送信する。（運転開始時） ＡＡ２：第二の出力ポ−ト15bに対する制御出力信号
（運転中常時） ＡＡ３：一部の制御定数を学習結果によって変更した
り、運転中に変化したメインＣＰＵ10aのステ−タス情
報等。（運転中の適時） ＡＡ４：サブＣＰＵに対する送信要求内容（運転中適
時） ＡＢ：サブＣＰＵからの要求によって送信するデ−タ ＡＢ１：第二のＲＡＭメモリ12bに格納された制御定数
にサムチェックエラ−が発生した時（運転開始時及び運
転中の適時） ＡＢ２：メインＣＰＵ10aのステ−タス情報等（運転中
の適時）
【００２７】サブＣＰＵ→メインＣＰＵへの送信デ−タ ＢＢ：サブＣＰＵが自発的に送信するデ−タ ＢＢ２：第二の入力ポ−ト14bに対する入力信号（運転
中常時） ＢＢ３：運転中に変化したサブＣＰＵ10bのステ−タス
情報や入出力診断によるエラ−コ−ド情報等。（運転中
の適時） ＢＢ４：メインＣＰＵに対する送信要求内容（運転中適
時）や第二のＲＡＭメモリ12bに格納された制御定数の
エラ−チェックでエラ−があった時の制御定数送信要求
（運転開始時） ＢＡ：メインＣＰＵからの要求によって送信するデ−タ ＢＡ２：サブＣＰＵ10bのステ−タス情報等（運転中の
適時） なお、第二のＲＡＭメモリ12bの内容は運転停止中であ
っても第一電源端子2aからの給電によって保持されてい
るので、車載バッテリ２の異常電圧低下やバッテリ端子
の開放等がなければ、一般にはメインＣＰＵ10aからサ
ブＣＰＵ10bへの制御定数の転送は上記ＡＡ１モ−ドの
一回のみで良いものである。また、運転開始時では電源
スイッチ３が投入されてからエンジンが始動開始するま
での僅かの時間中は車載電子制御装置１がエンジン制御
を行えなくても問題がなく、この間は各ＣＰＵは制御定
数の転送に専念できる状態となっている。従って、メイ
ンＣＰＵ10aからサブＣＰＵ10bへのＡＡ２モ−ドに対す
る送信デ−タが少なければ、第二のＤＭＡＣ13bは不要
である。
【００２８】一方、メインＣＰＵ10aはウオッチドッグ
タイマ回路23によって暴走監視され、動作異常時は自動
的にリセットされて再起動されるが、サブＣＰＵ10bの
暴走監視はメインＣＰＵ10aによって行われ、動作異常
時はリセット出力手段27によって自動的にリセットされ
て再起動されると共に、サブＣＰＵ10b側の通信異常
（タイムアウト）に対してはリセット出力手段21によっ
てサブＣＰＵ10bが自動的にリセットされて再起動され
る。これに対し、メインＣＰＵ10a側の通信異常（タイ
ムアウト）に対しては、第二のデ−タ間隔タイマ20bに
よって第二の記憶素子24bが動作記憶するようになって
いて、メインＣＰＵ10aのリセット・再起動処理は行わ
ないものの、自己防衛として第二の出力ゲ−ト16bの一
部を出力停止にしたり、第二の警報・表示器28bを作動
させるようになっている。
【００２９】各ＣＰＵがノイズ等によって暴走した場合
には、リセットパルス出力によって自動的に再起動さ
れ、一般には運転手も気が付かないで回復するが、安全
にかかわる高度機能や便利機能については出力停止回路
である第一・第二の出力ゲ−ト16a・16bによって負荷の
駆動が停止され、この状態は第一・第二の警報・表示器
28a・28bによって運転手に警告される。このような出力
停止状態は電源スイッチ３を遮断して車両の運転を停止
しなければ回復しないので、運転手が認知でき保守点検
を促すことができるように配慮されている。但し、異常
発生時にあらゆる負荷の駆動を停止することはかえって
危険なことであり、上記のような特定の出力のみに限定
して出力停止が行われるものである。仮に出力停止を行
う適切な負荷が無い時でも、警報・表示器28a、28bによ
って暴走発生や通信異常を認知することができるように
なっている。
【００３０】図２はメインＣＰＵ10aからサブＣＰＵ10b
へのデ−タ送信に関する動作説明用フロ−チャ−トであ
る。図２において、200aは図１における第一の割込間隔
タイマ手段17aの動作に応動してメインＣＰＵ10aに対す
る割込みが発生したことにより活性化される動作開始工
程、201aは第一の不揮発メモリ11aに対して制御プログ
ラムや制御定数の書込みや書換え等のプログラム変更が
行われた直後であるかどうかを記憶する図示しないフラ
グの状態を判定する工程、202aは工程201aがプログラム
変更直後であると判定した場合に作用し、第一の不揮発
メモリ11aに書込まれているサブＣＰＵ10bの制御定数を
送信する工程である。203aは工程201aがプログラム変更
無しの時に作用し、相手ＣＰＵに対して何らかのデ−タ
送信を直接要求するかどうかを記憶する図示しないフラ
グの状態を判定する工程、204aは工程203aが送信要求有
の時に作用し、送信要求デ−タのアドレス等の要求内容
コマンドを送信する工程、205aは工程203aが送信要求無
の時に作用し、相手ＣＰＵに対して割込みで送信したい
デ−タがあるかどうかの必要性を記憶する図示しないフ
ラグの状態を判定する工程である。
【００３１】206aは工程205aが割込送信必要有の時に作
用し、不定期デ−タを送信する工程、207aは工程205aが
必要性無の時に作用し、相手ＣＰＵから割込みでデ−タ
送信を要求されているかどうかを記憶する図示しないフ
ラグの状態を判定する工程、208aは工程207aが被要求有
の時に作用し被要求デ−タを送信する工程、209aは工程
207aが被要求デ−タ無の時に作用して定期デ−タを送信
する工程、210aは工程202a、204a、206a、208a、209a等
でデ−タやコマンドが送信された時に作用し、図１にお
ける第一のデ−タ間隔タイマ20aを起動する工程であ
る。なお、上記各種送信デ−タは送信デ−タの内容やフ
レ−ム構成を示したコマンドと送信デ−タのアドレスや
該アドレスに格納するデ−タなどによって構成されてい
る。一方、200bはサブＣＰＵ10b側の動作開始工程であ
り、該開始工程は図１における第二の直並列変換器19b
と第二の割込制御手段18bの動作に応動して活性化され
る。
【００３２】201bはメインＣＰＵ10aからの各種送信デ
−タや送信コマンドをサブＣＰＵ10b側で受信する工
程、202bは工程201bで受信した一連のデ−タの内容をチ
ェックする判定工程、203bは工程202bで受信デ−タが異
常である時に作用して、メインＣＰＵ10aに対する回答
として再送要求を送信する工程、204bは工程202bで受信
デ−タが正常である時に作用して、メインＣＰＵ10aに
対する回答として正常受信であったことを送信する工
程、205bは動作終了工程である。なお、工程203bや工程
204bにおける確認回答情報の送信は、図３におけるサブ
ＣＰＵ10b側の様々なデ−タ送信の合間で割込み送信さ
れるものである。
【００３３】メインＣＰＵ10a側の工程211aはサブＣＰ
Ｕ10b側からの確認回答を受信する工程、212aは工程210
aで起動された第一のデ−タ間隔タイマ20aが所定時間を
超過しているかどうかを判定する工程、213aは工程212a
がタイムアウトであると判定した時に作用し、図１のリ
セット出力手段21によってサブＣＰＵ10bをリセットし
て再起動させる工程、214aは工程212aがタイムアウトで
無い時に作用して、サブＣＰＵ10bからの確認回答を未
受信であれば工程211aへ復帰し、確認回答を受信すれば
工程215aへ移行する判定工程、215aは工程211aにおける
確認回答の内容がデ−タ再送要求であれば工程201aへ復
帰し、確認回答の内容が正常受信であれば工程216aに移
行する判定工程である。
【００３４】216aは一連の送信が完了したかどうかを格
納した図示しないフラグの状態を判定する工程、217aは
工程216aが送信完了判定である時に作用して、上記各種
フラグをリセットする工程、218aは工程216aが送信完了
で無い時に作用し、引続き送信するべきデ−タのアドレ
スを更新設定する工程、219aは工程213a、217a、218aに
続いて動作し、工程210aで起動された第一のデ−タ間隔
タイマ20aをリセットする工程、220aはこれに続く終了
工程である。なお、202aは制御定数送信手段、202bはサ
ムチェック手段、203bは再送要求手段、204aは直接要求
手段、206aや208aは不定期デ−タ送信手段、209aは定期
デ−タ送信手段、212aはタイムアウトチェック手段とな
るものである。
【００３５】図３はサブＣＰＵ10bからメインＣＰＵ10a
へのデ−タ送信に関する動作説明用フロ−チャ−トであ
る。図３において、300bは図１における第二の割込間隔
タイマ手段17bの動作に応動してサブＣＰＵ10bに対する
割込みが発生したことにより活性化される動作開始工
程、303bは相手ＣＰＵに対して何らかのデ−タ送信を直
接要求するかどうかを記憶する図示しないフラグの状態
を判定する工程、304bは工程303bが送信要求有の時に作
用し、送信要求デ−タのアドレス等の要求内容コマンド
を送信する工程、305bは工程303bが送信要求無の時に作
用し、相手ＣＰＵに対して割込みで送信したいデ−タが
あるかどうかの必要性を記憶する図示しないフラグの状
態を判定する工程である。
【００３６】306bは工程305bが割込送信必要有の時に作
用し、不定期デ−タを送信する工程、307bは工程305bが
必要性無の時に作用し、相手ＣＰＵから割込みでデ−タ
送信を要求されているかどうかを記憶する図示しないフ
ラグの状態を判定する工程、308bは工程307bが被要求有
の時に作用し被要求デ−タを送信する工程、309bは工程
307bが被要求デ−タ無の時に作用して定期デ−タを送信
する工程、310bは工程304b、306b、308b、309b等でデ−
タやコマンドが送信された時に作用し、図１における第
二のデ-タ間隔タイマ20bを起動する工程である。なお、
上記各種送信デ−タは送信デ−タの内容やフレ−ム構成
を示したコマンドと送信デ−タのアドレスや該アドレス
に格納するデ−タなどによって構成されている。一方、
300aはメインＣＰＵ10a側の動作開始工程であり、該開
始工程は図１における第一の直並列変換器19aと第一の
割込制御手段18aの動作に応動して活性化される。
【００３７】301aはサブＣＰＵ10bからの各種送信デ−
タや送信コマンドをメインＣＰＵ10a側で受信する工
程、302aは工程301aで受信した一連のデ−タの内容をチ
ェックする判定工程、303aは工程302aで受信デ−タが異
常である時に作用して、サブＣＰＵ10bに対する回答と
して再送要求を送信する工程、304aは工程302aで受信デ
−タが正常である時に作用して、サブＣＰＵ10bに対す
る回答として正常受信であったことを送信する工程、30
5aは動作終了工程である。なお、工程303aや工程304aに
おける確認回答情報の送信は、図２におけるメインＣＰ
Ｕ10a側の様々なデ−タ送信の合間で割込み送信される
ものである。
【００３８】サブＣＰＵ10b側の工程311bはメインＣＰ
Ｕ10a側からの確認回答を受信する工程、312bは工程310
bで起動された第二のデ−タ間隔タイマ20bが所定時間を
超過しているかどうかを判定する工程、313bは工程312b
がタイムアウトであると判定した時に作用し、図１にお
ける第二の記憶素子24bを作動させる工程、314bは工程3
12bがタイムアウトで無い時に作用して、メインＣＰＵ1
0aからの確認回答を未受信であれば工程311bへ復帰し、
確認回答を受信すれば工程315bへ移行する判定工程、31
5bは工程311bにおける確認回答の内容がデ−タ再送要求
であれば工程303bへ復帰し、確認回答の内容が正常受信
であれば工程316bに移行する判定工程である。
【００３９】316bは一連の送信が完了したかどうかを格
納した図示しないフラグの状態を判定する工程、317bは
工程316bが送信完了判定である時に作用して、上記各種
フラグをリセットする工程、318bは工程316bが送信完了
で無い時に作用し、引続き送信するべきデ−タのアドレ
スを更新設定する工程、319bは工程313b、317b、318bに
続続いて動作し、工程310bで起動された第二のデ−タ間
隔タイマ20bをリセットする工程、320bはこれに続く終
了工程である。なお、サブＣＰＵ10bは運転開始時に第
二のＲＡＭメモリ12b内の制御定数の内容をチェックし
て、これにエラ−があれば工程303bで割込要求を行い、
工程304bで要求コマンドを送信する。その結果、図２の
工程208aによって必要とする制御定数がメインＣＰＵ10
aからサブＣＰＵ10bへ送信されることになる。以上の説
明において、302aはサムチェック手段、303aは再送要求
手段、304bは直接要求手段、306bや308bは不定期デ−タ
送信手段、309bは定期デ−タ送信手段、312bはタイムア
ウトチェック手段となるものである。
【００４０】以上の実施の形態においては、第二のデ−
タ間隔タイマ20bによって、メインＣＰＵ10aの通信異常
（タイムアウト）を検出した時、サブＣＰＵ10b側では
メインＣＰＵ10aから得られた情報が不確定であるた
め、自衛策として第二の記憶素子24bを作動させて第二
の出力ゲ−ト16bによる一部の出力を停止したり、第二
の警報・表示器28bを作動させているが、この時メイン
ＣＰＵ10aをリセットして再起動させるようにしても良
い。また、第一・第二の記憶素子24a・24bによって、そ
れぞれの側の出力停止を行っているが、例えば第一の記
憶素子24aの動作に応動して、第一の出力ゲ−ト16aを停
止するだけでなく、第二の出力ゲ−ト16bも停止するよ
うに相互に関連のある出力を停止することもできる。更
に、上記第一・第二の出力ゲ−ト16a・16bは、特定の車
載負荷の駆動回路に設けられた電磁リレ−を遮断するよ
うにしても良い。
【００４１】また、以上の実施の形態では、ウォッチド
ッグ信号の異常や通信異常が一度発生するとこれを記憶
して、出力停止や警報表示を行うようになっているが、
これらの異常が複数回発生した時に出力停止や警報表示
を行うようにするカウンタ回路を設けても良い。更に、
第一・第二のＲＡＭメモリ12a・12bは電源スイッチ３が
遮断されて車両の運転を停止されても、第一電源端子2a
から給電されてメモリ内容が保持されるようになってい
る。しかし、誤ってル−ムランプを点灯したままで長時
間駐車して車載バッテリ２の電圧が異常低下したり、何
らかの保守作業でバッテリ端子が外されるとＲＡＭメモ
リの内容が消失する。
【００４２】この場合、サブＣＰＵ10bで必要とされる
制御定数は、運転開始時にデ−タ異常となってサブＣＰ
Ｕ10bからの要求によって第一の不揮発メモリ11aから第
二のＲＡＭメモリ12bへ転送されるが、メインＣＰＵ10a
やサブＣＰＵ10b内の各種学習デ−タ等は回復すること
ができない。その対策として、図１の電源スイッチ３の
代わりに電源リレ−の出力接点を用い、該電源リレ−は
電源スイッチの動作に応じて瞬時動作・遅延復帰させる
ようにしておけば、電源スイッチの遮断後も暫くは第二
電源端子に電圧が供給されており、この間に例えば第二
のＲＡＭメモリ12bの内容をＥＥ−ＰＲＯＭ等の第三の
不揮発メモリ31に退避し、運転再開時には第三の不揮発
メモリ31から第二のＲＡＭメモリ12bへ転送することが
できる。これは第一のＲＡＭメモリ12a側でも同様であ
り、第一のデ−タバス30aに図示しない不揮発メモリを
接続しておけば良い。
【００４３】図２・図３で説明した実施の形態において
は、メインＣＰＵ10a、サブＣＰＵ10bの両方で定期デ−
タ送信手段209a、309bや自発的な不定期デ−タ送信手段
206a、306bと受動的な不定期デ−タ送信手段208a、308b
を備えているが、自発的な不定期送信デ−タはその内容
の変化の有無に係わらず定期送信デ−タの一部として定
期的に送信するようにしても良いし、相手ＣＰＵに対す
る直接要求は例えばメインＣＰＵ10aからサブＣＰＵ10b
に対してのみ有効とするなどの様々な変形形態を用いる
ことが可能である。また、メインＣＰＵ10aは運転開始
時に必ず制御定数の送信を行うようにすることもでき
る。
【００４４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、電源スイッチを介して車載バッテリから給電され
る車載電子制御装置であって、外部ツ−ルから被制御車
両対応の第一の制御プログラム及び制御定数が少なくと
も書込まれる第一の不揮発メモリと演算処理用の第一の
ＲＡＭメモリ及び第一の入出力ポ−トを備えたメインＣ
ＰＵ、第二の制御プログラムが書込まれた第二の不揮発
メモリと演算処理用の第二のＲＡＭメモリ及び第二の入
出力ポ−トを備えたサブＣＰＵ、被制御車両の運転中に
おいてメインＣＰＵとサブＣＰＵ間で相互にデ−タ交信
を行う全二重双方向シリアル通信用直並列変換器を備
え、被制御車両の運転開始時には第一の不揮発メモリに
格納された制御定数の一部がシリアル通信用直並列変換
器を介して第二のＲＡＭメモリに転送され、サブＣＰＵ
は第二の不揮発メモリの第二の制御プログラムの内容
と、第二のＲＡＭメモリに転送された制御定数の内容に
応じて所定の演算を行うので、全体制御を受持つメイン
ＣＰＵは被制御車両の車種対応で制御プログラムや制御
定数の変更ができると共に、特定機能を受持つサブＣＰ
Ｕも被制御車両の車種対応で制御定数の変更ができるた
め、制御装置全体の標準化が可能となるものであって、
運転開始時は制御定数のみを転送すれば良いのでシリア
ル通信であっても短時間に運転可能状態となる効果があ
る。また、運転中にあってはシリアル通信によって各Ｃ
ＰＵ相互に各種制御デ−タの交信を行っているので、確
実に機能分担が行えると共に、相互交信のために各ＣＰ
Ｕの入出力ポ−トが増加しない効果がある。
【００４５】また、請求項２記載の発明によれば、各Ｃ
ＰＵ及びメモリに給電する第二の電源端子と、電源スイ
ッチを介さず車載バッテリに接続され、少なくとも第二
のＲＡＭメモリに給電する第一の電源端子とを備え、電
源スイッチが遮断されても、少なくとも第二のＲＡＭメ
モリの内容は第一の電源端子から給電されることにより
保持されるので、外部ツ−ルを用いて第一の不揮発メモ
リに対して制御プログラムや制御定数の新規書込や書換
えが行われた直後の状態を除いて、通常は第二のＲＡＭ
メモリに対する制御定数の転送は不要であり、駐車中に
車載バッテリ端子の開放などが行われた時や車載バッテ
リの異常電圧低下などがあった時のみ、制御定数の異常
を検出して再送すれば良いので制御定数の無駄な送信を
行わなくても良いという効果がある。
【００４６】また、請求項３記載の発明によれば、第三
の不揮発メモリをさらに備え、電源スイッチの遮断時に
第二のＲＡＭメモリの内容は第三の不揮発メモリに退避
され、電源スイッチの再投入時に第三の不揮発メモリか
ら第二のＲＡＭメモリに転送されるので、外部ツ−ルを
用いて第一の不揮発メモリに対して制御プログラムや制
御定数の新規書込や書換えが行われた直後の状態を除い
て、通常は第二のＲＡＭメモリに対する制御定数の転送
は不要であり、駐車中に車載バッテリ端子の開放などが
行われた時や車載バッテリの異常電圧低下などがあって
も、制御定数の転送は不要であり制御定数の無駄な送信
を行わなくても良いという効果がある。
【００４７】また、請求項４記載の発明によれば、メイ
ンＣＰＵ及びサブＣＰＵは、被制御車両の運転開始時に
おいて第一の不揮発メモリの内容が変更されている時に
第一の不揮発メモリに格納された制御定数をサブＣＰＵ
に送信する制御定数送信手段と、第一の不揮発メモリの
内容が変更されていない場合に送信側ＣＰＵから受信側
ＣＰＵに対してデ−タの送信を割込要求することができ
る直接要求手段と、この直接要求手段による割込要求は
無いが送信側ＣＰＵから受信側ＣＰＵへの割込送信の必
要が有る場合及び割込送信の必要が無くても受信側ＣＰ
Ｕから送信側ＣＰＵへのデータ要求が有る場合に送信デ
ータを不定期データとして送信する不定期デ−タ送信手
段と、直接要求手段による割込要求、割込送信の必要及
び受信側ＣＰＵから送信側ＣＰＵへのデータ要求の全て
が無い場合に送信データを定期データとして周期的に送
信する定期データ送信手段とを備えたので、常時は両Ｃ
ＰＵ間で周期的に定期デ−タの交信を行っていて、例外
的に発生する不定期デ−タの送信や被要求デ−タの送信
を必要に応じて介在させるようにしたので、自由度が高
く・効率的に必要デ−タの交信が行える効果がある。ま
た、第一の不揮発メモリの内容に変更がない限り、通常
は制御定数の転送は不要であり、電源スイッチの投入に
即応して制御装置は運転可能状態となる効果がある。
【００４８】また、請求項５記載の発明によれば、メイ
ンＣＰＵまたはサブＣＰＵ側の少なくとも一方のデ−タ
バスにはダイレクトメモリアクセスコントロ−ラが接続
され、シリアル通信用直並列変換器を介して受信した送
信デ−タが受信側ＣＰＵを介さないで受信側ＲＡＭメモ
リに格納されるので、シリアル通信デ−タの受取側ＣＰ
Ｕが本来の車両制御プログラムを実行している間でも、
デ−タバスを使用していない期間には自動的にシリアル
通信デ−タを受取側のＲＡＭメモリに格納することがで
き、手軽に高速通信が行える効果がある。
【００４９】また、請求項６記載の発明によれば、メイ
ンＣＰＵ及びサブＣＰＵは、シリアル通信用直並列変換
器による受信デ−タを受信側ＣＰＵでエラ−チェックす
るサムチェック手段と、このサムチェック手段が受信デ
−タに誤りがあると判定した時に送信側ＣＰＵに対して
受信データの再送を要求する再送要求手段と、送信側Ｃ
ＰＵから受信側ＣＰＵへの送信開始時刻とサムチェック
手段からの受信データの確認回答受信時刻とが所定時間
間隔であるか否かを判定するタイムアウトチェック手段
とを備えたので、受信デ−タに誤りがあれば再送要求手
段によってこれを是正するが、相手ＣＰＵの異常状態に
あってはタイムアウトチェック手段によってこれを認知
することができるので、各ＣＰＵは誤った制御定数や制
御デ−タに基づいた制御を行わないようにして安全性を
確保できる効果がある。
【００５０】また、請求項７記載の発明によれば、メイ
ンＣＰＵはサブＣＰＵのウォッチドッグ信号及び通信の
タイムアウトチェック結果を監視して、サブＣＰＵの動
作異常時にリセットパルス出力を発生してサブＣＰＵを
再起動するリセット出力手段を備えると共に、メインＣ
ＰＵのウォッチドッグ信号を監視して、動作異常時にリ
セットパルス出力を発生してメインＣＰＵを再起動させ
るウォッチドッグタイマ回路を備えているので、サブＣ
ＰＵはメインＣＰＵによってウォッチドッグ信号による
暴走監視とタイムアウトチェックによる通信異常監視が
行われていて、異常時は直ちにサブＣＰＵをリセットし
て再起動することになる。また、メインＣＰＵはウォッ
チドッグタイマ回路よって暴走監視が行われ、異常時は
直ちにメインＣＰＵをリセットして再起動すると共に、
サブＣＰＵによるメインＣＰＵの通信タイムアウトチェ
ック結果が通信異常であればその原因がメインＣＰＵの
暴走による場合に限って暴走監視の結果としてメインＣ
ＰＵがリセットされて再起動されるようになっている。
このようなリセット手段によって、車両の全体制御状態
を知らないサブＣＰＵによって、メインＣＰＵのリセッ
トを行わないようにして全体の安全性を向上すると共
に、制御の分担を効果的に行えるようになる効果があ
る。
【００５１】また、請求項８記載の発明によれば、リセ
ットパルス出力の発生を記憶すると共に、電源スイッチ
の遮断または再投入によってリセットされる記憶素子、
この記憶素子の動作に応じて一部の負荷の駆動を停止す
る出力停止回路、記憶素子の動作に応じて動作異常の警
報、表示を行う警報表示手段を備えているので、ＣＰＵ
が暴走や通信異常によってリセットされ直ちに再起動し
て正常運転に回復したと見られる場合であっても、一部
の制御出力は出力停止されるので安全性を損なうことが
無く、警報・表示器によって運転手がこれを認知するこ
とができる。これがノイズ等による一時的な異常であれ
ば電源スイッチを再投入することで正常復帰するが、度
重なる異常動作が発生するようであれば保守点検を促す
材料となって安全性を確保することができる効果があ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態による車載電子制御装
置を示すブロック回路図である。
【図２】 この発明の実施の形態による車載電子制御装
置のＣＰＵ間の通信動作を説明するフロ−チャ−トであ
る。
【図３】 この発明の実施の形態による車載電子制御装
置のＣＰＵ間の通信動作を説明するフロ−チャ−トであ
る。
【符号の説明】
1 車載電子制御装置、 2 車載バッテリ、2a 第一
電源端子、3 電源スイッチ、3a 第二電源端子、6 プ
ログラムツ−ル（外部ツ−ル）、10a メインＣＰＵ、1
0b サブＣＰＵ、11a 第一の不揮発メモリ、11b
第二の不揮発メモリ、12a 第一のＲＡＭメモ
リ、12b 第二のＲＡＭメモリ、13a 第一のDMAC、13
b 第二のDMAC、14a 第一の入力ポ−ト、14b 第二の
入力ポ−ト、15a 第一の出力ポ−ト、15b 第二の出力
ポ−ト、16a 第一の出力ゲ−ト（出力停止回路）、16b
第二の出力ゲ−ト（出力停止回路）、19a
第一の直並列変換器、19ｂ 第二の直並列変換器、21
リセット出力手段、22a 第一のウォッチドッグ信号、2
2b 第二のウォッチドッグ信号、23 ウォッチドッグタ
イマ回路、24a 第一の記憶素子、24b 第二の記憶素
子、25 ウォッチドッグ入力信号、27 リセット出力手
段、28a 第一の警報・表示器、28b 第二の警報・表示
器、30a 第一のデ−タバス、30b 第二のデ−タバス、
31 第三の不揮発メモリ、202a 制御定数送信手段、20
4a 直接要求手段、304b 直接要求手段、206a 不定期
デ−タ送信手段、306b 不定期デ−タ送信手段、
208a不定期デ−タ送信手段、308b 定期デ−タ送信手
段、209a 定期デ−タ送信手段、309b 定期デ−タ送信
手段、212a タイムアウトチェック手段、31
2b タイムアウトチェック手段、302a サムチェック手
段、202b サムチェック手段、303a 再送要求手段、20
3b 再送要求手段
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/16 ３１０ Ｇ０６Ｆ 11/16 ３１０Ｃ 12/16 ３４０ 12/16 ３４０Ｑ 15/177 ６７６ 15/177 ６７６Ｃ ６７８ ６７８Ｂ (72)発明者 橋本 光司 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 後閑 博 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 3G084 DA06 DA26 DA33 DA36 EB06 EB10 EB22 EB23 EB24 5B018 KA03 LA01 NA01 5B034 DD02 5B045 AA05 BB17 BB28 BB45 BB47 BB54 BB58 JJ05 5H215 AA10 BB11 BB18 CC03 CX04 KK03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電源スイッチを介して車載バッテリから
    給電される車載電子制御装置であって、外部ツ−ルから
    被制御車両対応の第一の制御プログラム及び制御定数が
    少なくとも書込まれる第一の不揮発メモリと演算処理用
    の第一のＲＡＭメモリ及び第一の入出力ポ−トを備えた
    メインＣＰＵ、第二の制御プログラムが書込まれた第二
    の不揮発メモリと演算処理用の第二のＲＡＭメモリ及び
    第二の入出力ポ−トを備えたサブＣＰＵ、上記被制御車
    両の運転中において上記メインＣＰＵと上記サブＣＰＵ
    間で相互にデ−タ交信を行う全二重双方向シリアル通信
    用直並列変換器を備え、上記被制御車両の運転開始時に
    は上記第一の不揮発メモリに格納された制御定数の一部
    が上記シリアル通信用直並列変換器を介して上記第二の
    ＲＡＭメモリに転送され、上記サブＣＰＵは上記第二の
    不揮発メモリの第二の制御プログラムの内容と、上記第
    二のＲＡＭメモリに転送された制御定数の内容に応じて
    所定の演算を行うことを特徴とする車載電子制御装置。
  2. 【請求項２】 各ＣＰＵ及びメモリに給電する第二の電
    源端子と、上記電源スイッチを介さず上記車載バッテリ
    に接続され、少なくとも第二のＲＡＭメモリに給電する
    第一の電源端子とを備え、上記電源スイッチが遮断され
    ても、少なくとも上記第二のＲＡＭメモリの内容は上記
    第一の電源端子から給電されることにより保持されるこ
    とを特徴とする請求項１記載の車載電子制御装置。
  3. 【請求項３】 第三の不揮発メモリをさらに備え、電源
    スイッチの遮断時に第二のＲＡＭメモリの内容は上記第
    三の不揮発メモリに退避され、上記電源スイッチの再投
    入時に上記第三の不揮発メモリから上記第二のＲＡＭメ
    モリに転送されることを特徴とする請求項１記載の車載
    電子制御装置。
  4. 【請求項４】 メインＣＰＵ及びサブＣＰＵは、被制御
    車両の運転開始時において第一の不揮発メモリの内容が
    変更されている時に第一の不揮発メモリに格納された制
    御定数を上記サブＣＰＵに送信する制御定数送信手段
    と、上記第一の不揮発メモリの内容が変更されていない
    場合に送信側ＣＰＵから受信側ＣＰＵに対してデ−タの
    送信を割込要求することができる直接要求手段と、この
    直接要求手段による割込要求は無いが上記送信側ＣＰＵ
    から上記受信側ＣＰＵへの割込送信の必要が有る場合及
    び上記割込送信の必要が無くても上記受信側ＣＰＵから
    上記送信側ＣＰＵへのデータ要求が有る場合に送信デー
    タを不定期データとして送信する不定期デ−タ送信手段
    と、上記直接要求手段による割込要求、割込送信の必要
    及び上記受信側ＣＰＵから上記送信側ＣＰＵへのデータ
    要求の全てが無い場合に送信データを定期データとして
    周期的に送信する定期データ送信手段とを備えたことを
    特徴とする請求項１から３のいずれか一項に記載の車載
    電子制御装置。
  5. 【請求項５】 メインＣＰＵまたはサブＣＰＵ側の少な
    くとも一方のデ−タバスにはダイレクトメモリアクセス
    コントロ−ラが接続され、シリアル通信用直並列変換器
    を介して受信した送信デ−タが受信側ＣＰＵを介さない
    で受信側ＲＡＭメモリに格納されることを特徴とする請
    求項１から４のいずれか一項に記載の車載電子制御装
    置。
  6. 【請求項６】 メインＣＰＵ及びサブＣＰＵは、シリア
    ル通信用直並列変換器による受信デ−タを受信側ＣＰＵ
    でエラ−チェックするサムチェック手段と、このサムチ
    ェック手段が上記受信デ−タに誤りがあると判定した時
    に送信側ＣＰＵに対して上記受信データの再送を要求す
    る再送要求手段と、上記送信側ＣＰＵから上記受信側Ｃ
    ＰＵへの送信開始時刻と上記サムチェック手段からの上
    記受信データの確認回答受信時刻とが所定時間間隔であ
    るか否かを判定するタイムアウトチェック手段とを備え
    たことを特徴とする請求項１から５のいずれか一項に記
    載の車載電子制御装置。
  7. 【請求項７】 メインＣＰＵはサブＣＰＵのウォッチド
    ッグ信号及び通信のタイムアウトチェック結果を監視し
    て、上記サブＣＰＵの動作異常時にリセットパルス出力
    を発生して上記サブＣＰＵを再起動するリセット出力手
    段を備えると共に、上記メインＣＰＵのウォッチドッグ
    信号を監視して、動作異常時にリセットパルス出力を発
    生して上記メインＣＰＵを再起動させるウォッチドッグ
    タイマ回路を備えていることを特徴とする請求項１から
    ６のいずれか一項に記載の車載電子制御装置。
  8. 【請求項８】 リセットパルス出力の発生を記憶すると
    共に、電源スイッチの遮断または再投入によってリセッ
    トされる記憶素子、この記憶素子の動作に応じて一部の
    負荷の駆動を停止する出力停止回路、上記記憶素子の動
    作に応じて動作異常の警報、表示を行う警報表示手段を
    備えていることを特徴とする請求項７記載の車載電子制
    御装置。
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