JPH10143375A - 割り込み制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 雑音などによる割り込み信号の誤検出を防止
した割り込み制御回路を提供する。 【解決手段】 少なくとも入力された割り込み信号の立
ち上がりエッジ、立ち下がりエッジ、ハイレベル状態、
およびロウレベル状態をそれぞれ検出し、各検出した信
号から所望のパルス幅を有する割り込み信号を選択する
割り込み制御回路であって、割り込み信号のハイレベル
状態およびロウレベル状態の時間を基準クロックをカウ
ントすることで検出するカウント回路と、カウント回路
で検出した時間が所定のカウント数以上であるか否かを
判定し、所定のカウント数以上のときのみ割り込み信号
であると判定して出力する比較回路と、比較回路の判定
基準であるカウント値がプログラマブルに設定されるカ
ウント数設定レジスタとを有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータシステ
ムが備えた周辺回路からＣＰＵに対して送出される複数
の割り込み処理要求を調停する割り込み制御回路に関す
るものである。

【０００２】

【従来の技術】ＤＭＡやタイマなどの複数の周辺回路を
有するコンピュータでは、それぞれの周辺回路からＣＰ
Ｕ（中央演算処理装置）に対して割り込み処理要求が送
出される。これら複数の割り込み処理要求を調停するた
め、コンピュータには割り込み制御回路が設けられてい
る。

【０００３】コンピュータで様々なアプリケーションを
処理する場合、割り込み要求ソースがそれぞれ異なるた
め、周辺回路からは様々なパルス幅の割り込み信号が送
出される。したがって、割り込み要求ソースが変わって
も対応できるように、割り込み制御回路は様々なパルス
幅の割り込み信号を送出する全てのアプリケーションに
対応した構成にする必要がある。

【０００４】図５は従来の割り込み制御回路の構成を示
すブロック図である。

【０００５】図５において、従来の割り込み制御回路は
様々な割り込み信号に対応するため、入力された割り込
み信号Ｉｒのパルスの立ち上がりを検出する立ち上がり
エッジ検出回路１０１と、割り込み信号Ｉｒのパルスの
立ち下がりを検出する立ち下がりエッジ検出回路１０２
と、割り込み信号Ｉｒのハイレベル（”１”）状態（基
準クロックＣＬＫで２クロック以上）を検出するハイレ
ベル検出回路１０３と、割り込み信号Ｉｒのロウレベル
（”０”）状態（基準クロックＣＬＫで２クロック以
上）を検出するロウレベル検出回路１０４と、立ち上が
りエッジ検出回路１０１の出力、立ち下がりエッジ検出
回路１０２の出力、ハイレベル検出回路１０３の出力、
およびロウレベル検出回路１０４の出力のうち、いずれ
か１つを選択するための選択情報が設定される検出モー
ド設定レジスタ１０６と、検出モード設定レジスタ１０
６に設定された選択情報に基づいて、各検出回路の出力
のうちのいずれか１つを選択して出力する選択回路１０
５と、選択回路１０５の出力信号ｘを一時的に保持する
検出状態レジスタ１０７とによって構成されている。

【０００６】このような構成において、次に図５に示す
割り込み制御回路の動作について図６を参照して説明す
る。図６は図５に示した割り込み制御回路の動作の様子
を示すタイミングチャートである。

【０００７】割り込み制御回路に入力された割り込み信
号Ｉｒは、立ち上がりエッジ検出回路１０１、立ち下が
りエッジ検出回路１０２、ハイレベル検出回路１０３、
およびロウレベル検出回路１０４にそれぞれ入力され
る。

【０００８】このとき、割り込み信号Ｉｒが図６に示す
ような信号である場合、立ち上がりエッジ検出回路１０
１からは図６のａに示す信号が出力され、立ち下がりエ
ッジ検出回路１０２からは図６のｂに示す信号が出力さ
れる。また、ハイレベル検出回路１０３からは図６のｃ
に示す信号が出力され、ロウレベル検出回路１０４から
は図６のｄに示す信号が出力される。

【０００９】各検出回路の出力信号はそれぞれ選択回路
１０５に入力され、選択回路１０５は検出モード設定レ
ジスタ１０６に設定された選択情報に基づいて、ａ〜ｄ
の信号のうち、いずれか１つを選択して出力する（図６
のｘ）。選択回路１０５の出力信号ｘは検出状態レジス
タ１０６に一時的に保持され、不図示のＣＰＵに送出さ
れる。なお、各回路はシステムの基準クロックＣＬＫに
よってそれぞれ同期して動作する。

【００１０】ここで、検出モード設定レジスタ１０６の
内容はプログラマブルに設定することが可能であるた
め、割り込み信号の選択情報はソフトウェアによって自
由に変更できるしくみになっていた。

【００１１】

【発明が解決しようとする課題】近年のコンピュータは
ハードウェアの発達によって高速に動作するようになっ
たため、高周波ノイズの発生頻度が増大している。割り
込み信号にノイズが重畳されて誤動作することは、コン
ピュータにとって重大な障害であるため、高周波ノイズ
による誤動作を防止した、より信頼性の高い割り込み制
御回路が要求される。

【００１２】本発明は上記したような問題点を解決する
ためになされたものであり、割り込み信号として判定す
るパルスの幅をプログラマブルに可変できるようにする
ことで、雑音などによる割り込み信号の誤検出を防止し
た割り込み制御回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するため
本発明の割り込み制御回路は、少なくとも入力された割
り込み信号のハイレベル状態、またはロウレベル状態を
検出し、検出した信号から所望のパルス幅を有する割り
込み信号を選択する割り込み制御回路であって、前記割
り込み信号のハイレベル状態またはロウレベル状態の時
間を基準クロックをカウントすることで検出するカウン
ト回路と、前記カウント回路で検出した時間が所定のカ
ウント数以上であるか否かを判定し、所定のカウント数
以上のときのみ割り込み信号であると判定して出力する
比較回路と、前記比較回路の判定基準であるカウント値
がプログラマブルに設定されるカウント数設定レジスタ
と、を有することを特徴とする。

【００１４】このとき、入力された割り込み信号の立ち
上がりエッジの検出状態、および立ち下がりエッジの検
出状態を検出する検出状態記録回路と、前記検出状態記
録回路で検出した立ち上がりエッジの検出状態、および
前記ハイレベル状態を割り込み信号であると判定した前
記比較回路の出力の論理積を算出する第１の論理積回路
と、前記検出状態記録回路で検出した立ち下がりエッジ
の検出状態、および前記ロウレベル状態を割り込み信号
であると判定した前記比較回路の出力の論理積を算出す
る第２の論理積回路と、を有していてもよい。

【００１５】上記のように構成された割り込み制御回路
は、割り込み信号のハイレベル状態またはロウレベル状
態の時間を、カウント回路で基準クロックをカウントす
ることで検出し、比較回路はカウント回路で検出した時
間が所定のカウント数以上であるか否かを判定し、所定
のカウント数以上のときのみ割り込み信号として判定し
て出力する。したがって、所定のカウント数以上のハイ
レベル状態またはロウレベル状態を有するパルスが入力
されたときのみ割り込み信号であると判定されるため、
誤ってノイズなどを割り込み信号として検出することが
なく、耐ノイズ性の高い割り込み制御回路を構成するこ
とができる。

【００１６】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００１７】（第１の実施の形態）図１は本発明の割り
込み制御回路の第１の実施の形態の構成を示すブロック
図である。また、図２は図１に示した割り込み制御回路
の動作の様子を示すタイミングチャートである。

【００１８】第１の実施の形態の割り込み制御回路は、
従来の割り込み制御回路のハイレベル検出回路およびロ
ウレベル検出回路の出力に、ハイレベル（”１”）状
態、またはロウレベル（”０”）状態の時間を基準クロ
ックＣＬＫをカウントすることで検出するカウント回路
と、”１”状態または”０”状態の時間が所定のカウン
ト値以上であるか否かを判定する比較回路と、比較回路
の判定基準であるカウント値が設定されるカウント数設
定レジスタとをそれぞれ設けた点が異なっている。

【００１９】図１において、割り込み制御回路は、割り
込み信号Ｉｒのパルスの立ち上がりを検出する立ち上が
りエッジ検出回路１と、割り込み信号Ｉｒのパルスの立
ち下がりを検出する立ち下がりエッジ検出回路２と、割
り込み信号Ｉｒのハイレベル（”１”）状態（基準クロ
ックＣＬＫで２クロック以上）を検出するハイレベル検
出回路３と、割り込み信号のロウレベル（”０”）状態
（基準クロックＣＬＫで２クロック以上）を検出するロ
ウレベル検出回路４と、立ち上がりエッジ検出回路１の
出力、立ち下がりエッジ検出回路２の出力、ハイレベル
検出回路３の出力、およびロウレベル検出回路４の出力
のうち、いずれか１つを選択して出力する検出システム
設定回路５と、検出システム設定回路５の出力信号ｘを
一時的に保持する検出状態レジスタ６とによって構成さ
れている。

【００２０】検出システム設定回路５は、ハイレベル検
出回路３で検出した”１”状態の時間を、基準クロック
ＣＬＫをカウントすることで検出するハイレベルカウン
ト回路７と、検出した”１”状態の時間が所定のカウン
ト数以上であるか否かを判定し、所定のカウント数以上
のときのみハイレベルを出力する第１の比較回路８と、
第１の比較回路８の判定基準であるカウント値がプログ
ラマブルに設定される第１のカウント数設定レジスタ９
と、ロウレベル検出回路４から出力される信号の”０”
状態の時間を、基準クロックＣＬＫをカウントすること
で検出するロウレベルカウント回路１０と、検出した”
０”状態の時間が所定のカウント値以上であるか否かを
判定し、所定のカウント数以上のときのみロウレベルを
出力する第２の比較回路１１と、第２の比較回路１１の
判定基準であるカウント値がプログラマブルに設定され
る第２のカウント数設定レジスタ１２と、立ち上がりエ
ッジ検出回路１の出力、立ち下がりエッジ検出回路２の
出力、第１の比較回路８の出力、および第２の比較回路
１１の出力のうち、いずれか１つを選択するための選択
情報がプログラマブルに設定される検出モード設定レジ
スタ１４と、検出モード設定レジスタ１４に設定された
選択情報に基づいて、立ち上がりエッジ検出回路１の出
力、立ち下がりエッジ検出回路２の出力、第１の比較回
路８の出力、および第２の比較回路１１の出力のうち、
いずれか１つを選択して出力する選択回路１３とによっ
て構成されている。

【００２１】このような構成において、次に図１に示し
た割り込み制御回路の動作について図２を参照して説明
する。

【００２２】なお、図２のタイミングチャートは、ハイ
レベル検出回路３、ハイレベルカウント回路７、第１の
比較回路８、および第１のカウント数設定レジスタ９の
動作と、第１の比較回路８の出力を選択したときの選択
回路１３および検出状態レジスタ６の動作の様子を示し
ている。ロウレベル検出回路４、ロウレベルカウント回
路１０、第２の比較回路１１、および第２のカウント数
設定レジスタ１２についても、その出力が反転すること
を除けば同様に動作するため、ここではその説明を省略
する。

【００２３】また、立ち上がりエッジ検出回路１と立ち
下がりエッジ検出回路２の動作、およびそれらの出力信
号が選択回路１３によって選択されるときの動作は従来
と同様であるため、その説明についても省略する。

【００２４】図２において、割り込み制御回路に入力さ
れた割り込み信号Ｉｒは、立ち上がりエッジ検出回路
１、立ち下がりエッジ検出回路２、ハイレベル検出回路
３、およびロウレベル検出回路４にそれぞれ入力され
る。

【００２５】割り込み信号Ｉｒが図２に示すような信号
の場合、ハイレベル検出回路３からは図２のｅに示すよ
うな信号が出力される。

【００２６】今、第１のカウント数設定レジスタ９に
「５」が設定されていると仮定する。

【００２７】このとき、図２に示す信号ｅの最初のパル
スは、基準クロックで４パルス分の幅（カウント数が
「３」）であるため、カウント数が「５」以下となり、
第１の比較回路８からは”０”が出力される。

【００２８】ここで、検出モード設定レジスタ１４に第
１の比較回路８の出力を選択する選択情報が設定されて
いる場合、選択回路１３からは”０”が出力され、検出
システム設定回路５の出力信号ｘは”０”（未検出）と
なる。

【００２９】一方、図２に示す信号ｅの２番目のパルス
は、基準クロックで１７パルス分の幅（カウント数＝１
６）であるため、第１の比較回路８からは、カウント数
が「５」になった時点から”１”が出力される。

【００３０】このとき、選択回路１３から”１”が出力
されるため、検出システム設定回路５の出力信号ｘが”
１”となり、検出状態レジスタ６に”１”（検出）が書
き込まれる。

【００３１】したがって、割り込み信号Ｉｒの”１”状
態あるいは”０”状態の時間を、基準クロックＣＬＫを
カウントして求め、カウント値が一定数以上連続したと
きのみ割り込み信号Ｉｒとして判定するようにしたた
め、第１のカウント数設定レジスタ９、および第２のカ
ウント数レジスタ１２に大きなカウント値を設定すれ
ば、それだけノイズによる誤動作が防止され、ノイズに
対する信頼性の高い割り込み制御回路を構成することが
できる。

【００３２】また、ノイズによる誤動作の可能性がな
く、割り込み信号Ｉｒに対する高速な応答が必要な場合
は、第１のカウント数設定レジスタ９および第２のカウ
ント数レジスタ１２に小さなカウント値を設定すれば、
割り込み信号Ｉｒの立ち上がりエッジまたは立ち下がり
エッジからすぐに割り込み信号Ｉｒとして判定するた
め、割り込み信号Ｉｒに対する高速応答が実現できる。

【００３３】なお、判定基準であるカウント値をレジス
タに設定しているため、割り込み信号Ｉｒの判定基準を
ソフトウェアによってリアルタイムに切り替えることが
できる。

【００３４】また、例えば割り込み信号Ｉｒの代りに、
ある周波数のパルス信号が入力される場合、第１のカウ
ント数設定レジスタ９あるいは第２のカウント数設定レ
ジスタ１２に、予想されるパルス信号の最低周波数の周
期よりも長い周期に対応するカウント値を予め設定して
おけば、パルス入力が無くなったときに割り込みをかけ
ることができる。すなわち、本実施の形態の割り込み制
御回路は、第１のカウント数設定レジスタ９あるいは第
２のカウント数設定レジスタ１２に設定するカウント値
によって、任意の情報を検出する検出回路として応用す
ることができる。

【００３５】（第２の実施の形態）次に、本発明の第２
の実施形態について図３及び図４を参照して説明する。

【００３６】図３は本発明の割り込み制御回路の第２の
実施の形態の構成を示すブロック図である。また、図４
は図３に示した割り込み制御回路の動作の様子を示すタ
イミングチャートである。

【００３７】第２の実施の形態は、第１の実施の形態の
立ち上がりエッジ検出回路の出力、および立ち下がりエ
ッジ検出回路の出力に、それぞれエッジ検出状態を一時
的に保持する検出状態記録回路を設け、検出状態記録回
路の出力と第１の比較回路および第２の比較回路の出力
との論理積出力を選択回路に入力する点が異なってい
る。

【００３８】図３において、本実施の形態の割り込み制
御回路は、割り込み信号Ｉｒのパルスの立ち上がりを検
出する立ち上がりエッジ検出回路２１と、割り込み信号
Ｉｒのパルスの立ち下がりを検出する立ち下がりエッジ
検出回路２２と、割り込み信号Ｉｒの”１”状態（基準
クロックＣＬＫで２クロック以上）を検出するハイレベ
ル検出回路２３と、割り込み信号Ｉｒの”０”状態（基
準クロックＣＬＫで２クロック以上）を検出するロウレ
ベル検出回路２３と、立ち上がりエッジ検出回路２１の
出力、立ち下がりエッジ検出回路２２の出力、ハイレベ
ル検出回路２３の出力、およびロウレベル検出回路２４
の出力のうち、いずれか１つを選択して出力する検出シ
ステム設定回路２５と、検出システム設定回路２５の出
力信号ｘを一時的に保持する検出状態レジスタ２６とに
よって構成されている。

【００３９】検出システム設定回路２５は、立ち上がり
エッジ検出回路２１のエッジ検出状態を一時的に保持す
る第１の検出状態記録回路３５と、立ち下がりエッジ検
出回路２２のエッジ検出状態を一時的に保持する第２の
検出状態記録回路３６と、ハイレベル検出回路２３から
出力される信号の”１”状態の時間を、基準クロックＣ
ＬＫをカウントすることで検出するハイレベルカウント
回路２７と、検出した”１”状態の時間が所定のカウン
ト数以上であるか否かを判定し、所定のカウント数以上
のときのみハイレベルを出力する第１の比較回路２８
と、第１の比較回路２８の判定基準であるカウント値が
プログラマブルに設定される第１のカウント数設定レジ
スタ２９と、ロウレベル検出回路２４から出力される信
号の”０”状態の時間を、基準クロックＣＬＫをカウン
トすることで検出するロウレベルカウント回路３０と、
検出した”０”状態の時間が所定のカウント値以上であ
るか否かを判定し、所定のカウント数以上のときのみロ
ウレベルを出力する第２の比較回路３１と、第２の比較
回路３１の判定基準であるカウント値がプログラマブル
に設定される第２のカウント数設定レジスタ３２と、第
１の検出状態記録回路３５の出力および第１の比較回路
２８の出力の論理積を出力する第１の論理積回路３７
と、第２の検出状態記録回路３６の出力および第２の比
較回路３１の出力の論理積を出力する第２の論理積回路
３８と、立ち上がりエッジ検出回路２１の出力、立ち下
がりエッジ検出回路２２の出力、第１の比較回路２８の
出力、第２の比較回路３１、第１の論理積回路３７、お
よび第２の論理積回路３８の出力のうち、いずれか１つ
を選択するための選択情報がプログラマブルに設定され
る検出モード設定レジスタ３４と、検出モード設定レジ
スタ３４に設定された選択情報に基づいて、立ち上がり
エッジ検出回路２１の出力、立ち下がりエッジ検出回路
２２の出力、第１の比較回路２８の出力、第２の比較回
路３１、第１の論理積回路３７、および第２の論理積回
路３８の出力のうち、いずれか１つを選択して出力する
選択回路３３とによって構成されている。

【００４０】次に図３に示した割り込み制御回路の動作
について図４を参照して説明する。

【００４１】なお、図４のタイミングチャートは、ハイ
レベル検出回路２３、ハイレベルカウント回路２７、第
１の比較回路２８、第１のカウント数設定レジスタ２
９、第１の検出状態記録回路３５、および第１の論理積
回路３７の動作と、第１の論理積回路３７の出力を選択
したときの選択回路３３および検出状態レジスタ２６の
動作の様子を示している。ロウレベル検出回路２４、ロ
ウレベルカウント回路３０、第２の比較回路３１、第２
のカウント数設定レジスタ３２、立ち下がりエッジ検出
回路２１、第２の検出状態記録回路３６、および第２の
論理積回路３８についても、その出力が反転することを
除けば同様に動作するため、ここではその説明を省略す
る。

【００４２】図４において、割り込み制御回路に入力さ
れた割り込み信号Ｉｒは、立ち上がりエッジ検出回路２
１、立ち下がりエッジ検出回路２２、ハイレベル検出回
路２３、およびロウレベル検出回路２４にそれぞれ入力
される。

【００４３】割り込み信号Ｉｒが図４に示すような信号
である場合、ハイレベル検出回路２３からは図４のｆに
示すような信号が出力され、第１の検出状態記録回路３
５からは図４のｇに示すような信号が出力される。

【００４４】今、第１の実施の形態と同様に第１のカウ
ント数設定レジスタ２９に「５」が設定されていると仮
定する。

【００４５】このとき、図４に示す信号ｆの最初のパル
スは、基準クロックで４パルス分の幅（カウント数が
「３」）であるため、カウント数が「５」以下になり、
第１の比較回路２８からは、”０”が出力される。

【００４６】また、第１の論理積回路３７からは第１の
比較回路２８の出力が”０”であるため、”０”が出力
される。

【００４７】ここで、検出モード設定レジスタ１４に第
１の論理積回路３７の出力を選択する選択情報が設定さ
れている場合、選択回路３３からは”０”が出力され、
検出システム設定回路２５の出力信号ｘは”０”（未検
出）となる。

【００４８】一方、図４に示す信号ｆの２番目のパルス
は、基準クロックで１７パルス分の幅（カウント数＝１
６）であるため、第１の比較回路２８からはカウント数
が「５」になった時点から”１”が出力される。

【００４９】ここで、立ち上がりエッジ検出回路２１で
は割り込み信号Ｉｒの全てのパルスの立ち上がりエッジ
を検出するため、第１の検出状態記録回路３５からは”
１”が出力されている。したがって、第１の論理積回路
３７からは第１の比較回路２８の出力に同期して”１”
が出力される。

【００５０】このとき、選択回路３３からは”１”が出
力されるため、検出システム設定回路２５の出力信号ｘ
が”１”となり、検出状態レジスタ２６に”１”（検
出）が書き込まれる。

【００５１】したがって、本実施の形態の割り込み制御
回路では、第１の論理積回路３７によって割り込み信号
Ｉｒのパルスの立ち上がり検出状態およびハイレベル状
態の論理積が出力され、第２の論理積回路３８によっ
て、割り込み信号Ｉｒのパルスの立ち下がり検出状態お
よびロウレベル状態の論理積が出力されるため、より確
実にハイレベル状態およびロウレベル状態が検出され
る。したがって、第１の実施の形態の割り込み制御回路
と比較して、より信頼性の高い割り込み制御回路を構成
することができる。

【００５２】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【００５３】所定のカウント数以上のハイレベル状態ま
たはロウレベル状態を有するパルスが入力されたときの
み、割り込み信号として判定するため、誤ってノイズな
どを割り込み信号として検出することがなく、耐ノイズ
性が高く、信頼性の高い割り込み制御回路を構成するこ
とができる。

【００５４】また、ノイズによる誤動作の可能性がな
く、割り込み信号に対する高速な応答が必要な場合は、
カウント数設定レジスタに小さなカウント値を設定すれ
ば、割り込み信号の立ち上がりエッジまたは立ち下がり
エッジからすぐに割り込み信号であると判定するため、
割り込み信号に対する高速応答が実現できる。

【００５５】なお、このときカウント値をレジスタに設
定しているため、割り込み信号の判定基準をソフトウェ
アによってリアルタイムに切り替えることができる。

【００５６】また、本発明の割り込み制御回路は、カウ
ント数設定レジスタに設定するカウント値によって、任
意の情報を検出する検出回路に応用することができる。

【図面の簡単な説明】

【図１】本発明の割り込み制御回路の第１の実施の形態
の構成を示すブロック図である。

【図２】図１に示した割り込み制御回路の動作の様子を
示すタイミングチャートである。

【図３】本発明の割り込み制御回路の第２の実施の形態
の構成を示すブロック図である。

【図４】図３に示した割り込み制御回路の動作の様子を
示すタイミングチャートである。

【図５】従来の割り込み制御回路の構成を示すブロック
図である。

【図６】図５に示した割り込み制御回路の動作の様子を
示すタイミングチャートである。

【符号の説明】

１、２１ 立ち上がりエッジ検出回路 ２、２２ 立ち下がりエッジ検出回路 ３、２３ ハイレベル検出回路 ４、２４ ロウレベル検出回路 ５、２５ 検出システム設定回路 ６、２６ 検出状態レジスタ ７、２７ ハイレベルカウント回路 ８、２８ 第１の比較回路 ９、２９ 第１のカウント数設定レジスタ １０、３０ ロウレベルカウント回路 １１、３１ 第２の比較回路 １２、３２ 第２のカウント数設定レジスタ １３、３３ 選択回路 １４、３４ 検出モード設定レジスタ ３５ 第１の検出状態記録回路 ３６ 第２の検出状態記録回路 ３７ 第１の論理積回路 ３８ 第２の論理積回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 少なくとも入力された割り込み信号のハ
   イレベル状態、またはロウレベル状態を検出し、検出し
   た信号から所望のパルス幅を有する割り込み信号を選択
   する割り込み制御回路であって、 前記割り込み信号のハイレベル状態またはロウレベル状
   態の時間を基準クロックをカウントすることで検出する
   カウント回路と、 前記カウント回路で検出した時間が所定のカウント数以
   上であるか否かを判定し、所定のカウント数以上のとき
   のみ割り込み信号であると判定して出力する比較回路
   と、 前記比較回路の判定基準であるカウント値がプログラマ
   ブルに設定されるカウント数設定レジスタと、を有する
   ことを特徴とする割り込み制御回路。
2. 【請求項２】 請求項１に記載の割り込み制御回路にお
   いて、 入力された割り込み信号の立ち上がりエッジの検出状
   態、および立ち下がりエッジの検出状態を検出する検出
   状態記録回路と、 前記検出状態記録回路で検出した立ち上がりエッジの検
   出状態、および前記ハイレベル状態を割り込み信号であ
   ると判定した前記比較回路の出力の論理積を算出する第
   １の論理積回路と、 前記検出状態記録回路で検出した立ち下がりエッジの検
   出状態、および前記ロウレベル状態を割り込み信号であ
   ると判定した前記比較回路の出力の論理積を算出する第
   ２の論理積回路と、を有することを特徴とする割り込み
   制御回路。