JPH07211061A

JPH07211061A - 半導体記憶装置

Info

Publication number: JPH07211061A
Application number: JP6000210A
Authority: JP
Inventors: Yasuhiro Tanaka; 泰▲廣▼ 田中; Tetsuya Tanabe; 哲也田▲邉▼; Satoshi Tanoi; 聡田野井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-01-06
Filing date: 1994-01-06
Publication date: 1995-08-11
Anticipated expiration: 2020-07-20
Also published as: JP3672940B2

Abstract

(57)【要約】【目的】高速なキャッシュアクセス等を可能にする。【構成】センスノード等化回路４０_iを活性化した
後、遅延回路６０による所定の遅延の後、センスアンプ
駆動ノード等化回路５０を活性化する。これにより、セ
ンスアンプ駆動ノードＰ１，Ｎ１が電源から切り離され
た後に、該ノードＰ１，Ｎ１に残る電荷を利用してセン
スノード対Ｓ_ai／Ｓ_biのイコライズが加速される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、センスアンプの入出力
ノードであるセンスノード対上のデータを一時保持する
記憶素子（これをキャッシュ用セルという）を有するダ
イナミック・ランダム・アクセス・メモリ（以下、ＤＲ
ＡＭという）等の半導体記憶装置、特にその制御回路に
関するものである。

【０００２】

【従来の技術】従来、半導体記憶装置の１つである例え
ばＤＲＡＭは、交差配置された複数のワード線と複数の
ビット線対との各交差箇所に接続されたデータ格納用の
メモリセルがマトリクス状に配列されたメモリセルアレ
イと、スイッチ手段を介して前記ビット線対に接続さ
れ、前記メモリからの読出しデータを検知、増幅するセ
ンスアンプとを、備えている。この種のＤＲＡＭでは、
ロウアドレス（行アドレス）によってワード線を選択
し、それに接続されたメモリセルの保持データをビット
線対上に読出す。ビット線対上の読出しデータは、スイ
ッチ手段を介してセンスアンプで検知、増幅された後、
カラムスイッチ回路を介してデータバスへ出力される。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭでは、記憶容量の増大に伴い、メモリセルに対
するデータの読み書きを行うアクセス速度が遅くなると
いう問題があった。そこで、本願出願人等は、先にＤＲ
ＡＭの高速アクセスのために、次のような提案を行っ
た。この先の提案では、メモリセルの保持データを複数
組保持するキャッシュ用セルを、センスアンプの入出力
ノードであるセンスノードに接続している。この種のＤ
ＲＡＭでは、複数のキャッシュ用セルを設けたので、ス
イッチ手段によって大容量のビット線対を切り離し、キ
ャッシュ内容を素早くリコールできる。そのため、セン
スアンプをキャッシュとして用いるとき、リフレッシュ
時に該センスアンプのデータをキャッシュ用セルに退避
しておける。また、要求データがセンスアンプになく、
キャッシュ用セルのいずれかにあるとき、該センスアン
プのデータをメモリセルアレイに書き戻すと共に、スイ
ッチ手段によってビット線対を切り離し、キャッシュ用
セルのデータを素早くリコールして要求データを読出せ
るという効果がある。

【０００４】ところが、このような先の提案のＤＲＡＭ
においても、次のような技術的課題（１）〜（４）が残
されている。（１）メモリセルアレイのワード線を選択するロウア
ドレスに対応する該メモリセルアレイ内のメモリセルの
データへのアクセスを終えた後、該ロウアドレスの要求
データを保持するキャッシュ用セルへのアクセス（即
ち、キャッシュヒット）において、ビット線対とセンス
アンプとの間に設けられたスイッチ手段をオフ状態にす
ると共に、センスアンプを非活性化する。その後、セン
スアンプの駆動ノードを一定電位にイコライズ（等化）
すると同時にセンスノード対をイコライズする。このと
き、センスアンプの駆動ノードが既に一定電位にイコラ
イズされているため、センスノード対のイコライズ時間
が長くなり、キャッシュアクセスの高速化が困難であっ
た。（２）いずれもキャッシュ用セルも要求されているデ
ータ保持していない場合（即ち、キャッシュミスが生じ
た場合）、前記（１）の課題に加えて該キャッシュミス
時のノイズ耐性が低下し、待機時（スタンバイ時）の消
費電力が増加してキャッシュアクセス時の消費電力が増
加する。（３）ＤＲＡＭがリフレッシュを行っている期間、キ
ャッシュ用セルへのアクセスができない。（４）メモリセルアレイへのデータの書き戻しが終了
するまで、キャッシュ用セルのアクセスができない。特
に、キャッシュ用セルに対してキャッシュミスが生じた
場合、待ち時間が長い。即ち、キャッシュミスが生じた
場合、まず、メモリセルアレイの先のアクセスにおいて
活性化されているワード線を非活性化し、ビット線対を
イコライズしてメモリセルアレイのプリチャージを行っ
た後、新たに入力されたアドレスに対応したワード線を
活性化して要求データの読出しを行う。このように、キ
ャッシュミス時のアクセス時間が、メモリセルアレイの
プリチャージ期間を含むために長くなる。従って、技術
的に未だ充分満足のゆく高速アクセス可能なＤＲＡＭ等
の半導体記憶装置を提供することが困難であった。

【０００５】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、交差配置された複数のワード線と複
数のビット線対との各交差箇所に接続されたデータ格納
用のメモリセルがマトリクス状に配列されたメモリセル
アレイと、スイッチ手段を介して前記ビット線対に接続
され、前記メモリセルからの読出しデータを検知、増幅
するセンスアンプとを、備えた半導体記憶装置におい
て、次のような回路を設けている。即ち、この第１の発
明では、前記センスアンプの入出力ノードであるセンス
ノード対に接続され、データを一時保持するための複数
のキャッシュ用セルと、活性化によって前記センスノー
ド対を一定電位に等化するセンスノード等化回路と、活
性化によって前記センスアンプを駆動するセンスアンプ
駆動ノード対を一定電位ノードに等化するセンスアンプ
駆動ノード等化回路と、前記センスノード等化回路の活
性化後の所定の遅延時間後に前記センスアンプ駆動ノー
ド等化回路を活性化する遅延回路とを、設けている。第
２の発明では、第１の発明のメモリセルアレイ、センス
アンプ、複数のキャッシュ用セル、センスノード等化回
路、及びセンスアンプ駆動ノード等化回路を備えた半導
体記憶装置において、前記複数のワード線の内のあるワ
ード線へのアクセスから他のワード線へのアクセスまで
のプリチャージ時間が所定の時間より短いことを検出す
る第１の検出手段を設けている。さらに、前記プリチャ
ージ時間が所定の時間より長いことを検出して前記セン
スアンプ駆動ノード等化回路を駆動する第２の検出手段
と、前記第１の検出手段の出力と前記第２の検出手段の
出力との論理和を求めて前記センスノード等化回路を駆
動する論理和回路とを、設けている。

【０００６】第３の発明では、第２の発明の第１及び第
２の検出手段を次のように構成している。即ち、前記第
１の検出手段は、前記メモリセルへのアクセス後の前記
キャッシュ用セルへのアクセス要求と、前記キャッシュ
用セルへのアクセス後の前記キャッシュ用セルへのアク
セス要求とを検出する機能を有している。第２の検出手
段は、前記キャッシュ用セルへのアクセス後の前記メモ
リセルへのアクセス要求と、前記メモリセルへのアクセ
ス後の前記メモリセルへのアクセス要求とを検出する機
能を有している。第４の発明では、交差配置された複数
のワード線と複数のビット線対との各交差箇所に接続さ
れたデータ格納用のメモリセルがマトリクス状に配列さ
れたメモリセルアレイと、第１のスイッチ手段を介して
前記ビット線対に接続され、前記メモリセルからの読出
しデータを検知、増幅するセンスアンプとを、備えた半
導体記憶装置において、次のような手段を講じている。
即ち、前記センスアンプの入出力ノードであるセンスノ
ード対とデータバス（例えば、リードデータ線対、ライ
トデータ線対）との間に接続され、アドレスで指定され
る該センスアンプと該データバスとの間で選択的に双方
向のデータ転送を行うカラムスイッチ回路を設けてい
る。このカラムスイッチ回路は、前記センスノード対と
第２のスイッチ手段を介して接続されるキャシュデータ
線対と、前記キャッシュデータ線対と接続されデータを
一時保持するための複数のキャッシュ用セルとを、有し
ている。第５の発明では、第４の発明の半導体記憶装置
において、書込み用データを一時保持するライトバッフ
ァを、前記センスノード対に並設している。

【０００７】第６の発明では、第４又は第５の発明の半
導体記憶装置において、前記カラムスイッチ回路は、前
記キャッシュデータ線対上の電位によってゲート制御さ
れ前記データバスを駆動する１組のＭＯＳトランジスタ
を有している。第７の発明では、第４又は第５の発明の
半導体記憶装置において、前記キャッシュ用セル及びラ
イトバッファは、直列に接続されたスイッチ手段及び記
憶素子でそれぞれ構成している。第８の発明では、第４
又は第５の発明の半導体記憶装置において、前記ワード
線又は前記第１のスイッチ手段の制御線は、３値出力回
路からなるドライバで駆動する構成にしている。第９の
発明では、第４又は第５の発明の半導体記憶装置におい
て、前記カラムスイッチ回路を次のように構成してい
る。即ち、前記カラムスイッチ回路は、前記キャッシュ
用セルの配置されて成るキャッシュ用素子領域の一方の
境界側に、前記キャッシュデータ線対の一方と前記セン
スノード対の一方との間に接続された第１のＭＯＳトラ
ンジスタと、前記キャッシュデータ線対の他方と前記デ
ータバスを構成するデータ線対の一方との間に接続され
た第２のＭＯＳトランジスタとを配置している。さら
に、前記キャッシュ用素子領域の他方の境界側に、前記
キャッシュデータ線対の一方と前記センスノード対の一
方との間に接続された第３のＭＯＳトランジスタと、前
記キャッシュデータ線対の他方と前記データ線対の他方
との間に接続された第４のＭＯＳトランジスタとを配置
して構成している。

【０００８】第１０の発明によれば、第４又は第５の発
明の半導体記憶装置において、前記カラムスイッチ回路
を次のように構成している。即ち、前記キャッシュ用セ
ルの配置されて成るキャッシュ用素子領域の一方の境界
側に、前記キャッシュデータ線対と前記データバスとの
間に接続された第１及び第２のＭＯＳトランジスタを配
置している。さらに、前記キャッシュ用素子領域の他方
の境界側に、前記キャッシュデータ線対と前記センスノ
ード対との間に接続された第３及び第４のＭＯＳトラン
ジスタを配置して構成している。第１１の発明によれ
ば、第４又は第５の発明の半導体記憶装置において、前
記メモリセルアレイから前記キャッシュ用セルを含む前
記カラムスイッチ回路へデータ転送を行う時の該メモリ
セルアレイにおける前記ビット線対の充放電を制限する
制御手段を、設けている。第１２の発明によれば、第５
の発明の半導体記憶装置において、前記メモリセルアレ
イと前記カラムスイッチ回路とのデータ転送において該
データ転送がコピーバック動作であるか否かを検出する
コピーバック動作検出手段と、前記コピーバック動作以
外のデータ転送時にセンスアンプ活性化直後に前記第１
のスイッチ手段をオフ状態にする制御手段とを、設けて
いる。第１３の発明によれば、第５の発明の半導体記憶
装置において、リフレッシュ時にリフレッシュアドレス
に対応するデータが前記キャッシュ用セルに保持されて
いることを検出してコピーバック動作を行うリフレッシ
ュモード制御回路を設けている。第１４の発明によれ
ば、第７の発明の半導体記憶装置において、前記記憶素
子は、１つ又は複数のキャパシタを用いて構成してい
る。第１５の発明によれば、第９又は第１０の発明の半
導体記憶装置において、前記キャッシュ用素子領域を次
のように構成している。即ち、前記キャッシュデータ線
に接続されたキャッシュ用セルと、前記センスノード上
に配置され該センスノードとは電気的に接続されない前
記キャッシュ用セルと同一構造のスイッチ手段及び記憶
素子を有するダミーセルとを、備えている。第１６の発
明によれば、第１３の発明の半導体記憶装置において、
前記リフレッシュモード制御回路を、次のように構成し
ている。即ち、前記リフレッシュモード制御回路は、外
部から与えられるアドレスを記憶して前記キャッシュ用
セルの通電状態を制御する複数のタグ回路（ＴＡＧ回
路）に対し、外部アドレスとリフレッシュアドレスを選
択的に切り換えて該ＴＡＧ回路に供給する選択手段と、
前記複数のＴＡＧ回路の出力よりリフレッシュモード信
号を生成するゲート手段と、前記リフレッシュモード信
号に従い第１のリフレッシュタイミング信号群と第２の
リフレッシュタイミング信号群のいずれか一方を選択し
て出力するリフレッシュモード切換回路とを、備えてい
る。

【０００９】

【作用】第１の発明によれば、以上のように半導体記憶
装置を構成したので、センスアンプ駆動ノードを電源か
ら切り離した後、該センスアンプ駆動ノードに残る電荷
を利用してセンスノード対のイコライズが加速される。
これにより、センスノード対のイコライズが高速に行
え、キャッシュ用セルへの高速アクセスが可能となる。
第２及び第３の発明によれば、キャッシュ用セルへアク
セスするときのみセンスアンプ駆動ノードをイコライズ
せず、メモリセルへアクセスするとき及びスタンバイ時
にイコライズされる。これにより、キャッシュ用セルの
アクセス時の消費電流の低減化が図れると共に、メモリ
セルへのアクセス時のノイズ耐性の向上、及びスタンバ
イ時のリーク電流の抑制化が図れる。第４の発明によれ
ば、第２のスイッチ手段により、センスノード対とキャ
ッシュデータ線対とが適宜切り離されるので、リフレッ
シュ期間中もキャッシュ用セルへのアクセスが行える。
第５の発明によれば、キャッシュミス時に、メモリセル
へ書きもどすべきデータを一時的にライトバッファに退
避する。これにより、新たに要求されているデータのメ
モリセルアレイからの読出し動作を、前記書きもどしの
動作より先行でき、アクセス時間の短縮化が図れる。

【００１０】第６の発明によれば、１組のＭＯＳトラン
ジスタでデータバスを駆動するので、キャッシュデータ
線対上の信号の増幅に先立ってキャッシュアクセスが行
える。これにより、高速応答が可能となる。第７及び第
１４の発明によれば、キャッシュ用セル及びライトバッ
ファをスイッチ手段及び記憶素子でそれぞれ構成するこ
とにより、チップサイズの小型化と高集積化が図れる。
第８の発明によれば、３値出力回路によってワード線及
び第１のスイッチ手段を駆動することにより、コピーバ
ック以下のメモリセルアレイとキャッシュ用セルとの間
のデータ転送時におけるワード線等の不必要な昇圧動作
が除去され、消費電力の低減化が図れる。第９の発明に
よれば、カラムスイッチ回路のスイッチ素子のレイアウ
トの対称性が向上し、高集積化が図れる。第１０の発明
によれば、キャッシュ用素子領域の両側に各スイッチ素
子を均等に分散配置することは、より稠密なレイアウト
を可能にさせ、さらに対を成す各データ線をそれぞれ近
接配置することにより、ノイズ耐性の向上が図れる。

【００１１】第１１の発明によれば、メモリセルアレイ
からカラムスイッチ回路へデータ転送を行う時に、制御
手段によってビット線対の充放電が制限される。さら
に、第１２の発明によれば、コピーバック動作検出手段
により、データ転送がコピーバック動作でないと検出さ
れると、制御手段により、第１のスイッチ手段がオフ状
態にされる。これにより、メモリセルアレイのプリチャ
ージ時間とキャッシュデータ線対の信号の増幅時間の短
縮化と、それによる各サイクル時間の短縮化が図れる。
さらに、不要なビット線対の充放電が不要となり、消費
電力の低減化が図れる。第１３及び第１６の発明によれ
ば、リフレッシュモード制御回路により、リフレッシュ
時に所定のキャッシュデータのコピーバックが行われ
る。これにより、キャッシュ用セルとしてスタンバイ状
態における長時間のリフレッシュ間隔に耐えるデバイス
を用いる必要性がなくなる。そのため、チップサイズの
小型化、及び消費電力の低減化が図れる。第１５の発明
によれば、キャッシュ用素子領域の素子ピッチ及び素子
構造とその配置がメモリセルアレイと同一にできること
から、製造の容易化が図れる。従って、前記課題を解決
できるのである。

【００１２】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す半導体記憶装置の
一つであるＤＲＡＭの要部回路図である。このＤＲＡＭ
は、データ格納用の右側のメモリセルアレイ１０Ｌ及び
左側のメモリセルアレイ１０Ｒを有している。各メモリ
セルアレイ１０Ｌ，１０Ｒは、交差配置された複数のワ
ード線ＷＬと複数の相補的なビット線対ＢＬ_ai／Ｂ
Ｌ_bi，…とを有し、それらの各交差箇所にデータ格納用
のメモリセル１１が接続されてマトリクス状に配列され
ている。各メモリセル１１は、電荷転送用スイッチ手段
（例えば、ＭＯＳトランジスタ）と電荷蓄積用記憶素子
（例えば、キャパシタ）とで構成されている。メモリセ
ルアレイ１０Ｌ，１０Ｒのｉ行目のビット線対ＢＬ_ai／
ＢＬ_biには、スイッチ手段２０Ｌ，２０Ｒを介して、セ
ンスアンプ３０_iの入出力ノードである相補的なセンス
ノード対Ｓ_ai／Ｓ_biが接続されている。スイッチ手段２
０Ｌ，２０Ｒは、制御線ＴＧＬ，ＴＧＲでゲート制御さ
れる一対のＮチャネル型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳという）２１，２２でそれぞれ構成されている。
センスアンプ３０_i は、交差接続されたＰチャネル型Ｍ
ＯＳトランジスタ（以下、ＰＭＯＳという）３１，３２
及びＮＭＯＳ３３，３４からなる差動形アンプで構成さ
れている。差動形アンプの相補的なセンスアンプ駆動ノ
ードＰ１，Ｎ１のうち、一方のノードＰ１が、スイッチ
３５を介して電源電位ＶＣＣに接続されると共に、キャ
パシタ３７を介して接地電位ＶＳＳに接続されている。
他方のノードＮ１は、スイッチ３６を介して接地電位Ｖ
ＳＳに接続されると共に、キャパシタ３８を介して接地
電位ＶＳＳに接続されている。

【００１３】センスノード対Ｓ_ai／Ｓ_biには、寄生容量
Ｃ_asi／Ｃ_bsiが存在する。このセンスノード対Ｓ_ai／Ｓ
_biには、イコライズ用のセンスノード等化回路４０_i が
接続されている。さらに、センスアンプ駆動ノードＰ
１，Ｎ１には、それぞれ各行共通にセンスアンプ駆動ノ
ード等化回路５０が接続されている。センスノード等化
回路４０_i は、直列に接続されたＮＭＯＳ４１，４２で
構成され、そのＮＭＯＳ４１，４２のドレインがセンス
ノード対Ｓ_ai／Ｓ_biにそれぞれ接続され、さらにそのソ
ースがスイッチ４３を介して電源電位ＶＣＣと接地電位
ＶＳＳの中間電位ＨＶＣＣに接続されている。ＮＭＯＳ
４１，４２のゲートは、共通の制御線ＥＱＳＡによって
制御されるようになっている。センスアンプ駆動ノード
等化回路５０は、３つのＮＭＯＳ５１，５２，５３で構
成されている。ＮＭＯＳ５１，５２のソースは中間電位
ＨＶＣＣに接続され、そのＮＭＯＳ５１，５３のドレイ
ンがセンスアンプ駆動ノードＰ１に接続され、さらにＮ
ＭＯＳ５２のドレイン及びＮＭＯＳ５３のソースがセン
スアンプ駆動ノードＮ１に接続されている。ＮＭＯＳ５
１，５２，５３のゲートは、共通接続されている。制御
線ＥＱＳＡには、例えば偶数個のインバータからなる遅
延回路６０が接続され、その遅延回路６０の出力制御線
ＥＱＳＬによってスイッチ４３及びＮＭＯＳ５１，５
２，５３のゲートが制御されるようになっている。この
遅延回路６０は、センスノード等化回路４０_i を制御す
る制御線ＥＱＳＡによって駆動されてから、所定の時間
経過後に制御線ＥＱＳＬへ出力し、センスアンプ駆動ノ
ード等化回路５０を活性化し、センスアンプ駆動ノード
Ｐ１，Ｎ１を中間電位ＨＶＣＣにイコライズする機能を
有している。

【００１４】又、センスノード対Ｓ_ai／Ｓ_biには、デー
タを一時保持するためのキャッシュ７０が接続されてい
る。キャッシュ７０は、ｎ個のキャッシュ用セル７
１_i1，７１_i2，…，７１_inで構成されている。各キャッ
シュ用セル７１_i1，７１_i2，…，７１_inは、例えば、メ
モリセル１１と同様に、電荷転送用のＮＭＯＳ７２と電
荷蓄積用のキャパシタ７３とでそれぞれ構成されてい
る。センスアンプ３０_i 、センスノード等化回路４０
_i 、及びキャッシュ用セル７１_ij（ｊ＝１，２，３，
…，ｎ）は、列状に延設されている。ｊ番目のキャッシ
ュ用セル７１_ijの列を共通に制御する制御線ＳＷ_cjは、
各キャッシュ用セル７１_ijの保持データに対応するアド
レスを記憶をしているＴＡＧ回路８０₁〜８０_nに接続さ
れ、該ＴＡＧ回路８０₁ 〜８０_n の要求データの保持の
有無の判定に従って制御されるようになっている。な
お、図１では、センスノード対Ｓ_ai／Ｓ_biが、右側のス
イッチ手段２０Ｒを介して右側のメモリセルアレイ１０
Ｒのビット線対ＢＬ_ai／ＢＬ_biに接続されているが、こ
れらのスイッチ手段２０Ｒ及びメモリセルアレイ１０Ｒ
を省略してもよい。スイッチ手段２０Ｒ及びメモリセル
アレイ１０Ｒを設けた場合、センスアンプ３０_i、セン
スノード等化回路４０_i、及びキャッシュ用セル７１_ij
（ｊ＝１，２，３，…，ｎ）が共用されるので、ＤＲＡ
Ｍの占有面積を小さくできるという利点がある。

【００１５】図２は、図１のＤＲＡＭにおけるｉ行目の
回路の概略の動作波形図であり、この図を参照しつつ図
１のＤＲＡＭの動作を説明する。図２において、アドレ
スＡＤＤのうちのＸ_m0，Ｘ_ci1，Ｘ_ci2）は図１のワード
線ＷＬ（ＷＬ_m0，…）を選択するためのロウアドレス、
ＳＷ_cj（ＳＷ_c1，ＳＷ_c2，…）はＴＡＧ回路８０₁〜８
０_nに接続された制御線、９１〜９３は図１の充放電経
路である。ロウアドレスＸ_ci1 の要求データを保持する
キャッシュ用セル７１_i1へのアクセスを行う場合（キャ
ッシュヒットの場合）、制御線ＴＧＬ（ＴＧＲ）を
“Ｌ”に立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオ
フ状態にすると共に、センスアンプ３０_i 内のスイッチ
３５，３６をオフ状態にする。この際、メモリセルアレ
イ１０Ｌ（１０Ｒ）内のロウアドレスＸ_m0に対応するワ
ード線ＷＬ_m0を“Ｌ”に立ち下げ、ビット線対ＢＬ_ai／
ＢＬ_biをイコライズしてプリチャージを行っている。次
に、制御線ＥＱＳＡを“Ｈ”に立ち上げ、センスノード
Ｓ_aiの寄生容量Ｃａｓｉに蓄積した電荷を図１に示す経
路９１でセンスノードＳ_biに充放電する。これにより、
センスノードＳ_aiのレベルが下がり、ＶＣＣ−Ｖ_tp（但
し、Ｖ_tp；ＰＭＯＳの閾値）よりも下がると、センスア
ンプ３０_i 内のＰＭＯＳ３２がオンし、図１に示す経路
９２で充放電される。又、センスノードＳ_biがＮＭＯＳ
の閾値Ｖ_tnを越えると、センスアンプ３０_i 内のＮＭＯ
Ｓ３３がオンし、図１の経路９３で充放電される。

【００１６】その後、制御線ＥＱＳＡに接続された遅延
回路６０による所定時間経過後、その出力制御線ＥＱＳ
Ｌが“Ｈ”になってセンスノード等化回路４０_i のスイ
ッチ４３がオンすると共に、センスアンプ駆動ノード等
化回路５０内のＮＭＯＳ５１，５２，５３かオンし、セ
ンスノード対Ｓ_ai／Ｓ_biが中間電位ＨＶＣＣにイコライ
ズされると共に、センスアンプ駆動ノードＰ１，Ｎ１も
中間電位ＨＶＣＣにイコライズされる。このように、制
御線ＥＱＳＡによるセンスノード対Ｓ_ai／Ｓ_biのイコラ
イズよりも、センスアンプ駆動ノードＰ１，Ｎ１のイコ
ライズのタイミングを遅らせることにより、経路９１の
充放電から生じる経路９２，９３の充放電により、セン
スノード対Ｓ_ai／Ｓ_biのイコライズが加速され、次のキ
ャッシュアクセスに高速に移ることが可能となる。次
に、ロウアドレスＸ_ci2 が入力されたときのキャッシュ
用セル７１_i2へのアクセスの場合も、前記と同様に、セ
ンスノード対Ｓ_ai／Ｓ_biを高速にイコライズしてキャッ
シュ用セル７１_i2へのアクセスに移ることが可能であ
る。この第１の実施例のＤＲＡＭでは、遅延回路６０を
設け、センスノード等化回路４０_i を活性化した後に所
定の遅延時間後、センスアンプ駆動ノード等化回路５０
を活性化するようにしたので、センスアンプ駆動ノード
Ｐ１，Ｎ１が電源から切り離された後、該センスアンプ
駆動ノードＰ１，Ｎ１に残る電荷を利用してセンスノー
ド対Ｓ_ai／Ｓ_biのイコライズが加速される。従って、セ
ンスノード対Ｓ_ai／Ｓ_biのイコライズが高速に行われ、
キャッシュ用セル７１_ijへの高速アクセスが可能とな
る。

【００１７】第２の実施例図３は、本発明の第２の実施例を示すＤＲＡＭの要部回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。このＤＲＡＭで
は、図１の遅延回路６０の他に検出回路１００を設け、
センスノード等化回路４０_i を活性化する制御線ＥＱＳ
Ａとセンスアンプ駆動ノード等化回路５０を活性化する
制御線ＥＱＳＬとを該検出回路１００によって駆動する
ようになっている点のみが第１の実施例と異なってい
る。図４は、図３中の検出回路１００の構成例を示す回
路図である。この検出回路１００は、入力側に制御信号
Ｃ_d1が入力され出力側に制御線ＥＱＳＡＭが接続された
第１の検出手段１０１と、入力側に制御信号Ｃ_d2が入力
され出力側に制御線ＥＱＳＬが接続された第２の検出手
段１０２と、入力側に制御線ＥＱＳＡＭとＥＱＳＬが接
続され出力側に制御線ＥＱＳＡが接続された論理和回路
であるＯＲゲート１０３とで、構成されている。第１の
検出手段１０１は、制御信号Ｃ_d1により、メモリセル１
１へのアクセス又はキャッシュ用セル７１（＝７１_i1，
７１_i2，…）又はキャッシュ用セル７１へのアクセスが
行われた後に該キャッシュ用セル７１へのアクセスが行
われる場合（これをヒットアクセスという）を検出する
機能を有している。第２の検出手段１０２は、制御信号
Ｃ_d2により、メモリセル１１へのアクセス又はキャッシ
ュ用セル７１へのアクセスが行われた後に該メモリセル
１１へのアクセスが行われる場合（これをミスアクセス
という）を検出して制御線ＥＱＳＬを駆動する機能を有
している。この検出回路１００では、ヒットアクセスの
場合に制御線ＥＱＳＡのみを駆動してセンスノード対Ｓ
_ai／Ｓ_biのみをイコライズし、ミスアクセスの場合には
制御線ＥＱＳＡ及びＥＱＳＬを供に活性化してセンスノ
ード対Ｓ_ai／Ｓ_biとセンスアンプ駆動ノード対Ｐ１，Ｎ
１を共にイコライズする回路である。そのため、ヒット
アクセス時は次のキャッシュアクセスに素早く移ること
ができ、ミスアクセス時のノイズ耐性を確保することが
可能となる。

【００１８】図５は、図３及び図４に示すＤＲＡＭにお
けるｉ行目の回路のヒットアクセス時の概略の動作波形
図であり、この図を参照しつつヒットアクセス時の動作
を説明する。まず、ロウアドレスＸ_m0に対応するメモリ
セルアレイ１０Ｌ（１０Ｒ）内のメモリセル１１₀のデ
ータを読出した後、ロウアドレスＸ_ci1の要求データを
保持するキャッシュ用セル７１_i1へアクセスする場合
（ヒットアクセスの場合）、制御線ＴＧＬ（ＴＧＲ）を
立ち下げてスイッチ手段２０Ｌ（２０Ｒ）をオフ状態に
すると供にセンスアンプ３０_i 内のスイッチ３５，３６
をオフ状態にしてセンスアンプ駆動ノードＰ１，Ｎ１を
電源から切り離す。次に、検出手段１００によって制御
線ＥＱＳＡを立ち上げ、第１の実施例と同様にセンスノ
ード対Ｓ_ai／Ｓ_biを充放電し、センスアンプ３０_i 内の
ＰＭＯＳ３２及びＮＭＯＳ３３をオン状態にしてイコラ
イズを加速する。そして、制御線ＥＱＳＡの信号を遅延
回路６０で遅延し、その出力によってセンスノード等化
回路４０_i 内のスイッチ４３をオン状態にしてセンスノ
ード対Ｓ_ai／Ｓ_biを中間電位ＨＶＣＣにイコライズす
る。このとき、センスアンプ駆動ノードＰ１がＨＶＣＣ
＋Ｖ_tpのレベルまで下がった後にセンスアンプ３０_i 内
のＰＭＯＳ３２がオフし、センスアンプ駆動ノードＮ１
がＨＶＣＣ−Ｖ_tnのレベルまで上がったところで、セン
スアンプ３０_i 内のＮＭＯＳ３３がオフする。そのた
め、センスアンプ駆動ノードＰ１はＨＶＣＣ＋Ｖ_tpにな
り、センスアンプ駆動ノードＮ１がＨＶＣＣ−Ｖ_tnにな
っている。前記ヒットアクセスの場合は、センスアンプ
駆動ノード対Ｐ１，Ｎ１がイコライズせず、センスノー
ド対Ｓ_ai／Ｓ_biのイコライズが終了した時点で、ＴＡＧ
回路８０₁ によって制御線ＳＷ_c1を“Ｈ”にして要求デ
ータであるキャッシュ用セル７１_i1からの微小信号をセ
ンスノード対Ｓ_ai／Ｓ_biに呼び出し、再びセンスアンプ
３０_i 内のスイッチ３５，３６をオンし、該センスアン
プ３０_i によってセンスノード対Ｓ_ai／Ｓ_biを増幅す
る。

【００１９】次に、他のキャッシュ用セル７１_i2へのヒ
ットアクセスの場合も、前記キャッシュ用セル７１_i1へ
のアクセスと同様、センスアンプ駆動ノードＰ１とＮ１
をイコライズしないまま、要求データの呼び出し動作に
移る。このようにヒットアクセスの場合は、スイッチ手
段２０Ｌ（２０Ｒ）によってセンスノード対Ｓ_ai／Ｓ_bi
がビット線対ＢＬ_ai／ＢＬ_biと切り離されて寄生容量が
小さい。そのため、キャッシュ用セル７１の出力として
充分大きな電位が得られ、センスアンプ駆動ノードＰ１
とＮ１を中間電位ＨＶＣＣにイコライズしなくても誤動
作することがない。従って、センスアンプ駆動ノードＰ
１とＮ１を中間電位ＨＶＣＣにイコライズする必要がな
く、高速に次のキャッシュアクセスに移ることが可能で
ある。

【００２０】図６は、図３及び図４に示すＤＲＡＭにお
けるｉ行目の回路のミスアクセス時の概略の動作波形図
であり、この図を参照しつつミスアクセス時の動作を説
明する。まず、ロウアドレスＸ_ci3 の要求データを保持
するキャッシュ用セル７１_i3列へのアクセスを終えた
後、どのキャッシュ用セル７１列も要求データを保持し
ないロウアドレスＸ_m1が入力され、メモリセル１１₁ 列
へアクセスする場合（ミスアクセスの場合）、ＴＡＧ回
路８０₃ によって制御線ＳＷ_c3を立ち下げ、センスアン
プ３０_i 内のスイッチ３５，３６をオフ状態にしてセン
スアンプ駆動ノードＰ１，Ｎ１を電源から切り離す。次
に、検出回路１００によって制御線ＥＱＳＡを立ち上げ
て第１の実施例と同様にセンスノード対Ｓ_ai／Ｓ_biを充
放電し、センスアンプ３０_i 内のＰＭＯＳ３２及びＮＭ
ＯＳ３３をオン状態にしてイコライズを加速する。そし
て、制御線ＥＱＳＡの信号を遅延回路６０によって遅延
した後、センスノード等化回路４０_i 内のスイッチ４３
をオン状態にしてセンスノード対Ｓ_ai／Ｓ_biを中間電位
ＨＶＣＣにイコライズする。又、検出回路１００によっ
てミスアクセスであることを検出し、制御線ＥＱＳＬを
“Ｈ”に立ち上げてセンスアンプ駆動ノード等化回路５
０内のＮＭＯＳ５１，５２，５３をオンし、センスアン
プ駆動ノードＰ１とＮ１を中間電位ＨＶＣＣにイコライ
ズする。ミスアクセス（即ち、メモリセル１１列へのア
クセス）は、センスアンプ駆動ノードＰ１とＮ１のイコ
ライズが終了してから、制御線ＴＧＬ（ＴＧＲ）を
“Ｈ”に立ち上げ、予め要求データに対応するワード線
ＷＬ₁を“Ｈ”に立ち上げ、ビット線対ＢＬ_ai／ＢＬ_bi
に出力しておいたメモリセル１１列のデータをセンスア
ンプ３０_i 内のスイッチ３５，３６をオンして該センス
アンプ３０_i によって増幅する。

【００２１】次に、メモリセル１１₁列へのアクセス後
にロウアドレスＸ_m2の入力による他のメモリセル１１₂
列へのアクセス（即ち、ミスアクセス）の場合も、前記
と同様にメモリセル１１₁列へのアクセスに先立つイコ
ライズ動作と同様、センスノード対Ｓ_ai／Ｓ_biをイコラ
イズし、センスアンプ駆動ノードＰ１，Ｎ１を中間電位
ＨＶＣＣにイコライズした後にメモリセル１１₂ 列への
アクセスを行う。こうすることでミスアクセスの場合
は、ノイズ耐性を確保できる。さらに、ＤＲＡＭのスタ
ンバイ動作の場合においては、センスノード対Ｓ_ai／Ｓ
_biとセンスアンプ駆動ノードＰ１，Ｎ１をイコライズし
ておくよう制御して、リーク電流を防ぐことが可能であ
る。この第２の実施例では、ヒットアクセスであること
を検出する第１の検出手段１０１とミスアクセスである
ことを検出する第２の検出手段１０２とＯＲゲート１０
３とで構成される検出回路１００を設け、該ＯＲゲート
１０３の出力によってセンスノード等化回路４０_i を駆
動し、該第２の検出手段１０２の出力によってセンスア
ンプ駆動ノード等化回路５０を駆動するようにしてい
る。そのため、キャッシュ用セル７１へアクセスすると
きのみにセンスアンプ駆動ノードＰ１，Ｎ１をイコライ
ズせず、メモリセル１１へアクセスするとき及びスタン
バイ時にイコライズする。従って、第１の実施例の効果
に加え、キャッシュ用セルアクセス時は消費電流を低減
できる。さらに、メモリセル１１へのアクセス時のノイ
ズ耐性を確保し、スタンバイ時のリーク電流の増加を抑
制できる。

【００２２】第３の実施例図７は、本発明の第３の実施例を示すＤＲＡＭの要部回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。このＤＲＡＭで
は、左側のメモリセルアレイ１０Ｌのｉ行目のビット線
対ＢＬ_ai／ＢＬ_biとスイッチ手段２０Ｌを介して接続さ
れるセンスアンプ３０_i と、該センスアンプ３０_i の入
出力ノードである相補的なセンスノード対Ｓ_ai／Ｓ_biに
接続されるカラムスイッチ回路２００_iとを備えてい
る。センスアンプ３０_iは、図１と同様にＭＯＳトラン
ジスタ及びイコライズ手段等で構成され、その相補的な
センスアンプ駆動ノード対Ｐ１，Ｎ１がセンスアンプ活
性化信号によって活性化されるようになっている。この
センスアンプ活性化信号により制御されるイコライズ手
段（例えば、ＮＭＯＳ）４４がセンスノードＳ_aiとＳ_bi
との間に接続されている。カラムスイッチ回路２００_i
は、相補的なキャッシュデータ線対Ｉ_ai／Ｉ_biを有し、
そのキャッシュデータ線対Ｉ_ai／Ｉ_biと制御線ＳＷ
_cj（ｊ＝１，２，３，…，ｎ）との交差箇所には、１つ
あるいは複数のキャッシュ用セル２１０_ij（ｊ＝１，
２，３，…，ｎ）が接続されている。制御線ＳＷ_cjは、
各キャッシュ用セル２１０_ijの保持データに対応するロ
ウアドレスＸを記憶しているＴＡＧ回路８０_jに接続さ
れ、該ＴＡＧ回路８０_jによる要求データの保持の有無
の判定に従って制御されるようになっている。キャッシ
ュ用セル２１０_ijは、スイッチ手段（例えば、電荷転送
用のＮＭＯＳ）２１１と記憶素子（例えば、電荷蓄積用
のキャパシタ）２１２とでそれぞれ構成されている。な
お、同一の制御線ＳＷ_cjで制御されるキャッシュ用セル
（例えば、２１０_i1，２１０_i2，…）を一括してキャッ
シュ列２１０₁ ，…と称する。キャッシュデータ線対Ｉ
_ai／Ｉ_biの一方Ｉ_aiがＮＭＯＳ２２１のゲートに、他方
Ｉ_biがＮＭＯＳ２２２のゲートにそれぞれ接続されてい
る。ＮＭＯＳ２２１，２２２のドレインがＮＭＯＳ２１
９，２２０を介してデータバスであるリードデータ線対
ＲＤＢ_a／ＲＤＢ_bにそれぞれ接続され、さらにそれらの
ＮＭＯＳ２２１，２２２のソースが共通接続されると共
に、基準電位（例えば、接地電位ＶＳＳ）に接続されて
いる。ＮＭＯＳ２１９，２２０のゲートは、リードカラ
ム線ＲＣＬ_iに共通接続されている。

【００２３】センスノード対Ｓ_ai／Ｓ_biとキャッシュデ
ータ線対Ｉ_ai／Ｉ_biとは、制御線ＳＷ_a でゲート制御さ
れるＮＭＯＳ２２３，２２４を介してそれぞれ接続され
ている。さらに、キャッシュデータ線対Ｉ_ai／Ｉ_biは、
ライトカラム線ＷＣＬ_iでゲート制御されるＮＭＯＳ２
２５，２２６を介して、データバスであるライトデータ
線対ＷＤＢ_a／ＷＤＢ_bにそれぞれ接続されている。キャ
ッシュデータ線対Ｉ_ai／Ｉ_bi間は、イコライズ手段（例
えば、スイッチ）２２７を介して相互に接続されてい
る。このようなカラムスイッチ回路２００_iは、センス
アンプ３０_iと共に列状に配置され、さらにその各種制
御線ＳＷ_cj，ＳＷ_a等も列状に延設されている。なお、
センスノード対Ｓ_ai／Ｓ_biは、図１と同様に右側に延設
して右側のメモリセルアレイ１０Ｒのビット線対ＢＬ_ai
／ＢＬ_biとスイッチ手段２０Ｒを介して接続してもよ
い。このようにすれば、センスアンプ３０_i 及びカラム
スイッチ回路２００_i が左右のメモリセルアレイ１０
Ｌ，１０Ｒで共用されるので、チップサイズを小さくで
きる。図８及び図９は、図７に示すＤＲＡＭの概略の動
作波形図であり、この図を参照しつつＤＲＡＭの（１）
ロードサイクル、（２）ヒットサイクル、（３）ミスサ
イクル、及び（４）リフレッシュサイクル・ヒットサイ
クルの動作を説明する。図８及び図９中のアドレスＡＤ
Ｄのうち、Ｘ₀，Ｘ₁，Ｘ₂ ，…はワード線ＷＬ（＝Ｗ
Ｌ₀，ＷＬ₁，ＷＬ₂ ，…）を選択するロウアドレス、
Ｙ_i，Ｙ′_i，Ｙ″_i ，…はビット線対ＢＬ_ai／ＢＬ_bi
を選択するカラムアドレスである。ＤＡ１〜ＤＡ７はデ
ータである。

【００２４】（１）ロードサイクルアドレスＡＤＤのうちのロウアドレスＸ₀，…で指定さ
れる要求データがいずれのキャッシュ列２１０₁，…に
もなく、かつ有効なデータを保持していないキャッシュ
列（即ち、空きのキャッシュ列）２１０₁が存在する場
合、要求データをメモリセルアレイ１０Ｌより読出し、
該キャッシュ列２１０₁にロードする。この場合、次の
ように制御される。このロードサイクルでは、制御線Ｓ
Ｗ_c1が活性状態の“Ｈ”、スイッチ手段２０Ｌがオン状
態である。そして、入力されるアドレスＡＤＤのうちの
ロウアドレスＸ₀に対応するワード線ＷＬ₀を“Ｈ”に
立ち上げ、ビット線対ＢＬ_ai／ＢＬ_bi上にデータＤＡ１
による微小信号を得る。この微小信号は、活性化された
センスアンプ３０_i によって増幅され、センスノード対
Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_bi上にデ
ータＤＡ１の信号が得られる。ＴＡＧ回路８０₁によっ
て制御線ＳＷ_c1が“Ｈ”に立ち上がり、キャッシュ列２
１０₁にデータＤＡ１がロードされる。この結果、ｉ行
目のキャッシュ用セル２１０_i1内の記憶素子２１２にデ
ータＤＡ１がロードされる。

【００２５】次に、カラムアドレスＹ_i が入力される
と、ｉ行目のカラムスイッチ回路２００_i 内のＮＭＯＳ
２１１，２２２によってリードデータ線対ＲＤＢ_a／Ｒ
ＤＢ_b上にデータＤＡ１が送出される。キャッシュデー
タ線対Ｉ_ai／Ｉ_bi上の信号は、リードデータ線対ＲＤＢ
_a／ＲＤＢ_bを駆動するＮＭＯＳ２２１，２２２で増幅さ
れるので、この時点でセンスアンプ３０_i による増幅が
終了していなくても、誤動作のおそれはない。カラムア
ドレスＹ_i に対して書込みがあった場合、カラムスイッ
チ回路２００_i 内のＮＭＯＳ２２５，２２６がオンし、
ライトデータ線対ＷＤＢ_a／ＷＤＢ_b上のデータＤＡ２が
キャッシュデータ線対Ｉ_ai／Ｉ_biへ転送され、さらにキ
ャッシュ列２１０₁内のキャッシュ用セル２１０_i1とセ
ンスノード対Ｓ_ai／Ｓ_biへ転送される。センスノード対
Ｓ_ai／Ｓ_bi上のデータＤＡ２は、スイッチ手段２０Ｌを
介してビット線対ＢＬ_ai／ＢＬ_biに書き戻される。この
とき、１度に再充放電されるビット線対ＢＬ_ai／ＢＬ_bi
は、カラムアドレスＹ_i で選ばれた限られた組のものだ
けであるので、その再充放電に要する時間はロードサイ
クル初期におけるものより充分短い。この様な書き込み
によるビット線対ＢＬ_ai／ＢＬ_biの再充放電（コピーバ
ック）が終了した時点で、ロウアドレスＸの更新を含む
次のアクセスサイクルへ移行することができる。なお、
図８では、説明の簡単化のために、ｉ行目のビット線対
ＢＬ_ai／ＢＬ_biへのアクセスが行われるカラムアドレス
Ｙ_i を仮定しているが、他のアドレスであってもよい。
この場合、ｉ行目の各回路の波形は変化しない。又、読
出しと書込みの順番は、図示したものに限定されない。

【００２６】（２）ヒットサイクル例えば、ロウアドレスＸ₁で指定される要求データがキ
ャッシュ列２１０₂に保持されていると仮定する。この
場合、スイッチ手段２０Ｌをオフ状態にしてメモリセル
アレイ１０Ｌをセンスアンプ３０_i より切り離す。さら
に、キャッシュ列２１０₂ 上のデータをキャッシュデー
タ線対Ｉ_ai／Ｉ_bi上に転送し、それをセンスアンプ３０
_i で増幅し（リコール）、リードデータ線対ＲＤＢ_a／
ＲＤＢ_b及びライトデータ線対ＷＤＢ_a／ＷＤＢ_bとのデ
ータ転送を行う。このヒットサイクルでも、制御線ＳＷ
_a を“Ｈ”に活性しておく。そして、スイッチ手段２０
Ｌをオフし、ビット線対ＢＬ_ai／ＢＬ_biをセンスアンプ
３０_i から切り離す。同時に、ＴＡＧ回路８０₁ によっ
て制御線ＳＷ_c1を“Ｌ”に立ち下げる。この結果、ビッ
ト線対ＢＬ_ai／ＢＬ_biとキャッシュ列２１０₁ には、共
に最新のデータＤＡ２が保持される。次に、スイッチ２
２７及びセンスアンプ３０_i 内のイコライズ手段によ
り、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線
対Ｉ_ai／Ｉ_biをイコライズする。ＴＡＧ回路８０₂ によ
り、ロウアドレスＸ₁ の指定する要求データを保持する
キャッシュ列２１０₂ を判定し、その制御線ＳＷ_c2を
“Ｈ”に立ち上げる。この結果、ｉ行目のキャッシュ用
セル２１０_i2内の記憶素子２１２のデータＤＡ３が、キ
ャッシュデータ線対Ｉ_ai／Ｉ_bi及びセンスノード対Ｓ_ai
／Ｓ_biに転送される。その後、キャッシュデータ線対Ｉ
_ai／Ｉ_bi及びセンスノード対Ｓ_ai／Ｓ_bi上のデータＤＡ
３を、センスアンプ３０_i によって増幅する（これをリ
コールと称する）。これ以降、カラムアドレスＹ_i で指
定された行のキャッシュデータ線対Ｉ_ai／Ｉ_bi上のデー
タに対し、カラムスイッチ回路２００_i を介してアクセ
スできる。このように、ヒットサイクルにおいては、大
きな寄生容量及び抵抗を有するメモリセルアレイ１０Ｌ
のワード線ＷＬやビット線対ＢＬ_ai／ＢＬ_biを介さず
に、キャッシュ列２１０₁ ，…から寄生容量の小さなキ
ャッシュデータ線対Ｉ_ai／Ｉ_biに要求データをリコール
して直接アクセスすることができるので、高速なアクセ
スが可能となる。

【００２７】一方、メモリセルアレイ１０Ｌにおいて、
スイッチ手段２０Ｌをオフした後も、ビット線対ＢＬ_ai
／ＢＬ_bi上に前ロウアドレスＸ₀ に対するデータＤＡ２
が保持されている。そして、前ロウアドレスＸ₀ の指定
するワードＷＬ₀ を“Ｌ”に立ち下げ、図示しないが、
メモリセルアレイ１０Ｌ内にデータＤＡ２を保存した
後、ビット線対ＢＬ_ai／ＢＬ_biをイコライズする（プリ
チャージ）。このように、ヒットサイクルにおいては、
メモリセルアレイ１０Ｌのプリチャージ動作とキャッシ
ュ用セル２１０_ijへのアクセスを並行して行える。さら
に、前記プリチャージ動作の後、スイッチ手段２０Ｌを
オンし、新しいロウアドレスＸ₁ に対するワード線ＷＬ
₁ を“Ｈ”に立ち上げ、キャッシュデータ線対Ｉ_ai／Ｉ
_bi上の最新のデータＤＡ４をメモリセルアレイ１０Ｌに
書き戻す（コピーバック）。なお、図８では、前記プリ
チャージ期間中に書込みがあっても、キャッシュデータ
線対Ｉ_ai／Ｉ_bi上のデータとキャッシュ列２１０₂ 内の
キャッシュ用セル２１０_i2のデータが、データＤＡ３か
らデータＤＡ４に更新されたものとした。

【００２８】（３）ミスサイクル入力されるロウアドレスＸ₂ で指定される要求データが
いずれのキャッシュ列２１０₁ ，…にも保持されておら
ず、空きのキャッシュ列がない場合、ミスサイクルとな
る。この第３の実施例では、前述のごとくロウアドレス
変更を含む各サイクル毎にコピーバックを行い、各キャ
ッシュ列２１０₁ ，…と対応するメモリセルアレイ１０
Ｌ内のデータとを同一化しているので、ミスサイクル開
始時点ではコピーバックの必要がない。このミスサイク
ルにおいては、入力されるロウアドレスＸ₂ で指定され
る要求データをメモリセルアレイ１０Ｌから読出し、Ｔ
ＡＧ回路８０_j で選ばれる所定のキャッシュ列２１０_j
（但し、ｊ＝１，２，…，ｎ）のデータを捨てて新しい
データをロードする（データ・リプレース）。この第３
の実施例では、例えば、キャッシュ列２１０₁ のデータ
をリプレースするものとして説明する。このミスサイク
ルでも、制御線ＳＷ_a は“Ｈ”にしておく。そして、ス
イッチ手段２０Ｌをオフし、ＴＡＧ回路８０₂ で制御線
ＳＷ_c2を“Ｌ”に立ち下げる。この結果、ビット線対Ｂ
Ｌ_ai／ＢＬ_biとキャッシュ列２１０₂ 内のキャッシュ用
セル２１０_i2に前サイクルの最新のデータＤ４が残る。
次に、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ
線対Ｉ_ai／Ｉ_bi上をイコライズする。このイコライズ動
作を継続した状態で、ＴＡＧ回路８０₁ で制御線ＳＷ_c1
を“Ｈ”に立ち上げる。すると、キャッシュ列２１０₁
のデータが無効となるので、その上で、前記イコライズ
動作を終了する。一方、メモリセルアレイ１０Ｌにおい
て、前サイクルのロウアドレスＸ₁に対応するワード線
ＷＬ₁ を“Ｌ”に立ち下げ、データＤＡ４をメモリセル
アレイ１０Ｌに保存した後、ビット線対ＢＬ_ai／ＢＬ_bi
のイコライズ、即ち該メモリセルアレイ１０Ｌのプリチ
ャージを行う。その後、スイッチ手段２０Ｌをオンし、
新しいロウアドレスＸ₂で指定されれるワード線ＷＬ₂
を“Ｈ”に立ち上げ、ビット線対ＢＬ_ai／ＢＬ_biに要求
データＤＡ５の微小信号を読出す。この微小信号は、セ
ンスアンプ３０_i で増幅される。その結果、センスノー
ド対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biへ
データＤＡ５が転送され、さらに該データＤＡ５がキャ
ッシュ列２１０₁ 内のキャッシュ用セル２１０_i1に転送
される。これ以降は、ヒットサイクルと同様に、直接キ
ャッシュデータ線対Ｉ_ai／Ｉ_biをアクセスすることで、
高速な応答が実現できる。なお、メモリセルアレイ１０
Ｌのビット線対ＢＬ_ai／ＢＬ_biの充放電が完了した後、
ロウアドレス変更を含む新しいサイクルの開始ができる
ようになる。

【００２９】（４）リフレッシュサイクル及びヒット
サイクルＤＲＡＭのリフレッシュシ時においてキャッシュがヒッ
トした場合、制御線ＳＷ_a を“Ｌ”にしてスイッチ手段
であるＮＭＯＳ２２３，２２４をオフすることで、キャ
ッシュデータ線対Ｉ_ai／Ｉ_biとセンスノード対Ｓ_ai／Ｓ
_biを切り離す。そして、キャッシュデータ線対Ｉ_ai／Ｉ
_bi上の要求データを直接アクセスすると同時に、それと
並行してメモリセルアレイ１０Ｌ内の所定のメモリセル
１１のリフレッシュを行う。なお、ヒットしなかった場
合、外部からのアクセスを遅延させて公知のリフレッシ
ュ動作を行い、その終了後に、前記ミスサイクルと同様
な動作を行う。ここでは、ロウアドレスＸ₁によってキ
ャッシュ列２１０₂ がヒットしたものとして以下説明す
る。まず、スイッチ手段２０Ｌをオフし、メモリセルア
レイ１０Ｌのプリチャージ動作を行う。即ち、前サイク
ルで選ばれたワード線ＷＬ₂ を“Ｌ”に立ち下げた後、
ビット線対ＢＬ_ai／ＢＬ_biをイコライズする。一方、Ｔ
ＡＧ回路８０₁によって制御線ＳＷ_c1を“Ｌ”に立ち下
げる。この結果、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の
最新データＤＡ５がメモリセルアレイ１０Ｌとキャッシ
ュ列２１０₁内のキャッシュ用セル２１０_i1に保存され
る。このプリチャージ動作と並行してセンスノード対Ｓ
_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／Ｉ_biをイコラ
イズする。その後、新しいロウアドレスＸ₁ によってヒ
ットしたキャッシュ列２１０₂の制御線ＳＷ_c2をＴＡＧ
回路８０₂ で“Ｈ”に立ち上げ、キャッシュ用セル２１
０_i2の保持データＤＡ４をキャッシュデータ線対Ｉ_ai／
Ｉ_biを介してセンスノード対Ｓ_ai／Ｓ_biに転送し、セン
スアンプ３０_i によってリコールする。

【００３０】次に、制御線ＳＷ_aを“Ｌ”に立ち下げて
センスノード対Ｓ_ai／Ｓ_biとキャッシュデータ線対Ｉ_ai
／Ｉ_biとを切り離す。その後、キャッシュデータ線対Ｉ
_ai／Ｉ_biに対して直接アクセスすることで、キャッシュ
ヒットと同様に、高速な応答が可能となる。一方、制御
線ＳＷ_aの“Ｌ”への立ち下げ後、センスノード対Ｓ_ai
／Ｓ_biをイコライズし、スイッチ手段２０Ｌをオン状態
にする。そして、メモリセルアレイ１０Ｌのプリチャー
ジ終了後、リフレッシュすべきメモリセル１１のワード
線ＷＬ₃ を“Ｈ”に立ち上げてリフレッシュ動作を始め
る。そして、リフレッシュされるメモリセル１１のデー
タＤＡ７をビット線対ＢＬ_ai／ＢＬ_bi上に読出し、セン
スアンプ３０_i で増幅する。この増幅動作が終了した時
点でワード線ＷＬ₃ を“Ｌ”に立ち下げ、ビット線対Ｂ
Ｌ_ai／ＢＬ_biをイコライズしてリフレッシュ動作を終了
する。この間、キャッシュデータ線対Ｉ_ai／Ｉ_biにはセ
ンスアンプ３０_i が接続されていないので、図９のよう
にデータＤＡ６が書込まれた場合、信号の増幅は不充分
な状態になっており、またメモリセルアレイ１０Ｌの対
応するメモリセル１１とも不一致となっている。但し、
前述のように、キャッシュデータ線対Ｉ_ai／Ｉ_bi上の信
号は、カラムスイッチ回路２００_i 内のＮＭＯＳ２２
１，２２２で増幅されてリードデータ線対ＲＤＢ_a／Ｒ
ＤＢ_bに送出されるので、読出し上の問題はない。そこ
で、リフレッシュ動作の過程で、センスアンプ３０_i に
よるビット線対ＢＬ_ai／ＢＬ_biの充放電（前記増幅動
作）が終了した時点でスイッチ手段２０Ｌをオフし、セ
ンスノード対Ｓ_ai／Ｓ_biをイコライズする。次いで制御
線ＳＷ_a を“Ｈ”に立ち上げ、今度はキャッシュデータ
線対Ｉ_ai／Ｉ_bi上の信号の増幅、即ちリコールを行う。
さらに、リフレッシュ動作が終了した時点でスイッチ手
段２０Ｌをオンし、キャッシュデータ線対Ｉ_ai／Ｉ_bi上
の最新データＤＡ６をメモリセルアレイ１０Ｌのビット
線対ＢＬ_ai／ＢＬ_biに転送する。そして、キャッシュ列
２１０₂ と対応するワード線ＷＬ₁ を“Ｈ”に立ち上げ
てコピーバックを行う。このようにしてリフレッシュサ
イクルを終了する。

【００３１】以上のように、この第３の実施例では、次
のような利点がある。（ａ）スイッチ手段であるＮＭＯＳ２２３，２２４を
センスノード対Ｓ_ai／Ｓ_biとキャッシュデータ線対Ｉ_ai
／Ｉ_biとの間に設けたので、メモリセルアレイ１０Ｌの
リフレッシュ動作とキャッシュ列２１０_j へのアクセス
を同時並行に行うことができる。そのため、高速な応答
が可能であり、平均データレートが向上する。（ｂ）キャッシュデータ線対Ｉ_ai／Ｉ_bi上の信号を増
幅してリードデータ線対ＲＤＢ_a ／ＲＤＢ_b に転送する
ＮＭＯＳ２２１，２２２を設けたので、前記リコール動
作に先立ってキャッシュデータのアクセスが可能とな
り、高速な応答が行える。（ｃ）各サイクルのメモリセルアレイ１０Ｌのプリチ
ャージに先立ってスイッチ手段２０Ｌを“Ｌ”に立ち下
げることで、該メモリセルアレイ１０Ｌのプリチャージ
動作とキャッシュデータ線対Ｉ_ai／Ｉ_biのリコール動作
を同時平行に行っている。そのため、各サイクルの最小
必要時間（ロウアドレスＸの入力から次のロウアドレス
Ｘの受付け可能となるまで）を短縮できる。

【００３２】第４の実施例図１０は、本発明の第４の実施例を示すＤＲＡＭの要部
回路図であり、第３の実施例を示す図７中の要素と共通
の要素には共通の符号が付されている。このＤＲＡＭで
は、第３の実施例のセンスノードＳ_aiとＳ_biとの間にラ
イトバッファ３００_i を設けた点のみが異なっている。
ライトバッファ３００_i は、センスノードＳ_aiに接続さ
れた第１のスイッチ手段であるスイッチ３０１と、セン
スノードＳ_biに接続された第２のスイッチ手段であるス
イッチ３０２と、該スイッチ３０１と３０２間に接続さ
れたキャパシタ等の記憶素子３０３とで、構成されてい
る。スイッチ３０１，３０２は、共通の制御線ＳＷ_b で
制御される。この制御線ＳＷ_b は、センスアンプ３０_i
の列に沿って延設され、各行のライトバッファ３００_i
を共通に制御する構成になっている。このような構成に
より、少ない寸法増加で、キャッシュ用セル２１０_ijへ
のアクセスとコピーバックとが同時並行して実行でき
る。

【００３３】図１１及び図１２は、図１０に示すＤＲＡ
Ｍにおけるｉ行目の回路の概略の動作波形図であり、こ
の図を参照しつつＤＲＡＭの（１）ロードサイクル、
（２）ヒットサイクル、（３）ミスサイクル、及び
（４）リフレッシュサイクル・ヒットサイクルの動作に
ついて説明する。（１）ロードサイクル入力されるロウアドレスＸで指定される要求データがい
ずれのキャッシュ列２１０_j（ｊ＝１，２，３，…，
ｎ）にもなく、かつ空きのキャッシュ列がある場合、メ
モリセルアレイ１０Ｌより要求データを読出して空きの
キャッシュ列にロードする。このロードサイクルでは、
制御線ＳＷ_b を“Ｌ”の非活性状態、制御線ＳＷ_aを
“Ｈ”の活性状態にしておく。スイッチ手段２０Ｌをオ
ンし、入力されるロウアドレスＸ₀で指定されるワード
線ＷＬ₀を“Ｈ”に立ち上げ、要求データＡＤ１をビッ
ト線対ＢＬ_ai／ＢＬ_bi上に読み出す。読み出した微小信
号をセンスアンプ３０_i で増幅する。このとき、特に限
定されないが、スイッチ手段２０Ｌをオフすれば、大き
な寄生容量を有するビット線対ＢＬ_ai／ＢＬ_biがセンス
ノード対Ｓ_ai／Ｓ_biから切り離されるので、前記増幅動
作を著しく高速化できる。その上、ビット線対ＢＬ_ai／
ＢＬ_biに対する充放電電流を低減して動作電流を大幅に
減少できると共に、後述するプリチャージ動作の高速化
も可能となる。スイッチ手段２０Ｌをオフした後、ワー
ド線ＷＬ₀を“Ｌ”に立ち下げ、ビット線対ＢＬ_ai／Ｂ
Ｌ_biをイコライズする。即ち、プリチャージ動作を行
う。このとき、スイッチ手段２０Ｌの制御により、ビッ
ト線対ＢＬ_ai／ＢＬ_bi上の電位差が小さいままであるの
で、このプリチャージ動作が速やかに終了する。この結
果、データＡＤ１はメモリセルアレイ１０Ｌには保存さ
れない。一方、読出されたデータＡＤ１は、センスアン
プ３０_i で増幅され、センスノード対Ｓ_ai／Ｓ_bi及びキ
ャッシュデータ線対Ｉ_ai／Ｉ_bi上に生じる。そこで、空
きのキャッシュ列２１０₁の制御線ＳＷ_c1を“Ｈ”に立
ち上げ、キャッシュ用セル２１０_i1にデータＡＤ１をロ
ードする。その後、第３の実施例と同様に、キャッシュ
データ線対Ｉ_ai／Ｉ_bi上のデータに直接アクセスするこ
とで、高速な応答ができる。このキャッシュアクセスを
キャッシュデータ線対Ｉ_ai／Ｉ_biの振幅が小さい時点か
ら行えることも第３の実施例と同様である。

【００３４】一方、このロードサイクルにおいては、メ
モリセルアレイ１０Ｌのプリチャージが高速に行える。
そのため、プリチャージ終了後、ロウアドレスＸの変更
を含む次のアクセスサイクルを開始できる。その上、プ
リチャージを高速に行えるので、ビット線対ＢＬ_ai／Ｂ
Ｌ_biの充放電まで次のサイクルを開始できない第３の実
施例より、サイクル時間を短くできる。このように、メ
モリアレイ１０Ｌから、キャッシュ用セル２１０_ijを含
むカラムスイッチ回路２００_i へデータを転送する時
に、該メモリアレイ１０Ｌのビット線対ＢＬ_ai／ＢＬ_bi
の充放電を制限する制御を行うことで、消費電力を低減
し、高速化をも図れる。

【００３５】（２）ヒットサイクル入力されたロウアドレスＸで指定される要求データがい
ずれかのキャッシュ列２１０_j に保持されている場合、
キャッシュデータ線対Ｉ_ai／Ｉ_bi上の最新データを前サ
イクル時に活性化したキャッシュ列に保存し、新たに要
求されたデータを該キャッシュ列よりキャッシュデータ
線対Ｉ_ai／Ｉ_bi上に転送する。このヒットサイクルにお
いても、制御線ＳＷ_bは“Ｌ”の非活性状態、制御線Ｓ
Ｗ_a は“Ｈ”の活性状態である。スイッチ手段２０Ｌは
オフ状態である。活性化されたキャッシュ列２１０₁と
は別のキャッシュ列２１０₂ がヒットしたとすると、ま
ず、旧キャッシュ列２１０₁に対応する制御線ＳＷ_c1を
“Ｌ”に立ち下げ、その時点でのキャッシュデータ線対
Ｉ_ai／Ｉ_bi上の最新データＡＤ２（書込みによりデータ
ＡＤ１がデータＡＤ２に更新されたと仮定した）をキャ
ッシュ列２１０₁内のキャッシュ用セル２１０_i1に保存
する。センスノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ
線対Ｉ_ai／Ｉ_biをイコライズした後、要求データＡＤ３
を保持するキャッシュ列２１０₂ の制御線ＳＷ_c2を立ち
上げ、そのデータＡＤ３をキャッシュデータ線対Ｉ_ai／
Ｉ_biを介してセンスノード対Ｓ_ai／Ｓ_biに転送し、セン
スアンプ３０_i によりリコールする。その後、第３の実
施例と同様に、直接キャッシュデータ線対Ｉ_ai／Ｉ_biへ
のアクセスを行い、高速応答が達成される。なお、この
第４の実施例では、メモリセルアレイ１０Ｌ側で何の動
作も行う必要がない。そのため、動作消費電力が小さ
く、かつサイクル時間も短くできる。（３）ミスサイクル入力されるロウアドレスＸで指定される要求データがい
ずれのキャッシュ列２１０_j にもない場合、リプレース
される所定のキャッシュ列２１０₁の保持データをライ
トバッファ３００_i に退避させ、要求データをメモリセ
ルアレイ１０Ｌより読み出して前記所定のキャッシュ列
２１０₁にロードする。その後、ライトバッファ３００
_i の保持データをメモリセルアレイ１０Ｌにコピーバッ
クする。このミスサイクルの開始時点では、制御線ＳＷ
_aは“Ｈ”である。そして、前サイクルで活性化された
キャッシュ列２１０₂ の制御線ＳＷ_c2を立ち下げ、キャ
ッシュデータ線対Ｉ_ai／Ｉ_bi上の最新データＡＤ４をキ
ャッシュ列２１０₂ 内のキャッシュ用セル２１０_i2に保
存する。次に、制御線ＳＷ_bを立ち上げると共に、セン
スノード対Ｓ_ai／Ｓ_bi及びキャッシュデータ線対Ｉ_ai／
Ｉ_biをイコライズする。この結果、ライトバッファ３０
０_i 内の記憶素子３０３の各ノードが中間電位ＨＶＣＣ
となる。その後、リプレースするキャッシュ列２１０₁
の制御線ＳＷ_c1を立ち上げ、その保持データＡＤ２をセ
ンスノード対Ｓ_ai／Ｓ_biに転送してセンスアンプ３０_i
で増幅する（リコール動作）。制御線ＳＷ_b を立ち下
げ、ライトバッファ３００_i 内にデータＡＤ２を退避す
る。そして、センスノード対Ｓ_ai／Ｓ_bi及びキャッシュ
データ線対Ｉ_ai／Ｉ_biを再度イコライズする。一方、メ
モリセルアレイ１０Ｌ側においては、このミスサイクル
開始時点で既にプリチャージが終了しており、ロウアド
レスＸ₁ の入力直後にそれに対応するワード線ＷＬ₁ を
立ち上げ、ビット線対ＢＬ_ai／ＢＬ_bi上に要求データＡ
Ｄ５を読み出すことができる。即ち、第３の実施例と比
べてミス時のメモリセルアレイ１０Ｌからの要求データ
の読み出しをより速い時点で実行できる。

【００３６】ライトバッファ３００_i へのデータＡＤ２
の退避と、それに続くセンスノード対Ｓ_ai／Ｓ_bi及びキ
ャッシュデータ線対Ｉ_ai／Ｉ_biの再度のイコライズの終
了後、スイッチ手段２０Ｌをオンする。センスアンプ３
０_i を活性化してメモリセルアレイ１０Ｌからの読出し
データＡＤ５を増幅する。このセンスアンプ増幅の開始
直後に、スイッチ手段２０Ｌをオフさせることで、ロー
ドサイクルと同様に後に続く処理を高速化できる。スイ
ッチ手段２０Ｌをオフさせてすぐにワード線ＷＬ₁ の立
ち下げとビット線対ＢＬ_ai／ＢＬ_biのイコライズ、即ち
メモリセルアレイ１０Ｌのプリチャージを行う。前述し
たように、このプリチャージを短時間に終了できる。そ
の上、センスアンプ３０_i による増幅動作も高速とな
り、消費電力も小さくなる。センスアンプ３０_i の増幅
動作により、センスノード対Ｓ_ai／Ｓ_biを介してキャッ
シュデータ線対Ｉ_ai／Ｉ_bi及びキャッシュ列２１０₁ 内
のキャッシュ用セル２１０_i1に要求データＡＤ５が得ら
れる。その後、ヒットサイクルと同様、高速なアクセス
が行える。この第４の実施例では、サイクル開始時点で
メモリセルアレイ１０Ｌのプリチャージが終了している
ので、要求データＡＤ５を第３の実施例よりも速くキャ
ッシュデータ線対Ｉ_ai／Ｉ_bi上に転送できる。一方、要
求データＡＤ５の転送が終了すると、すぐに制御線ＳＷ
_a を立ち下げ、センスノード対Ｓ_ai／Ｓ_biをキャッシュ
データ線対Ｉ_ai／Ｉ_biから切り離す。これにより、以下
に説明するように、キャッシュへのアクセスとコピーバ
ックを同時並行して行い、サイクル時間を短くできる。

【００３７】即ち、センスノード対Ｓ_ai／Ｓ_biをイコラ
イズした後に、制御線ＳＷ_b を立ち上げ、退避していた
データＡＤ２をセンスノード対Ｓ_ai／Ｓ_biに転送し、セ
ンスアンプ３０_i で増幅する。スイッチ手段２０Ｌをオ
ン状態にして前記データＡＤ２をビット線対ＢＬ_ai／Ｂ
Ｌ_bi上に転送し、続いてリプレース前のキャッシュ列２
１０₁ のデータと対応するロウアドレスＸ₀で指定され
るワード線ＷＬ₀を立ち上げる。このようにして、ワー
ド線ＷＬ₀に接続されたメモリセル１１に対し、ロード
サイクル時に失われたデータに加え最新の更新結果を含
めたデータＡＤ２が書き戻される。ビット線対ＢＬ_ai／
ＢＬ_biの充放電が完全に終了すると、スイッチ手段２０
Ｌがオフ状態となる。その後、メモリセルアレイ１０Ｌ
側では、ワード線ＷＬ₀を完全に立ち下げてから、ビッ
ト線対ＢＬ_ai／ＢＬ_biをイコライズしてコピーバック動
作を完了する。一方、スイッチ手段２０Ｌをオフした
後、センスノード対Ｓ_ai／Ｓ_biをイコライズし、制御線
ＳＷ_a を立ち上げる。そして、センスアンプ３０_i によ
ってキャッシュデータ線対Ｉ_ai／Ｉ_biの増幅を行う。こ
の結果、制御線ＳＷ_a が“Ｌ”のひ活性状態であると
き、書込みのあった行のキャッシュデータ線対Ｉ_ai／Ｉ
_biの信号が増幅される。このようにしてミスサイクルが
終了する。（４）リフレッシュサイクル及びヒットサイクルリフレッシュシ時にキャッシュ列２１０_jがヒットした
場合、該キャッシュ列２１０_jへのアクセスとリフレッ
シュを同時に行うことができる。図１２のタイプ１の波
形はこの動作を示している。タイプ２の波形について
は、次の第５の実施例に関するものなので後述する。な
お、リフレッシュ時にキャッシュがミスした場合、公知
のリフレッシュ動作を行い、続いて前記ミスサイクルと
同一の動作を行う。ここでは、入力されたロウアドレス
Ｘ₁に対してキャッシュ列２１０₂がヒットしたものと
する。このリフレッシュサイクル及びヒットサイクルで
は、まず、制御線ＳＷ_a と旧キャッシュ列２１０₁の制
御線ＳＷ_c1を立ち下げ、キャッシュデータ線対Ｉ_ai／Ｉ
_biとセンスノード対Ｓ_ai／Ｓ_biをイコライズする。新し
くヒットしたキャッシュ列２１０₂の制御線ＳＷ_c2を立
ち上げ、該キャッシュ列２１０₂ 内のデータＡＤ４をキ
ャッシュデータ線対Ｉ_ai／Ｉ_biに転送する。その後、ヒ
ットサイクルと同様に、高速なアクセスができる。

【００３８】一方、メモリセルアレイ１０Ｌにおいて
は、既にプリチャージが終了している。そのため、すぐ
にリフレッシュ対象のメモリセル１１のワード線ＷＬ₂
を立ち上げることができ、サイクル時間を短くできる。
ワード線ＷＬ₂ を立ち上げることで、ビット線対ＢＬ_ai
／ＢＬ_bi上にリフレッシュすべきデータＡＤ１１が読出
される。センスノード対Ｓ_ai／Ｓ_biのイコライズ後、ス
イッチ手段２０Ｌをオンしてビット線対ＢＬ_ai／ＢＬ_bi
上の信号を増幅する。ビット線対ＢＬ_ai／ＢＬ_biの充放
電終了後は、スイッチ手段２０Ｌをオフ状態にする。そ
の後、第３の実施例と同様に、メモリセルアレイ１０Ｌ
をプリチャージすると共に、センスアンプ３０_i によっ
てキャッシュデータ線対Ｉ_ai／Ｉ_biの信号を増幅する。

【００３９】この第４の実施例では、ライトバッファ３
００_i を設けて前記のような制御構成にしたので、第３
の実施例に加えて次のような利点がある。（ａ）ミスサイクル開始時点でメモリセルアレイ１０
Ｌがプリチャージ済みであると共に、該メモリセルアレ
イ１０Ｌからの要求データの読出しを該メモリセルアレ
イ１０Ｌへのコピーバックに先行できるので、高速なア
クセスが可能となる。（ｂ）リフレッシドサイクルとヒットサイクルの開始
時にも、メモリセルアレイ１０Ｌのプリチャージが終了
しているので、サイクル時間を短くできる。（ｃ）ヒットサイクルにおいても、メモリセルアレイ
１０Ｌ上の動作が不要であるので、サイクル時間が短
く、しかも動作電流を低減できる。（ｄ）ロードサイクル及びミスサイクルの最初のスイ
ッチ時にスイッチ手段２０Ｌを、ビット線対ＢＬ_ai／Ｂ
Ｌ_biの充放電の終了を待たずにオフ状態とすることで、
サイクル時間を短くでき、消費電力を大幅に減らせる。（ｅ）図１３は、図１０中のスイッチ手段２０Ｌの制
御回路の構成例を示す回路図である。スイッチ手段２０
Ｌを制御する制御線ＴＧＬに対して制御信号を供給する
制御回路３１０には、センスアンプ活性化信号ＳＡＥが
入力される。制御回路３１０の出力信号と、センスアン
プ活性化信号ＳＡＥがインバータ３１１で反転された信
号とが、２入力ＡＮＤゲート３１２に入力される。制御
回路３１０の出力信号とＡＮＤゲート３１２の出力信号
とが、コピーバック動作検出手段３２０で切換え制御さ
れる切換え手段３２１を介して、制御線ＴＧＬへ供給さ
れる。このように、スイッチ手段２０Ｌの制御線ＴＧＬ
を、ＡＮＤゲート３１２の出力信号で駆動することで、
前記の制御を容易かつ正確なタイミングで実行できる。

【００４０】第５の実施例図１４は、本発明の第５の実施例を示すもので、図１０
の第４の実施例のＤＲＡＭに設けられるリフレッシュモ
ード制御回路の概略の回路図である。このリフレッシュ
モード制御回路は、外部入力されるロウアドレスＸとリ
フレッシュアドレスＸ_r のいずれか一方を切換え選択し
て図１０のＴＡＧ回路８０₁〜８０_nに供給する選択手
段（例えば、マルチプレクサ）４１０を備え、その出力
側が該ＴＡＧ回路８０₁ 〜８０_nの入力側に接続されて
いる。各ＴＡＧ回路８０₁ 〜８０_nの出力側に接続され
た制御線ＳＷ_c1〜ＳＷ_cnには、図１０には図示されてい
ないが、タイミングパルスＴＰによってタイミング調整
のためのゲート手段４１１が接続され、そのゲート手段
４１１の出力が図１０のカラムスイッチ回路２００_i 内
のキャッシュ列２１０₁ ，…に供給されるようになって
いる。又、このリフレッシュモード制御回路には、ＤＲ
ＡＭ全体を制御する中央処理装置（以下、ＣＰＵとい
う）等で構成された中央制御回路４２０が設けられてい
る。中央制御回路４２０内には、リフレッシュ信号Ｒと
第１及び第２のリフレッシュタイミング信号群ＲＴ１，
ＲＴ２とを発生するリフレッシュタイミング発生回路４
２１が設けられている。この中央制御回路４２０の出力
側とＴＡＧ回路８０₁ 〜８０_nの出力側には、ブロック
制御手段４３０が接続されている。ブロック制御手段４
３０は、ＴＡＧ回路８０₁ 〜８０_nの出力側に接続され
た制御線ＳＷ_c1〜ＳＷ_cnの信号からリフレッシュモード
信号ＲＭを生成するゲート手段４３１と、該リフレッシ
ュモード信号ＲＭによって第１又は第２のリフレッシュ
タイミング信号群ＲＴ１，ＲＴ２のいずれか一方を切換
え選択してセンスアンプ３０_i及びカラムスイッチ回路
２００_iに対する各種の信号ＣＳを生成するリフレッシ
ュモード切換回路４３２とで、構成されている。このよ
うなブロック制御手段４３０は、センスアンプ３０_i及
びカラムスイッチ回路２００_i列毎に設けられている。

【００４１】次に、図１２の動作波形図を参照しつつ、
図１４に示すリフレッシュモード制御回路の動作を説明
する。リフレッシュアドレスＸ_r に対応するデータがい
ずれのキャッシュ用セル２１０_ijにも保持されていない
場合、リフレッシュモード信号Ｒが“０”のため、第４
の実施例で説明したタイプ１のリフレッシュ動作が行わ
れる。一方、リフレッシュアドレスＸ_r に対応するデー
タを保持するキャッシュ列（例えば、２１０₁）が存在
する場合、リフレッシュモード信号Ｒが“１”となり、
以下に説明するタイプ２のリフレッシュ動作が行われ
る。タイプ２のリフレッシュ動作では、リフレッシュ対
象となるメモリセル１１のワード線ＷＬ₀ を立ち上げる
と共に、対応するキャッシュ列２１０₁ の保持データＡ
Ｄ６をセンスノード対Ｓ_ai／Ｓ_biに転送してセンスアン
プ３０_iで増幅し、該キャッシュ列２１０₁ のリフレッ
シュを行うと共に、スイッチ手段２０Ｌをオンしてビッ
ト線対ＢＬ_ai／ＢＬ_biにも転送する。即ち、コピーバッ
クを行う。これにより、次のような利点がある。図１０
に示す第４の実施例では、キャッシュ用セル２１０_ijに
ロードしたデータがメモリセルアレイ１０Ｌ側で保存さ
れず、キャッシュミスが生じるまで該キャッシュ用セル
２１０_ij側でのみ保持されている。そのため、キャッシ
ュ用セル２１０_ijをリフレッシュする必要がある。これ
に対し、この第５の実施例では、メモリセルアレイ１０
Ｌのリフレッシュサイクル時に、対応するキャッシュ用
セル２１０_ijのリフレッシュを行う。そのため、複数系
列のリフレッシュ回路を設ける必要がなく、不必要にリ
フレッシュサイクルの頻度を増やす必要がない。又、同
時にコピーバックを行うことで、次のような利点があ
る。ＤＲＡＭがスタンバイ状態に入った場合、リフレッ
シュが一巡した時点で全てコピーバックが行われる。そ
の時点で、ＴＡＧ回路８０₁ 〜８０_nをリセットするこ
とで、全キャッシュが無効となる。一般に、スタンバイ
状態においては、リフレッシュ間隔を長くとることが求
められるが、この第５の実施例の構成により、特にキャ
ッシュ用セル２１０_ijについては長時間のリフレッシュ
間隔に耐えるデバイス設計をとらなくてもよい。例え
ば、ＮＭＯＳの基板ウエル電位を負に設定せず、０Ｖに
し、その基板ウエルをセンスアンプ３０_i 等の他の素子
と共用して寸法を小さくできる。その上、制御線ＳＷ_c1
〜ＳＷ_cnの活性化電位を低減することにより、昇圧に要
する電力を低減できる。

【００４２】第６の実施例図１５は、本発明の第６の実施例を示すもので、図１０
の第４の実施例のＤＲＡＭにおけるワード線ＷＬ及びス
イッチ手段２０Ｌの制御線ＴＧＬを駆動するドライバの
構成例を示す回路図である。この回路では、デコード信
号あるいはスイッチ手段２０Ｌの制御線ＴＧＬの活性化
信号を入力する入力端子４５０と、コピーバックモード
信号ＣＢＭを出力するコピーバック動作検出手段４５１
とを備え、それらの出力側に２入力ＡＮＤゲート４５
２，４５３が接続されている。ＡＮＤゲート４５２の出
力側には、その出力信号ＩＮ_1aを反転して反転信号ＩＮ
_1bを出力するインバータ４５４が接続されている。同様
に、ＡＮＤゲート４５３の出力側にも、その出力信号Ｉ
Ｎ_2aを反転して反転信号ＩＮ_2bを出力するインバータ４
５５が接続されている。ＡＮＤゲート４５２，４５３及
びインバータ４５４，４５５の出力側には、本実施例の
３値出力回路で構成されるドライバが接続されている。
ドライバは、例えば信号ＩＮ_1a，ＩＮ_2a，ＩＮ_1b，ＩＮ
_2bがそれぞれ“Ｈ”のときにオン状態となるスイッチ４
５６，４５７，４５８，４５９を有している。スイッチ
４５６は、ワード線ＷＬあるいはスイッチ手段２０Ｌの
制御線ＴＧＬに接続される出力端子４６６と、第１の基
準電位Ｖ１との間に接続されている。スイッチ４５７
は、第２の基準電位Ｖ２と出力端子４６６との間に接続
され、さらにスイッチ４５８，４５９が、出力端子４６
６と接地電位ＶＳＳとの間に直列接続されている。この
ドライバにおいて、第１の基準電位Ｖ１を例えばチップ
内部電源電位ＶＣＣとし、第２の基準電位Ｖ２を電源電
位ＶＣＣより高い昇圧電位に接続し、コピーバックを行
うときにのみスイッチ４５７のみをオンし、それ以外の
出力活性化時にはスイッチ４５６のみをオンするように
制御する。このようにすれば、ワード線ＷＬやスイッチ
手段２０Ｌの制御線ＴＧＬの活性化レベルが、必要なと
きのみ昇圧されるので、消費電力を小さくできる。

【００４３】第７の実施例図１６は、本発明の第７の実施例を示すもので、図７の
第３の実施例あるいは図１０の第４の実施例のＤＲＡＭ
の素子配置を示す要部構成図である。このＤＲＡＭで
は、キャッシュ用素子領域２１０に図７又は図１０の複
数のキャッシュ用セル２１０_i1〜２１０_inが形成されて
いる。キャッシュ用セル２１０_i1〜２１０_inにリードカ
ラム線ＲＣＬ_iを接続するＮＭＯＳ２１９Ｒ，２１９
Ｌ，２２１，２２２、ライトカラム線ＷＣＬ_iを接続す
るＮＭＯＳ２２５，２２６、及びセンスノード対Ｓ_ai／
Ｓ_biを接続するＮＭＯＳ２２３，２２４を図示するよう
に配置している。即ち、キャッシュ用セル２１０_i1〜２
１０_inが接続されるキャッシュデータ線Ｉ_biとリードデ
ータ線ＲＤＢ_aを接続するＮＭＯＳ２１９Ｌ，２２２、
該キャッシュデータ線Ｉ_biとセンスノードＳ_biを接続す
るＮＭＯＳ２２４、及びキャッシュデータ線Ｉ_aiとライ
トデータ線ＷＤＢ_bを接続するＮＭＯＳ２２５を、キャ
ッシュ用セル２１０_i1〜２１０_inの占有するキャッシュ
用素子領域２１０の一方の端に配置する。さらに、キャ
ッシュ用セル２１０_i1〜２１０_inが接続されるキャッシ
ュデータ線Ｉ_aiとリードデータ線ＲＤＢ_bを接続する２
１９Ｒ，２２１、キャッシュデータ線Ｉ_aiとセンスノー
ドＳ_aiを接続するＮＭＯＳ２２３、及びキャッシュデー
タ線Ｉ_biとライトデータ線ＷＤＢ_bを接続するＮＭＯＳ
２２６を、キャッシュ用素子領域２１０の反対の端に配
置している。このような配置構造にすることにより、素
子の配列がキャッシュ用素子領域２１０の両端で対称と
なり、各素子の寸法にかかわらず、稠密な配置が可能と
なり、高集積化に適する。

【００４４】第８の実施例図１７は、本発明の第８の実施例を示すもので、図７の
第３の実施例あるいは図１０の第４の実施例のＤＲＡＭ
の素子配置を示す要部構成図である。このＤＲＡＭで
は、キャッシュ用素子領域２１０に、図７又は図１０に
示す複数のキャッシュ用セル２１０_i1〜２１０_inを形成
している。そして、キャッシュ用セル２１０_i1〜２１０
_inにリードデータ線対ＲＤＢ_a／ＲＤＢ_bを接続するＮ
ＭＯＳ２２５，２２６、及びセンスノード対Ｓ_ai／Ｓ_bi
を接続するＮＭＯＳ２２３，２２４を、図示するように
幾何学的に配置している。即ち、キャッシュ用セル２１
０_i1〜２１０_inが接続されるキャシュデータ線対Ｉ_ai／
Ｉ_biとライトデータ線対ＷＤＢ_a／ＷＤＢ_bを接続する
ＮＭＯＳ２２５，２２６を、キャッシュ用セル２１０_i1
〜２１０_inの占有するキャッシュ用素子領域２１０の一
方の端に配置する。さらに、キャシュデータ線対Ｉ_ai／
Ｉ_biとセンスノード対Ｓ_ai／Ｓ_biを接続するＮＭＯＳ２
２３，２２４を、キャッシュ用素子領域２１０の反対の
端に配置している。このような配置構造にすれば、スイ
ッチ用素子の配列がキャッシュ用素子領域２１０の両端
に分散され、該スイッチ用素子の寸法にかかわらず、稠
密な配置が可能となり、高集積化に適する。さらに、デ
ータバスであるリードデータ線対ＲＤＢ_a／ＲＤＢ_b及
びライトデータ線対ＷＤＢ_a／ＷＤＢ_bがそれぞれ近接
して配置されるので、ノイズ耐性を確保することが可能
である。

【００４５】第９の実施例図１８は本発明の第９の実施例を示すもので、図７の第
３の実施例あるいは図１０の第４の実施例のＤＲＡＭの
要部構成図である。さらに、図１９は図１８中の回路部
分６００の部分詳細図である。この第９の実施例は、図
７又は図１０に示すＤＲＡＭにおけるキャッシュ用素子
領域２１０の素子配置に関する実施例である。図１８に
示すように、メモリセルアレイ１０Ｌには複数のビット
線対ＢＬ_a／ＢＬ_bが交互に配置され、該メモリセルア
レイ１０Ｌの両側に、スイッチ手段２０Ｌ及びセンスア
ンプ３０_iで構成される回路領域５０１，５０２が形成
されている。回路領域５０１におけるビット線４本分の
間隔５０３に相当する回路部分６００の詳細な回路構成
が図１９に示されている。図１９の回路部分６００内に
は、センスノード対Ｓ_ai／Ｓ_bi及びキャシュデータ線対
Ｉ_ai／Ｉ_biが設けられ、該キャッシュデータ線対Ｉ_ai／
Ｉ_biがスイッチ回路６２０を介してデータバスＤＢに接
続されている。センスノードＳ_aiとＳ_biとの間にはキャ
ッシュ用素子領域２１０が形成され、そのキャッシュ用
素子領域２１０内に複数のキャッシュ用セル２１０_i1〜
２１０_in及びダミーセル６１０_i1〜６１０_inが設けられ
ている。各キャッシュ用セル２１０_i1〜２１０_inは、ス
イッチ手段及び記憶素子で構成され、それらがキャッシ
ュデータ線対Ｉ_ai／Ｉ_biに接続されている。センスノー
ド対Ｓ_ai／Ｓ_bi上には、複数のダミーセル６１０_i1〜６
１０_inが配置されている。各ダミーセル６１０_i1〜６１
０_inは、キャッシュ用セル２１０_i1〜２１０_inと同一の
寸法及び形状のスイッチ手段と記憶素子で構成され、そ
れらのスイッチ手段の端子が電気的にセンスノード対Ｓ
_ai／Ｓ_bi上に接続されない構造となっている。例えば、
各ダミーセル６１０_i1〜６１０_inにおけるスイッチ手段
をＭＯＳトランジスタで構成した場合、そのドレインを
記憶素子に接続すると共に、ソース側上にはタンタクト
孔を開孔せずに隣接するダミーセルのＭＯＳトランジス
タのソースとのみ接続する。このような構造にすること
により、キャッシュ用セル２１０_i1〜２１０_inの構造及
びピッチとメモリセルアレイ１０Ｌのメモリセル１１の
構造及びピッチを同一にできる。そのため、このような
微細な構造を製造する際の製造条件の設定が容易とな
り、製造上の歩留りを向上できる。なお、本発明は上記
実施例に限定されない。例えば、上記実施例ではＤＲＡ
Ｍについて説明したが、回路構成や素子の変更、あるい
は電源の極性等を変更することにより、図示以外のＤＲ
ＡＭの構成に変えたり、該ＤＲＡＭ以外の半導体記憶装
置に適用する等、種々の変形が可能である。

【００４６】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、センスアンプの入出力ノードであるセンスノ
ード対をイコライズするセンスノード等化回路と、セン
スアンプ駆動ノード等化回路と、遅延回路とを備え、セ
ンスノード等化回路を活性化してセンスノード対をイコ
ライズした後、遅延回路で所定の遅延の後、センスアン
プ駆動ノード等化回路を駆動し、センスアンプ駆動ノー
ドをイコライズするようにしたので、センスノード対の
イコライズを高速に行うことが可能となる。第２の発明
によれば、第１の発明の半導体記憶装置に、ミスアクセ
スであることを検出する第１の検出手段と、ヒットアク
セスであることを検出してセンスアンプ駆動ノード等化
回路を駆動する第２の検出手段と、第１と第２の検出手
段の出力の論理和を求めてセンスノード等化回路を駆動
する論理和回路とを設けたので、第１の発明の効果に加
え、高速なヒットアクセスが可能となり、消費電流も低
減できる。さらに、ミスアクセス時のノイズ耐性の低下
の抑制、及びスタンバイ時のリーク電流の増加を抑制で
きる。第３の発明によれば、第１の検出手段で、ミスア
クセスであることを的確に検出でき、さらに第２の検出
手段で、ヒットアクセスであることを的確に検出でき
る。第４の発明によれば、キャッシュデータ線対とセン
スノード対との間に第２のスイッチ手段を設けたので、
リフレッシュ時においても、キャッシュ用セルへのアク
セスができ、応答の高速な半導体記憶装置が得られる。
第５の発明によれば、センスノード対にライトバッファ
を併設したので、キャッシュミス時において、メモリセ
ルアレイからキャッシュデータ線対を介したデータのア
クセスと、キャッシュ用セルからメモリセルアレイへの
データのコピーバックとを同時並行して行え、高速な応
答の可能な半導体記憶装置が得られる。しかも、ライト
バッファ及びキャッシュ用セルは各センスノード対毎に
設けられているので、一度に転送できるデータ量を増大
でき、極めて高いヒット率と高速性能を両立できる。第
６の発明によれば、ゲートがキャッシュデータ線対に接
続された１組のＭＯＳトランジスタでデータバスを駆動
するようにしたので、キャッシュデータ線対上の信号の
増幅の終了に先立ってキャッシュアクセスが行える。

【００４７】第７及び第１４の発明によれば、キャッシ
ュ用セルをメモリセルと同様の構造にすることにより、
チップサイズの小さな半導体記憶装置が得られる。第８
の発明によれば、第５の発明の効果に加えて、ワード線
及び第１のスイッチ手段の制御線を３値出力回路で駆動
するようにしたので、コピーバック以下のメモリセルア
レイとキャッシュ用セルとの間のデータ転送時における
ワード線等の不要な昇圧動作を除去でき、消費電力を低
減できる。第９の発明によれば、カラムスイッチ回路に
おけるスイッチ素子のレイアウトの対称性が向上するの
で、スイッチ素子の寸法にかかわらず、より稠密なレイ
アウトが可能となる。第１０の発明によれば、第９の発
明と同様に、キャッシュ用素子領域の両側に各スイッチ
素子が均等に分散されるので、より稠密なレイアウトが
可能となる。さらに、対を成すキャッシュデータ線対及
びデータバスがそれぞれ近接配置されるので、ノイズに
強い半導体記憶装置が得られる。第１１の発明によれ
ば、制御手段を設け、さらに第１２の発明によれば、コ
ピーバック動作検出手段により、メモリセルアレイとキ
ャッシュ用セルのデータ転送がコピーバックでないと検
出されると、制御手段により、第１のスイッチ手段をセ
ンスアンプ活性化直後にオフするように制御したので、
メモリセルアレイのプリチャージ時間とキャッシュデー
タ線対の信号の増幅時間を短縮して各サイクル時間を短
くできる。さらに、不要なビット線対の充放電を除去し
て消費電力を低減できる。第１３及び第１６の発明によ
れば、リフレッシュ時に所定のキャッシュデータをコピ
ーバックするようにしたので、キャッシュ用セルとして
スタンバイ状態における長時間のリフレッシュ間隔（イ
ンターバル）に耐えるデバイスを用いる必要が必須でな
くなる。従って、ウエハ分離に要する寸法増大を除去で
き、しかも昇圧に要する消費電力を低減できる。第１５
の発明によれば、キャッシュ用素子領域の素子ピッチ及
び素子構造とその配置をメモリセルアレイと同一にでき
るので、その微細加工に要する製造条件の設定が容易と
なり、高い製造歩留りが得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＤＲＡＭの要部回
路図である。

【図２】図１の動作波形図である。

【図３】本発明の第２の実施例を示すＤＲＡＭの要部回
路図である。

【図４】図３中の検出回路の構成例を示す回路図であ
る。

【図５】図３のヒットアクセス時の動作波形図である。

【図６】図３のミスアクセス時の動作波形図である。

【図７】本発明の第３の実施例を示すＤＲＡＭの要部回
路図である。

【図８】図７の動作波形図である。

【図９】図７の動作波形図である。

【図１０】本発明の第４の実施例を示すＤＲＡＭの要部
回路図である。

【図１１】図１０の動作波形図である。

【図１２】図１０の動作波形図である。

【図１３】図１０中のスイッチ手段の制御回路を示す回
路図である。

【図１４】本発明の第５の実施例を示すリフレッシュモ
ード制御回路の回路図である。

【図１５】本発明の第６の実施例を示すドライバの回路
図である。

【図１６】本発明の第７の実施例を示すＤＲＡＭの要部
構成図である。

【図１７】本発明の第８の実施例を示すＤＲＡＭの要部
構成図である。

【図１８】本発明の第９の実施例を示すＤＲＡＭの要部
構成図である。

【図１９】図１８中の回路領域６００の部分詳細図であ
る。

【符号の説明】

１０Ｌ，１０Ｒメモリセルアレイ１１メモリセル２０Ｌ，２０Ｒスイッチ手段３０_i センスアンプ４０_i センスノード等化
回路５０センスアンプ駆動
ノード等化回路６０遅延回路７０キャッシュ７１_i1〜７１_in，７１_ij キャッシュ用セル８０₁〜８０_n，８０_j ＴＡＧ回路１００検出回路１０１，１０２第１，第２の検出
手段１０３ＯＲゲート２００_i カラムスイッチ回
路２１０_i1〜２１０_in，２１０_ij キャッシュ用セル２２０〜２２６ＮＭＯＳ２２７スイッチ３００_i ライトバッファ３０１，３０２，４５６〜４５９スイッチ３０３記憶素子３１０制御回路３２０コピーバック動作
検出手段３２１切換手段４１０選択手段４２０中央制御回路４２１リフレッシュタイ
ミング発生回路４３０ブロック制御手段４３１ゲート手段４３２フレッシュモード
切換回路４５１コピーバック動作
検出手段６１０_i1〜６１０_in ダミーセル

Claims

【特許請求の範囲】

【請求項１】交差配置された複数のワード線と複数の
ビット線対との各交差箇所に接続されたデータ格納用の
メモリセルがマトリクス状に配列されたメモリセルアレ
イと、スイッチ手段を介して前記ビット線対に接続され、前記
メモリセルからの読出しデータを検知、増幅するセンス
アンプとを、備えた半導体記憶装置において、前記センスアンプの入出力ノードであるセンスノード対
に接続され、データを一時保持するための複数のキャッ
シュ用セルと、活性化によって前記センスノード対を一定電位に等化す
るセンスノード等化回路と、活性化によって前記センス
アンプを駆動するセンスアンプ駆動ノード対を一定電位ノードに等化するセンスアンプ駆動ノード等化回路
と、前記センスノード等化回路の活性化後の所定の遅延時間
後に前記センスアンプ駆動ノード等化回路を活性化する
遅延回路とを、設けたことを特徴とする半導体記憶装置。
【請求項２】請求項１記載のメモリセルアレイ、セン
スアンプ、複数のキャッシュ用セル、センスノード等化
回路、及びセンスアンプ駆動ノード等化回路を備えた半
導体記憶装置において、前記複数のワード線の内のあるワード線へのアクセスか
ら他のワード線へのアクセスまでのプリチャージ時間が
所定の時間より短いことを検出する第１の検出手段と、前記プリチャージ時間が所定の時間より長いことを検出
して前記センスアンプ駆動ノード等化回路を駆動する第
２の検出手段と、前記第１の検出手段の出力と前記第２の検出手段の出力
との論理和を求めて前記センスノード等化回路を駆動す
る論理和回路とを、設けたことを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置におい
て、前記第１の検出手段は、前記メモリセルへのアクセス後
の前記キャッシュ用セルへのアクセス要求と、前記キャ
ッシュ用セルへのアクセス後の前記キャッシュ用セルへ
のアクセス要求とを検出する機能を有し、前記第２の検出手段は、前記キャッシュ用セルへのアク
セス後の前記メモリセルへのアクセス要求と、前記メモ
リセルへのアクセス後の前記メモリセルへのアクセス要
求とを検出する機能を有することを特徴とする半導体記
憶装置。
【請求項４】交差配置された複数のワード線と複数の
ビット線対との各交差箇所に接続されたデータ格納用の
メモリセルがマトリクス状に配列されたメモリセルアレ
イと、第１のスイッチ手段を介して前記ビット線対に接続さ
れ、前記メモリセルからの読出しデータを検知、増幅す
るセンスアンプとを、備えた半導体記憶装置において、前記センスアンプの入出力ノードであるセンスノード対
とデータバスとの間に接続され、アドレスで指定される
該センスアンプと該データバスとの間で選択的に双方向
のデータ転送を行うカラムスイッチ回路を設け、前記カラムスイッチ回路は、前記センスノード対と第２
のスイッチ手段を介して接続されるキャッシュデータ線
対と、前記キャッシュデータ線対と接続されデータを一
時保持するための複数のキャッシュ用セルとを、有する
ことを特徴とする半導体記憶装置。
【請求項５】請求項４記載の半導体記憶装置におい
て、書込み用データを一時保持するライトバッファを、前記
センスノード対に並設したことを特徴とする半導体記憶
装置。
【請求項６】請求項４又は５記載の半導体記憶装置に
おいて、前記カラムスイッチ回路は、前記キャッシュデータ線対
上の電位によってゲート制御され前記データバスを駆動
する１組のＭＯＳトランジスタを有することを特徴とす
る半導体記憶装置。
【請求項７】請求項４又は５記載の半導体記憶装置に
おいて、前記キャッシュ用セル及びライトバッファは、直列に接
続されたスイッチ手段及び記憶素子でそれぞれ構成した
ことを特徴とする半導体記憶装置。
【請求項８】請求項４又は５記載の半導体記憶装置に
おいて、前記ワード線又は前記第１のスイッチ手段の制御線は、
３値出力回路からなるドライバで駆動する構成にしたこ
とを特徴とする半導体記憶装置。
【請求項９】請求項４又は５記載の半導体記憶装置に
おいて、前記カラムスイッチ回路は、前記キャッシュ用セルの配置されて成るキャッシュ用素
子領域の一方の境界側に、前記キャッシュデータ線対の
一方と前記センスノード対の一方との間に接続された第
１のＭＯＳトランジスタと、前記キャッシュデータ線対
の他方と前記データバスを構成するデータ線対の一方と
の間に接続された第２のＭＯＳトランジスタとを配置
し、前記キャッシュ用素子領域の他方の境界側に、前記キャ
ッシュデータ線対の一方と前記センスノード対の一方と
の間に接続された第３のＭＯＳトランジスタと、前記キ
ャッシュデータ線対の他方と前記データ線対の他方との
間に接続された第４のＭＯＳトランジスタとを配置して
構成したことを特徴とする半導体記憶装置。
【請求項１０】請求項４又は５記載の半導体記憶装置
において、前記カラムスイッチ回路は、前記キャッシュ用セルの配置されて成るキャッシュ用素
子領域の一方の境界側に、前記キャッシュデータ線対と
前記データバスとの間に接続された第１及び第２のＭＯ
Ｓトランジスタを配置し、前記キャッシュ用素子領域の他方の境界側に、前記キャ
ッシュデータ線対と前記センスノード対との間に接続さ
れた第３及び第４のＭＯＳトランジスタを配置して構成
したことを特徴とする半導体記憶装置。
【請求項１１】請求項４又は５記載の半導体記憶装置
において、前記メモリセルアレイから前記キャッシュ用セルを含む
前記カラムスイッチ回路へデータ転送を行う時の該メモ
リセルアレイにおける前記ビット線対の充放電を制限す
る制御手段を、設けたことを特徴とする半導体記憶装
置。
【請求項１２】請求項５記載の半導体記憶装置におい
て、前記メモリセルアレイと前記カラムスイッチ回路とのデ
ータ転送において該データ転送がコピーバック動作であ
るか否かを検出するコピーバック動作検出手段と、前記
コピーバック動作以外のデータ転送時にセンスアンプ活
性化直後に前記第１のスイッチ手段をオフ状態にする制
御手段とを、設けたことを特徴とする半導体記憶装置。
【請求項１３】請求項５記載の半導体記憶装置におい
て、リフレッシュ時にリフレッシュアドレスに対応するデー
タが前記キャッシュ用セルに保持されていることを検出
してコピーバック動作を行うリフレッシュモード制御回
路を、設けたことを特徴とする半導体記憶装置。
【請求項１４】請求項７記載の半導体記憶装置におい
て、前記記憶素子は、１つ又は複数のキャパシタを用いて構
成したことを特徴とする半導体記憶装置。
【請求項１５】請求項９又は１０記載の半導体記憶装
置において、前記キャッシュ用素子領域は、前記キャッシュデータ線に接続されたキャッシュ用セル
と、前記センスノード上に配置され該センスノードとは電気
的に接続されない前記キャッシュ用セルと同一構造のス
イッチ手段及び記憶素子を有するダミーセルとを、備え
たことを特徴とする半導体記憶装置。
【請求項１６】請求項１３記載の半導体記憶装置にお
いて、前記リフレッシュモード制御回路は、外部から与えられるアドレスを記憶して前記キャッシュ
用セルの通電状態を制御する複数のタグ回路に対し、外
部アドレスとリフレッシュアドレスを選択的に切り換え
て該タグ回路に供給する選択手段と、前記複数のタグ回路の出力よりリフレッシュモード信号
を生成するゲート手段と、前記リフレッシュモード信号に従い第１のリフレッシュ
タイミング信号群と第２のリフレッシュタイミング信号
群のいずれか一方を選択して出力するリフレッシュモー
ド切換回路とを、備えたことを特徴とする半導体記憶装置。