JPH0315958A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサシステムのキャッシュメ
モリ制御方式に係シ、特に多数の割込みが非同期に生じ
、かつ、その割込み処理プログラムを高速に処理可能と
するに好適なマイクロプロセッサシステムのキャッシュ
メモリシステムに関する。

〔従来の技術〕

計算機システムに訃いて、実質的なメモリ・アクセス速
度を高めるためにメモリを階層化する技術が、近代科学
社：コンピュータ・アーキテクチャ（第２版ｇ１９８５
年）Ｐ１５８〜Ｐ１６５に記載のように一般に知られて
いる。この階層化されたメモリのうち、主メモリと演算
処理装置間のキャッシュメモリは大型計算機の技術であ
ったが、′５２ビノトマイクロプロセッサの出現と共に
マイクロプロセッサシステムでも一般的に用いられるよ
うになった。また、マイクロプロセッサにおいても、モ
トローラ社６８０３０などのようにプロセッサ・チップ
中にキャクシ島メモリを持つものが増えている。

以上のようなキャッシェ・メモリを制御する従来の方式
は、前述の文献に記載されている他に、マイクロプロセ
ッサでのキャッシ為メモリとして、技術評論社：プロセ
ッサ（１９８７年１０月号及び１１月号）に具体的に記
載されている。

以上のキャッシュメモリの構成方式には、上記二つの文
献でも記載されているように、ダイレクト・マッピング
方式、フル・アソシアティプ方式、セット・アソシアテ
ィプ方式の三つの方式が代表的である。このうち、セッ
ト●アソシアティプ方式は比較的回路構成が匍単であ）
、マルチタスクプログラムの処理にも好適である。以下
、第３図を用いてセット●アソシアティプ方式を説明す
る。

第３図（ａ）はセット●アンシアティプ方式による主メ
モリとキャッシュメモリの対応図である〇セット・アソ
シアティプ方式はある主メモリ上のブロックをキャッシ
ュメモリ上の特定の複数個のブロックのいずれかにマッ
ピングする。例えば第５図（．Ｌ）の例において、主メ
モリ上のプμツク１２８はキャッシュメモリ上のブロッ
ク（Ｌ−１　）とＬのいずれかに入シうるが他のキャッ
シュメモリ上のブロックには入うえない。ブロック０，
２５６についても同様である。

第３図（ｂ）はセット・アソシアティプ方式によるキャ
ッシ為メモリのヒットをチェックする方式を模式的に表
したブロック図である。アクセスアドレス中のセットア
ドレスをタグへのインデックスとし、デコーダで有効と
されるタグ（第３図（ｂ）では最高０〜ＮのＮ＋１個）
に対してアクセスアドレス中のブロックアドレスと前紀
有効となった複数のタグと比較され、一致（ヒット）シ
たらそのキャッシ１メモリブロックのデータからアクセ
スアドレス中のバイトアドレスに相当するデータを出力
する。ミスヒット時には前記セットアドレスで有効なキ
ャッシュメモリブロックに対しステータス情報に従って
１つのブロック選び主メモリからメモリブロックを転送
する。

以上のようにセット●アソシアテイプ方式は主メモリの
ブロックに対応するキャッシュメモリのブロックが複数
個あるため、ヒット率が高く、また、プログラムがタス
ク単位に分散している場合には、キャッシュメモリプロ
ククのセットを割当てることによりマルチタスク処理を
高速に行なうことができる。

また、７ル●アソシアティプ方式は主メモリ上のメモリ
ブロックはキャッシュメモリブロックのいずれにも入ｂ
５る方式で従来の三方式の中では最もヒット率は高くな
る０ ダイレクト・マッピング方式は主メモリ上のメモリブロ
ックはキャッシエメモリブロックのうち決められた１個
のブロックにしか入らない。ヒット率は従来の三方式中
最低となるが、回路構成が最も簡単である。

〔発明が解決しようとする課題〕

上記従来技術を最近のマイクロプロセッサ応用システム
に導入した場合、リアルタイム制御用のプａセッテとい
う用途においては必ずしも十分では々い〇 以下、その理由について、第４図に示した一般的な通信
制御装置のブロック図により説明する。

第４図にかいて、４０は通信制御装置、４１はマイクロ
プロセッサ（ＭＰＵ），４２はキャッシュメモリ、４５
は命令用メモ！Ｊ（ａｓ）、４４はチャネルアダプタ、
４５は送受信バッ７ア、４６，４７．４８は回線アダプ
タである。なか、説明を簡単にするためマイクロプロセ
ッサのデータメモリ及びデータ用キャッシュメモリは省
略し命令キャッシェについてのみ説明する〇 通信制御装［４０はマイクロプロセッサ４１が回線のプ
ロトコル処理を命令用メモリ４５中のプログラムに従っ
て行ない、送受信バッファ４５を介してホスト計算機と
回線との間で送受信データの授受を行なう。いま、回線
アダプタ（０）に対してマイクロプロセッサ４１が動作
しているとすると、回線アダプタ（０）用のプロトコル
処理を高速に行なうには、前述のセット・アソシアティ
プ方式或いは７ル・アソシアティプ方式等の従来のキャ
ッシ島メモリ制御を行なった場合、キャッシュメモリの
多くのブロックが使用されることがある。この状態で回
線アダプタ（１）が緊急処理をマイクロプロセッサ４１
に対して要求したとすると、キャッシュメモリ４２がフ
ルという場合があジうる。この場合、キャッシュメモリ
の書き換エ時間（キャッシ▲・ミス・ペナルティ）が費
されるため、以上の従来の二方式はこのようなシステム
には不適尚である。

また、ダイレクト・マッピング方式では別回線からの緊
急処理要求に対しては、緊急処理を必ずキャッシュメモ
リ上に保有できるようアドレスを割ジ付ければ緊急処理
に対しては、ミスヒットが生じないためリアルタイムに
応答できるが、通常のプロトコル処理におけるヒット率
が低くなるため通信制御装置の処理速度自体は高速とな
らない。

本発明の目的は緊急処理に対しては必ずヒットし、通常
処理についてはダイレクト・マッピング方式以上のヒッ
ト率となるリアルタイム処理向けのキャッシュメモリシ
ステムを提供することにあるＱ （［題を解決するための手段〕 上記目的を達成するために、本発明によるキャック島メ
モリシステムは、主メモリと該主メモリよう高速アクセ
スが可能なキャクシ具メモリとを有し、前記キャッシ纂
メモリに対してメモリアクセスアドレスを与えるキャッ
シュメモリシステムにかいて、前記キャッシ為メモリを
常駐部と非常駐部とに分割し、前記メモリアクセスアド
レスの一部に基づいて前記常駐部のキャッシュメモリブ
ロックを一つ選択し、該選択したキャッシ島メモリブロ
ックをアクセス可とするキャクシ島ヒット判定を行う常
駐部キャッシュメモリ制御手段と、前記メモリアクセス
アドレスの一部または別の一部に基づいて、前記非常駐
部のキャッシ為メモリブロックに目的のキャッシュメモ
リブロックが存在するか否かを判定し、前記常駐部キャ
ッシュメモリ制御手段により前記メモリアクセスアドレ
スに対応するキャッシ為メモリブロックが前記常駐部に
存在しないと判定されたときのみ、前記非常駐部のキャ
クシェメモリブロックのキャッシュヒット判定結果を有
効とする非常駐部キャッシュメモリ制御手段とを設けた
ことを特徴とするものである。

好ましくは、前記キャッシュメモリの常駐部には緊急を
要する処理および／またはデータを対応させ、前記キャ
ッシ＆メモリの非常駐部には緊急を要さない処理および
／オたはデータを対応させるようメモリマッピングを行
う。

本発明によるキャッシュメモリシステムは、主メモリと
核主メモリより高速アクセスが可能なキャッシ為メモリ
とを有し、前記キャッシュメモリに対してメモリアクセ
スアドレスを与えるキャッシュメモリシステムにかいて
、緊急処理を割当てる常駐部と通常処理を割当てる非常
駐部とに前記キャッシ島メモリを分割し、メモリアクセ
スアドレス中のセットアドレスに基づいて、前記常駐部
のメモリブロックのいずれか１ブロックまたは前覧非常
駐部を指示する常駐部デコーダと、該常駐部デコーダに
よって指示されたキャッシュメモリブロックのタグ情報
とメモリアクセスアドレス中のブロックアドレスとを比
較し、常駐部におけるキャッシーヒットの判定を行う常
駐部ヒット判定手段と、メモリアクセスアドレス中のセ
ットアドレスに基づいて、前記非常駐部のメモリブロッ
クのいずれか１ブロックを指示する非常駐部デコーダと
、該非常駐部デコーダによって指示されたキャッシ纂メ
モリブロックのタグ情報とメモリアクセスアドレス中の
ブロックアドレスとを比較し、非常駐部におけるキャッ
シェヒクトの判定を行う非常駐部ヒット判定手段と、前
記常駐部デコーダの出力により非常駐部のキャッシ為ヒ
ットを無効にする無効化手段とを設けたことを特徴とす
るものである。

〔作用〕

前記常駐部キャッシュメモリ制御手段は、キャッシュメ
モリに対して与えられるメモリアクセスアドレスの一部
であるセットアドレスをデコード肯、キャッシュメモリ
の常駐部を指すアドレスであれば対応するキャッシュメ
モリブロックを動作可能とするイネーブル信号を出力し
て選択し、キャッシュメモリの非常駐部を指すアドレス
であれば前記非常駐部キャッシュメモリ制御手段に対し
て動作を可能とするイネーブル信号を出力する〇さらに
前記常駐部キャッシュメモリ制御手段は前記セットアド
レスを用いて選択したキャッシ島メモリブロックのタグ
情報と前記メモリアクセスアドレスの一部であるブロッ
クアドレスとを比較し一致するキャッシュメモリブロッ
クのデータをアクセスする。

一方、前記非常駐部キャッシュメモリ制御手段ハ前記メ
モリアクセスアドレスの一部であるセットアドレスをデ
コードし、キャッシａメモリブロックの非常駐部のうち
対応する１個又は複数個のキャッシュメモリブロックを
選択してその選択したキャッシュメモリブロックのタグ
情報と前記メモリアクセスアドレスの一部であるブロッ
クアドレスとを比較し、一致するキャツシ為メモリプロ
ｙ．％が存在し、かつ、前記常駐部キャツシ予メモリ制
御手段から非常駐部キャッシエメモリ制御手段へのイネ
ープル信号が「動作可状態」であれば非常駐部キャッシ
ュメモリのヒットとして該当する非常駐部キャッシ瓢メ
モリブロックのデータをアクセスする。

以上により，キャッシュメモリのうち、常駐部が優先的
に選択され、メモリアクセスアドレスがキャッシュメモ
リの非常駐部に対応している際には従来のセット・アソ
シアティブ方式で制御されるキャッシュメモリとｉるた
め、緊急処理をキャッシュメモリの常駐部に配置し、通
常処理をキャッシュメモリの非常駐部に配置すれば、高
速リアルタイム処理が必要なシステムに対応できる。

々お、非常駐部キャッ′／エメモリ制御手段は従来のフ
ル・アソシアティプ方式による動作制御でもよい。

この場合、非常駐部キャッシュメモリ制御手段はセット
アドレスのデコーダが不要となシ、谷キャッシュメモリ
ブロック毎にブロックアドレスとキャッシュメモリブロ
ックのタグ情報とを比較して一致するキャッシュメモリ
ブロックを選択し、前記常駐部キャッ７＆メモリ制御手
段から非常駐部キャッシ瓢メモリ制御手段へのイネーブ
ル信号が「動作可状態」であれば非常駐部キャッシュメ
モリブロックのデータをアクセスする。

〔実施例〕

以下、本発明の一実施例を第１図及び第２図を用いて説
明する０なか、本実施例では非常駐部キャッシ瓢メモリ
制御手段は従来のヒット・アノシアティプ方式を用いる
こととする。

第１図は本発明の一実施例によりメモリアクセスアドレ
スカラキャッシュメモリのヒントを判定する方式を模式
的に表わしたブロック図である。

第１図にかいて、１はキャッシュメモリに対するメモリ
アクセスアドレス、１０は常駐部キャッシュメモリ制御
手段である常駐部キャッシエメモリ判定回路、１１は常
駐部ブロックアドレス比較器、１２は常駐部セットアド
レスデコーダ、１５，１４．１５は常駐部キャッシュメ
モリブロックイ不−ブル信号、１６は非常駐部キャッシ
島メモリイネーブル信号、１７は常駐部キャッシーヒク
ト信号である。また、第１図にかいて、２０は非常駐部
キャッシュメモリ制御手段である非常駐部キャッシュメ
モリ判定回路、２１．２２は非常駐部ブロックアドレス
比較器、２５．２４は非常駐部セットアドレスデコーダ
、２５，２６，２７．２８は非常駐部キャッシ島メモリ
ブロックイネーブル信号、２９．３０は非常駐部ブロッ
クアドレス一致信号、５１．５２は非常駐部キャッシ具
ヒット・ゲート回路、５５．５４は非常駐部キャッシュ
ヒット信号である〇 メモリアクセスアドレス１はブロックアドレス、セット
アドレス及びバイトアドレスからなる。

常駐部キャッシｉメモリ判定回路１０はメモリアクセス
アドレス１のうちセットアドレスを常駐部セットアドレ
スデコーダ１２に入力し、常駐部キャンシェメモリ中の
該当するキャッシュメモリブロックに対するイネーブル
信号例えば信号１５に対して「動作可状態」の信号を与
え、他のキヤ・Ｖ　−Ｓ％　’）プ゜・ク〜のイネ−７
″信号・例えば信号１４．１５及び非常駐部キャッシュ
メモリ判定回路２０に対するイネーブル信号１６に「動
作不可状態」の信号を与える。さらに、常駐部ブロック
アドレス比較器１１は、常駐部キャッシュメモリブロッ
クのうち前記イネーブル信号が「動作可状態」となった
キャツシ凰メそりブロックのタグ情報とメモリアクセス
アドレス１のブロックアドレスとを比較し、両者が一致
していたら常駐部キャッシュヒット信号１７をオン、不
一致の場合には常駐部キャッシーヒット信号１７をオフ
とする。なか、メモリアクセスアドレス１が常駐キャッ
シ為メモリに対応するアドレスである場合、必ずヒノト
することが本発明の目的であるが、キャッン具メモリが
リセット又はキャンセル直後の初期状態ではミスヒット
する場合がある。このため、本実施例ではキャクシエメ
モリを初期設定するためのダミーアクセスを行々えは本
発明の目的である緊急処理のキャッシエメモリ常駐化が
可能である。

次に、非常駐部キャッシュメモリ判定回路２０？ついて
説明する。非常駐部キャッシュメモリ判定回路２０はメ
モリアクセスアドレス１のうちセットアドレスを非常駐
部セットアドレスデコーダ２５．２４に入力する。■シ
、本発明では非常駐部のメモリブロックセットは０〜Ｎ
の（Ｎ＋１　）個有するとしてその０番目とＮ番目につ
いてのみ図示・説明する。非常駐部アドレスデコーダ２
５，２４はセットアドレスをデコードし、各々のキャッ
シュメモリブロックセット中の該当するキャッシュメモ
リブロックを選択するようにイネーブル信号２５．２６
及び２７．２８に「動作可状態」又は「動作不可状態」
の信号を与える。本実施例は非常駐部キャッシュメモリ
判定回路２０をセット・アソシアティブ方式で構成して
いるため、複数のセットアドレスデコーダが同時に各々
のキャッシュメモリブロックセット中のキャッシュメモ
リブロックを選択する〇 次に、非常駐部ブロックアドレス比較器２１．２２は各
々のキャッシュメモリブロックセット中のイネーブル信
号が「動作可状態」とｉっているメモリブロック中のタ
グ情報と、メモリアクセスアドレス１中のブロックアド
レスとを比較し、一致／不一致をそれぞれ非常駐部ブロ
ックアドレス一致信号２９．５０として出力する。キャ
ッシュヒット・ゲート回路５１．５２は各々の入力信号
である非常駐部ブロックアドレス一致信号２９．５０が
「一致」オン状態で、かつ前記非常駐部へのイネーブル
信号１６が「動作可状態」のときのみ各々の出力信号で
ある非常駐部キャツクエヒット信号５５．５４をオン／
オンする。

以上により、常駐部キャッシ為メモリ判定回路１０は非
常駐部キャッシエメモリ判定回路２０より優先的にメモ
リアクセスアドレスのキャツシネヒットを判定し、かつ
、非常駐部キャッシュメモリ判定回路２０はセット・ア
ソシアテイプ方式でキャッシュメモリのキャツシ島ヒッ
トを判定スることができる０ 第２図は本実施例のキャッシュメモリ制御方式を用いた
システムに対し、第４図で示した通信制御装置のマイク
ロプロセッサ４１のプログラムを対応させたメモリマッ
プである。回線（０）〜回線（Ｋ）の各々のプロトコル
処理に緊急処理があるとすると、これらは第２図に示す
ようにキャッシュメモリの緊急処理常駐部に各メモリブ
ロックの重複が無いよう対応づけ、かつ、キャッシュメ
モリの緊急処理常駐部のブロック数を実際に動作する緊
急処理ブロック数以上準備すれば、緊急処理ブロックは
全て緊急処理常駐部に配置できる。

一方、第４図の命令メモリマップ上で緊急処理ブロック
以外の通常プロトコル処理はセット・アソシアティプ方
式によりキャッシュメモリマクプ上の非常駐部の複数の
メモリブロックに配置しうる０ したがって、回線（０）のプロトコル処理を行なってい
る定常状態ではキャッシュメモリの非常駐部を用いたセ
ットアソシアティプ方式のキャッシュメモリアクセスに
よる処理を行ない、回線（１）から緊急処理を要求され
た場合には緊急処理常駐部に配置済の緊急処理ブロック
（１）がキャツシエズスヒットすることなくアクセスさ
れる。

なシ，本実施例は命令メモリに対するキャツシ島メモリ
についてのみ説明したが、データキャッシュメモリも同
様に常駐部と非常駐部に分け制御することができる。

〔発明の効果〕

本発明によれば、緊急処理に関してはミスヒットするこ
となく，かつ、通常処理についてはセット●アソシアテ
ィプ方式或いは７ル●アソシアティブ方式で制御された
キャッシエメモリを実現できるので、キャッシュメモリ
を用いたマイクロプロセッサ応用システムのリアルタイ
ム性を考慮した性能向上を図ることができる０

【図面の簡単な説明】

第１図は本発明の一実施例のキャクシエメモリ制御方式
を模式的に表わしたブロック図、第２図は本発明の一実
施例を用いたキャッシュメモリと命令メモリの対応を表
わしたメモリマップ、第５図（．）はセット●アソシア
テイプ方式による主メモリとキャクシエメモリの対応図
、第３図（ｂ）はセット●アソシアティプ方式によるキ
ャツシエヒット判定を模式的に表わしたブロック図、第
４図は一般的な通信制御装置のブロック図である。 １・・・メモリアクセスアドレス、１０・・・常駐部キ
ャッシュメモリ判定回路、１１・・・常駐部ブロソクア
ドレス比較器、１２・・・常駐部セットアドレスデコー
ダ、２０・・・非常駐部キャッシエメモリ判定回路、４
１・・・マイクロプロセッサ、４２・・・キャッシュメ
モリ。

Claims (3)

【特許請求の範囲】
1. １．主メモリと該主メモリより高速アクセスが可能なキ
   ャッシュメモリとを有し、前記キャッシュメモリに対し
   てメモリアクセスアドレスを与えるキャッシュメモリシ
   ステムにおいて、 前記キャッシュメモリを常駐部と非常駐部とに分割し、 前記メモリアクセスアドレスの一部に基づいて前記常駐
   部のキャッシュメモリブロックを一つ選択し、該選択し
   たキャッシュメモリブロックをアクセス可とするキャッ
   シュヒット判定を行う常駐部キャッシュメモリ制御手段
   と、 前記メモリアクセスアドレスの一部または別の一部に基
   づいて、前記非常駐部のキャッシュメモリブロックに目
   的のキャッシュメモリブロックが存在するか否かを判定
   し、前記常駐部キャッシュメモリ制御手段により前記メ
   モリアクセスアドレスに対応するキャッシュメモリブロ
   ックが前記常駐部に存在しないと判定されたときのみ、
   前記非常駐部のキャッシュメモリブロックのキャッシュ
   ヒット判定結果を有効とする非常駐部キャッシュメモリ
   制御手段と を設けたことを特徴とするキャッシュメモリシステム。
2. ２．前記キャッシュメモリの常駐部には緊急を要する処
   理および／またはデータを対応させ、前記キャッシュメ
   モリの非常駐部には緊急を要さない処理および／または
   データを対応させるようメモリマッピングを行ったこと
   を特徴とする請求項１記載のキャッシュメモリシステム
   。
3. ３．主メモリと該主メモリより高速アクセスが可能なキ
   ャッシュメモリとを有し、前記キャッシュメモリに対し
   てメモリアクセスアドレスを与えるキャッシュメモリシ
   ステムにおいて、 緊急処理を割当てる常駐部と通常処理を割当てる非常駐
   部とに前記キャッシュメモリを分割し、 メモリアクセスアドレス中のセットアドレスに基づいて
   、前記常駐部のメモリブロックのいずれか１ブロックま
   たは前記非常駐部を指示する常駐部デコーダと、 該常駐部デコーダによって指示されたキャッシュメモリ
   ブロックのタグ情報とメモリアクセスアドレス中のブロ
   ックアドレスとを比較し、常駐部におけるキャッシュヒ
   ットの判定を行う常駐部ヒット判定手段と、 メモリアクセスアドレス中のセットアドレスに基づいて
   、前記非常駐部のメモリブロックのいずれか１ブロック
   を指示する非常駐部デコーダと、 該非常駐部デコーダによって指示されたキャッシュメモ
   リブロックのタグ情報とメモリアクセスアドレス中のブ
   ロックアドレスとを比較し、非常駐部におけるキャッシ
   ュヒットの判定を行う非常駐部ヒット判定手段と、 前記常駐部デコーダの出力により非常駐部のキャッシュ
   ヒットを無効にする無効化手段とを設けたことを特徴と
   するキャッシュメモリシステム。