CN1480950A - 即时多路复用且可快速复制数据的闪速存储器装置 - Google Patents

Abstract

本发明提供了一种即时多路复用且可快速复制数据的闪速存储器装置，其应用多个存储区域来执行数据复制，每一存储区域均对应于一地址多路复用器，一数据多路复用器，以及一分页缓冲器。数据复制的操作是经由一控制逻辑电路来控制该地址多路复用器与该数据多路复用器以分别选取一预定地址总线与一预定数据总线，并使一输入数据经由该预定数据总线而自一相对应来源分页缓冲器直接复制到至少一目标分页缓冲器。

Description

即时多路复用且可快速复制数据 的闪速存储器装置

技术领域

本发明涉及一种闪速存储器装置，特别涉及一种可快速复制数据的闪速存储器装置。

背景技术

近年来，随着便携式(portable)电子产品的需求增加，闪速存储器(flash memory)的技术以及相关市场应用领域也日益成熟扩大。这些便携式电子产品包括有数字相机的底片、手机、游戏机(video game apparatus)、个人数字助理(personal digital assistant，PDA)的存储器、电话答录装置以及可编程IC等等。闪速存储器是一种非挥发性存储器(non-volatilememory)的结构，其为控制一存储单元(memory cell)的阈值电压(thresholdvoltage，Vt)以储存相对应的二进位数据“0”或“1”，该闪速存储器的主要特征是当该闪速存储器所需的电源供应中断时，储存于该闪速存储器中的数据并不会遗失而仍保存于该闪速存储器中。

一般而言，对一闪速存储器进行复杂的编程(programming)及栅除(erasing)的操作以控制相对应阈值电压并非易事，特别是该闪速存储器的数据写入速度远慢于该闪速存储器的数据读取速度，所以，对该闪速存储器进行数据写入的操作会降低该闪速存储器的整体数据存取效率。此时，当一闪速存储器正进行一编程或一栅除的操作程序时，对过去传统的闪速存储器而言，其并不允许于过程中同时进行另一读取的操作程序，所以，一应用该已知闪速存储器装置的系统中，必须有一处理器(processor)定期地检测该闪速存储器装置中一状态寄存器(status register)所储存的信息，主要的目的是于发出读取该闪速存储器装置的相关指令前，先判断之前的编程或栅除程序是否已经完成，以避免不正常的数据存取。

因此，已知应用闪速存储器装置的系统便揭露一多重(multiple)闪速存储器装置的结构，用来解决上述问题。在该采用多重闪速存储器装置的已知系统中，当某一闪速存储器装置正进行编程或栅除的操作时，该处理器可以发出一数据读取指令至另一闪速存储器装置以读取该闪速存储器装置所储存的数据，然而，该已知系统则必须承担较高的制造成本，因为一闪速存储器装置所提供的储存容量可能就足以符合该系统的需求，但是为了达到及时多路复用(real-time multitasking)的目的，因此该已知系统必须使用多个闪速存储器装置以符合多重闪速存储器装置的结构，因此也提高了系统成本。

请参阅图1，图1为已知闪速存储器装置10的功能方块图。闪速存储器装置10包含有多个存储区域(memory section)12、14(请注意，图1仅显示两个存储区域以便于说明)，以及一控制器(controller)16。存储区域12、14分别对应于状态寄存器(status register)18、20，感测放大器(senseamplifier)22、24，电位提升电路(charge pump circuit)26、28，第一存储地址解码器(X-decoder)30、32，以及第二存储地址解码器(Y-decoder)34、36。每一存储区域12、14均包含有多个以矩阵(matrix)方式排列的存储单元(memory cell)，用来储存二进位数据，控制器16则接收一应用该闪速存储器10的应用系统的处理器(process)所产生的控制指令来控制闪速存储器10的操作，状态寄存器18、20是用来分别储存存储区域12、14目前的操作状态，例如进行一编程(programming)，一读取(reading)，或一栅除(erasing)的操作程序，感测放大器22、24用来将读取存储区域12、14的存储单元后所输出的讯号放大，以便正确地判断该存储单元所记录的数据，而电位提升电路26、28用来提供对存储区域12、14进行编程，栅除，或读取所需的操作电压。此外，第一存储地址解码器30、32与第二存储地址解码器34、36用来自闪速存储器装置10的存储区域12、14中选定一存储单元来进行相关数据存取的操作。

由于已知闪速存储器装置10使用了多个地址解码器，因此同一时间可对一个以上的存储区域12、14进行数据存取，举例来说，当存储区域12正在进行栅除的操作程序时，存储区域14可以同时进行读取的操作程序。当存储区域12与存储区域14均要储存同一输入数据时，控制器16则必须逐一将该输入数据分别传输至存储区域12与存储区域14而加以储存，例如在时间T0时，控制器16分别将一第一存储地址数据(address data)与该输入数据传输至第一、二地址解码器30、34以及电位提升电路28，而在时间T0+dT时，控制器16则分别将一第二存储地址数据与同样的输入数据传输至第一、二地址解码器32、36以及电位提升电路28，由于闪速存储器装置10仅有一连接端口(port)用来接收一外部应用系统所传送的数据，以及一缓冲器(buffer)用来暂时储存自该连接端口所接收的数据，因此当该寄存器欲将同一数据分别传输至存储区域12、14时，会由于存储区域12、14共用同一寄存器，因此存储区域12、14接收到数据的时间必定会相差一延迟时间dT。同样地，当储存于存储区域12的储存数据需要复制至存储区域14时，该储存数据首先自存储区域12撷取出来，并输出至寄存器储存，然后经由再重新执行另一写入程序以使该寄存器的储存数据被写入存储区域14中。

如上所述，当进行数据复制时，闪速存储器10的数据处理效率会因为重复执行的写入程序而恶化，主要原因是在数据复制的操作过程中，两存储区域之间需要冗长的数据传输时间以完成数据的复制工作，因此便会造成闪速存储器10的整体执行效率不佳。

发明内容

因此本发明的主要目的在于提供一种拥有快速数据复制功能的闪速存储器，以解决上述问题。

为了实现上述目的，本发明提供了一种闪速存储器装置，其包含有：

一控制逻辑电路(control logic)，用来控制该闪速存储器装置的编程(programming)，栅除(erasing)，与读取(reading)的操作；一输入数据寄存器(data input buffer)，用来储存一输入数据(input data)；一第一数据总线(first data bus)，电连接于该输入数据寄存器，用来传输该输入数据寄存器所接收的输入数据；以及多个存储区块(memory bank)，每一存储区块包含有：多个存储单元(memory cell)，其是以矩阵(matrix)的方式排列，用来储存该输入数据；一分页缓冲器(page buffer)，用来暂时储存预定写入一相对应存储单元的输入数据；以及一数据多路复用器(datamultiplexer)，电连接于该分页缓冲器，该第一数据总线，以及一第二数据总线，用来选择一经由该分页缓冲器与该第一数据总线的传输路径或是一经由该分页缓冲器与该第二数据总线的传输路径；其中当储存于一第一存储区块的输入数据要复制至一第二存储区块时，对应于该第一、二存储区块的数据多路复用器均选取一经由相对应分页缓冲器与该第二数据总线的传输路径，以使该第一存储区块的输入数据经由该第二数据总线而复制至该第二存储区块。

本发明还提供了一种闪速存储器装置，其包含有：一控制逻辑电路(control logic)，用来控制该闪速存储器装置的编程(programming)，栅除(erasing)，与读取(reading)的操作；一输入地址寄存器(address inputbuffer)，用来接收一第一地址数据(address data)；一第一地址总线(address bus)，电连接于该输入地址寄存器，用来传输该第一地址数据；以及多个存储区块(memory bank)，每一存储区块包含有：多个存储单元(memory cell)，其是以矩阵(matrix)的方式排列，用来储存数据；一存储地址解码器(address decoder)，用来选取该存储单元；以及一地址多路复用器(address multiplexer)，电连接于该存储地址解码器，该第一地址总线，以及一第二地址总线，用来选择一经由该存储地址解码器与该第一地址总线的传输路径或是一经由该地址解码器与该第二地址总线的传输路径；其中当一第一存储区块所储存的输入数据(input data)要复制至一第二存储区块时，对应于该第一、二存储区块的地址多路复用器均会选取一经由相对应存储地址解码器与该第二地址总线的传输路径，以使该第二存储地址数据可经由该第二地址总线传输。

附图说明

图1为已知闪速存储器装置的功能方块图。

图2为本发明闪速存储器装置的功能方块图。

具体实施方式

请参阅图2，图2为本发明闪速存储器装置50的功能方块图。闪速存储器装置50包含有二个存储区块(memory bank)52、54，一控制逻辑电路(control logic)56，一输入地址寄存器(address input buffer)58，一输入数据寄存器(data input buffer)60，一输出数据寄存器(data outputbuffer)62，一第一地址总线(address bus)64，一第二地址总线66，一第一数据总线(data bus)68，以及一第二数据总线70。请注意，为了便于说明本发明的技术特征，图2中仅显示两个存储区块52、54，然而闪速存储器装置50实际上包含有多个存储区块，换句话说，闪速存储器装置50并非限定于仅有二存储区块，而是可扩充至包含有N个存储区块(N为一整数)，此外，闪速存储器装置50亦包含有电位提升电路(未显示)用来提供对存储单元(memory cell)进行编程或栅除的操作程序时所需的相关操作电压。

存储区块52包含有一存储区域(memory section)71，一第一存储地址解码器(X-decoder)72，一第二存储地址解码器(Y-decoder)73，一感测放大器(sense amplifier)74，一写入驱动器(write driver)75，一分页缓冲器(page buffer)76，一地址多路复用器(address multiplexer)77，以及一数据多路复用器(data multiplexer)78。存储区块54的结构与存储区块52一样而拥有相同的元件组合，亦即存储区块54亦包含有一存储区域81，一第一存储地址解码器82，一第二存储地址解码器83，一感测放大器84，一写入驱动器5，一分页缓冲器86，一地址多路复用器87，以及一数据多路复用器88。存储区域71、81均包含有多个以矩阵方式排列的存储单元(memory cell)，用来储存二进位数据。控制逻辑电路56是用来控制闪速存储器50的操作，例如对闪速存储器50进行编程，读取，或是栅除的操作程序，输入地址寄存器58是用来暂时储存由一外部应用装置所输入的存储地址数据(address data)，以及经由第一地址总线64传输该存储地址数据，输入数据寄存器60用来暂时储存自该应用装置所传送的输入数据(input data)，以及经由第一数据总线68传送该输入数据，输出数据寄存器62是用来暂时储存经由第一数据总线68所传送的输出数据，以及将该输出数据传送至该应用装置，第一存储地址解码器72、82与第二存储地址解码器73、83是用来依据该存储地址数据而自存储区域71、81中选取相对应的存储单元，分页缓冲器76、86用来暂时储存预定写入存储区域71、81的输入数据，感测放大器74、84用来检测储存于存储区域71、81的数据，而写入驱动器75、85，其包含有电位提升电路(未显示)，用来处理分页缓冲器76、86所寄存的输入数据写入存储区域71、81的相关写入程序(writing operation)，例如栅除与编程的操作。此外，地址多路复用器77、87用来依据控制逻辑电路56所输出的控制讯号Q1来选择一经由存储地址解码器(第一存储地址解码器72、82与第二存储地址解码器73、83)与第一地址总线64的传输路径或是一经由存储地址解码器与第二地址总线66的传输路径。同样地，数据多路复用器78、88是用来依据控制逻辑电路56所输出的控制讯号Q2来选择一经由分页缓冲器76、86与第一数据总线68的传输路径或是一经由分页缓冲器76、86与第二数据总线70的传输路径，本发明闪速存储器50的操作详述如下。

当对存储区域71、81进行一般的编程操作以储存数据时，地址多路复用器77、87均会选取一经由存储地址解码器(第一存储地址解码器72、82与第二存储地址解码器73、83)与第一地址总线64的传输路径，以及数据多路复用器78、88亦会选取一经由分页缓冲器76、86与第一数据总线68的传输路径，当有一第一输入数据预定储存于存储区域71与有一第二输入数据预定储存于存储区域81时，关于该第一输入数据与该第二输入数据的第一存储地址数据与第二存储地址数据则会暂时储存于输入地址寄存器58中，而该第一存储地址数据与该第二存储地址数据用来选取相对应的存储区域71、81以正确地储存该第一、二输入数据。对应于该第一输入数据的第一存储地址数据经由第一地址总线64传送，并且第一存储地址解码器72与第二存储地址解码器73将该第一存储地址数据解码而进一步启动(enable)存储区域71，然后数据输入寄存器60便输出该第一输入数据，并且经由第一数据总线68传输。由于存储区域71为启动状态，因此对应于存储区域71的写入驱动器7 5便会接收该第一输入数据，并且写入驱动器75将该第一输入数据寄存在分页缓冲器76中，而后再控制分页缓冲器76将该第一输入数据写入存储区域71中。同样的原理，对应于该第二输入数据的第二存储地址数据经由第一地址总线64传送，并且第一存储地址解码器82与第二存储地址解码器83将该第二存储地址数据解码而进一步启动存储区域81，然后数据输入寄存器60输出该第二输入数据，并经由第一数据总线68传输，由于存储区域81为启动状态，因此对应于存储区域81的写入驱动器85便会接收该第二输入数据，并且写入驱动器85会将该第二输入数据寄存于分页缓冲器86中，最后再控制分页缓冲器86将该第二输入数据写入相对应存储区域81中。此外，无论该第一输入数据是否正进行写入存储区域71的操作或是已经成功记录于存储区域71中，在本实施例中，写入驱动器85都可控制分页缓冲器86将该第二输入数据写入存储区域81中，亦即本实施例具有及时多路复用处理(real-time multitasking)的功能。

当对存储区域71、81进行一般的栅除(erasing)操作以储存数据时，其操作程序类似于上述编程原理，唯一的不同仅是该栅除操作是采用不同的电压电平来进行相关步骤，所以在此不再重复赘述，而对于读取(reading)操作而言，其是依据第一、二存储地址解码器72、73所选取的存储位置来自相对应存储区域71中撷取储存的数据，然后感测检测器74检测该撷取的数据以进一步决定该撷取的数据所对应的二进位数值为“0”或“1”，并且经由第一数据总线68将一相对应检测结果传送至输出数据寄存器62，最后输出数据寄存器62会将寄存的输出数据传送至该外部应用装置。

本实施例中，如果数据要在存储区域71、81之间进行复制，本发明闪速存储器装置50揭露一特殊结构来加速数据复制的处理速度。举例来说，当该应用装置输出一复制指令时，存储区域71所储存的相关数据便会被复制至存储区域81。首先，由存储区域71中撷取出对应该复制指令的数据，并且该数据暂时储存于相对应分页缓冲器76中，然后，控制逻辑电路56便控制地址多路复用器77、87与数据多路复用器78、88以调整地址数据与写入数据的传输路径，换句话说，地址多路复用器77、87选取经由存储地址解码器(第一存储地址解码器72、82与第二存储地址解码器73、83)与第二地址总线66的传输路径，而数据多路复用器78、88则选取经由分页缓冲器76、86与第二数据总线70的传输路径。控制逻辑电路56则依据该应用装置所输出的复制指令来决定一复制来源(存储区域71)与一复制目的地(存储区域81)，因此控制逻辑电路56输出相关存储地址数据，其对应于复制来源与复制目的地的位置信息，并经由第二地址总线66传送至存储地址解码器，如此，存储区域81便可经由控制逻辑电路56所产生的存储地址数据而知道储存于存储区域71的数据已经准备好进行数据复制的程序，然后，分页缓冲器76所储存的数据便经由第二数据总线70而直接传输至分页缓冲器86中储存，最后，对应存储区域81的写入驱动器85则驱动分页缓冲器86，并将其中所储存的数据写入存储区域81中以完成数据复制的操作。

另一方面，当该应用装置预定输入一输入数据，并将该输入数据分别储存于存储区域71、81中时，其相关数据复制的方法亦类似于上述数据复制的操作程序。首先，对应该输入数据的存储地址数据会先经由第一地址总线64传输至第一存储地址解码器72与第二存储地址解码器73，该输入数据同样地会先经由第一数据总线68传输至分页缓冲器76，然后控制逻辑电路56便会控制地址多路复用器77、87与数据多路复用器78、88来改变相对应的传输路径，亦即地址多路复用器77、87会选择经由存储地址解码器(第一存储地址解码器72、82与第二存储地址解码器73、83)与第二位总线66的传输路径，以及数据多路复用器78、88会选取经由分页缓冲器76、86与第二数据总线70，此时控制逻辑电路56便决定一复制来源(存储区域71)与一复制目的地(存储区域81)，因此控制逻辑电路56便经由第二地址总线66而将对应于该复制来源与该复制目的地的存储地址数据分别传送至相关的存储地址解码器，而对应该复制来源的存储地址数据便指出该输入数据的位置，亦即是存储区域71。同样地，对应该复制目的地的存储地址数据便指出要复制该输入数据的位置，亦即是存储区域81。然后，寄存于存储区域71的分页缓冲器76的输入数据便可经由第二数据总线70而被复制并传输至存储区域81的分页缓冲器86中寄存，如上所述，由于闪速存储器装置50是对该输入数据进行复制，因此分页缓冲器76、86中所寄存的数据是完全相同的，因此，存储区域71、81便会记录相同的输入数据而完成数据复制的操作。

此外，本发明闪速存储器装置50亦可使用同步写入的模式来使同一数据同时储存于不同的存储区域，举例来说，经由控制逻辑电路56来控制地址多路复用器77、87选取经由存储地址解码器(第一存储地址解码器72、82与第二存储地址解码器73、83)与第一地址总线64的传输路径，以及控制数据多路复用器78、88选取经由分页缓冲器76、86与第一数据总线68的传输路径，所以输入数据会经由第一数据总线68而同时传输至存储区域71、81的分页缓冲器76、86中寄存，而相对应的地址数据亦会经由第一地址总线64而透过存储区域71、81的存储地址解码器(第一存储地址解码器72、82与第二存储地址解码器73、83)解码以决定欲写入数据的存储区域71、81，之后写入驱动器75、85则可同时将分页缓冲器76、86中的输入数据写入存储区域71、81中，所以经由上述操作可将同一输入数据分别储存于不同存储区域中，亦属本发明的范畴。

请注意，本实施例中闪速存储器装置50并非限定于仅包含两存储区域，多个拥有各自地址多路复用器与数据多路复用器的存储区域均可依据上述数据复制方法来操作而达到快速复制数据的目的，亦即对于已知技术而言，本发明闪速存储器装置50是花费较少时间于数据传输上。

相较于已知闪速存储器装置，本发明闪速存储器装置对每一存储区域设置一地址多路复用器与一数据多路复用器，当对一部分或所有的存储区域执行一数据复制的指令时，每一相关存储区域的地址多路复用器与数据多路复用器便会受一逻辑控制电路而于各相关存储区域之间形成一预定传输路径，造成对应各相关存储区域的分页缓冲器均会经由一预定数据总线而互相电连接，因此相同的一来源数据便可快速地经由该预定数据总线而迅速复制至各相关分页缓冲器，所以本发明闪速存储器装置并不需要重复执行多个冗长的写入操作程序来完成相关数据复制。总而言之，因为于分页缓冲器之间直接设置了数据的传输路径，因此与已知技术相比较，本发明的闪速存储器装置即可拥有较快的数据处理速度。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所做的均等变化与修饰，均应属本发明专利的涵盖范围。

Claims (20)

1.一种闪速存储器装置，其包含有：

一控制逻辑电路，用来控制该闪速存储器装置的编程，栅除，与读取的操作；

一输入数据寄存器，用来储存一输入数据；

一第一数据总线，电连接于该输入数据寄存器，用来传输该输入数据寄存器所接收的输入数据；以及

多个存储区块，每一存储区块包含有：

多个存储单元，其是以矩阵的方式排列，用来储存该输入数据；

一分页缓冲器，用来暂时储存预定写入一相对应存储单元的输入数据；以及

一数据多路复用器，电连接于该分页缓冲器，该第一数据总线，以及一第二数据总线，用来选择一经由该分页缓冲器与该第一数据总线的传输路径或是一经由该分页缓冲器与该第二数据总线的传输路径；

其中当储存于一第一存储区块的输入数据要复制至一第二存储区块时，对应于该第一、二存储区块的数据多路复用器均选取一经由相对应分页缓冲器与该第二数据总线的传输路径，以使该第一存储区块的输入数据经由该第二数据总线而复制至该第二存储区块。

2.如权利要求1所述的闪速存储器装置，其中每一存储区块还包含有一存储地址解码器，用来选取该存储区块中一存储单元，以及一地址多路复用器，电连接于该存储地址解码器，用来传输一第一存储地址数据或一第二存储地址数据至该存储地址解码器。

3.如权利要求2所述的闪速存储器装置，其还包含有：

一输入地址寄存器，用来接收该第一存储地址数据；

一第一地址总线，电连接于每一存储区块的相对应存储地址多路复用器，用来传输该第一存储地址数据；以及

一第二地址总线，电连接于该控制逻辑电路与每一存储区块的相对应存储地址多路复用器，用来传输该控制逻辑电路所产生的第二存储地址数据。

4.如权利要求3所述的闪速存储器装置，其中每一存储地址多路复用器是用来选取一经由相对应存储地址解码器与该第一地址总线的传输路径或一经由该相对应存储地址解码器与该第二地址总线的传输路径。

5.如权利要求4所述的闪速存储器装置，其中当该第一存储区块所储存的输入数据要复制至该第二存储区块时，对应于该第一、二存储区块的地址多路复用器均会选取一经由相对应存储地址解码器与该第二地址总线的传输路径，以使该第二存储地址数据经由该第二地址总线传输。

6.如权利要求3所述的闪速存储器装置，其中该存储地址解码器包含有一第一存储地址解码器与一第二存储地址解码器，用来依据该第一或第二存储地址数据以分别选取对应于一存储单元的一相对应字线与一相对应位线。

7.如权利要求1所述的闪速存储器装置，其中各存储区块可分别同时地进行编程，栅除，或读取的操作。

8.如权利要求1所述的闪速存储器装置，其中每一存储区块还包含有一感测放大器，用来检测储存于每一存储单元的输入数据，以及经由该第一数据总线而输出一检测结果至该闪速存储器装置的一输出数据寄存器。

9.如权利要求1所述的闪速存储器装置，其中每一存储区块还包含有一写入驱动器，用来接收该数据多路复用器所输出的输入数据，以及将该输入数据写入该分页缓冲器。

10.如权利要求9所述的闪速存储器装置，其中该写入驱动器包含有一电位提升电路，用来提供多个电压电平以对该存储单元进行编程及栅除的操作。

11.一种闪速存储器装置，其包含有：

一控制逻辑电路，用来控制该闪速存储器装置的编程，栅除，与读取的操作；

一输入地址寄存器，用来接收一第一地址数据；

一第一地址总线，电连接于该输入地址寄存器，用来传输该第一地址数据；以及

多个存储区块，每一存储区块包含有：

多个存储单元，其是以矩阵的方式排列，用来储存数据；

一存储地址解码器，用来选取该存储单元；以及

一地址多路复用器，电连接于该存储地址解码器，该第一地址总线，以及一第二地址总线，用来选择一经由该存储地址解码器与该第一地址总线的传输路径或是一经由该地址解码器与该第二地址总线的传输路径；

其中当一第一存储区块所储存的输入数据要复制至一第二存储区块时，对应于该第一、二存储区块的地址多路复用器均会选取一经由相对应存储地址解码器与该第二地址总线的传输路径，以使该第二存储地址数据可经由该第二地址总线传输。

12.如权利要求11所述的闪速存储器装置，其中该存储区块还包含有一分页缓冲器，用来暂时储存预定写入一相对应存储单元的输入数据，以及一数据多路复用器，电连接于该分页缓冲器，用来传输该输入数据。

13.如权利要求12所述的闪速存储器装置，其还包含有：

一输入数据寄存器，用来暂时储存欲写入该闪速存储器装置的输入数据；

一第一数据总线，电连接于该分页缓冲器与该输入数据寄存器，用来传输该输入数据；以及

一第二数据总线，电连接于该分页缓冲器，用来传输该输入数据。

14.如权利要求13所述的闪速存储器装置，其中该数据多路复用器是用来选取一经由该分页缓冲器与该第一数据总线的传输路径或一经由该分页缓冲器与该第二数据总线的传输路径。

15.如权利要求14所述的闪速存储器装置，其中当储存于该第一存储区块的输入数据要复制至该第二存储区块时，对应于该第一、二存储区块的数据多路复用器均选取一经由相对应分页缓冲器与该第二数据总线的传输路径，以使该第一存储区块的输入数据经由该第二数据总线而复制至该第二存储区块。

16.如权利要求11所述的闪速存储器装置，其中该存储地址解码器包含有一第一存储地址解码器与一第二存储地址解码器，用来依据该第一或第二存储地址数据以分别选取对应于一存储单元的一相对应字线与一相对应位线。

17.如权利要求11所述的闪速存储器装置，其中各存储区块可分别同时地进行编程，栅除，或读取的操作。

18.如权利要求11所述的闪速存储器装置，其中每一存储区块还包含有一感测放大器，用来检测储存于每一存储单元的输入数据，以及经由该第一数据总线而输出一检测结果至该闪速存储器装置的一输出数据寄存器。

19.如权利要求11所述的闪速存储器装置，其中每一存储区块还包含有一写入驱动器，用来接收该数据多路复用器所输出的输入数据，以及将该输入数据写入该分页缓冲器。

20.如权利要求19所述的闪速存储器装置，其中该写入驱动器包含有一电位提升电路，用来提供多个电压电平以对该存储单元进行编程及栅除的操作。