CN113243031B - 存储器装置中的多路复用信号开发 - Google Patents

存储器装置中的多路复用信号开发 Download PDF

Info

Publication number
CN113243031B
CN113243031B CN201980082612.0A CN201980082612A CN113243031B CN 113243031 B CN113243031 B CN 113243031B CN 201980082612 A CN201980082612 A CN 201980082612A CN 113243031 B CN113243031 B CN 113243031B
Authority
CN
China
Prior art keywords
component
signal development
signal
memory
components
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201980082612.0A
Other languages
English (en)
Other versions
CN113243031A (zh
Inventor
D·A·尤达诺夫
S·K·贾因
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN113243031A publication Critical patent/CN113243031A/zh
Application granted granted Critical
Publication of CN113243031B publication Critical patent/CN113243031B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0873—Mapping of cache memory to specific storage devices or parts thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/546—Message passing systems or structures, e.g. queues
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2257—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2259—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G06F2212/1036—Life time enhancement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/608—Details relating to cache mapping
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7211—Wear leveling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2236—Copy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Software Systems (AREA)
  • Human Computer Interaction (AREA)
  • Databases & Information Systems (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Read Only Memory (AREA)

Abstract

本申请案针对于存储器装置中的多路复用信号开发。在一个实例中，根据所描述技术的设备可包含一组存储器单元、感测放大器及各自与所述组存储器单元中的一或多个存储器单元相关联的一组信号开发组件。所述设备可进一步包含与所述组信号开发组件耦合的选择组件，例如信号开发组件多路复用器。所述选择组件可经配置以将所述组信号开发组件中的选定信号开发组件与所述感测放大器选择性地耦合，这可支持在重叠的时间间隔期间进行信号开发的实例。

Description

存储器装置中的多路复用信号开发
交叉参考
本专利申请案主张尤达诺夫(Yudanov)等人的标题为“存储器装置中的多路复用信号开发(MULTIPLEXED SIGNAL DEVELOPMENT IN A MEMORY DEVICE)”的在2019年12月5日提出申请的第PCT/US2019/064597号PCT申请案的优先权，所述PCT申请案主张尤达诺夫等人的标题为“存储器装置中的多路复用信号开发(MULTIPLEXED SIGNAL DEVELOPMENT IN AMEMORY DEVICE)”的在2018年12月21日提出申请的第62/783,388号美国临时专利申请案及尤达诺夫等人的标题为“存储器装置中的多路复用信号开发(MULTIPLEXED SIGNALDEVELOPMENT IN A MEMORY DEVICE)”的在2019年12月2日提出申请的第16/700,983号美国专利申请案的优先权，所述申请案中的每一者指派给本发明的受让人且所述申请案中的每一者以全文引用方式明确地并入本文中。
技术领域
本发明技术领域涉及存储器装置中的多路复用信号开发。
背景技术
存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器等等的各种电子装置中存储信息。信息是通过编程存储器装置的不同状态而存储的。举例来说，二进制存储器装置具有通常由逻辑“1”或逻辑“0”表示的两个逻辑状态。在其它存储器装置中，可存储多于两个逻辑状态。为存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储逻辑状态。为存储信息，电子装置的组件可将逻辑状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含采用磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它存储器的那些存储器装置。存储器装置可为易失性或非易失性的。例如PCM及FeRAM的非易失性存储器可甚至在不存在外部电源的情况下维持所存储逻辑状态达延长时间段。例如DRAM的易失性存储器装置可随着时间而失去所存储逻辑状态，除非所述装置由电源周期性地刷新。在一些情形中，非易失性存储器可使用与易失性存储器类似的装置架构，但可通过采用例如铁电电容或不同材料相的物理现象而具有非易失性性质。
改进存储器装置可包含提高存储器单元密度、提高读取/写入速度、提高可靠性、提高数据保持、降低电力消耗或降低制造成本以及其它度量。在一些情形中，等待时间对于在存取操作中使用的不同组件可为不同的，或者等待时间可以其它方式对于存取操作的不同部分是不同的，这可影响存储器装置执行存取操作所需要的时间。
发明内容
描述一种设备。在一些实例中，所述设备可包含：一组存储器单元；放大器组件；一组信号开发组件，其各自与所述组存储器单元中的一或多个存储器单元相关联；及选择组件，其与所述组信号开发组件耦合且经配置以将所述组信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合。
描述一种方法。在一些实例中，所述方法可包含：确定要存取第一存储器单元及第二存储器单元；在第一时间间隔期间且至少部分地基于确定要存取所述第一存储器单元而将所述第一存储器单元与第一信号开发组件耦合；在与所述第一时间间隔重叠的第二时间间隔期间且至少部分地基于确定要存取所述第二存储器单元而将所述第二存储器单元与第二信号开发组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与放大器组件耦合；及在继所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述放大器组件耦合。
描述一种方法。在一些实例中，所述方法可包含：确定要存取第一存储器单元及第二存储器单元；在第一时间间隔期间且至少部分地基于确定要存取所述第一存储器单元而将第一信号开发组件与放大器组件耦合；在继所述第一时间间隔之后的第二时间间隔期间且至少部分地基于确定要存取所述第二存储器单元而将第二信号开发组件与所述放大器组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述第一存储器单元耦合；及在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述第二存储器单元耦合。
描述一种设备。在一些实例中，所述设备可包含：一组存储器单元；放大器组件；一组信号开发组件；及电路系统，其经配置以：在第一时间间隔期间且至少部分地基于要存取所述组存储器单元中的第一存储器单元及所述组存储器单元中的第二存储器单元的确定而将所述第一存储器单元与所述组信号开发组件中的第一信号开发组件耦合；在与所述第一时间间隔重叠的第二时间间隔期间且至少部分地基于要存取所述第一存储器单元及所述第二存储器单元的所述确定而将所述第二存储器单元与所述组信号开发组件中的第二信号开发组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述放大器组件耦合；且在继所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述放大器组件耦合。
描述一种设备。在一些实例中，所述设备可包含：一组存储器单元；放大器组件；一组信号开发组件；及电路系统，其经配置以：在第一时间间隔期间且至少部分地基于确定要存取第一存储器单元而将第一信号开发组件与所述放大器组件耦合；在继所述第一时间间隔之后的第二时间间隔期间且至少部分地基于确定要存取第二存储器单元而将第二信号开发组件与所述放大器组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述第一存储器单元耦合；且在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述第二存储器单元耦合。
描述一种设备。在一些实例中，所述设备可包含：存储器阵列；一组信号开发组件，其各自与所述存储器阵列的一或多个存取线相关联；及第一组选择组件，其各自与所述组信号开发组件的子组耦合且经配置以将所述子组中的选定信号开发组件与一组放大器组件中的一者选择性地耦合。
附图说明
图1图解说明根据如本文中所揭示的实例的支持多路复用信号开发的实例性存储器装置。
图2图解说明根据如本文中所揭示的实例的支持多路复用信号开发的实例性电路。
图3图解说明根据如本文中所揭示的实例的支持多路复用信号开发的实例性电路。
图4A及4B图解说明根据如本文中所揭示的实例的支持多路复用信号开发的读取操作的实例。
图5A及5B图解说明根据如本文中所揭示的实例的支持多路复用信号开发的写入操作的实例。
图6图解说明根据如本文中所揭示的实例的支持多路复用信号开发的信号开发组件的实例。
图7图解说明根据如本文中所揭示的实例的支持多路复用信号开发的感测放大器的实例。
图8展示根据如本文中所揭示的实例的支持多路复用信号开发的系统的框图。
图9A及9B图解说明根据如本文中所揭示的实例的支持多路复用信号开发的组件布置的实例。
图10展示根据如本文中所揭示的实例的支持多路复用信号开发的存储器装置的框图。
图11展示根据如本文中所揭示的实例的支持多路复用信号开发的存储器控制器的框图。
图12展示根据如本文中所揭示的实例的包含支持多路复用信号开发的装置的系统的图式。
图13到15展示图解说明根据如本文中所揭示的实例的支持存储器装置中的多路复用信号开发的方法的流程图。
具体实施方式
与在存储器存取操作中使用的不同组件相关联的不同等待时间或以其它方式与存储器存取操作的部分相关联的不同等待时间可在执行存储器存取操作时导致延迟。举例来说，当与基于存取存储器单元而开发信号(例如，包含将存储器单元与信号开发组件耦合的操作)相关联的等待时间的持续时间比与在感测放大器处产生输出信号(例如，所述感测放大器处的锁存操作)相关联的等待时间长时，与信号开发操作相比，存储器装置可能够更迅速地执行输出操作。对于针对每一感测放大器具有单个信号开发组件(例如，信号开发组件与感测放大器的1:1映射)的存储器装置，存储器装置的吞吐量因此可受与信号开发组件或信号开发操作相关联的等待时间或循环持续时间限制，这可影响等待时间敏感应用。
根据如本文中所揭示的实例，存储器装置可包含可与所述存储器装置的感测放大器选择性地耦合或解耦的多个信号开发组件。举例来说，感测放大器可与选择组件(例如，多路复用器(MUX)、晶体管网络、晶体管阵列、开关网络、开关阵列)耦合，且所述选择组件可和各自与存储器装置的一或多个存储器单元相关联的一组信号开发组件耦合。在一些实例中，可在信号开发组件中的独立于其它信号开发组件的每一者处开发(例如，至少部分地基于与相应存储器单元的耦合或所述相应存储器单元的其它存取)单元存取信号(例如，单元读取信号、单元写入信号)。
在一些实例中(例如，在读取操作中)，信号开发组件可在重叠的时间间隔期间各自与相应存储器单元或存取线耦合，使得可在所述重叠的时间间隔期间产生多个单元存取信号(例如，与相应信号开发组件中的每一者的所述相应存储器单元或存取线相关联的多个单元读取信号)。信号开发组件可随后经由选择组件与感测放大器耦合以产生所述感测放大器的锁存信号(例如，所述感测放大器的输出信号，基于相应单元存取信号)，所述锁存信号可与由相应存储器单元存储的特定逻辑状态相关联(例如，与所述相应单元存取信号相关联)。在其中已在多个信号开发组件处开发单元存取信号的实例中，所述多个信号开发组件可以顺序方式与感测放大器耦合从而以顺序方式产生所述感测放大器的锁存信号。
在各种实例(例如，其中与产生感测放大器的锁存信号相关联的等待时间的持续时间比与开发单元存取信号相关联的等待时间短)中，存储器装置的吞吐量可通过在重叠的时间间隔期间开发多个单元存取信号且以顺序方式(例如，经由选择组件)产生相关联的锁存信号而提高。换句话说，与多个信号开发组件进行多路复用的感测放大器可与所述信号开发组件中的一者耦合，同时正在其它信号开发组件与相应存储器单元之间以其它方式产生或共享信号(例如，在数据传送中)。在一些实例中，感测放大器因此可变得自由支持此时未参与数据传送(例如，与存储器单元)的信号开发组件的读取、写入、重写或刷新操作。因此，如本文中所揭示，存储器装置可包含多路复用信号开发组件以补偿与不同等待时间相关联的存取操作的部分，在一些实例中，这可降低存取串行化(例如，归因于行缓冲器冲突)的影响。
在一个实例中，一种根据如本文中所揭示的实例的方法可包含：在第一时间间隔期间将第一存储器单元与第一信号开发组件耦合；及在与所述第一时间间隔重叠的第二时间间隔期间将第二存储器单元与第二信号开发组件耦合。所述方法可进一步包含：在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与感测放大器耦合；及在继所述第二时间间隔或所述第三时间间隔中的一者或两者之后的第四时间间隔期间将所述第二信号开发组件与所述感测放大器耦合。
在另一实例中，一种根据如本文中所揭示的实例的设备可包含多个存储器单元、感测放大器及多个信号开发组件。所述设备还可包含电路，所述电路经配置以在第一时间间隔期间将所述多个存储器单元中的第一存储器单元与所述多个信号开发组件中的第一信号开发组件耦合，且在与所述第一时间间隔重叠的第二时间间隔期间将所述多个存储器单元中的第二存储器单元与所述多个信号开发组件中的第二信号开发组件耦合。所述电路可进一步经配置以在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述感测放大器耦合，且在继所述第二时间间隔或所述第三时间间隔中的一者或两者之后的第四时间间隔期间将所述第二信号开发组件与所述感测放大器耦合。
在另一实例中，一种设备可包含多个存储器单元、感测放大器及多个信号开发组件，其中所述多个信号开发组件中的每一信号开发组件与所述多个存储器单元中的一或多个存储器单元相关联。所述设备可进一步包含选择组件，所述选择组件与所述多个信号开发组件耦合且经配置以将所述多个信号开发组件中的任一个信号开发组件与所述感测放大器选择性地耦合。
参考图1到3在支持存储器装置中的多路复用信号开发的存储器阵列及存储器电路的上下文中进一步描述上文所介绍的揭示内容的特征。然后参考图4A到5B描述特定实例，图4A到5B图解说明支持存储器装置中的多路复用信号开发的特定读取操作及写入操作。参考图6到9B描述可支持所描述操作的电路、组件及布置的其它实例。关于图10到15进一步描述本公开的这些及其它特征，图10到15图解说明支持存储器装置中的多路复用信号开发的设备图式、系统图式及流程图。
图1图解说明根据如本文中所揭示的实例的支持多路复用信号开发的实例性存储器装置100。存储器装置100也可称为电子存储器设备。存储器装置100可包含可编程以存储不同逻辑状态的存储器单元105。在一些情形中，存储器单元105可为可编程的以存储表示为逻辑0及逻辑1的两个逻辑状态。在一些情形中，存储器单元105可为可编程的以存储多于两个逻辑状态。在一些实例中，存储器单元105可包含电容性存储器元件、铁电存储器元件、电阻元件、自选存储器元件或其组合。
存储器单元105组可为存储器装置100的存储器区段110(例如，包含存储器单元105阵列)的一部分，其中在一些实例中，存储器区段110可指存储器单元105的连续砖块(例如，半导体芯片的一组连续元件)。在一些实例中，存储器区段110可指可在存取操作中偏置的最小存储器单元105组，或共享共同节点(例如，共同板线、偏置到共同电压的一组板线)的最小存储器单元105组。尽管展示存储器装置100的单个存储器区段110，但根据如本文中所揭示的实例的存储器装置的各种实例可具有一组存储器区段110。在一个说明性实例中，存储器装置100或其子区段(例如，多核心存储器装置100的核心、多芯片存储器装置的芯片)可包含32个“库”且每一库可包含32个区段。因此，根据说明性实例，存储器装置100或其子区段可包含1,024个存储器区段110。
在一些实例中，存储器单元105可存储表示可编程逻辑状态的电荷(例如，将电荷存储于电容器、电容性存储器元件、电容性存储元件中)。在一个实例中，带电及不带电电容器可分别表示两个逻辑状态。在另一实例中，带正电及带负电电容器可分别表示两个逻辑状态。DRAM或FeRAM架构可使用此类设计，且所采用的电容器可包含具有线性或顺电极化性质的介电材料作为绝缘体。在一些实例中，电容器的不同电荷电平可表示不同逻辑状态(例如，支持相应存储器单元105中的多于两个逻辑状态)。在例如FeRAM架构的一些实例中，存储器单元105可包含铁电电容器，所述铁电电容器具有铁电材料作为所述电容器的端子之间的绝缘(例如，非导电)层。铁电电容器的不同极化电平可表示不同逻辑状态(例如，支持相应存储器单元105中的两个或多于两个逻辑状态)。在一些实例中，铁电材料具有非线性极化性质。
在一些实例中，存储器单元105可包含材料部分，所述材料部分可称为存储器元件、存储器存储元件、自选存储器元件或自选存储器存储元件。所述材料部分可具有表示不同逻辑状态的可变且可配置的电阻。举例来说，可采取结晶原子配置或非晶原子配置的形式(例如，能够在存储器装置100的周围操作温度范围内维持结晶状态或非晶状态)的材料可取决于原子配置而具有不同电阻。材料的更加结晶状态(例如，单个晶体、可为基本上结晶的相对大晶粒的集合)可具有相对低电阻，且可替代地称为“设定”逻辑状态。材料的更加非晶状态(例如，完全非晶状态、可为基本上非晶的相对小晶粒的某一分布)可具有相对高电阻，且可替代地称为“复位”逻辑状态。因此，取决于存储器单元105的材料部分处于更加结晶状态还是更加非晶状态中，施加到此存储器单元105的电压可引起不同电流。因此，因将读取电压施加到存储器单元105而致的电流的量值可用于确定由存储器单元105存储的逻辑状态。
在一些实例中，存储器元件可配置有可引起中间电阻的各种比例的结晶区与非晶区(例如，不同程度的原子秩序及无序)，所述中间电阻可表示不同逻辑状态(例如，支持相应存储器单元105中的两个或多于两个逻辑状态)。此外，在一些实例中，材料或存储器元件可具有多于两个原子配置，例如非晶配置及两个不同结晶配置。尽管本文中参考不同原子配置的电阻而描述，但存储器装置可使用存储器元件的某一其它特性来确定对应于原子配置或原子配置组合的所存储逻辑状态。
在一些情形中，处于更加非晶状态中的存储器元件可与阈值电压相关联。在一些实例中，当跨越处于更加非晶状态中的存储器元件施加大于阈值电压的电压时，电流可流动穿过所述存储器元件。在一些实例中，当跨越处于更加非晶状态中的存储器元件施加小于阈值电压的电压时，电流不可流动穿过所述存储器元件。在一些情形中，处于更加结晶状态中的存储器元件可不与阈值电压相关联(例如，可与零阈值电压相关联)。在一些实例中，电流可响应于跨越处于更加结晶状态中的存储器元件的非零电压而流动穿过所述存储器元件。
在一些情形中，处于更加非晶状态及更加结晶状态两者中的材料可与阈值电压相关联。举例来说，自选存储器可增大不同经编程状态之间存储器单元的阈值电压的差(例如，通过不同的组成分布)。具有此存储器元件的存储器单元105的逻辑状态可通过随着时间将所述存储器元件加热到支持形成特定原子配置或原子配置组合的温度分布曲线而设定。
存储器装置100可包含三维(3D)存储器阵列，其中彼此上下地形成多个二维(2D)存储器阵列(例如，层面、层级)。在各种实例中，此类阵列可划分成一组存储器区段110，其中每一存储器区段110可布置于一层面或层级内、跨越多个层面或层级而分布，或以其任一组合布置。与2D阵列相比，此类布置可增加可放置或形成于单个裸片或衬底上的存储器单元105的数目，这又可降低存储器装置100的生产成本或提高存储器装置100的性能或者实现两者。所述层面或层级可由电绝缘材料分开。每一层面或层级可经对准或经定位使得存储器单元105可跨越每一层面大致彼此对准，从而形成存储器单元105的堆叠。
在存储器装置100的实例中，存储器区段110的存储器单元105的每一行可与一组第一存取线120中的一者(例如，字线(WL)，例如WL1到WLM中的一者)耦合，且存储器单元105的每一列可与一组第二存取线130中的一者(例如，数字线(DL)，例如DL1到DLN中的一者)耦合。在一些实例中，不同存储器区段110(未展示)的存储器单元105的行可与不同多个第一存取线120中的一者(例如，不同于WL1到WLM的字线)耦合，且不同存储器区段110的存储器单元105的列可与不同多个第二存取线130中的一者(例如，不同于DL1到DLN的数字线)耦合。在一些情形中，第一存取线120及第二存取线130可在存储器装置100中基本上彼此垂直(例如，当观看存储器装置100的层面的平面时，如图1中所展示)。在不有损理解或操作的情况下，对字线与位线或者其类似物的参考是可互换的。
一般来说，一个存储器单元105可位于存取线120与存取线130的交叉点处(例如，与存取线120及存取线130耦合、耦合于存取线120与存取线130之间)。此交叉点或此交叉点的指示可称为存储器单元105的地址。目标或选定存储器单元105可为位于经通电或以其它方式选择的存取线120与经通电或以其它方式选择的存取线130的交叉点处的存储器单元105。换句话说，存取线120及存取线130可经通电或以其它方式选择以对其交叉点处的存储器单元105进行存取(例如，读取、写入、重写、刷新)。与同一存取线120或130进行电子通信(例如，连接到同一存取线120或130)的其它存储器单元105可称为非目标或非选定存储器单元105。
在一些架构中，存储器单元105的逻辑存储组件(例如，电容性存储器元件、铁电存储器元件、电阻式存储器元件、其它存储器元件)可通过单元选择组件(在一些实例中，其可称为开关组件或选择器装置)与第二存取线130电隔离。第一存取线120可与单元选择组件耦合(例如，经由单元选择组件的控制节点或端子)，且可控制存储器单元105的单元选择组件或与存储器单元105相关联的单元选择组件。举例来说，单元选择组件可为晶体管且第一存取线120可与所述晶体管的栅极耦合(例如，其中所述晶体管的栅极节点可为所述晶体管的控制节点)。激活存储器单元105的第一存取线120可导致存储器单元105的逻辑存储组件与其对应第二存取线130之间的电连接或闭合电路。然后可存取第二存取线130以对存储器单元105进行读取或写入。
在一些实例中，存储器区段110的存储器单元105还可与多个第三存取线140中的一者(例如，板线(PL)，例如PL1到PLN中的一者)耦合。尽管图解说明为单独线，但在一些实例中，多个第三存取线140可表示以下各项或以其它方式与以下各项功能上等效：共同板线、共同板或存储器区段110的其它共同节点(例如，对于存储器区段110中的存储器单元105中的每一者共同的节点)，或存储器装置100的其它共同节点。在一些实例中，多个第三存取线140可将存储器单元105与一或多个电压源耦合以进行各种感测及/或写入操作，包含本文中所描述的那些操作。举例来说，当存储器单元105采用电容器来存储逻辑状态时，第二存取线130可提供对所述电容器的第一端子或第一板的存取，且第三存取线140可提供对所述电容器的第二端子或第二板(例如，与所述电容器的所述第一端子对置的与所述电容器的相对板相关联的端子、以其它方式位于电容的与所述电容器的所述第一端子相对的侧上的端子)的存取。在一些实例中，不同存储器区段110(未展示)的存储器单元105可与不同多个第三存取线140中的一者(例如，不同于PL1到PLN的一组板线、不同共同板线、不同共同板、不同共同节点)耦合，不同多个第三存取线140可与所图解说明的第三存取线140(例如，板线PL1到PLN)电隔离。
多个第三存取线140可与板组件145耦合，板组件145可控制各种操作，例如激活多个第三存取线140中的一或多者或者将多个第三存取线140中的一或多者与电压源或其它电路元件选择性地耦合。尽管存储器装置100的多个第三存取线140被展示为与多个第二存取线130基本上平行，但在其它实例中，多个第三存取线140可与多个第一存取线120基本上平行，或呈任何其它配置。
尽管参考图1所描述的存取线被展示为存储器单元105与所耦合组件之间的直线，但存取线可与例如电容器、电阻器、晶体管、放大器、电压源、开关组件、选择组件及其它元件的其它电路元件(其可用于支持存取操作，包含本文中所描述的那些操作)相关联。在一些实例中，电极可与存储器单元105及存取线120耦合(例如，耦合于存储器单元105与存取线120之间)，或与存储器单元105及存取线130耦合(例如，耦合于存储器单元105与存取线130之间)。术语电极可指电导体或组件之间的其它电接口，且在一些情形中，可经采用作为到存储器单元105的电触点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、导线、导电线、导电层、导电垫等等。
可通过激活或选择与存储器单元105耦合的第一存取线120、第二存取线130及/或第三存取线140(其可包含将电压、电荷或电流施加到相应存取线)而对存储器单元105执行例如读取、写入、重写及刷新的存取操作。存取线120、130及140可由例如金属(例如，铜(Cu)、银(Ag)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳或者其它导电或半导电材料、合金或化合物的导电材料制成。在选择存储器单元105之后，所产生信号(例如，单元存取信号、单元读取信号)即刻可用于确定由存储器单元105存储的逻辑状态。举例来说，可选择具有存储逻辑状态的电容性存储器元件的存储器单元105，且可检测、转换或放大经由存取线的所产生电荷流及/或存取线的所产生电压以确定由存储器单元105存储的经编程逻辑状态。
可通过行组件125(例如，行解码器)、列组件135(例如，列解码器)或板组件145(例如，板驱动器)或其组合控制存取存储器单元105。举例来说，行组件125可从存储器控制器170接收行地址且基于所述所接收行地址而选择或激活适当第一存取线120。类似地，列组件135可从存储器控制器170接收列地址且选择或激活适当第二存取线130。因此，在一些实例中，可通过选择或激活第一存取线120及第二存取线130而存取存储器单元105。在一些实例中，此些存取操作可伴随着板组件145偏置第三存取线140中的一或多者(例如，偏置存储器区段110的第三存取线140中的一者、偏置存储器区段的所有第三存取线140、偏置存储器区段110或存储器装置100的共同板线、偏置存储器区段110或存储器装置100的共同节点)，这可称为存储器单元105、存储器区段110或存储器装置100的“使板移动”。在各种实例中，行组件125、列组件135或板组件145中的任一者或多者可称为或以其它方式包含存取线驱动器或存取线解码器。
在一些实例中，存储器控制器170可通过各种组件(例如，行组件125、列组件135、板组件145、感测组件150)控制存储器单元105的操作(例如，读取操作、写入操作、重写操作、刷新操作、放电操作、耗散操作、均衡操作)。在一些情形中，行组件125、列组件135、板组件145及感测组件150中的一或多者可与存储器控制器170协同定位或以其它方式一起被包含。在一些实例中，行组件125、列组件135或板组件145中的任一者或多者也可称为用于执行存储器装置100的存取操作的存储器控制器或电路。在一些实例中，行组件125、列组件135或板组件145中的任一者或多者可描述为控制或执行用于存取存储器装置100的操作，或者控制或执行用于存取存储器装置100的存储器区段110的操作。
存储器控制器170可产生行及列地址信号以激活所要存取线120及存取线130。存储器控制器170还可产生或控制在存储器装置100的操作期间使用的各种电压或电流。尽管展示单个存储器控制器170，但存储器装置100可具有多于一个存储器控制器170(例如，针对存储器装置100的一组存储器区段110中的每一者的存储器控制器170、针对存储器装置100的存储器区段110的若干个子组中的每一子组的存储器控制器170、针对多芯片存储器装置100的一组芯片中的每一者的存储器控制器170、针对多库存储器装置100的一组库中的每一者的存储器控制器170、针对多核心存储器装置100的每一核心的存储器控制器170或其任一组合)，其中不同存储器控制器170可执行相同功能及/或不同功能。
尽管存储器装置100被图解说明为包含单个行组件125、单个列组件135及单个板组件145，但存储器装置100的其它实例可包含不同配置以适应存储器区段110或一组存储器区段110。举例来说，在各种存储器装置100中，行组件125可在一组存储器区段110当中共享(例如，具有对于存储器区段110组中的所有存储器区段共同的子组件、具有专用于存储器区段110组中的相应存储器区段的子组件)，或者行组件125可专用于一组存储器区段110中的一个存储器区段110。同样地，在各种存储器装置100中，列组件135可在一组存储器区段110当中共享(例如，具有对于存储器区段110组中的所有存储器区段共同的子组件、具有专用于存储器区段110组中的相应存储器区段的子组件)，或者列组件135可专用于一组存储器区段110中的一个存储器区段110。另外，在各种存储器装置100中，板组件145可在一组存储器区段110当中共享(例如，具有对于存储器区段110组中的所有存储器区段共同的子组件、具有专用于存储器区段110组中的相应存储器区段的子组件)，或者板组件145可专用于一组存储器区段110中的一个存储器区段110。
一般来说，所施加电压、电流或电荷的振幅、形状或持续时间可被调整或改变，且对于在操作存储器装置100中所论述的各种操作可为不同的。此外，可同时存取存储器装置100内的一个、多个或所有存储器单元105。举例来说，在其中将所有存储器单元105或存储器单元105的群组(例如，存储器区段110的存储器单元105)设定到单个逻辑状态的复位操作期间，可同时存取存储器装置100的多个或所有存储器单元105。
感测组件150在存取(例如，与存储器控制器170合作地)存储器单元105时可读取(例如，感测)存储器单元105以确定由存储器单元105存储的逻辑状态。举例来说，感测组件150可经配置以响应于读取操作而感测穿过存储器单元105的电流或电荷，或因将存储器单元105与感测组件150或其它介入组件(例如，存储器单元105与感测组件150之间的信号开发组件)耦合而产生的电压。感测组件150可将指示(例如，至少部分地基于)由存储器单元105存储的逻辑状态的输出信号提供到一或多个组件(例如，列组件135、输入/输出组件160、存储器控制器170)。在各种存储器装置100中，感测组件150可在存储器区段110组或库当中共享(例如，具有对于存储器区段110组或库中的所有存储器区段共同的子组件、具有专用于存储器区段110组或库中的相应存储器区段的子组件)，或者感测组件150可专用于存储器区段110组或库中的一个存储器区段110。
在一些实例中，在存取存储器单元105期间或之后，存储器单元105的逻辑存储部分可放电或以其它方式准许电荷或电流经由其对应存取线120、130或140流动。此电荷或电流可因偏置存储器单元105或将电压从存储器装置100的一或多个电压源或供应器(未展示)施加到存储器单元105而产生，其中此些电压源或供应器可为行组件125、列组件135、板组件145、感测组件150、存储器控制器170或某一其它组件(例如，偏置组件)的一部分。在一些实例中，存储器单元105的放电可导致存取线130的电压的改变，感测组件150可将所述电压与参考电压进行比较以确定存储器单元105的所存储状态。在一些实例中，可将电压施加到存储器单元105(例如，使用对应存取线120及存取线130)且所产生电流的存在或量值可取决于所施加电压及存储器单元105的存储器元件的电阻状态，感测组件150可使用所述所施加电压及所述电阻状态来确定存储器单元105的所存储状态。
在一些实例中，当跨越具有存储第一逻辑状态(例如，与更加结晶原子配置相关联的设定状态)的材料存储器元件的存储器单元105施加读取信号(例如，读取脉冲、读取电流、读取电压)时，存储器单元105由于读取脉冲超过存储器单元105的阈值电压而传导电流。响应于或至少部分地基于此情况，作为确定由存储器单元105存储的逻辑状态的一部分，感测组件150因此可检测到穿过存储器单元105的电流。当将读取脉冲施加到具有存储第二逻辑状态(例如，与更加非晶原子配置相关联的复位状态)的存储器元件的存储器单元105(此可发生在跨越具有存储第一逻辑状态的存储器元件的存储器单元105施加读取脉冲之前或之后)时，存储器单元105可由于读取脉冲未超过存储器单元105的阈值电压而不传导电流。作为确定所存储逻辑状态的一部分，感测组件150因此可检测到穿过存储器单元105的极少电流或未检测到穿过存储器单元105的电流。
在一些实例中，可定义阈值电流以用于感测由存储器单元105存储的逻辑状态。可将阈值电流设定为在存储器单元105响应于读取脉冲而未达到阈值时高于可通过存储器单元105的电流，但在存储器单元105响应于读取脉冲而达到阈值时等于或低于穿过存储器单元105的预期电流。举例来说，阈值电流可高于相关联存取线120、130或140的泄漏电流。在一些实例中，可至少部分地基于因由读取脉冲驱动的电流而产生的电压(例如，跨越分流电阻)而确定由存储器单元105存储的逻辑状态。举例来说，可相对于参考电压比较所产生电压，其中小于所述参考电压的所产生电压对应于第一逻辑状态且大于所述参考电压的所产生电压对应于第二逻辑状态。
在一些实例中，当读取存储器单元105时可施加多于一个电压(例如，在读取操作的部分期间可施加多个电压)。举例来说，如果所施加读取电压未引起电流，那么可施加一或多个其它读取电压(例如，直到由感测组件150检测到电流为止)。至少部分地基于存取引起电流的读取电压，可确定存储器单元105的所存储逻辑状态。在一些情形中，可使读取电压斜变(例如，平滑地增加到较高量值)直到由感测组件150检测到电流或其它状况为止。在其它情形中，可施加预定读取电压(例如，以分步方式增加到较高量值的读取电压的预定序列)直到检测到电流为止。同样地，可将读取电流施加到存储器单元105且用以形成所述读取电流的电压的量值可取决于存储器单元105的电阻或总阈值电压。
感测组件150可包含各种开关组件、选择组件、多路复用器、晶体管、放大器、电容器、电阻器、电压源或用以检测、转换或放大感测信号的差(例如，读取电压与参考电压之间的差、读取电流与参考电流之间的差、读取电荷与参考电荷之间的差)(在一些实例中，这可称为锁存或产生锁存信号)的其它组件。在一些实例中，感测组件150可包含针对连接到感测组件150的一组存取线130中的每一者而重复的组件(例如，电路元件、电路系统)集合。举例来说，感测组件150可针对与感测组件150耦合的一组存取线130中的每一者包含单独感测电路或电路系统(例如，单独感测放大器、单独信号开发组件)，使得可针对与存取线130组中的相应存取线耦合的相应存储器单元105单独地检测逻辑状态。在一些实例中，参考信号源(例如，参考组件)或所产生参考信号可在存储器装置100的组件之间共享(例如，在一或多个感测组件150当中共享、在感测组件150的单独感测电路当中共享、在存储器区段110的存取线120、130或140当中共享)。
感测组件150可包含于包含存储器装置100的装置中。举例来说，感测组件150可与存储器的其它读取与写入电路系统、解码电路系统或寄存器电路系统(其可与存储器装置100耦合或耦合到存储器装置100)一起被包含。在一些实例中，存储器单元105的所检测逻辑状态可通过列组件135或输入/输出组件160作为输出而输出。在一些实例中，感测组件150可为列组件135、行组件125或存储器控制器170的一部分。在一些实例中，感测组件150可连接到列组件135、行组件125或存储器控制器170或者以其它方式与列组件135、行组件125或存储器控制器170进行电子通信。
尽管展示单个感测组件150，但存储器装置100(例如，存储器装置100的存储器区段110)可包含多于一个感测组件150。举例来说，第一感测组件150可与存取线130的第一子组耦合且第二感测组件150可与存取线130的第二子组(例如，不同于存取线130的所述第一子组)耦合。在一些实例中，感测组件150的此划分可支持多个感测组件150的并行(例如，同时)操作。在一些实例中，感测组件150的此划分可支持将具有不同配置或特性的感测组件150与存储器装置的存储器单元105的特定子组匹配(例如，支持存储器单元105的不同类型、支持存储器单元105的子组的不同特性、支持存取线130的子组的不同特性)。
另外或替代地，两个或多于两个感测组件150可与同一存取线130组耦合(例如，选择性地耦合)(例如，以实现组件冗余)。在一些实例中，此配置可支持维持克服冗余感测组件150中的一者的故障或在其它方面不良或降级的操作的功能性。在一些实例中，此配置可支持针对特定操作特性(例如，与电力消耗特性有关、与特定感测操作的存取速度特性有关、与在易失性模式或非易失性模式中操作存储器单元105有关)选择冗余感测组件150中的一者的能力。
在一些存储器架构中，存取存储器单元105可使由存储器区段110的一或多个存储器单元105存储的逻辑状态降级或破坏所述逻辑状态，且可执行重写或刷新操作以使原来的逻辑状态返回到存储器单元105。在DRAM或FeRAM中，举例来说，存储器单元105的电容器可在感测操作期间被部分地或完全地放电或去极化，由此毁坏存储于存储器单元105中的逻辑状态。在PCM中，举例来说，感测操作可导致存储器单元105的原子配置的改变，由此改变存储器单元105的电阻状态。因此，在一些实例中，可在存取操作之后重写存储于存储器单元105中的逻辑状态。此外，激活单个存取线120、130或140可致使将与经激活存取线120、130或140耦合的所有存储器单元105放电。因此，可在存取操作之后对与和所述存取操作相关联的存取线120、130或140耦合的数个或所有存储器单元105(例如，经存取行的所有单元、经存取列的所有单元)进行重写。
在一些实例中，读取存储器单元105可为非破坏性的。即，在读取存储器单元105之后可不需要重写存储器单元105的逻辑状态。举例来说，在例如PCM的非易失性存储器中，存取存储器单元105可不破坏逻辑状态，且因此，存储器单元105可不需要在存取之后进行重写。然而，在一些实例中，在不存在或存在其它存取操作的情况下可需要或可不需要刷新存储器单元105的逻辑状态。举例来说，可通过施加适当写入、刷新或均衡脉冲或偏置而以周期性间隔刷新由存储器单元105存储的逻辑状态以维持所存储逻辑状态。刷新存储器单元105可减少或消除读取扰乱错误或逻辑状态毁坏(归因于电荷泄漏或存储器元件的原子配置随着时间的改变)。
可通过激活相关第一存取线120、第二存取线130及/或第三存取线140(例如，经由存储器控制器170)而对存储器单元105进行设定或写入或者刷新。换句话说，可将逻辑状态存储于存储器单元105中(例如，经由单元存取信号、经由单元写入信号)。行组件125、列组件135或板组件145可例如经由输入/输出组件160接受待写入到存储器单元105的数据。在一些实例中，可至少部分地由感测组件150执行写入操作，或写入操作可经配置以绕过感测组件150。
在电容性存储器元件的情形中，可通过以下操作而对存储器单元105进行写入：将电压施加到电容器，且然后隔离所述电容器(例如，隔离所述电容器与用于对存储器单元105进行写入的电压源，从而使所述电容器浮动)以将与所要逻辑状态相关联的电荷存储于所述电容器中。在铁电存储器的情形中，可通过施加具有足够高的量值从而以与所要逻辑状态相关联的极化使存储器单元105的铁电存储器元件(例如，铁电电容器)极化的电压(例如，施加饱和电压)而对所述铁电存储器元件进行写入，且可隔离所述铁电存储器元件(例如，使其浮动)，或者可跨越所述铁电存储器元件施加零净电压或偏置(例如，接地、虚接地或使跨越所述铁电存储器元件的电压均衡)。在PCM的情形中，可通过施加具有致使存储器元件形成与所要逻辑状态相关联的原子配置(例如，通过加热及冷却)的分布曲线的电流而对所述存储器元件进行写入。
根据如本文中所揭示的实例，感测组件150可包含可与一组感测放大器中的相应者选择性地耦合或解耦的多个信号开发组件。举例来说，感测组件150的感测放大器可与感测组件150的选择组件耦合，且所述选择组件可与感测组件150的一组信号开发组件(其各自与存储器装置100的一或多个存储器单元105或者一或多个存取线(例如，一或多个存取线130)相关联)耦合。在一些实例中，可在信号开发组件中的独立于其它信号开发组件的每一者处开发单元存取信号。
在一些实例中，感测组件150的信号开发组件可在重叠的时间间隔期间各自与相应存储器单元耦合，使得可在所述重叠的时间间隔期间产生多个单元存取信号(例如，单元读取信号、单元写入信号，其各自与相应信号开发组件中的每一者的相应存储器单元相关联)。在其中已在多个信号开发组件处开发单元存取信号(例如，在多个存储器单元105的读取操作中、在多单元读取操作中)的实例中，所述多个信号开发组件可与感测放大器耦合(例如，以顺序方式、以分步方式)以至少部分地基于单元存取信号而产生感测放大器的锁存信号(例如，以顺序方式、以分步方式)。在其中锁存信号序列与对一组存储器单元105进行写入或重写(例如，在多个存储器单元105的写入或刷新操作中、在多单元写入或刷新操作中)相关联的实例中，多个信号开发组件可与感测放大器耦合(例如，以顺序方式、以分步方式)以至少部分地基于感测放大器的锁存信号而产生多个单元存取信号(例如，以顺序方式、以分步方式)。在一些实例中，感测组件150的多路复用信号开发组件可补偿与不同等待时间相关联的信号开发组件的部分或存取操作的部分，这可降低存取串行化的影响。
图2图解说明根据如本文中所揭示的实例的支持多路复用信号开发的实例性电路200。电路200可包含存储器单元105-a及感测组件150-a，其可为参考图1所描述的存储器单元105及感测组件150的实例。电路200还可包含字线205、数字线210及板线215，在一些实例中，其可分别对应于参考图1所描述的(例如，存储器区段110的)第一存取线120、第二存取线130及第三存取线140。在一些实例中，板线215可说明用于存储器单元105-a及同一存储器区段110的另一存储器单元105(未展示)的共同板线、共同板或另一共同节点。电路200图解说明可支持用于存储器装置中的多路复用信号开发的所描述技术的电路系统。
感测组件150-a可包含感测放大器290(例如，放大器组件、输入/输出放大器、“锁存器”)，感测放大器290可包含第一节点291及第二节点292。在各种实例中，第一节点291及第二节点292可与电路的不同存取线(例如，分别为电路200的信号线285及参考线275)耦合，或可与不同电路(未展示)的共同存取线耦合。在一些实例中，第一节点291可称为信号节点，且第二节点292可称为参考节点。感测放大器290可与一或多个输入/输出(I/O)线(例如，I/O线295)相关联(例如，与所述一或多个输入/输出(I/O)线耦合、耦合到所述一或多个输入/输出(I/O)线)，所述一或多个输入/输出(I/O)线可包含经由参考图1所描述的输入/输出组件160与列组件135耦合的存取线。尽管感测放大器290被图解说明为具有单个I/O线295，但根据如本文中所揭示的实例的感测放大器可具有多于一个I/O线295(例如，两个I/O线295)。在各种实例中，根据如本文中所揭示的实例，用于存取线及/或参考线的其它配置及命名是可能的。
存储器单元105-a可包含逻辑存储组件(例如，存储器元件、存储元件、存储器存储元件)，例如具有第一板(单元板)221及第二板(单元底部)222的电容器220。单元板221与单元底部222可通过定位于其之间的介电材料电容性地耦合(例如，在DRAM应用中)，或通过定位于其之间的铁电材料电容性地耦合(例如，在FeRAM应用中)。单元板221可与电压Vplate相关联，且单元底部222可与电压Vbottom相关联，如电路200中所图解说明。在不改变存储器单元105-a的操作的情况下，单元板221及单元底部222的定向可为不同的(例如，被翻转)。单元板221可经由板线215存取且单元底部222可经由数字线210存取。如本文中所描述，可通过将电容器220充电、放电或极化而存储各种逻辑状态。
电容器220可与数字线210进行电子通信，且可通过操作电路200中所表示的各种元件而读取或感测电容器220的所存储逻辑状态。举例来说，存储器单元105-a还可包含单元选择组件225，在一些实例中，单元选择组件225可称为与存取线(例如，数字线210)及电容器220耦合或耦合于所述存取线与电容器220之间的开关组件或选择器装置。在一些实例中，单元选择组件225可被视为在存储器单元105-a的说明性边界外部，且单元选择组件225可称为与存取线(例如，数字线210)及存储器单元105-a耦合或耦合于所述存取线与存储器单元105-a之间的开关组件或选择器装置。
当激活单元选择组件225(例如，通过激活逻辑信号或电压)时，电容器220可与数字线210选择性地耦合，且当将单元选择组件225撤销激活(例如，通过撤销激活逻辑信号或电压)时，电容器220可与数字线210选择性地隔离或解耦。可将逻辑信号或者其它选择信号或电压施加到单元选择组件225的控制节点226(例如，控制节点、控制端子、选择节点、选择端子)(例如，经由字线205)。换句话说，单元选择组件225可经配置以基于经由字线205施加到控制节点226的逻辑信号或电压而将电容器220(例如，逻辑存储组件)与数字线210选择性地耦合或解耦。
激活单元选择组件225可在一些实例中称为选择存储器单元105-a，且将单元选择组件225撤销激活可在一些实例中称为将存储器单元105-a取消选择。在一些实例中，单元选择组件225是晶体管(例如，n型晶体管)且可通过将激活或选择电压施加到晶体管栅极(例如，控制或选择节点或端子)而控制其操作。用于激活晶体管的电压(例如，晶体管栅极端子与晶体管源极端子之间的电压)可为大于晶体管的阈值电压量值的电压(例如，正激活或选择电压)。用于将晶体管撤销激活的电压可为小于晶体管的阈值电压量值的电压(例如，接地或者负撤销激活或取消选择电压)。
可使用字线205(例如，由行组件125)以将单元选择组件225激活或撤销激活。举例来说，施加到字线205的选择电压(例如，字线逻辑信号或字线电压)可施加到单元选择组件225的晶体管的栅极，这可将电容器220与数字线210选择性地连接或耦合(例如，提供电容器220与数字线210之间的导电路径)。施加到字线205的取消选择或撤销激活电压可施加到单元选择组件225的晶体管的栅极，这可将电容器220与数字线210选择性地断开连接、解耦或隔离。在一些实例中，激活单元选择组件225可称为将存储器单元105-a与数字线210选择性地耦合，且将单元选择组件225撤销激活可称为将存储器单元105-a与数字线210选择性地解耦或隔离。
在其它实例中，可交换存储器单元105-a中的单元选择组件225与电容器220的位置，使得单元选择组件225可与板线215及单元板221耦合或耦合于板线215与单元板221之间，且电容器220可与数字线210及单元选择组件225的另一端子耦合或耦合于数字线210与单元选择组件225的另一端子之间。在此实例中，单元选择组件225可通过电容器220保持与数字线210连接(例如，电子通信)。此配置可与用于存取操作的替代定时及偏置相关联。
在采用铁电电容器220的实例中，电容器220在连接到数字线210或与数字线210耦合之后即刻可或可不完全放电。在各种方案中，为感测由铁电电容器220存储的逻辑状态，可将电压施加到板线215及/或数字线210，且可偏置字线205(例如，通过激活字线205)以选择存储器单元105-a。在一些情形中，在激活字线205之前，可使板线215及/或数字线210虚接地且然后与虚接地隔离，这可称为浮动状况、闲置状况或备用状况。
通过使单元板221的电压变化(例如，经由板线215)而操作存储器单元105-a可称为“使单元板移动”。偏置板线215及/或数字线210可导致跨越电容器220的电压差(例如，数字线210的电压减去板线215的电压)。所述电压差可伴随电容器220上的所存储电荷的改变，其中所存储电荷的改变的量值可取决于电容器220的初始状态(例如，初始逻辑状态存储逻辑1还是逻辑0)。在一些方案中，电容器220的所存储电荷或此电荷的某一部分的改变可由感测组件150-a使用以确定由存储器单元105-a存储的逻辑状态(例如，在电荷转移感测方案中)。在一些方案中，电容器220的所存储电荷的改变可导致数字线210的电压的改变，所述改变可由感测组件150-a使用以确定由存储器单元105-a存储的逻辑状态。单元存取信号可指在选择或激活存储器单元105-a时(例如，在与信号开发组件耦合时)所产生的信号，所述信号可包含在存储器单元105-a的读取操作中的单元读取信号，或在存储器单元105-a的写入操作、重写操作或刷新操作中的单元写入信号。在各种实例中，单元存取信号可称为单元耦合信号或单元电荷共享信号。
在一些实例中，数字线210可与额外存储器单元105(未展示)耦合，所述额外存储器单元105各自可与不同字线205(未展示)耦合。换句话说，在一些实例中，可至少部分地基于不同字线逻辑信号而选择或激活与数字线210耦合的不同存储器单元105。
数字线210可具有引起本质电容230(例如，大约若干微微法拉(pF)，在一些情形中其可为不可忽视的)的性质，本质电容230可将数字线210与具有电压V0的电压源240-a耦合。电压源240-a可表示共同接地或虚接地电压，或电路200的邻近存取线(未展示)的电压。尽管在图2中图解说明为单独元件，但本质电容230可与遍及数字线210或电路200的另一部分分布的性质相关联。
在一些实例中，本质电容230可取决于数字线210的物理特性，包含数字线210的导体尺寸(例如，长度、宽度、厚度)。本质电容230还可取决于邻近存取线或电路组件的特性、与此些邻近存取线或电路组件的接近度或数字线210与此些存取线或电路组件之间的绝缘特性。因此，在选择或激活存储器单元105-a之后数字线210的电压的改变可取决于数字线210的净电容(例如，与数字线210相关联的净电容)。换句话说，当电荷沿着数字线210流动(例如，流动到数字线210、从数字线210流动)时，某一有限电荷可沿着数字线210存储(例如，存储于本质电容230中、存储于与数字线210耦合的另一电容中)，且数字线210的所产生电压可取决于数字线210的净电容。
电路200(例如，感测组件150-a)可包含信号开发组件250，信号开发组件250可为与存储器单元105-a及感测放大器290耦合或耦合于存储器单元105-a与感测放大器290之间的信号开发组件或信号开发电路的实例。在一些实例中，与信号开发组件250相关联的存取线(例如，与信号开发组件250的输入/输出耦合的存取线、与信号开发组件250及感测放大器290耦合或耦合于信号开发组件250与感测放大器290之间的存取线)可称为信号开发线(SDL)(例如，信号开发线255、“高速缓冲存储器线”)。信号开发组件250可放大或以其它方式转换数字线210及信号开发线255的信号(例如，单元存取信号)。举例来说，对于读取操作，信号开发组件250可至少部分地基于与电容器220耦合而产生单元读取信号(例如，在感测放大器290的感测操作之前)或以其它方式和至少部分地基于与电容器220耦合而产生所述单元读取信号相关联，其可包含信号开发组件250与电容器220之间的电荷共享。在另一实例中，对于写入操作、重写操作或刷新操作，信号开发组件250可产生用于电容器220的单元写入信号(例如，至少部分地基于与感测放大器290耦合，响应于写入命令、刷新命令、重写命令或读取命令)或以其它方式与产生用于电容器220的所述单元写入信号相关联，其可包含信号开发组件250与电容器220之间的电荷共享。
在一些实例中，信号开发组件250可包含例如电容器(例如，积分电容器、放大器电容器(AMPCap)，在一些情形中，其可替代地称为“快速电容器”)的信号存储元件或另一类型的电荷存储元件。另外或替代地，信号开发组件250可包含晶体管、放大器、栅极-阴极放大器或者任何其它电荷或电压转换或放大组件。举例来说，信号开发组件250可包含电荷转移感测放大器(CTSA)，其在一些实例中可包含具有与电压源耦合的栅极端子的晶体管。
尽管感测组件150-a被图解说明具有单个信号开发组件250，但根据如本文中所揭示的实例，感测组件150-a可包含一或多个额外信号开发组件250(未展示)以形成一组信号开发组件250。感测组件150-a的信号开发组件250组中的每一信号开发组件可与一或多个存储器单元105或者一或多个数字线210相关联(例如，经配置以与一或多个存储器单元105或者一或多个数字线210选择性地耦合或解耦、经配置以开发用于一或多个存储器单元105或者一或多个数字线210的单元存取信号)，一或多个存储器单元105或者一或多个数字线210可包含或可不包含存储器单元105-a或数字线210。举例来说，信号开发组件250组中的每一信号开发组件250可与存储器阵列的存储器区段110的一或多个数字线210选择性地耦合或解耦。在其中信号开发组件250中的相应一者与多于一个存储器单元105或多于一个数字线210耦合的实例中，存储器单元105或数字线210中的任一者可通过相应信号开发组件250与相关联存储器单元105或数字线210之间的选择组件(例如，数字线选择组件、多路复用器、晶体管网络、晶体管阵列、开关网络、开关阵列，未展示)而与相应信号开发组件250选择性地耦合或解耦。
根据如本文中所揭示的实例，感测组件150-a可包含与一组信号开发组件250(例如，一组信号开发线255)及感测放大器290耦合或耦合于一组信号开发组件250(例如，一组信号开发线255)与感测放大器290之间的选择组件280(例如，信号开发组件选择组件、多路复用器、晶体管网络、晶体管阵列、开关网络、开关阵列)。选择组件280可经配置以将信号开发组件250或信号开发线255组中的任一信号开发组件或信号开发线与感测放大器290选择性地耦合或解耦。选择组件280可和用于在选择组件280与感测放大器290之间运送信号(例如，电压、电荷、电流)的存取线(例如信号线285)相关联。举例来说，选择组件280的输出(例如，在读取操作中)可为至少部分地基于输入信号(例如，从选择组件280所选择的信号开发组件250运送的信号、由选择组件280所选择的信号开发线255运送的信号)的输出信号(例如，经由信号线285运送的信号)。在一些实例中，选择组件280的输出信号可等于或基本上等于选择组件280的输入信号(例如，其中Vsig＝VSDL)。尽管在经由信号开发线255的输入信号及经由信号线285的输出信号的上下文中描述，但可在采用电路200的特定存取操作中(例如，在写入操作、重写操作、刷新操作中)颠倒对输入及输出的解释。
在读取操作中，可由感测组件150-b将在选择存储器单元105-a之后信号线285的电压(例如，在将存储器单元105-a或数字线210与信号开发组件250耦合之后、在于选择组件280处选择信号开发组件250之后的单元读取信号)与参考(例如，参考线275的电压)进行比较以确定存储于存储器单元105-a中的逻辑状态(例如，以产生锁存信号)。在一些实例中，参考线275的电压可由参考组件270提供。在其它实例中，可省略参考组件270且可例如通过以下方式提供参考电压：存取存储器单元105-a或数字线210以产生所述参考电压(例如，在自参考存取操作中)。可使用其它操作来支持选择及/或感测存储器单元105-a。
在一些实例中，电路200可包含可准许绕过(例如，选择性地绕过)信号开发组件250或存储器单元105-a与感测放大器290之间的电路的某一其它部分的旁路线260。在一些实例中，可通过开关组件265选择性地启用或停用旁路线260。换句话说，当激活开关组件265时，数字线210可经由旁路线260与信号开发线255或选择组件280耦合(例如，将存储器单元105-a和选择组件280或所述存储器单元与感测放大器290之间的电路的某一其它部分耦合)。
在一些实例中，当激活开关组件265时，信号开发组件250可与数字线210或信号开发线255中的一者或两者选择性地隔离或解耦(例如，通过另一开关组件或选择组件，未展示)。当将开关组件265撤销激活时，数字线210可经由信号开发组件250与信号开发线255或选择组件280选择性地耦合。在其它实例中，一或多个额外选择组件(未展示)可用于将存储器单元105-a(例如，数字线210)与信号开发组件250(例如，经由信号开发线255)或旁路线260中的一者选择性地耦合。
另外或替代地，在一些实例中，可使用开关或选择组件来将选择组件280与信号开发组件250(例如，经由信号开发线255)或旁路线260中的一者选择性地耦合。在一些实例中，可选择旁路线260可支持通过使用信号开发组件250而产生用于检测存储器单元105-a的逻辑状态的单元存取信号(例如，单元读取信号)，及绕过信号开发组件250而产生单元存取信号(例如，单元写入信号)以将逻辑状态写入到存储器单元105-a。
支持多路复用信号开发的存储器装置的一些实例可在存储器单元105与感测放大器290之间共享共同存取线(未展示)以支持从同一存储器单元105产生感测信号及参考信号。在一个实例中，信号开发组件250与感测放大器290之间的共同存取线可称为“共同线”，且所述共同存取线可取代电路200中所图解说明的信号线285及参考线275。
在此类实例中，所述共同存取线可在两个不同节点(例如，第一节点291及第二节点292，如本文中所描述)处连接到感测放大器290。在一些实例中，共同存取线可准许自参考读取操作以在信号产生操作及参考产生操作两者中共享可存在于感测放大器290与被存取的存储器单元105之间的组件。此配置可降低感测放大器290对存储器装置中的各种组件(例如存储器单元105、存取线(例如，字线205、数字线210、板线215)、信号开发电路(例如，信号开发组件250)、晶体管、电压源293及294以及其它)的操作变化的敏感度。
尽管数字线210、信号开发线255及信号线285被识别为单独线，但根据如本文中所揭示的实例，数字线210、信号开发线255、信号线285及连接存储器单元105与感测放大器290的任何其它线可称为单个存取线。可在各种实例性配置中出于图解说明介入组件及介入信号的目的而单独识别此存取线的构成部分。
感测放大器290可包含各种晶体管或放大器以检测、转换或放大信号的差，这可称为锁存或产生锁存信号。举例来说，感测放大器290可包含接收第一节点291处的感测信号电压(例如，单元读取信号，Vsig)及第二节点292处的参考信号电压(例如，Vref)且将所述感测信号电压与所述参考信号电压进行比较的电路元件。可基于感测放大器290处的比较而将感测放大器290的输出(例如，锁存信号)驱动到较高电压(例如，正电压)或较低电压(例如，负电压、接地电压)。
举例来说，如果第一节点291具有比第二节点292低的电压，那么可将感测放大器290的输出驱动到低电压源293的相对较低电压(例如，VL的电压，其可为基本上等于V0的接地电压或负电压)。包含感测放大器290的感测组件150可锁存感测放大器290的输出以确定存储于存储器单元105-a中的逻辑状态(例如，当第一节点291具有低于第二节点292的电压时，检测到逻辑0)。
如果第一节点291具有高于第二节点292的电压，那么可将感测放大器290的输出驱动到高电压源294的电压(例如，VH的电压)。包含感测放大器290的感测组件150可锁存感测放大器290的输出以确定存储于存储器单元105-a中的逻辑状态(例如，当第一节点291具有高于第二节点292的电压时，检测到逻辑1)。然后可经由一或多个输入/输出(I/O)线(例如，I/O线295)输出与存储器单元105-a的所检测逻辑状态对应的感测放大器290的所锁存输出。
为对存储器单元105-a执行写入操作、重写操作或刷新操作，可跨越电容器220施加电压(例如，单元写入信号)。可使用各种方法。在一个实例中，可通过字线205选择或激活单元选择组件225(例如，通过选择或激活字线205)以将电容器220电连接到数字线210。可通过控制单元板221(例如，穿过板线215)及单元底部222(例如，穿过数字线210)的电压而跨越电容器220施加电压。在一些实例中，写入操作、重写操作或刷新操作可至少部分地基于感测放大器290处的锁存信号，所述锁存信号可基于经由I/O线295接收的信号(例如，写入信号、刷新信号)或基于在感测放大器290处产生的信号(例如，重写信号)。
举例来说，为写入逻辑0，可将单元板221取为高(例如，将正电压施加到板线215)，且可将单元底部222取为低(例如，将数字线210接地、将数字线210虚接地、将负电压施加到数字线210)。可执行相反过程以写入逻辑1，其中将单元板221取为低且将单元底部222取为高。在一些情形中，在写入操作期间跨越电容器220施加的电压可具有等于或大于电容器220中的铁电材料的饱和电压的量值，使得电容器220被极化，且因此甚至在降低所施加电压的量值时或在跨越电容器220施加零净电压的情况下维持电荷。在一些实例中，感测放大器290或信号开发组件250可用于执行写入操作，这可包含将低电压源293或高电压源294与数字线耦合。当感测放大器290用于执行写入操作时，可绕过或可不绕过信号开发组件250(例如，通过经由旁路线260施加写入信号)。
包含感测组件150-a、单元选择组件225、信号开发组件250、开关组件265、参考组件270、选择组件280或感测放大器290的电路200可包含各种类型的晶体管。举例来说，电路200可包含n型晶体管，其中将高于n型晶体管的阈值电压的相对正电压(例如，大于阈值电压的相对于源极端子具有正量值的所施加电压)施加到n型晶体管的栅极会达成n型晶体管的其它端子(例如，源极端子与漏极端子)之间的导电路径。
在一些实例中，n型晶体管可充当开关组件，其中所施加电压是逻辑信号，所述逻辑信号用于通过施加相对高逻辑信号电压(例如，对应于逻辑1状态的电压，其可与正逻辑信号电压供应器相关联)而选择性地启用穿过所述晶体管的导电性，或通过施加相对低逻辑信号电压(例如，对应于逻辑0状态的电压，其可与接地或虚接地电压或者负电压相关联)而选择性地停用穿过所述晶体管的导电性。在其中采用n型晶体管作为开关组件的一些实例中，可选择施加到栅极端子的逻辑信号的电压以在特定工作点处(例如，在饱和区域中或在现用区域中)操作所述晶体管。
在一些实例中，n型晶体管的行为可不同于逻辑开关(例如，比所述逻辑开关复杂)，且跨越晶体管的选择性导电性还可随变化的源极电压及漏极电压而变。举例来说，栅极端子处的所施加电压可具有特定电压电平(例如，箝位电压、控制电压)，所述特定电压电平用于在源极端子电压低于特定电平(例如，低于栅极端子电压减去阈值电压)时达成源极端子与漏极端子之间的导电性。当源极端子电压或漏极端子电压上升到所述特定电平以上时，可将n型晶体管撤销激活使得源极端子与漏极端子之间的导电路径断开。
另外或替代地，电路200可包含p型晶体管，其中将高于所述p型晶体管的阈值电压的相对负电压(例如，大于阈值电压的相对于源极端子具有负量值的所施加电压)施加到所述p型晶体管的栅极会达成所述p型晶体管的其它端子(例如，源极端子与漏极端子)之间的导电路径。
在一些实例中，p型晶体管可充当开关组件，其中所施加电压是逻辑信号，所述逻辑信号用于通过施加相对低逻辑信号电压(例如，对应于逻辑“1”状态的电压，其可与负逻辑信号电压供应器相关联)而选择性地启用导电性，或通过施加相对高逻辑信号电压(例如，对应于逻辑“0”状态的电压，其可与接地或虚接地电压或者正电压相关联)而选择性地停用导电性。在其中采用p型晶体管作为开关组件的一些实例中，可选择施加到栅极端子的逻辑信号的电压以在特定工作点处(例如，在饱和区域中或在现用区域中)操作所述晶体管。
在一些实例中，p型晶体管的行为可不同于通过栅极电压进行的逻辑开关(例如，比所述逻辑开关复杂)，且跨越所述晶体管的选择性导电性还可随变化的源极电压及漏极电压而变。举例来说，栅极端子处的所施加电压可具有特定电压电平，所述特定电压电平用于达成源极端子与漏极端子之间的导电性，只要源极端子电压高于特定电平(例如，高于栅极端子电压加上阈值电压)。当源极端子电压降到所述特定电平以下时，可将p型晶体管撤销激活使得源极端子与漏极端子之间的导电路径断开。
电路200的晶体管可为场效晶体管(FET)，包含金属氧化物半导体FET，其可称为MOSFET。这些及其它类型的晶体管可由衬底上的经掺杂材料区域形成。在一些实例中，所述晶体管可形成于专用于电路200的特定组件的衬底(例如，用于感测放大器290的衬底、用于信号开发组件250的衬底、用于存储器单元105-a的衬底)上，或所述晶体管可形成于对于电路200的特定组件共同的衬底(例如，对于感测放大器290、信号开发组件250及存储器单元105-a共同的衬底)上。一些FET可具有包含铝或其它金属的金属部分，但一些FET可实施例如多晶硅的其它非金属材料，包含可称为MOSFET的那些FET。此外，尽管氧化物部分可用作FET的介电部分，但可在FET(包含可称为MOSFET的那些FET)中的介电材料中使用其它非氧化物材料。
在一些实例中，电路200的不同部分或使用电路200的部分的不同操作可与不同等待时间相关联。举例来说，在存取操作的一个部分(例如，第一子操作、第一组子操作)中，可通过将存储器单元105-a与信号开发组件250耦合(例如，至少部分地基于激活或选择单元选择组件225、至少部分地基于激活存储器单元105-a与信号开发组件250之间的另一开关组件、隔离组件或选择组件)而开发单元存取信号。在一些实例中，可至少部分地基于存储器单元105-a(例如，电容器220)与信号开发组件250之间的电荷共享(例如，电荷从电容器220流动到信号开发组件250、电荷从信号开发组件250流动到电容器220)而开发所述单元存取信号，或所述单元存取信号可以其它方式与所述电荷共享相关联。在一些实例中(例如，在读取操作中)，所开发单元存取信号(例如，单元读取信号)或电荷共享可至少部分地基于由存储器单元105-a存储的逻辑状态。在一些实例中(例如，在写入操作、重写操作、刷新操作中)，所开发单元存取信号(例如，单元写入信号)或电荷共享可至少部分地基于所开发锁存信号(例如，在感测放大器290处、在信号线285处)。如本文中所揭示，存储器单元105-a与信号开发组件250之间的电荷共享可与数字线210的电压改变或信号开发线255的电压改变或者两者相关联。
用于存取操作的单元存取信号的开发可与等待时间相关联，所述等待时间可指用于开发所述单元存取信号的时间量(例如，持续时间)、起始单元存取信号开发操作与单元存取信号达到适合于存取操作的后续部分(例如，在读取操作中)的阈值电平之间的延迟，或起始单元存取信号开发操作与以逻辑值对存储器单元105进行写入(例如，在写入操作、重写操作或刷新操作中)之间的延迟。在一些实例中(例如，在读取操作中)，所述持续时间或等待时间可称为“行到列地址延迟”，且在一些实例中(例如，在写入操作中)，所述持续时间或等待时间可称为“行预充电延迟”，其可比行到列地址延迟长或短。
在一些实例中，存储器单元105-a、数字线210(例如，本质电容230)及信号开发组件之间的电荷共享可与时间常数行为(例如，电压VDL的改变的时间常数行为、电压VSDL的改变的时间常数行为)相关联，或以其它方式包含对数或指数行为。用于开发单元存取信号的持续时间或等待时间可指耦合或激活操作(例如，单元选择组件225的选择或激活、经配置以将存储器单元105-a与信号开发组件250选择性地耦合的另一组件的选择或激活)与数字线210或信号开发线255达到稳态电压或者数字线210或信号开发线255达到稳态电压的阈值比例(例如，稳态电压的95％、稳态电压的99％)之间的持续时间。
在一些实例中，用于开发单元存取信号的持续时间或等待时间可表达为时间常数(例如，用于达到初始电压与稳态电压之间的改变的63％的持续时间)，或表达为多个时间常数。举例来说，用于开发单元存取信号的持续时间或等待时间可表达为3个时间常数的持续时间，或以其它方式与所述单元存取信号在稳态值的5％内相关联的持续时间。在另一实例中，用于开发单元存取信号的持续时间或等待时间可表达为5个时间常数的持续时间，或以其它方式与所述单元存取信号在稳态值的1％内相关联的持续时间。
在一些实例中，电荷共享行为及相关联时间常数或其它等待时间可至少部分地基于存储器单元105-a的电容、信号开发组件250的电容或存储器单元105-a与信号开发组件250之间的其它电容(例如，本质电容，例如本质电容230)。举例来说，数字线210的相对高电容(例如，相对高本质电容230)可与相对高等待时间(例如，开发单元读取信号的相对长持续时间)相关联，且数字线210的相对低电容可与相对低等待时间(例如，开发单元读取信号的相对短持续时间)相关联。在另一实例中，存储器单元105-a的相对高电容(例如，电容器220)可与相对低等待时间(例如，开发单元读取信号的相对短持续时间)相关联，且存储器单元105-a的相对低电容可与相对高等待时间(例如，开发单元读取信号的相对长持续时间)相关联。
尽管参考时间常数行为而描述，但与开发单元存取信号相关联的持续时间或等待时间可另外或替代地包含其它行为，例如斜变、步进或振荡(例如，欠阻尼)行为。在一些实例中，开发单元存取信号可包含一组操作，例如一组耦合、隔离、激活、撤销激活、选择或取消选择操作，且与开发所述单元存取信号相关联的持续时间或等待时间可包含所述组操作中的每一者的相关联电路行为。举例来说，开发单元存取信号可包含沿着数字线210或信号开发线255激活开关或选择组件、激活数字线或信号开发线与另一组件之间的开关或选择组件(例如，将电压源(未展示)与数字线210或信号开发线255选择性地耦合)或者其它操作或操作组合。
在存取操作的另一部分(例如，第二子操作、第二组子操作)中，可通过激活感测放大器290(例如，至少部分地基于将信号开发组件250与感测放大器290选择性地耦合、至少部分地基于将所述感测放大器与低电压源293或高电压源294中的一者或两者选择性地耦合)而开发锁存信号(例如，输出信号、输入/输出信号)。在一些实例中，可至少部分地基于信号开发组件250与感测放大器290之间的电荷共享而开发所述锁存信号，或所述锁存信号可以其它方式与所述电荷共享相关联。在一些实例中(例如，在读取操作中)，所述锁存信号或电荷共享可至少部分地基于所开发单元存取信号(例如，在信号开发组件250处、在信号开发线255处)。如本文中所描述，信号开发组件250与感测放大器290之间的电荷共享可与I/O线295的电压改变相关联，所述电压改变可至少部分地基于电压Vsig与电压Vref之间的比较。(例如，当Vsig小于Vref时为VL的输出，当Vsig大于Vref时为VH的输出)。
开发锁存信号以用于存取操作还可与等待时间相关联，所述等待时间可指用于开发锁存信号的时间量，或起始锁存信号产生操作与锁存信号达到适合于存取操作的后续部分的阈值电平(例如，指示由存储器单元105-a存储的逻辑状态的输出)之间的延迟。举例来说，信号开发组件250与感测放大器290之间的电荷共享还可与时间常数行为(例如，I/O线295的电压改变的时间常数行为)或者其它对数或指数行为相关联。用于开发锁存信号的持续时间或等待时间可指耦合或激活操作(例如，例如选择组件280的开关组件或选择组件(其经配置以将信号开发组件250与感测放大器290选择性地耦合)的选择或激活、感测放大器290与低电压源293或高电压源294中的一者或两者的耦合)与I/O线295达到稳态电压或I/O线295达到稳态电压的阈值比例(例如，稳态电压的90％、稳态电压的95％)之间的持续时间。
用于开发锁存信号的持续时间或等待时间还可表达为时间常数，或表达为多个时间常数。尽管参考时间常数行为而描述，但与开发锁存信号相关联的持续时间或等待时间可另外或替代地包含其它行为，例如斜变、步进或振荡(例如，欠阻尼)行为。在一些实例中，开发锁存信号可包含一组操作，例如一组耦合、隔离、激活、撤销激活、选择或取消选择操作，且与开发所述锁存信号相关联的持续时间或等待时间可包含所述组操作中的每一者的相关联电路行为。
在电路200的一些实例中，与开发单元存取信号相关联的等待时间的持续时间可比与产生锁存信号相关联的等待时间长。举例来说，信号开发组件250与存储器单元105-a之间的电荷共享可与不同于信号开发组件250与感测放大器290之间的电荷共享的电荷量或比信号开发组件250与感测放大器290之间的电荷共享慢的电荷转移相关联。换句话说，信号开发组件250或存储器单元105-a可与电路200的相对高等待时间部分相关联或以其它方式被视为电路200的相对高等待时间部分，且感测放大器290可与电路200的相对低等待时间部分相关联或被视为电路200的相对低等待时间部分。在此类实例中，电路200可支持比执行信号开发操作更迅速地执行输入或输出操作。
根据如本文中所揭示的实例，包含电路200的存储器装置100可在重叠的时间间隔期间将一组信号开发组件250中的每一者与相应存储器单元105耦合，使得可在所述重叠的时间间隔期间产生多个单元存取信号(例如，与相应信号开发组件250中的每一者的相应存储器单元105相关联)。信号开发组件250组中的每一信号开发组件可经由选择组件280与感测放大器290选择性地耦合(例如，以顺序次序)以在感测放大器290处产生锁存信号序列，或反之亦然。举例来说，在读取操作或一组读取操作中，在感测放大器290处产生的锁存信号序列可基于在重叠的时间间隔期间在信号开发组件250组处开发的相应单元存取信号(例如，单元读取信号)，所述单元存取信号可与由相应存储器单元105存储的特定逻辑状态相关联。因此，如本文中所揭示，包含电路200的存储器装置100可包含经由选择组件280多路复用的信号开发组件250，这在一些实例中可补偿与不同等待时间相关联的存取操作的部分。
图3图解说明根据如本文中所揭示的实例的支持多路复用信号开发的实例性电路300。应理解，电路300仅仅是一个说明性实例，且包含其它特定电路及拓扑的许多实施方案在遵循本文中所揭示的原理及技术时是可能的，如所属领域的普通技术人员将了解。
电路300包含一组存储器单元105-b(例如，存储器单元105-b-111到105-b-srm)及感测组件150-b。尽管存储器单元105-b被图解说明为包含电容器及单元选择组件，但根据如本文中所揭示的实例的存储器单元105-b可包含各种配置(例如，具有或不具有单元选择组件)及各种类型的逻辑存储元件(例如，电容性存储器元件、铁电存储器元件、电阻式存储器元件、其它存储器元件)以支持各种类型的存储器装置(例如，DRAM存储器装置、FeRAM存储器装置、PCM装置)。电路300图解说明可支持用于存储器装置中的多路复用信号开发的所描述技术的电路系统。
感测组件150-b可包含各自与存储器单元105-b中的一或多者相关联的一组信号开发组件250-a(例如，信号开发组件250-a-1到250-a-s)。感测组件150-b还可包含与信号开发组件250-a组耦合(例如，经由信号开发线255-a-1到255-a-s)的选择组件280-a(例如，信号开发组件选择组件、MUX、晶体管网络、晶体管阵列、开关网络、开关阵列)。选择组件280-a可经配置以将信号开发组件250-a中的选定一者(例如，信号开发线255-a中的选定一者)与感测组件150-b的感测放大器290-a选择性地耦合(例如，经由信号线285-a，响应于逻辑或选择信号，例如信开发组件多路复用(SDCM)信号)。感测放大器290-a可经由I/O线295-a与存储器装置的其它组件(例如，输入/输出组件160)交换(例如，传递、接收、传输)输入或输出信号。
在电路300的实例中，可根据一组域310-a(例如，域310-a-1到310-a-s)布置存储器单元105-b。换句话说，电路300可图解说明跨越s个域划分或以其它方式与s个域相关联的一组存储器单元105-b的实例。在电路300的实例中，域310-a中的每一者可与信号开发组件250-a中的一者相关联(例如，耦合)(例如，域310-a-1与信号开发组件250-a-1相关联)。然而，在支持用于存储器装置中的多路复用信号开发的所描述技术的电路系统的各种实例中，域310可与多于一个信号开发组件250相关联，或信号开发组件250可与多于一个域310相关联，或者存在所述两种情况。
尽管参考特定特性描述电路300的实例性域310-a，但还可利用替代域定义或组织来支持用于存储器装置中的多路复用信号开发的所描述技术。作为一个此类实例，域的存储器单元105或存取线(例如，字线205、数字线210、板线215)可以不同于电路300中所图解说明的域310-a的方式来组织或细分，或域可以不同于电路300中所图解说明的域310-a的方式来定义(例如，所述组件包含于域的说明性边界内)，或域可以不同于电路300中所图解说明的域310-a的方式与信号开发组件250或感测放大器290耦合(例如，利用不同多路复用组织或方案、不同选择组件)。
在电路300的实例中，域310-a中的每一者可包含与一组数字线210-a中的一者及一组板线215-a中的一者耦合或耦合于一组数字线210-a中的一者与一组板线215-a中的一者之间的存储器单元105-b。举例来说，对于域310-a-1，存储器单元105-b组中的每一存储器单元(例如，存储器单元105-b-111到105-b-1rm中的每一者)可与数字线210-a-11到210-a-1r中的一者耦合且可与板线215-a-11到215-a-1r中的一者耦合。换句话说，域310-a可图解说明跨越r个数字线210-a或“列”划分或者以其它方式与r个数字线210-a或“列”相关联的存储器单元105-b的布置。尽管实例性电路300被图解说明为具有单独板线215-a，但在一些实例中，一组板线215-a(例如，板线215-a-11到215-a-1r中的两者或多于两者的一组板线)可表示或以其它方式功能上等效于域310-a(例如，域310-a-1)的共同板线，或者可表示或以其它方式功能性等效于域310-a的一部分(例如，“子域”)的共同板线，或者一不同组板线215-a(例如，板线215-a-11到215-a-sr中的两者或多于两者的一组板线)可表示或以其它方式功能上等效于一组域310-a(例如，一组域310-a-1到310-a-s)的共同板线。
域310-a还可图解说明跨越m个字线205-a或“行”划分或者以其它方式与m个字线205-a或“行”相关联的存储器单元105-b的布置。举例来说，域310-a-1可包含与域310-a的数字线210-a中的每一者及所述域的板线215-a中的每一者耦合或耦合于域310-a的数字线210-a中的每一者与所述域的板线215-a中的每一者之间的相应组的m个存储器单元105-b(例如，与数字线210-a-11及板线215-a-11耦合或耦合于数字线210-a-11与板线215-a-11之间的一组存储器单元105-b-111到105-b-11m)。对于与同一数字线210-a及同一板线215-a耦合的一组存储器单元105-b，可至少部分地基于相关联逻辑信号WL(例如，用于域310-a，逻辑信号WL11到WL1m中的一者)而个别地选择或存取所述组中的每一存储器单元。尽管被图解说明为共享域310-a中的一共同组字线205-a(例如，跨越域310-a-1的列中的每一列共享的字线205-a-11到205-a-1m)，但存储器装置的其它实例可具有域310中的字线205的不同布置。
在电路300的实例中，域310-a中的每一者还可包含与域310-a的数字线210-a组中的每一数字线耦合的选择组件320-a(例如，数字线选择组件、MUX、晶体管网络、晶体管阵列、开关网络、开关阵列)或以其它方式与选择组件320-a相关联。举例来说，域310-a-1可包含与数字线210-a-11到210-a-1r中的每一者耦合的选择组件320-a-1。举例来说，选择组件320-a-1可经配置以将数字线210-a-11到210-a-1r中的选定一者或存储器单元105-b-111到105-b-11m中的一者与信号开发组件250-a-1选择性地耦合(例如，响应于逻辑或选择信号，例如数字线多路复用(DLM)信号DLM1)。因此，选择组件320-a-1到320-a-s中的每一者可与信号开发组件250-a-1到250-a-s中的相应一者相关联。
在电路300的实例中，信号开发组件250-a中的每一者可与相应组存储器单元105-b或相应组数字线210-a相关联。在一些实例中，选择组件320-a-1到320-a-s可为多个第二选择组件的实例，其中所述多个第二选择组件中的每一第二选择组件与相应信号开发组件250相关联，且经配置以将所述组中的任一个存储器单元105-b或数字线210-a与相应信号开发组件250选择性地耦合。
在说明性实例中，域310-a中的每一者可包含布置成1,024个唯一寻址的行及1,024个列(例如，其中m＝1024且r＝1024)的1,048,576个存储器单元105-b。根据电路300的说明性实例，一个信号开发组件250-a可映射到特定域310-a，但在其它实例中，一组多于一个信号开发组件250-a可映射到特定域310-a(例如，映射到域310-a的相应组数字线210-a)。在一些实例中，此映射可为固定的(例如，其中相应组数字线210-a映射到每一域310-a内的相应信号开发组件250-a)，在一些实例中，这可降低多路复用或选择电路复杂性。在各种其它实例(未展示)中，信号开发组件250可映射到多于一个域310、(例如，域的)多于一组数字线210或其它配置。另外或替代地，域310或一组数字线210可映射到多于一个信号开发组件250。换句话说，存储器装置可包含信号开发组件250的各种配置以支持本文中所描述的多路复用信号开发的实例。
在电路300的实例中，数字线210-a中的每一者与信号开发组件中的单一者相关联(例如，经配置以与信号开发组件中的单一者选择性地耦合)(例如，经由选择组件320-a-1中的相应一者)。举例来说，数字线210-a-11可与信号开发组件250-a-1而非信号开发组件250-a-s相关联。然而，在支持用于存储器装置中的多路复用信号开发的所描述技术的电路系统的各种实例中，特定数字线210-a可与多于一个信号开发组件250-a相关联(例如，经配置以与多于一个信号开发组件250-a选择性地耦合)，信号开发组件250-a可包含不同于电路300中所图解说明的选择组件320-a-1到320-a-s组的选择组件。举例来说，数字线210-a-11可与信号开发组件250-a-1或信号开发组件250-a-s或者电路300的任何其它信号开发组件250-a相关联(例如，经配置以与信号开发组件250-a-1或信号开发组件250-a-s或者电路300的任何其它信号开发组件250-a选择性地耦合)。
在支持用于多路复用信号开发的所描述技术的另一说明性实例中，另一电路可包含各自具有布置成1,024个唯一寻址的行及1,024个列的1,048,576个存储器单元105的数个域，其可指不同于电路300的组件组织。所述另一电路的域中的每一者可经布置使得m＝1024且r＝1024，且此另一电路的相应域的数字线210可共同地映射到64个信号开发组件250的阵列(例如，根据多对一映射、根据多对多映射)。在所述另一电路的一个实例中，信号开发组件250中的每一者可映射到域的数字线210的相应子组(例如，一个信号开发组件250可映射到每一域内的1024/64＝16个数字线210)。在一些实例中，此映射可为固定的(例如，其中16个数字线210的群组或子组映射到每一域内的相应信号开发组件250)，在一些实例中，这可降低多路复用或选择电路复杂性。
在此另一实例中，1024个存储器单元105的行(例如，横跨所述另一电路的一个域)可由每一域中的单个字线205选择。换句话说，在每域具有64个信号开发组件250且r＝1024的情况下，一个域中的字线的激活及另一域中的另一字线(例如，包含其它域中的其它独立字线)的激活可选择与相应行相关联的存储器单元105。在此电路的每域具有64个信号开发组件250的情况下，可在每一域中一次存取1,024个存储器单元105的组中的64个存储器单元(例如，通过经由相应选择组件将相应数字线210与64个信号开发组件250中的每一者选择性地耦合)。在此存取期间，其它数字线210可与相应信号开发组件250及介接同一域的其它信号开发组件250选择性地隔离。此外，可使其它数字线210分流或屏蔽其它数字线210，如本文中所描述。
因此，根据本文中所描述的技术的实例可包含其中域内的字线205或跨越多个域的字线205或其某一组合是独立的(例如，可彼此独立选择的)的实例。根据本文中所描述的技术的实例还可包含其中域内的字线205或跨越多个域的字线205或其某一组合被锁定(例如，硬接线)以共同(联合地)被选择的实例。应理解，在其中字线205是可独立地选择的实例中，仍可至少在特定时间或在特定条件下同时操作此些字线205(例如，即使被锁定)。此外，根据本文中所描述的技术的实例可包含其中许多数字线210映射到域内的许多信号开发组件250的实例，以及其中许多数字线210映射到域内的一个信号开发组件250(例如，选择组件280可具有多对一或多对多功能性)的实例。遍及本公开(包含参考图8)描述这些及其它实例性变化形式的各方面。
在一些实例中，与字线选择相关联的操作可为有时限性的以防止数据损失或毁坏，这可需要等待完成关于所存取单元正在进行中的操作。举例来说，当从域310-a的第一字线205-a切换到同一域310-a的第二字线205-a时，此切换可需要在发生所述切换之前等待完成(例如，信号开发组件250-a的)域310-a的单元存取信号开发。在其中跨越若干域共享字线205-a(例如，在域310-a-1与310-a-s之间共享的字线205-a，字线205-a-11功能上等效于字线205-a-s1)的实例中，当从第一共享字线205-a切换到第二共享字线205-a时，此切换可需要在发生所述切换之前等待完成域310-a-1及310-a-s中的每一者(例如，信号开发组件250-a-1及250-a-s中的每一者)的单元存取信号开发。
在电路300的实例中，域310-a中的每一者还可包含一组分流器330-a(例如，数字线分流器、数字到板分流器)或以其它方式与一组分流器330-a相关联。举例来说，域310-a-1可包含一组分流器330-a-11到330-a-1r。分流器330-a中的每一者可与数字线210-a及板线215-a耦合或耦合于数字线210-a与板线215-a之间。举例来说，对于域310-a-1，分流器330-a-11可与数字线210-a-11及板线215-a-11耦合或耦合于数字线210-a-11与板线215-a-11之间。举例来说，分流器330-a-11可经配置以将数字线210-a-11与板线215-a-11选择性地耦合(例如，响应于逻辑或开关信号DLS11)。在一些实例中，分流器330-a可经配置以选择性地使数字线210-a与板线215-a之间的偏置均衡，或使与数字线210-a及板线215-a耦合或耦合于数字线210-a与板线215-a之间的一或多个存储器单元105-b均衡。在一些实例中，分流器330-a可经配置以将与数字线210-a及板线215-a耦合或耦合于数字线210-a与板线215-a之间的一或多个存储器单元105-b选择性地放电。
在一些实例中，可根据分流器屏蔽来操作电路300。举例来说，当对域310-a执行多路复用(例如，使用选择组件320-2)时，经屏蔽数字线210-a(例如，不与正执行的存取操作相关联的数字线210-a)的分流器330-a可支持与板线215-a的选择性耦合以防止或减少与经屏蔽数字线210-a相关联的存储器单元105-b的数据损失(例如，电荷泄漏)。换句话说，分流器330-a可关断不与正执行的存取操作相关联的经屏蔽数字线210-a上的位传送。
选择组件280-a及选择组件320-a可包含各种组件配置，且各自可称为多路复用器、晶体管网络、晶体管阵列、开关网络或开关阵列。在一个实例中，选择组件280-a可包含各自与感测放大器290-a耦合(例如，各自与信号线285-a耦合)的一组晶体管。晶体管组中的每一晶体管还可与信号开发组件250-a中的相应一者(例如，信号开发线255-a-1到255-a-s中的相应一者)耦合。晶体管组中的每一晶体管可经配置以响应于提供到晶体管的栅极的一组开关或逻辑信号中的一者而将信号开发组件250-a中的相应一者与感测放大器290-a选择性地耦合。
在一些实例中，选择组件280-a或选择组件320-a可包含解码器或者其它逻辑或选择信号转换组件。举例来说，选择组件280-a的解码器可接收逻辑或选择信号(例如，信号SDCM)，所述逻辑或选择信号可为经由信号总线接收的数字信号(例如，具有或以其它方式表示多个位的信号)。在一些实例中，所述解码器可接收所述数字信号作为输入以产生可施加到配置成开关布置的一组晶体管的栅极的一组二进制信号(例如，开关或逻辑信号)。举例来说，选择组件280-a的解码器可接收选择信号SDCM作为4位数字输入信号，且产生16个二进制(例如，接通/关断)开关信号，所述16个二进制(例如，接通/关断)开关信号各自施加到配置成开关布置的组16个晶体管中的一者的栅极。
在各种实例中，选择组件280-a可经配置使得信号开发组件250-a-1到250-a-s中的仅一者在一时间与感测放大器290-a耦合(例如，选择性地耦合)，且信号开发组件250-a-1到250-a-s中的其它者可在所述时间(例如，当信号开发组件250-a-1到250-a-s中的所述一者与感测放大器290-a选择性地耦合时的时间)与感测放大器290-a解耦(例如，选择性地解耦)。在一些实例中，选择组件280-a还可经配置以支持其中信号开发组件250-a-1到250-a-s中无一者在特定时间与感测放大器290-a耦合(例如，其中信号开发组件250-a-1到250-a-s中的每一者与感测放大器290-a选择性地隔离)的操作。在电路300的各种实例中，选择组件320-a可包含与选择组件280-a类似的特征或特征组，或者选择组件320-a可包含与选择组件280-a不同的特征或特征组。
在电路300的一些实例中，信号开发组件250-a或存储器单元105-b可与电路300的相对高等待时间部分相关联或以其它方式被视为电路300的相对高等待时间部分，且感测放大器290-a可与电路300的相对低等待时间部分相关联或被视为电路300的相对低等待时间部分。根据如本文中所揭示的实例，感测组件150-b可图解说明将存储器单元存取电路系统划分成高等待时间部分(例如，信号开发组件250-a)及低等待时间部分(例如，感测放大器290-a)且通过多路复用器(例如，选择组件280-a)将一组高等待时间部分与一组低等待时间部分耦合的实例。
在电路300的实例中，选择组件280-a可提供第一数据管线化程度，这可降低数据存取串行化(归因于行缓冲器冲突)的影响。举例来说，选择组件280-a可支持使不同组数字线210-a(例如，不同域310-a)上的数据传送重叠。因此，感测放大器290-a可自由支持读取、写入、重写或刷新操作(例如，在与信号开发组件250-a中的一者耦合时)，这发生在其它信号开发组件250-a参与数据传送的同时(例如，在其它信号开发组件250-a与数字线210-a或存储器单元105-b耦合的同时)。
信号开发组件250-a组可被视为是降低行缓冲器冲突率且提高内部带宽的小的快速的本地高速缓冲存储器。在一些实例中，选择组件320-a可通过经由多路复用数字线210-a提供第二数据管线化程度而提供其它增益。因此，根据如本文中所揭示的实例，包含电路300的存储器装置100可包含经由选择组件280-a多路复用的信号开发组件250-a或经由一或多个选择组件320-a多路复用的数字线210-a，这可补偿与不同等待时间相关联的存取操作的部分或存取电路系统的部分。
各种存储器装置(例如，存储器装置100)可包含电路300的各种布置。举例来说，存储器装置100可包含一组感测组件150-b，或感测组件150可以其它方式包含一组感测放大器290-a及对应组的多路复用信号开发组件250-a。在一个实例中，存储器装置100或其部分可包含与1024个数字线210-a进行多路复用(这可包含或可不包含经由选择组件320-a的多路复用)的16个感测放大器290-a。在一些实例中，一组感测放大器290-a可包含于复合阵列中，其中感测放大器290-a组作为所述复合阵列的单个感测放大器“行”来存取。在各种实例中，多路复用数字线210-a可在同一域310-a或不同域310中。在一些实例中，域310-a中的每一者可为可独立控制的，且可经由同一行组件125或不同行组件125来存取。
图4A图解说明根据如本文中所揭示的实例的支持多路复用信号开发的读取操作400的实例。读取操作400可图解说明与在存取存储器单元105时产生单元存取信号(例如，单元读取信号、单元写入信号)及锁存信号相关联的存取操作的部分(例如，时间间隔)。举例来说，读取操作400可划分成读取信号开发部分410(例如，单元读取部分)、锁存信号产生部分420及重写信号开发部分430(例如，单元重写部分)。读取操作400可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。作为说明性实例，参考读取由电路300的存储器单元105-b-111存储的逻辑状态描述读取操作400，但读取操作400可说明可对电路300的存储器单元105-b中的任一者或多者执行的操作。
读取信号开发部分410可与存储器单元105-b-111(例如，存储器单元105-b-111的电容性存储元件、线性电容器或铁电电容器)、数字线210-a-11(例如，本质电容230)及信号开发组件250-a-1之间的电荷共享相关联。读取信号开发部分410可为至少部分地基于将信号开发组件250-a-1与存储器单元105-b-111选择性地耦合而在信号开发组件250-a-1处开发信号的实例。在一些实例中，在信号开发组件250-a-1处开发读取信号与第一等待时间(例如，相对高等待时间或长持续时间)相关联。在读取信号开发部分410期间，信号开发组件250-a-1可与感测放大器290-a选择性地解耦。
在读取信号开发部分410的一些实例中，可以相对高电压偏置信号开发组件250-a-1的存取线(例如，信号开发线255-a-1)，这可与将相对高电压电荷存储于信号开发组件250-a-1处(例如，存储于信号开发组件250-a-1的信号存储组件(例如积分电容器)中)相关联。在一些实例中，此偏置可与“板低”读取操作相关联，其中在读取信号开发部分410期间，以比与被存取的存储器单元105-b-111相关联的数字线210-a-1低的电压(例如，接地电压)偏置与存储器单元105-b-111相关联的板线215-a-11。
读取信号开发部分410还可包含将存储器单元105-b-111与信号开发组件250-a-1选择性地耦合。在一些实例中，读取信号开发部分410可包含激活与正读取的存储器单元105-b-111相关联的字线205-a-11(例如，激活逻辑信号WL1)，这可将存储器存储元件(例如，电容器220)与相应数字线210-a-11选择性地耦合(例如，经由存储器单元105-b-111的单元选择组件225)。在一些实例中，读取信号开发部分410可包含将相应数字线210-a-11与信号开发组件250-a-1选择性地耦合(例如，经由选择组件320-a-1，基于选择信号DLM1，或某一其它开关组件)。电荷因此可在存储器单元105-b-111与信号开发组件250-a-1之间共享，且可在某一时间之后稳定下来(例如，根据时间常数行为)，其中数字线210-a-11及信号开发线255-a-1的电压的改变至少部分地基于由存储器单元105-b-111存储的逻辑状态。
在一些实例中，读取信号开发部分410可包含开发读取信号(例如，信号开发组件250处的读取信号达到稳态、读取信号在信号开发组件250处达到最大值)与将所开发读取信号(例如，由信号开发组件250维持)提供到感测放大器290之间的延迟(例如，延迟部分、延迟持续时间)。换句话说，在读取信号开发部分410期间在起始锁存信号产生部分420之前可存在延迟或不活动周期，所述延迟或不活动周期在一些实例中可包含所开发读取信号的衰减(例如，所维持读取信号的衰减)。在一些实例中，电路300可经配置使得可容忍此延迟或不活动周期的持续时间或所开发读取信号的衰减量同时仍可靠地检测由存储器单元105存储的逻辑状态。此配置可支持信号开发组件250执行电路300中的高速缓冲功能(例如，在某一时间量内所开发读取信号的高速缓冲)。
在一些实例中，读取信号开发部分410的电荷共享可与破坏性读取操作(例如，其中存储器单元105-b-111的最初存储的逻辑状态在存储器单元105-b-111处丢失或以其它方式降级)相关联，且因此可后续接着重写操作(例如，重写信号开发部分430)。在一些实例中，重写操作可不紧接在读取信号开发部分410之后，例如当所存储数据被传送到信号开发组件250时，其中所述所存储数据可被存储且进一步读取、写入或修改。在各种实例中，可将数据传回到同一存储器单元105或不同存储器单元105，这可与使信号开发组件250可用于其它操作的操作相关联。在一些实例中，读取信号开发部分410的电荷共享可与非破坏性读取操作(例如，其中存储器单元105-b-111的最初存储的逻辑状态维持在存储器单元105-b-111处)相关联，且因此可不后续接着重写操作(例如，可省略重写信号开发部分430)。
读取信号开发部分410的电荷共享可与称作行到列地址延迟的延迟或等待时间相关联。在DRAM应用中，数据可作为电极电荷存储于存储器单元105处，且可相对快速地做出响应(例如，具有相对低等待时间)。在FeRAM应用中，数据可作为呈偶极定向或极化的形式的单元状态存储于存储器单元105处。此些偶极的动力学可为相对缓慢的(例如，具有相对高等待时间)，这可导致FeRAM应用的较长感测时间(例如，比DRAM应用长)。因此，在一些实例中(例如，在FeRAM应用中)，读取信号开发部分410可与相对高等待时间或长持续时间(例如，与锁存信号产生部分420相比)相关联。在一些FeRAM应用中，举例来说，与读取信号开发部分410的操作相关联的等待时间可为大致50纳秒。
在读取信号开发部分410的一些实例中，可选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12(未展示，其可与数字线210-a-12或板线215-a-12相关联)到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在读取信号开发部分410期间存取的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
锁存信号产生部分420可和信号开发组件250-a-1与感测放大器290-a之间的电荷共享相关联。锁存信号产生部分420可为至少部分地基于信号开发组件250-a-1处的所开发信号(例如，单元读取信号)而产生感测放大器290-a(例如，放大器组件)的输出信号的实例。在一些实例中，在感测放大器290-a处产生锁存信号与第二等待时间(例如，相对低等待时间或短持续时间)相关联。从读取信号开发部分410转变到锁存信号产生部分420可包含将信号开发组件250-a-1与感测放大器290-a选择性地耦合。
在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由选择组件280-a基于逻辑选择信号SDCM而进行的选择。在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由信号开发组件250-a-1与感测放大器290-a之间的某一其它开关组件(例如，隔离开关组件)进行的选择性耦合。在一些实例中，锁存信号产生部分420的电荷共享可为相对迅速的，且可花费存储器单元105-b-11与信号开发组件250-a-1之间的电荷共享所需要的时间量的某一分率。换句话说，锁存信号产生部分420的持续时间可比读取信号开发部分410短。在一些FeRAM应用中，举例来说，与锁存信号产生部分420的操作相关联的等待时间可为大致5纳秒到10纳秒。
在一些实例中，锁存信号产生部分420可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，可在感测放大器290-a处产生至少部分地基于单元读取信号(例如，至少部分地基于由存储器单元105-b-111存储的逻辑状态)的输出信号。所述输出信号可经由I/O线295从感测放大器290-a传递到存储器装置的另一组件(例如，输入/输出组件160)以提供由存储器单元105-b-111存储的数据的指示。在一些实例中，所述输出信号或与所产生锁存信号相关联的某一其它信号还可往回传递到信号开发组件250-a-1或以其它方式利用信号开发组件250-a-1共享，这在一些实例中可支持重写操作(例如，在破坏性读取操作之后)。举例来说，作为锁存信号产生部分420的一部分，基于所产生锁存信号或输出信号(例如，基于存储器单元105-b-111存储逻辑0还是逻辑1)，可利用信号开发组件250-a-1传递或者以其它方式共享或产生重写信号(例如，经由信号开发线255-a-1)。在一些实例中，所产生锁存信号或输出信号可往回传递到信号开发组件250-a-1以强化维持在信号开发组件250-a-1处的电荷或其它信号，这可支持对存储器单元105-b-111的重写操作。
在锁存信号产生部分420的一些实例中，可选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12(未展示，其可与数字线210-a-12或板线215-a-12相关联)到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在锁存信号产生部分420期间存取的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
重写信号开发部分430可与存储器单元105-b-111、数字线210-a-11及信号开发组件250-a-1之间的电荷共享相关联。重写信号开发部分430可为在信号开发组件250-a-1处或使用信号开发组件250-a-1开发单元存取信号(例如，单元写入信号、单元重写信号)的实例。在一些情形中，在信号开发组件250-a-1处或使用信号开发组件250-a-1开发单元存取信号(例如，单元写入信号、单元重写信号)可至少部分地基于感测放大器290-a的锁存信号(例如，在锁存信号产生部分420期间所产生)。在一些实例中，在信号开发组件250-a-1处或使用信号开发组件250-a-1的单元存取信号(例如，单元写入信号、单元重写信号)可基于维持在信号开发组件250-a-1处的电荷或电压(例如，至少部分地基于读取信号开发部分410)，其中维持在信号开发组件250-a-1处的电荷或电压可指示最初由存储器单元105-b-111存储的逻辑状态。在一些实例中，维持在信号开发组件250-a-1处的电荷或电压可独立于感测放大器290-a处的锁存信号，或可由感测放大器290-a处的锁存信号强化(例如，在锁存信号产生部分420期间强化)。
在一些实例中，在信号开发组件250-a-1处开发重写信号与可等于或可不等于第一等待时间的第三等待时间(例如，相对高等待时间或长持续时间)相关联。从锁存信号产生部分420转变到重写信号开发部分430可包含将信号开发组件250-a-1与感测放大器290-a选择性地解耦或隔离(例如，经由选择组件280-a或隔离开关组件)。尽管重写信号开发部分430可支持将逻辑状态重写到已在读取操作中被放电、去极化或者以其它方式破坏或降级的存储器单元105，但在非破坏性读取操作的实例中(例如，当105-b-111在读取信号开发部分410之后维持所存储逻辑状态时)可省略重写信号开发部分430，且锁存信号产生部分420可后续接着另一存取操作(例如，读取操作、写入操作、刷新操作)。
在各种实例中，可基于重写信号是否由感测放大器290-a产生或以其它方式提供或者基于重写信号是否由信号开发组件250-a产生或以其它方式提供而执行或修改在重写信号开发部分430期间对存储器单元105-b-111的重写。举例来说，可在不依赖于感测放大器290-a的重写信号的情况下执行重写信号开发部分430的重写操作，例如当信号开发组件250-a经配置以在本地维持与存储器单元105-b-111的最初存储的逻辑状态相关联的电荷或其它状态直到其被往回传送到存储器单元105-b-111(例如，提供如与重写操作有关的本地高速缓冲功能)为止时。换句话说，取决于信号开发组件250-a是否依赖于感测放大器290-a的锁存信号来对存储器单元105-b-111进行重写，从信号开发组件250-a的视角来看，读取信号开发部分410或锁存信号产生部分420可为“破坏性的”或可并非“破坏性的”。在一些实例中(例如，当信号开发组件250-a经配置以维持指示存储器单元105-b-111的最初存储的逻辑状态的电荷或其它状态时)，存储器单元105-b-111的重写可取决于信号开发组件250-a-1经配置以维持此电荷或其它状态的持续时间或者实施回写的控制逻辑类型(例如，先入先出(FIFO)、最近最少使用(LRU)或其它)而发生在(例如，重写信号开发部分430的)某一延迟周期之后。
在重写操作的一些实例中，电路300可经配置以将存储器单元105-b-111与高电压源(例如，高电压轨，经由信号开发组件250-a-1)耦合，这可为通过上拉或下拉电路系统(例如，信号开发组件250-a-1的晶体管或其它开关组件)进行的直接耦合。在一些实例中，信号开发组件250-a-1可配置有电容器或其它电荷存储组件，且锁存信号产生部分420或重写信号开发部分430可包含以足以对存储器单元105-b-111进行重写(例如，在重写信号开发部分430期间)的电荷将所述电容器或其它电荷存储组件充电或刷新。因此，在各种实例中，信号开发组件250-a-1可将逻辑状态重写到存储器单元105-b-111，这可在信号开发组件250-a-1与感测放大器290-a选择性地解耦使得感测放大器290-a自由支持关于其它信号开发组件250-a的操作时执行。
重写信号开发部分430的电荷共享可与称作行预充电延迟的延迟或等待时间相关联，其可包含完全地或部分地重写最初存储于存储器单元105-b-111处的逻辑状态。举例来说，为重写逻辑0，可将数字线210-a-11偏置到正电压(例如，1.5V)且可将板线215-a-11偏置到接地或负电压(例如，0V)。为重写逻辑1，可将数字线210-a-11偏置到接地或负电压(例如，0V)且可将板线215-a-11偏置到正电压(例如，1.5V)。在一些情形中，数字线210-a-11及板线215-a-11的偏置可至少部分地基于所产生锁存信号(例如，在感测放大器290-a与信号开发组件250-a-1选择性地隔离之前)。举例来说，在重写信号开发部分430期间，信号开发组件250-a-1可至少部分地基于锁存信号而将数字线210-a-11偏置到正电压或接地电压。在一些情形中，此偏置可基于维持于信号开发组件250-a-1处的电荷或其它状态，所述电荷或其它状态可独立于所产生锁存信号(例如，使用感测放大器290-a所产生)。
在DRAM应用中，数据可作为电极电荷写入于存储器单元105处，且可相对快速地做出响应(例如，相对低等待时间)。在FeRAM应用中，数据可作为呈偶极定向或极化的形式的单元状态写入于存储器单元105处。此些偶极的动力学可为相对缓慢的(例如，相对高等待时间)，这可导致FeRAM应用的较长写入时间(例如，比DRAM应用长)。因此，在一些实例中(例如，在FeRAM应用中)，重写信号开发部分430可与相对高等待时间或长持续时间(例如，与锁存信号产生部分420相比)相关联。在重写信号开发部分430结束时，可以接地电压偏置域310-a-1的所有数字线210-a-11及所有板线215-a，从而有效地使跨越域310-a-11的存储器单元105-b中的每一者的偏置均衡，这可支持随着时间而维持由存储器单元105-b存储的逻辑状态。
在一些实例中，可在重写信号开发部分430期间选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12(未展示，其可与数字线210-a-12或板线215-a-12相关联)到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。此偏置均衡可防止或减少除正在重写信号开发部分430期间重写的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
读取操作400可与具有总持续时间tA1-tA0的单个存储器单元105-b-11的读取相关联，包含用于读取单个存储器单元105-b-111的读取信号开发部分410、锁存信号产生部分420及重写信号开发部分430。在其中读取操作400未采用多路复用信号开发技术(例如，使用同一信号开发组件250的读取操作400的序列)的实例中，采用感测放大器290-a的后续读取操作可跟随重写信号开发部分430。因此，使用同一信号开发组件250执行多个读取操作400(例如，读取多个存储器单元105-b)可需要持续时间tA1-tA0的整数倍(例如，至少2*(tA1-tA0)来读取两个存储器单元105-b)。然而，使信号开发组件250-a多路复用(例如，经由选择组件280-a)可减少感测放大器290-a读取多个存储器单元105-b所需要的时间量。
图4B图解说明根据如本文中所揭示的实例的支持多路复用信号开发的读取操作450的实例。读取操作450可图解说明与在存取四个存储器单元105(例如，经由四个信号开发组件250)时产生单元存取信号(例如，单元读取信号、单元写入信号)及锁存信号相关联的存取操作(例如，多单元存取操作)的部分(例如，时间间隔)。举例来说，读取操作450可划分成用于一组存储器单元105-b中的每一者的读取信号开发部分410-a、锁存信号产生部分420-a及重写信号开发部分430-a，其可为参考图4A所描述的对应部分的实例。读取操作450可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。读取操作450图解说明将信号开发操作与输入/输出操作分开的实例，这可提高存储器装置中的数据吞吐量。
作为说明性实例，参考读取由四个不同域310-a的四个存储器单元105-b存储的逻辑状态而描述读取操作450，其中所述不同域中的每一者和与感测放大器290-a进行多路复用的相应信号开发组件250-a相关联。举例来说，读取信号开发部分410-a-1、锁存信号产生部分420-a-1及重写信号开发部分430-a-1可指(例如，与信号开发组件250-a-1相关联的域310-a-1的)存储器单元105-b-111的读取操作。举例来说，读取信号开发部分410-a-2、锁存信号产生部分420-a-2及重写信号开发部分430-a-2可指(例如，可与信号开发组件250-a-2相关联的域310-a-2(未展示)的)存储器单元105-b-211的读取操作。举例来说，读取信号开发部分410-a-3、锁存信号产生部分420-a-3及重写信号开发部分430-a-3可指(例如，可与信号开发组件250-a-3相关联的域310-a-3(未展示)的)存储器单元105-b-311的读取操作。举例来说，读取信号开发部分410-a-4、锁存信号产生部分420-a-4及重写信号开发部分430-a-4可指(例如，可与信号开发组件250-a-4相关联的域310-a-4(未展示)的)存储器单元105-b-411的读取操作。信号开发组件250-a-1、250-a-2、250-a-3及250-a-4中的每一者可经由选择组件280-a(例如，基于逻辑选择信号SDCM)与同一感测放大器290-a选择性地耦合。
读取信号开发部分410-a中的每一者可与相应存储器单元105-b、相应数字线210-a及相应信号开发组件250-a之间的电荷共享(其可发生在重叠的时间间隔期间)相关联。读取信号开发部分410-a可为至少部分地基于将多个信号开发组件250-a中的信号开发组件250-a与多个存储器单元105-b中的存储器单元105-b选择性地耦合而在所述信号开发组件250-a处开发信号(例如，单元读取信号)的实例。读取信号开发部分410-a-1可为在第一时间间隔期间(例如，且至少部分地基于确定要存取存储器单元105-b-111)将存储器单元105-b-111(例如，第一存储器单元)与信号开发组件250-a-1(例如，第一信号开发组件)耦合(例如，经由选择组件280-a、经由选择组件320-a-1)的实例，且读取信号开发部分410-a-2可为在与所述第一时间间隔重叠的第二时间间隔期间(例如，且至少部分地基于确定要存取存储器单元105-b-211)将存储器单元105-b-211(例如，第二存储器单元)与信号开发组件250-a-2(例如，第二信号开发组件)耦合(例如，经由选择组件280-a、经由选择组件320-a-2)的实例。
因此可在存储器单元105-b-111与信号开发组件250-a-1之间、在存储器单元105-b-211与信号开发组件250-a-2之间、在存储器单元105-b-311与信号开发组件250-a-3之间且在存储器单元105-b-411与信号开发组件250-a-4之间共享电荷。换句话说，可在重叠的时间间隔期间经由信号开发组件250-a-1到250-a-4共享电荷。在一些实例中，在信号开发组件250-a-1到250-a-4处开发单元读取信号与第一等待时间(例如，相对高等待时间或长持续时间)相关联。
在读取信号开发部分410-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在读取信号开发部分410-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在相应读取信号开发部分410期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
锁存信号产生部分420-a可与信号开发组件250-a-1及感测放大器290-a中的相应者之间的电荷共享(其可发生在非重叠的时间间隔内)相关联。锁存信号产生部分420-a可各自是至少部分地基于相应信号开发组件250-a处的所开发信号(例如，单元读取信号)而产生感测放大器290-a的输出信号的实例。在一些实例中，在感测放大器290-a处产生锁存信号与第二等待时间(例如，相对低等待时间或短持续时间)相关联。从读取信号开发部分410转变到对应锁存信号产生部分420-a可包含将相应信号开发组件250-a与感测放大器290-a选择性地耦合。
锁存信号产生部分420-a-1可为在继第一时间间隔之后的第三时间间隔期间将信号开发组件250-a-1(例如，第一信号开发组件)与感测放大器290-a耦合(例如，经由选择组件280-a)的实例。在一些实例中，所述第三时间间隔可至少部分地与所述第二时间间隔重叠，或所述第三时间间隔可在所述第二时间间隔内。锁存信号产生部分420-a-2可为在继第二时间间隔之后(例如，且继第三时间间隔之后)的第四时间间隔期间将信号开发组件250-a-2(例如，第二信号开发组件)与感测放大器290-a耦合(例如，经由选择组件280-a)的实例。
可根据序列执行锁存信号产生部分420-a-1到420-a-4，所述序列可至少部分地基于由逻辑选择信号SDCM选择或以其它方式指示信号开发组件的序列。在一些实例中，锁存信号产生部分420-a中的每一者可分开一间隙或延迟周期(例如，锁存信号产生部分420-a-1与锁存信号产生部分420-a-2之间的周期)，所述间隙或延迟周期可与以下各项相关联：选择组件280-a的间隙或延迟、与改变逻辑选择信号SDCM的值相关联的间隙或延迟，或者期间无信号开发组件250-a与感测放大器290-a耦合的周期。换句话说，存取操作可包含当一个信号开发组件250-a与感测放大器290-a选择性地解耦时与当另一信号开发组件250-a与感测放大器290-a选择性地耦合时之间的间隙或延迟周期。在其它实例中，此解耦及耦合可经配置以同时发生。
在一些实例中，锁存信号产生部分420-a可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，根据锁存信号产生部分420-a-1到420-a-4的序列，可在感测放大器290-a处产生至少部分地基于相应单元读取信号序列(例如，根据所述序列或读取信号开发部分410-a-1到410-a-4，至少部分地基于由经存取存储器单元105-b-111到105-b-411存储的逻辑状态)的输出信号序列。
所述输出信号可经由I/O线295从感测放大器290-a传递到存储器装置的另一组件(例如，输入/输出组件160)以提供由存储器单元105-b存储的数据的指示。在一些实例中，所述输出信号或与所产生锁存信号相关联的一些其它信号还可往回传递到信号开发组件250-a-1到250-a-4或以其它方式利用信号开发组件250-a-1到250-a-4共享，这在一些实例中可支持重写操作(例如，在破坏性读取操作之后)。举例来说，作为锁存信号产生部分420的一部分，基于所产生锁存信号或输出信号(例如，基于存储器单元105-b存储逻辑0还是逻辑1)，可利用信号开发组件250-a-1到250-a-4中的相应一者传递或以其它方式共享重写信号。
在锁存信号产生部分420-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在锁存信号产生部分420-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。在FeRAM应用中，举例来说，此偏置均衡可防止或减少除正在相应锁存信号产生部分420期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
重写信号开发部分430-a可与存储器单元105-b中的相应一者、数字线210-a中的相应一者及信号开发组件250-a中的相应一者之间的电荷共享相关联。重写信号开发部分430-a可各自是至少部分地基于感测放大器290-a的锁存信号而在信号开发组件250-a处开发单元存取信号(例如，单元写入信号、单元重写信号)的实例，或可独立于感测放大器290-a的锁存信号。在一些实例中，在信号开发组件250-a-1处开发重写信号与第三等待时间(例如，相对高等待时间或长持续时间)相关联，所述第三等待时间可等于或可不等于所述第一等待时间。从锁存信号产生部分420-a转变到对应重写信号开发部分430-a可包含将相应信号开发组件250-a与感测放大器290-a选择性地隔离(例如，经由选择组件280-a或另一隔离开关组件)。尽管重写信号开发部分430-a可支持将逻辑状态重写到已在读取操作中被放电、去极化或者以其它方式破坏或降级的存储器单元105，但在非破坏性读取操作的实例中，可省略重写信号开发部分430-a(例如，和SDC与存储器单元之间的电荷共享相关联)。
在重写信号开发部分430-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在重写信号开发部分430-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。此偏置均衡可防止或减少除正在重写信号开发部分430-a期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
与读取操作400一样，读取操作450还可与具有总持续时间tA1-tA0的单个存储器单元105的读取(例如，经由感测放大器290-a)相关联，可包含用于读取单个存储器单元105-b-111的读取信号开发部分410-a-1、锁存信号产生部分420-a-1及重写信号开发部分430-a-1。然而，通过采用如本文中所揭示的多路复用信号开发，经由同一感测放大器290-a执行多个读取操作可不花费持续时间tA1-tA0的整数倍(例如，其中所述整数倍可对应于经并行存取的存储器单元105-b的数目)。确切来说，通过在重叠的时间间隔(例如，与信号开发组件250-a-2的读取信号开发部分410-a或重写信号开发部分430-a的时间间隔重叠的信号开发组件250-a-1的读取信号开发部分410-a或重写信号开发部分430-a的时间间隔等等)中产生单元存取信号，可在比此整数倍短的时间内读取多个存储器单元105-b。换句话说，根据用于多路复用信号开发的所描述技术，感测放大器290-a可支持在tA3-tA2的持续时间内读取四个存储器单元105-b，所述持续时间可短于4*(tA1-tA0)(例如，短于用于读取单个存储器单元105-b的持续时间的对应整数倍)。
在一个实例中，第一组读取的重写信号开发部分430-a-1、430-a-2、430-a-3及430-a-4可分别后续接着第二组读取的读取信号开发部分410-a-5、410-a-6、410-a-7及410-a-8。所述第一组读取可与第一数字线索引(例如，“1”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4指示)相关联，且所述第二组读取可与第二数字线索引(例如，“2”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4指示)相关联。或者，更一般来说，所述第一组读取及所述第二组读取可至少部分地基于读取操作的选定数字线210-a而不同。
在一些实例(例如，其中跨越域310-a的选择组件320-a是可独立控制的，其中跨越域310-a的逻辑选择信号DLM是可独立控制的)中，针对信号开发组件250一完成重写信号开发部分430，便可针对同一信号开发组件250选择新数字线210-a(例如，经由选择组件320-a)。换句话说，如操作450的实例中所图解说明，对于与同一感测放大器290-a进行多路复用的信号开发组件250-a，第一组读取的重写信号开发部分430-a可在时间上与第二组读取的读取信号开发部分410-a重叠(例如，读取信号开发部分410-a-5与重写信号开发部分430-a-4重叠)。因此，在其中域310-a-1到310-a-4是可独立控制的操作450的实例中，用于读取四个存储器单元105的周期性可由时间tA3-tA2图解说明，时间tA3-tA2在一些实例中可等于或几乎等于时间tA1-tA0，或tA1-tA0加上某一延迟或间隙周期(例如，与经由选择组件320-a选择新数字线210-a相关联)，或者基于以下各项的某一其它持续时间：与读取操作相关联的总体持续时间(例如，tA1-tA0)、子操作的相应等待时间(例如，读取信号开发部分410、锁存信号产生部分420、重写信号开发部分430的相对持续时间)及多路复用程度(例如，与感测放大器290-a进行多路复用的信号开发组件250-a的数目)。
在一些实例中，可对存储器单元105-b执行后续读取，存储器单元105-b与不同于先前读取操作的数字线210-a耦合但与同一经激活字线205-a耦合(这可减少等待时间)。举例来说，维持选定字线205-a可消除字线取消选择操作及后续字线选择操作。此类实例可伴随着使与较早读取操作相关联的数字线210-a(例如，先前未分流的数字线210-a)分流，且不使与稍后读取操作相关联的数字线210-a(例如，在较早写入操作期间分流的数字线210-a)分流。
在未展示的另一实例中，一组读取可与第一共同字线相关联(例如，其中同时激活逻辑字线WL11、WL21、WL31及WL41)，且第二组读取可与第二共同字线相关联(例如，其中同时激活逻辑字线WL12、WL22、WL32及WL42)。或者，更一般来说，所述第一组读取及所述第二组读取可至少部分地基于读取操作的选定共同字线205-a而不同。在一些实例(例如，其中跨越域310-a的字线205-a并非可独立控制的)中，对于所有多路复用信号开发组件250-a(例如，与感测放大器290-a或并非可独立控制的其它域310-a组相关联)一完成锁存信号产生部分420或一完成重写信号开发部分430，便可选择新字线205-a。换句话说，在一些实例中，对于与同一感测放大器290-a进行多路复用的信号开发组件，第一组读取的锁存信号产生部分420或重写信号开发部分430可在时间上不与第二组读取的读取信号开发部分410重叠。
举例来说，当字线205-a跨越域310-a-1到310-a-4并非可独立控制的时，读取信号开发部分410-a-5可跟随重写信号开发部分430-a-4或以其它方式跟在重写信号开发部分430-a-4之后。因此，在其中域310-a并非可独立控制的实例中，用于读取四个存储器单元105的周期性可等于或几乎等于一个读取信号开发部分410-a、多路复用信号开发组件250-a-1到250-a-4的锁存信号产生部分420-a-1到420-a-4中的每一者及一个重写信号开发部分430-a的经组合时间，加上任何相关延迟或间隙周期(例如，与经由选择组件280-a选择新字线205-a或选择新信号开发组件250-a相关联)。因此，在一些实例中，其中域310-a并非可独立控制的此周期性可比由时间tA2-tA0图解说明的周期性长。
因此，根据如本文中所揭示的各种实例，由所描述信号开发多路复用提供的优点(例如，当并行存取多个存储器单元105-b时的经减少等待时间)可随读取信号开发部分410、锁存信号产生部分420及重写信号开发部分430的相对等待时间差(例如，持续时间)而比例缩放。由所描述信号开发多路复用提供的优点还可取决于域310-a被配置为可独立控制的还是经由共同存取线或共同逻辑信号来控制。
图5A图解说明根据如本文中所揭示的实例的支持多路复用信号开发的写入操作500的实例。写入操作500可图解说明与在存取存储器单元105时产生锁存信号及单元存取信号(例如，单元写入信号)相关联的存取操作的部分(例如，时间间隔)。举例来说，写入操作500可划分成锁存信号产生部分510及写入信号开发部分520(例如，单元写入部分)。写入操作500可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。作为说明性实例，参考将逻辑状态写入到电路300的存储器单元105-b-111而描述写入操作500，但写入操作500可说明可对电路300的存储器单元105-b中的任一者或多者执行的操作。
锁存信号产生部分510可与信号开发组件250-a-1与感测放大器290-a之间的电荷共享相关联。锁存信号产生部分510可为至少部分地基于经由I/O线295-a接收的写入命令或写入信号(例如，来自输入/输出组件160或存储器控制器170)而在感测放大器290-a或信号开发组件250-a-1处产生锁存信号的实例。在一些实例中，在感测放大器290-a或信号开发组件250-a-1处产生锁存信号与第四等待时间(例如，相对低等待时间或短持续时间)相关联，所述第四等待时间可相同于或不同于参考读取操作400及450所描述的锁存信号产生部分420的第二等待时间。
锁存信号产生部分510可包含将信号开发组件250-a-1与感测放大器290-a选择性地耦合(例如，在锁存信号产生部分510的开始处，或在锁存信号产生部分510的其它操作之后(例如在经由I/O线295-a接收写入命令或写入信号之后)的另一时间)。在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由选择组件280-a基于逻辑选择信号SDCM而进行的选择。在一些实例中，将信号开发组件250-a-1与感测放大器290-a选择性地耦合可包含经由信号开发组件250-a-1与感测放大器290-a之间的某一其它开关组件(例如，隔离开关组件)进行的选择性耦合。
在一些实例中，锁存信号产生部分510可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，可在感测放大器290-a处产生至少部分地基于写入命令或写入信号(例如，经由I/O线295-a所接收)的锁存信号。所产生锁存信号或与所述所产生锁存信号相关联的某一其它信号可传递到信号开发组件250-a-1或以其它方式利用信号开发组件250-a-1共享以支持存储器单元105-b-111的写入。举例来说，作为锁存信号产生部分510的一部分，基于所产生锁存信号(例如，基于存储器单元105-b-111将存储逻辑0还是逻辑1)，可利用信号开发组件250-a-1传递或者以其它方式共享或产生写入信号(例如，经由信号开发线255-a-1)。
写入信号开发部分520可与存储器单元105-b-111、数字线210-a-11及信号开发组件250-a-1之间的电荷共享相关联。写入信号开发部分520可为至少部分地基于感测放大器290-a的锁存信号而在信号开发组件250-a-1处或使用信号开发组件250-a-1开发单元存取信号(例如，单元写入信号)的实例。在一些实例中，在信号开发组件250-a-1处开发写入信号与第五等待时间(例如，相对高等待时间或长持续时间)相关联，所述第五等待时间可等于或可不等于参考读取操作400及450所描述的重写信号开发部分430的第三等待时间。从锁存信号产生部分510转变到写入信号开发部分520可包含将信号开发组件250-a-1与感测放大器290-a选择性地解耦或隔离(例如，经由选择组件280-a或隔离开关组件)。
在写入操作的一些实例中，电路300可经配置以将存储器单元105-b-111与高电压源(例如，高电压轨，经由信号开发组件250-a-1)耦合，这可为通过上拉或下拉电路系统(例如，晶体管或信号开发组件250-a-1的其它开关组件)进行的直接耦合。在一些实例中，信号开发组件250-a-1可配置有电容器或其它电荷存储组件，且锁存信号产生部分510或写入信号开发部分520可包含以足以对存储器单元105-b-111进行重写(例如，在写入信号开发部分520期间)的电荷将所述电容器或其它电荷存储组件充电或刷新。因此，在各种实例中，信号开发组件250-a-1可将逻辑状态写入到存储器单元105-b-111，这可在信号开发组件250-a-1与感测放大器290-a选择性地解耦使得感测放大器290-a自由支持关于其它信号开发组件250-a的操作时执行。
写入信号开发部分520的电荷共享还可与称作行预充电延迟的延迟或等待时间相关联，其可包含基于写入命令而将逻辑状态写入到存储器单元105-b-111。举例来说，为写入逻辑0，可将数字线210-a-11偏置到正电压(例如，1.5V)且可将板线215-a-11偏置到接地或负电压(例如，0V)。为写入逻辑1，可将数字线210-a-11偏置到接地或负电压(例如，0V)且可将板线215-a-11偏置到正电压(例如，1.5V)。数字线210-a-11及板线215-a-11的偏置可至少部分地基于所产生锁存信号(例如，在感测放大器290-a与信号开发组件250-a-1选择性地隔离之前)。举例来说，在写入信号开发部分520期间，信号开发组件250-a-1可至少部分地基于锁存信号(例如，至少部分地基于写入命令)而将数字线210-a-11偏置到正电压或接地电压。在写入信号开发部分520结束时，可以接地电压偏置域310-a-1的所有数字线210-a-11及所有板线215-a，从而有效地使跨越域310-a-11的存储器单元105-b中的每一者的偏置均衡，这可支持随着时间而维持由存储器单元105-b存储的逻辑状态。
在一些实例中，可在写入信号开发部分520期间选择或激活与域310-a-1的其它存储器单元105-b相关联的分流器330-a，例如分流器330-a-12到330-a-1r，这可使跨越未经存取的存储器单元105-b的偏置均衡(例如，使数字线210-a-12与板线215-a-12之间的偏置均衡、使数字线210-a-1r与板线215-a-1r之间的偏置均衡等等)。此偏置均衡可防止或减少除正在写入信号开发部分520期间写入的存储器单元105-b-111以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
写入操作500可与具有总持续时间tB1-tB0的单个存储器单元105-b-11的写入相关联，包含用于对单个存储器单元105-b-111进行写入的锁存信号产生部分510及写入信号开发部分520。在其中写入操作500不采用多路复用信号开发技术(例如，使用同一信号开发组件250的写入操作500的序列)的实例中，采用感测放大器290-a的后续写入操作可跟随写入信号开发部分520。因此，使用同一信号开发组件250执行多个写入操作500(例如，对多个存储器单元105-b进行写入)可需要持续时间tB1-tB0的整数倍(例如，至少2*(tB1–tB0)来读取两个存储器单元105-b)。然而，使信号开发组件250-a多路复用(例如，经由选择组件280-a)可减少感测放大器290-a对多个存储器单元105-b进行写入所需要的时间量。
图5B图解说明根据如本文中所揭示的实例的支持多路复用信号开发的写入操作550的实例。写入操作550可图解说明与在存取四个存储器单元105(例如，经由四个信号开发组件250)时产生锁存信号及单元存取信号(例如，单元写入信号)相关联的存取操作(例如，多单元存取操作)的部分(例如，时间间隔)。举例来说，写入操作550可划分成用于一组存储器单元105-b中的每一者的锁存信号产生部分510-a及写入信号开发部分520-a，其可为参考图5A所描述的对应部分的实例。写入操作550可采用支持多路复用信号开发的电路系统，例如参考图3所描述的电路300。写入操作550图解说明将信号开发操作与输入/输出操作分开的实例，这可提高存储器装置中的数据吞吐量。
作为说明性实例，参考将逻辑状态写入到四个不同域310-a的四个存储器单元105-b而描述写入操作550，其中不同域中的每一者和与感测放大器290-a进行多路复用的相应信号开发组件250-a相关联。举例来说，锁存信号产生部分510-a-1及写入信号开发部分520-a-1可指(例如，与信号开发组件250-a-1相关联的域310-a-1的)存储器单元105-b-111的写入操作。举例来说，锁存信号产生部分510-a-2及写入信号开发部分520-a-2可指(例如，与信号开发组件250-a-2相关联的域310-a-2(未展示)的)存储器单元105-b-211的写入操作。举例来说，锁存信号产生部分510-a-3及写入信号开发部分520-a-3可指(例如，与信号开发组件250-a-3相关联的域310-a-3(未展示)的)存储器单元105-b-311的写入操作。举例来说，锁存信号产生部分510-a-4及写入信号开发部分520-a-4可指(例如，与信号开发组件250-a-4相关联的域310-a-4(未展示)的)存储器单元105-b-411的写入操作。信号开发组件250-a-1、250-a-2、250-a-3及250-a-4中的每一者可经由选择组件280-a(例如，基于逻辑选择信号SDCM)与同一感测放大器290-a选择性地耦合。
锁存信号产生部分510-a中的每一者可与信号开发组件250-a-1及感测放大器290-a中的相应者之间的电荷共享(其可发生在非重叠的时间间隔内)相关联。锁存信号产生部分510-a可各自是至少部分地基于将信号开发组件250-a与感测放大器290-a(例如，放大器组件)选择性地耦合而在信号开发组件250-a处产生信号的实例。在一些实例中，可至少部分地基于写入命令或写入信号而产生此信号。在一些实例中，产生锁存信号与第四等待时间(例如，相对低等待时间或短持续时间)相关联。
锁存信号产生部分510-a-1可为在第一时间间隔期间且至少部分地基于确定要存取存储器单元105-b-111(例如，第一存储器单元)而将信号开发组件250-a-1(例如，第一信号开发组件)与感测放大器290-a(例如，放大器组件)耦合(例如，经由选择组件280-a)的实例。锁存信号产生部分510-a-2可为在继所述第一时间间隔之后的第二时间间隔期间且至少部分地基于确定要存取存储器单元105-b-211(例如，第二存储器单元)而将信号开发组件250-a-2(例如，第二信号开发组件)与感测放大器290-a耦合(例如，经由选择组件280-a)的实例。
可根据序列执行锁存信号产生部分510-a-1到510-a-4，所述序列可至少部分地基于存储器单元写入命令或信号序列(例如，经由I/O线295-a所接收)。此序列还可对应于由逻辑选择信号SDCM选择或以其它方式指示信号开发组件250-a的序列。在一些实例中，锁存信号产生部分510-a中的每一者可分开一间隙或延迟周期(例如，锁存信号产生部分510-a-1与锁存信号产生部分510-a-2之间的周期)，所述间隙或延迟周期可与以下各项相关联：选择组件280-a的间隙或延迟、与改变逻辑选择信号SDCM的值相关联的间隙或延迟，或者期间无信号开发组件250-a与感测放大器290-a耦合的周期。换句话说，存取操作可包含当一个信号开发组件250-a与感测放大器290-a选择性地解耦时与当另一信号开发组件250-a与感测放大器290-a选择性地耦合时之间的间隙或延迟周期。在其它实例中，此解耦及耦合可经配置以同时发生。
在一些实例中，锁存信号产生部分510-a可包含“激发”感测放大器290-a，这可包含将一或多个电压源(例如，低电压源293、高电压源294)与感测放大器290-a选择性地耦合。因此，根据锁存信号产生部分510-a-1到510-a-4序列，可在感测放大器290-a或信号开发组件250-a处产生至少部分地基于相应写入命令或信号序列的信号序列。
作为写入操作的一部分或结合写入操作，可在感测放大器290与信号开发组件250之间传送一或多个信号。举例来说，所产生锁存信号还可往回传递到信号开发组件250-a-1到250-a-4或以其它方式利用信号开发组件250-a-1到250-a-4共享以支持相应写入操作。举例来说，作为锁存信号产生部分510-a的一部分，基于所产生锁存信号(例如，基于存储器单元105-b将存储逻辑0还是逻辑1)，可利用信号开发组件250-a-1到250-a-4中的相应一者传递或以其它方式共享写入信号。
写入信号开发部分520-a可与存储器单元105-b中的相应一者、数字线210-a中的相应一者及信号开发组件250-a中的相应一者之间的电荷共享相关联。写入信号开发部分520-a可各自是至少部分地基于感测放大器290-a的锁存信号而在信号开发组件250-a处开发单元存取信号(例如，单元写入信号)的实例。从锁存信号产生部分510转变到对应写入信号开发部分520-a可包含将相应信号开发组件250-a与感测放大器290-a选择性地隔离(例如，经由选择组件280-a或另一隔离开关组件)。写入信号开发部分520-a-1可为在继所述第一时间间隔之后的第三时间间隔期间将信号开发组件250-a-1(例如，第一信号开发组件)与存储器单元105-b-111(例如，第一存储器单元)耦合的实例。在一些实例中，所述第二时间间隔在所述第三时间间隔内，或至少部分地与所述第三时间间隔重叠。写入信号开发部分520-a-2可为在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将信号开发组件250-a-2(例如，第二信号开发组件)与存储器单元105-b-211(例如，第二存储器单元)耦合的实例。
在写入信号开发部分520-a的一些实例中，可选择或激活与相应域310-a的其它存储器单元105-b相关联的分流器330-a，这可使跨越未经存取的存储器单元105-b的偏置均衡。举例来说，对于域310-a-1，在写入信号开发部分520-a-1期间，可经由分流器330-a-12使数字线210-a-12与板线215-a-12之间的偏置均衡，可经由分流器330-a-13使数字线210-a-13与板线215-a-13之间的偏置均衡等等。此偏置均衡可防止或减少除正在写入信号开发部分520-a期间存取的存储器单元105-b以外的存储器单元105-b的数据损失(例如，归因于电荷泄漏)。
与写入操作500一样，写入操作550还可与具有总持续时间tB1-tB0的单个存储器单元105的写入(例如，经由感测放大器290-a)相关联，可包含用于对单个存储器单元105-b-111进行写入的锁存信号产生部分510-a-1及写入信号开发部分520-a-1。然而，通过采用根据如本文中所揭示的实例的多路复用信号开发，经由同一感测放大器290-a执行多个写入操作可不花费持续时间tB1-tB0的整数倍(例如，其中所述整数倍可对应于并行写入的存储器单元105-b的数目)。确切来说，通过在重叠的时间间隔(例如，与信号开发组件250-a-2的写入信号开发部分520-a的时间间隔重叠的信号开发组件250-a-1的写入信号开发部分520-a的时间间隔等等)中产生单元存取信号，可在比此整数倍短的时间内对多个存储器单元105-b进行写入。换句话说，根据用于多路复用信号开发的所描述技术，感测放大器290-a可支持在tB2-tB0的持续时间内对四个存储器单元105-b进行写入，所述持续时间可短于4*(tB1–tB0)(例如，短于用于对单个存储器单元105-b进行写入的持续时间的对应整数倍)。
在一个实例中，第一组写入的写入信号开发部分520-a-1、520-a-2、520-a-3及520-a-4可分别后续接着第二组写入的锁存信号产生部分510-a-5、510-a-6、510-a-7及510-a-8。所述第一组写入可与第一数字线索引(例如，“1”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4所指示)相关联，且所述第二组写入可与第二数字线索引(例如，“2”的值，如由逻辑选择信号DLM1、DLM2、DLM3及DLM4所指示)相关联。或者，更一般来说，所述第一组写入及所述第二组写入可至少部分地基于写入操作的选定数字线210-a而不同。在一些实例(例如，其中跨越域310-a的选择组件320-a是可独立控制的，其中跨越域310-a的逻辑选择信号DLM是可独立控制的)中，针对信号开发组件250一完成写入信号开发部分520-a，便可针对同一信号开发组件250选择新数字线210-a(例如，经由选择组件320-a)。换句话说，如操作550的实例中所图解说明，对于与同一感测放大器290-a进行多路复用的信号开发组件250-a，第一组写入的写入信号开发部分520-a可在时间上与第二组写入的锁存信号产生部分510-a重叠(例如，锁存信号产生部分510-a-5与写入信号开发部分520-a-4重叠)。因此，在其中域310-a-1到310-a-4是可独立控制的操作550的实例中，用于对四个存储器单元105进行写入的周期性可由时间tB2-tB0图解说明，时间tB2-tB0可基于与写入操作相关联的总体持续时间(例如，tB1-tB0)、子操作的相应等待时间(例如，锁存信号产生部分510-a及写入信号开发部分520-a的相对持续时间)及多路复用程度(例如，与感测放大器290-a进行多路复用的信号开发组件250-a的数目)。
在一些实例中，可对存储器单元105-b执行后续写入，存储器单元105-b与不同于先前写入操作的数字线210-a耦合，但与同一经激活字线205-a耦合(这可减少等待时间)。举例来说，维持选定字线205-a可消除字线取消选择操作及后续字线选择操作。可通过使与较早写入操作相关联的数字线210-a(例如，先前未经分流的数字线210-a)分流且不使与稍后写入操作相关联的数字线210-a(例如，在较早写入操作期间分流的数字线210-a)分流而实现此类实例。
在未展示的另一实例中，一组写入可与第一共同字线相关联(例如，其中同时激活不同域的逻辑字线WL11、WL21、WL31及WL41)，且第二组写入可与第二共同字线相关联(例如，其中同时激活不同域的逻辑字线WL12、WL22、WL32及WL42)。或者，更一般来说，所述第一组写入及所述第二组写入可至少部分地基于写入操作的选定共同字线205-a而不同。在一些实例(例如，其中跨越域310-a的字线205-a并非可独立控制的)中，针对所有多路复用信号开发组件250-a(例如，与感测放大器290-a或并非可独立控制的其它域310-a组相关联)一完成写入信号开发部分520，便可选择新字线205-a。换句话说，在一些实例中，对于与同一感测放大器290-a进行多路复用的信号开发组件250，第一组写入的写入信号开发部分520可在时间上不与第二组写入的锁存信号产生部分510重叠。
举例来说，当字线205-a跨越域310-a-1到310-a-4并非可独立控制的时，锁存信号产生部分510-a-5可跟随写入信号开发部分520-a-4或以其它方式跟在写入信号开发部分520-a-4之后。因此，在其中域310-a并非可独立控制的实例中，用于对四个存储器单元105进行写入的周期性可等于或几乎等于用于多路复用信号开发组件250-a-1到250-a-4的锁存信号产生部分510-a-1到510-a-4中的每一者与写入信号开发部分520-a中的一者的经组合时间。因此，在一些实例中，其中域310-a并非可独立控制的此周期性可比由时间tB2-tB0图解说明的周期性长。
因此，根据如本文中所揭示的各种实例，由所描述信号开发多路复用提供的优点(例如，当并行存取多个存储器单元105-b时的经减少等待时间)可随锁存信号产生部分510及写入信号开发部分520的相对等待时间差(例如，持续时间)而比例缩放。所描述信号开发多路复用的优点还可取决于域310-a经配置为可独立控制的还是经由共同存取线或共同逻辑信号来控制。
图6图解说明根据如本文中所揭示的实例的支持多路复用信号开发的信号开发组件250-b的实例。信号开发组件250-b可为参考图1到5所描述的信号开发组件250的实例。信号开发组件250-b可与数字线210-b及信号开发线255-b耦合或耦合于数字线210-b与信号开发线255-b之间。信号开发组件250-b可包含可经配置成放大器配置(例如，作为电荷转移感测放大器、作为栅极-阴极放大器)的电容器610(例如，积分电容器)及晶体管620。
电容器610可为信号开发组件250-b的信号存储组件或电荷存储组件的实例。在信号开发组件250-b的实例中，电容器610可与信号开发组件250-b的线(例如，信号开发线255-b)及电压源615(例如，接地电压源、具有用于电容器610的参考电压的电压源)耦合或耦合于信号开发组件250-b的线与电压源615之间。尽管图解说明为包含电容器610，但根据如本文中所揭示的实例，信号开发组件250可另外或替代地包含或以其它方式采用处于特定状态中的晶体管、二极管或者可提供信号开发组件250中的信号存储组件或电荷存储组件的功能性的其它组件。在一些实例中，一组信号开发组件250-b可包含一组电容器610，这可在包含信号开发组件250-b组的装置中提供快速本地存储器中高速缓冲存储器。
在一些实例中，包含信号开发组件250-b的存储器装置可包含采用逻辑存储元件的存储器单元105，所述逻辑存储元件包含电容性元件(例如，DRAM应用中的线性电容器、FeRAM应用中的铁电电容器)。在各种实例中，电容器610可包含与逻辑存储元件相同的电容性元件或技术(例如，电容器610可为DRAM应用中的线性电容器，电容器610可为FeRAM应用中的铁电电容器)，或与逻辑存储元件不同的电容性元件或技术(例如，电容器610可为FeRAM应用中的线性电容器)。
晶体管620可为信号开发组件250-b的放大器或电压调节器的实例，且可经配置以至少部分地基于信号开发线255-b(例如，第一存取线)的电压及数字线210-b(例如，第二存取线)的电压中的一者或两者而在信号开发线255-b与数字线210-b之间转移电荷。举例来说，晶体管620的栅极节点可与电压源625耦合，且可至少部分地基于电压源625的电压(例如，V2)与数字线210-b的电压之间的关系而跨越晶体管转移电荷。在各种实例中，晶体管620可与一或多个数字线210(例如，多路复用数字线210)相关联，且可位于信号开发组件250-b的说明性边界外部(例如，在针对一组多路复用数字线210中的每一者包含晶体管620的存储器装置的实例中)。
晶体管620可提供数字线210-b与信号开发线255-b之间的信号转换。举例来说，晶体管620可在数字线210-b的电压降低之后(例如，在经由选择组件320选择存储器单元105、选择数字线210之后)即刻准许从信号开发线255-b(例如，从电容器610)到数字线210-b的电荷流(例如，电流)，如由电压源625馈送或启用。到数字线210-b的相对小电荷流可与信号开发线255-b的相对小电压改变相关联，然而到数字线210-b的相对大电荷流可与信号开发线255-b的相对大电压改变相关联。根据信号开发线255-b的净电容(例如，包含电容器610)，举例来说，信号开发线255-b可在选择存储器单元105之后取决于跨越晶体管620的电荷流而经历相对小电压改变或相对大电压改变。在一些实例中，晶体管620或信号开发组件250-b可通过开关组件或选择组件(例如，选择组件320)与数字线210-b隔离。晶体管620也可称为“电压调节器”或“偏置组件”，这与晶体管620如何响应于数字线210-b的电压而调节电荷流有关。
在一些实例中，信号开发组件250-b可包含经配置以支持(例如，信号开发线255-b的)与相对高电压(例如，电压源635)的选择性耦合的电路系统。举例来说，信号开发组件250-b可包含可基于逻辑信号SW1而操作的开关组件630。在一些实例中，电压源645可与相对高电压轨或供应器耦合，这可支持将电容器610充电(例如，以用于开发单元存取信号)。
在一些实例中，信号开发组件250-b可包含经配置以支持(例如，数字线210-b的)与参考电压(例如，电压源645)的选择性耦合的电路系统。举例来说，信号开发组件250-b可包含可基于逻辑信号SW2而操作的开关组件640。在一些实例中，电压源645可与接地或者虚接地轨或供应器耦合。在一些实例中，电压源645可和与电压源615相同的轨或供应器耦合(例如，V1可等于V4)。
在一些实例中，信号开发组件250-b可包含经配置以支持(例如，信号开发线255-b、信号开发组件250-b的)与另一组件(例如，选择组件280、感测放大器290)的选择性耦合的电路系统。举例来说，信号开发组件250-b可包含开关组件650，开关组件650可称为隔离开关组件，且可为可基于逻辑信号ISO而操作的。另外或替代地，根据如本文中所揭示的实例，隔离开关组件可包含于感测放大器290中。
图7图解说明根据如本文中所揭示的实例的支持多路复用信号开发的感测放大器290-b的实例。感测放大器290-b可为参考图1到5所描述的感测放大器290的实例。感测放大器290-b可与信号线285-b及参考线275-b耦合或耦合于信号线285-b与参考线275-b之间。感测放大器290-b还可与I/O线295-b及295-c相关联(例如，耦合)。在一些实例中，感测放大器290-b可称为存储器装置的放大器组件。
感测放大器290-b可包含一对对置放大器710-a及710-b。尽管图解说明为放大器710，但感测放大器290-b可替代地或等效地包含若干对交叉耦合的晶体管(例如，一对交叉耦合的p型晶体管及一对交叉耦合的n型晶体管)。
在一些实例中，感测放大器290-b可包含经配置以支持(例如，放大器710-a及710-b的)与感测放大器低及高电压源(例如，电压源293-b及294-b)的选择性耦合的电路系统。举例来说，感测放大器290-b可包含分别是可基于逻辑信号SW3及SW4而操作的开关组件730-a及730-b。在一些实例中，激活或选择逻辑信号SW3及SW4可称为激活或锁存感测放大器290-b。
在一些实例中，感测放大器290-b可包含经配置以支持与另一组件(例如，信号开发组件250、选择组件280、参考组件270)的选择性耦合或解耦的电路系统。举例来说，感测放大器290-b可包含开关组件720-a及720-b，开关组件720-a及720-b可称为隔离开关组件，且可为可基于逻辑信号ISO1及ISO2而操作的。另外或替代地，根据如本文中所揭示的实例，隔离开关组件可包含于信号开发组件250或选择组件280中。
在一些实例(例如，支持读取操作)中，感测放大器290-a可至少部分地基于单元读取信号而产生输出信号。举例来说，信号开发组件250(例如，一组信号开发组件250中的选定一者)可经由信号线285-b传递单元存取信号，或以其它方式与感测放大器290-b共享至少部分地基于单元存取信号的电荷。参考组件270可经由参考线275-b传递参考信号，或以其它方式与感测放大器290-a共享至少部分地基于参考信号的电荷。当信号线285-b具有比参考线275-b高的电压时，可利用具有相对较高电压(例如，VH)的I/O线295-b及具有相对较低电压(例如，VL)的I/O线295-c产生输出信号。当参考线275-b具有比信号线285-b高的电压时，可利用具有相对较高电压(例如，VH)的I/O线295-c及具有相对较低电压(例如，VL)的I/O线295-b产生输出信号。在一些实例中，可闭合开关组件720-a及720-b以接收单元读取信号或单元参考信号，且随后在激活感测放大器290-b(例如，“锁存”)时断开开关组件720-a及720-b。
在一些实例中，所产生锁存信号或所产生输出信号可与经由信号线285-b传递到选定信号开发组件250(例如，在闭合开关组件720-a之后)的写入信号或重写信号共享或以其它方式与所述写入信号或重写信号相关联。在一些实例中，可在感测放大器290-b处接收写入命令或写入信号(例如，经由I/O线295-b及295-c从输入/输出组件160)，且所述所接收写入命令或写入信号可与由选定信号开发组件250产生的单元写入信号一起锁存、共享(例如，经由信号线285-b)或以其它方式相关联。
图8展示根据如本文中所揭示的实例的支持多路复用信号开发的系统800的框图。系统800可包含存储器阵列805、选择组件815、信号开发组件阵列825、选择组件830及感测放大器阵列835。
存储器阵列805可包含一组存储器单元105，其可与例如参考图1到3所描述的那些存取线(例如，字线205、数字线210、板线215)的存取线相关联。在一些实例中，存储器阵列可与A行(例如，A个可独立存取的字线205)及B列(例如，B个可独立存取的数字线210)相关联。在一个实例中，存储器阵列805可与根据1,024个字线205及1,024个数字线210布置的1,048,576个存储器单元105相关联。
在一些实例中，存储器阵列805可布置于一组域(其可类似于参考图3所描述的域310)中。在一个实例中，存储器阵列805可在4个域当中分裂，且所述四个域中的每一者可具有具板控制的四个独立区带(例如，存储器阵列805的每一域可具有具共同偏置板线215的四个区带)。在此类实例中，存储器阵列805可根据16个控制区带来布置，这可与选择64位数据相关联。
信号开发组件阵列825可包含一组信号开发组件250，其可包含参考图2到7所描述的信号开发组件250的各方面。在一些实例中，信号开发组件阵列825的信号开发组件250可布置成具有C行及D列的网格。在一些实例中，D列中的每一者可与高速缓冲存储器块相关联，且C行中的每一者可与相应高速缓冲存储器块中的位置相关联。在一个实例中，信号开发组件阵列825可与各自具有64个位置的8个高速缓冲存储器块相关联。所述高速缓冲存储器块中的每一者的位置中的每一者可对应于单个信号开发组件250。
选择组件815可包含支持将存储器阵列805的存储器单元105与信号开发组件阵列825的信号开发组件250映射的各种组件。举例来说，选择组件815可提供存储器阵列805的个别数字线210与信号开发组件阵列825的个别信号开发组件250的选择性耦合及解耦以支持本文中所描述的多路复用信号开发的各种实例。
选择组件815可经由具有N个信号路径的总线810与存储器阵列805耦合，且选择组件815可经由具有M个信号路径的总线820与信号开发组件阵列825耦合。在一些实例中，选择组件815可与存储器阵列805的数字线210中的每一者耦合(例如，其中N＝B)。在一些实例中，总线820可具有比总线810少的信号路径，其中M与信号开发组件阵列的高速缓冲存储器块数目相关联。举例来说，总线810可具有N＝1,024个信号路径，且总线820可具有M＝8个信号路径或M＝4个信号路径。
在各种实例中，存储器阵列805的每一数字线210可经配置以用于与信号开发组件阵列825的信号开发组件250中的特定一者、信号开发组件阵列825的特定组信号开发组件250选择性耦合，或可经配置以用于与信号开发组件阵列的信号开发组件250中的任一者选择性耦合。另外或替代地，信号开发组件阵列825的信号开发组件250可经配置以用于与存储器阵列805的数字线210中的特定一者、存储器阵列的特定组数字线210选择性耦合，或可经配置以用于与存储器阵列805的数字线210中的任一者选择性耦合。换句话说，根据所描述技术的数字线210与信号开发组件250之间的映射可包含一对多映射、多对一映射或多对多映射。
感测放大器阵列835可包含一组感测放大器290，其可包含参考图2到7所描述的感测放大器290的各方面。在一些实例中，感测放大器阵列835的感测放大器可布置成条带或其它分组布置。选择组件830可耦合于信号开发组件阵列825与感测放大器阵列835之间以支持信号开发组件250与感测放大器290之间的各种映射。在各种实例中，(例如，感测放大器阵列835的)感测放大器290可集成于(例如，信号开发组件阵列825的)高速缓冲存储器块之间或可在信号开发组件高速缓冲存储器区域外部(例如，在信号开发组件阵列825外部)。
在一些实例中，信号开发组件阵列825可与(例如，感测放大器阵列835的)感测放大器290的条带或其它群组耦合，感测放大器290中的每一者还可为可独立存取的。举例来说，感测放大器290条带中的每一感测放大器可经配置以用于与信号开发组件阵列825的信号开发组件250中的特定一者、信号开发组件阵列825的特定组信号开发组件250选择性耦合，或可经配置以用于与信号开发组件阵列的信号开发组件250中的任一者选择性耦合。另外或替代地，信号开发组件阵列825的信号开发组件250可经配置以用于与感测放大器条带的感测放大器290中的特定一者、感测放大器条带的特定组感测放大器选择性耦合，或可经配置以用于与感测放大器条带的感测放大器290中的任一者选择性耦合。换句话说，根据所描述技术的信号开发组件阵列825的信号开发组件250与感测放大器阵列835的感测放大器290之间的映射(例如，经由选择组件830)可包含一对多映射、多对一映射或多对多映射。
在其中存储器阵列805与1,024个数字线210相关联的说明性实例中，1,024个数字线210中的每一者可与(例如，选择组件815的)多路复用器耦合，其中所述数字线可减少到64×4＝256个数字线。这可支持在时间上重叠的4组64个数字线的信号传送(例如，参与存储器单元105与信号开发组件250之间的同时传送)。在一些实例中，此4个组中的每一者可选路配线到(例如，信号开发组件阵列825的)8个高速缓冲存储器块中的任一者，其中每一高速缓冲存储器块可包含8个线乘以64个位。换句话说，与此信号开发组件阵列825相关联的总高速缓冲存储器大小可为64×64个位。根据阵列选路配线的此实例，来自存储器阵列的任何64位子行可选路配线到64位信号开发组件高速缓冲存储器线中的任一者。
在另一说明性实例中，系统800可包含(例如，存储器阵列805的)数个域，所述域各自具有布置成1,024个唯一寻址的行及1,024列的1,048,576个存储器单元105。系统800的域中的每一者可与(例如，信号开发组件阵列825的)64个信号开发组件映射(例如，经由选择组件815)。换句话说，64个信号开发组件可映射到每一域内的1,024个数字线210。在一些实例中，特定信号开发组件250可映射到每一域内的16个数字线210(例如，1,024个数字线210除以64个信号开发组件250)。在一些实例中，此映射可为固定的(例如，其中16个数字线210的群组映射到每一域内的相应信号开发组件250)，在一些实例中，这可降低多路复用或选择电路复杂性。在各种其它实例中，信号开发组件250可映射到多于一个域、(例如，域的)多于一组数字线210或其它配置。另外或替代地，数字线210域或组可映射到多于一个信号开发组件250。换句话说，存储器装置可包含信号开发组件250的各种配置以支持本文中所描述的多路复用信号开发的实例。
在此说明性实例中，1024个存储器单元105的行(例如，横跨一个域310)可由每一域中的单个字线205选择。在每域具有64个信号开发组件250的情况下，可在每一域中一次存取1,024个存储器单元105的组中的64个存储器单元(例如，通过经由选择组件815将相应数字线210与64个信号开发组件250-a中的每一者选择性地耦合)。在此存取期间，其它数字线210可与介接同一域的信号开发组件250选择性地隔离。此外，可使其它数字线210分流或屏蔽其它数字线210，如本文中所描述。
图9A及9B图解说明根据如本文中所揭示的实例的支持多路复用信号开发的组件布置900及950的实例。组件布置900及950中的每一者可包含域310-c、信号开发组件250-c及感测放大器290-c。组件布置900及950可图解说明组件的分层构造，其可包含构造的一或多个加性操作、减性操作或其它支持操作。在一些实例中，组件布置900及950可说明CMOS过程的层。
组件布置900可说明分层构造，其中信号开发组件250-c与域310-c形成或位于同一层上。举例来说，层920可包含域310-c-1及310-c-2以及信号开发组件250-c-1及250-c-2。举例来说，层930可包含域310-c-310及310-c-4以及信号开发组件250-c-3及250-c-4。层920还可包含感测放大器290-c，但在各种其它实例中感测放大器290-c可形成或位于层930上，或跨越层920及930而分布。在各种实例中，层920及930可形成于衬底层910上(例如，衬底915上)。组件布置900可为其中多个存储器单元跨越一或多个层而分布且信号开发组件250(例如，信号存储元件)跨越相同的一或多个层而分布的实例。
在一些实例中，组件布置900可包含从一个层通往另一层的导体，其可称为插孔、电极、通孔或迹线。在组件布置900的实例中，插孔可不和域310-c与对应信号开发组件250-c之间的电荷共享相关联。确切来说，可通过平面中或层内导体进行域310-c与信号开发组件250-c之间的此电荷共享，且可或可不经由插孔进行信号开发组件250-c与感测放大器290-c之间的电荷共享。因此，组件布置900可说明在垂直方向或域中支持高速缓冲存储器的信号开发组件250-c。
在一个实例中，域310-c的每一数字线210可映射或选路配线到至少一个信号开发组件250-c(例如，至少一个电容器610)，信号开发组件250-c可为相应数字线210的接续。在一些实例中，(例如，信号开发组件250-c的)至少一个电容器610可为电容器阵列的至少一个行的一部分。可在存储器单元层面(例如，FeRAM阵列)的逻辑部分中实施电容器610的此阵列作为FeRAM阵列的接续。举例来说，可执行或修改与铁电电容器相关联的FeRAM形成过程，例如屏蔽与铁电电容器相关联的特定步骤，以形成一组线性电容器610。
在此类实例中，域310-c的每一数字线210可映射或选路配线到积分电容器610的阵列。从感测放大器侧，此布置可包含多路复用器(例如，选择组件280)，且电容器610的阵列可经划分以隔离去往或来自FeRAM存储器单元的传送且使所述传送重叠。此布置可支持经由积分电容器610阵列的子组进行去往或来自感测放大器290-c的电荷转移，所述子组未参加与FeRAM存储器单元105的电流转移。因此，组件布置900的实例可解决跨越插孔(连接到多个层面的垂直金属导线)的电荷共享的问题，插孔在一些实例中可在若干层面或层当中共享。举例来说，在层面或层计数在一些实例中按比例增加的情况下，插孔上的电荷共享负载可能太高。因此，在每一层上(例如，紧密接近于DL插孔)具有至少一个电容器610作为临时高速缓冲存储器可支持多路复用信号开发组件250的垂直组织的高速缓冲存储器。此“树”布置可支持FeRAM存储器单元105到积分电容器610之间的层面中电荷共享以及通过底部逻辑经由电容器610及感测放大器290-c进行的并行读取/写入操作。
组件布置950可说明分层构造，其中信号开发组件250-d与域310-d形成或位于不同层上。举例来说，层970可包含信号开发组件250-d-1、250-d-2、250-d-3及250-d-4。举例来说，层980可包含域310-d-1及310-d-2。举例来说，层990可包含域310-d-3及310-d-4。层970还可包含感测放大器290-d，但在各种其它实例中感测放大器290-d可形成或位于层980、层990上，或者跨越层970、980或990中的两者或多于两者而分布。在各种实例中，层970、980及990可形成于衬底层960上(例如，衬底965上)。组件布置950可为其中多个存储器单元跨越一或多个层而分布且信号开发组件250(例如，信号存储元件)跨越一或多个不同层而分布的实例。
在一些实例中，组件布置950可包含从一个层通往另一层的导体，其可称为插孔、电极、通孔或迹线。在组件布置950的实例中，插孔可和域310-d与对应信号开发组件250-d之间的电荷共享相关联。尽管组件布置950可与跨越插孔的相对缓慢电荷共享相关联，但组件布置950可有利地将用于特定组件类型的形成操作分组。举例来说，在一些实例中，信号开发组件250-d可包含线性电容器610，然而域310-a可包含具有铁电电容器的存储器单元105。因此，形成层370可包含形成一组线性电容器，且形成层980及990可包含形成若干组铁电电容器。此布置可支持较高密度域310-d，这是因为铁电电容器可具有较高阵列密度(例如，归因于硅操作中的构造)，且线性电容器610可具有较低阵列密度(例如，归因于CMOS操作中的构造)。因此，在一些实例中，信号开发组件250-d组可形成或位于域310-d下面(例如，更靠近于衬底层960)。
可利用分层制造方法或用于形成所图解说明布置的任何其它方法执行制作组件布置900及950。举例来说，制作组件布置900及950可包含在衬底上制作多个存储器单元、放大器组件及各自与所述多个存储器单元中的一或多个存储器单元相关联的多个信号开发组件。所述制作可进一步包含在所述衬底上制作选择组件，所述选择组件与所述多个信号开发组件耦合且经配置以将所述多个信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合。在一些实例中，制作所述多个存储器单元包含制作多个铁电电容器。在一些实例中，制作所述多个信号开发组件中的每一信号开发组件包括制作电容器、制作放大器或两者。在一些实例中，制作所述多个信号开发组件的电容器可包含制作所述电容器中的每一者的线性介电部分。可执行不同制作步骤及布置以制作组件布置900或950。
图10展示根据如本文中所揭示的实例的支持多路复用信号开发的存储器装置1005的框图1000。存储器装置1005可称为电子存储器设备，且可为参考图1所描述的存储器装置100的组件的实例。
存储器装置1005可包含一或多个存储器单元1010，其可为参考图1到8所描述的(例如，存储器区段110的)存储器单元105的实例。存储器装置1005还可包含存储器控制器1015、字线1020、板线1025、感测组件1035及数字线1040。这些组件可彼此进行电子通信且可执行本文中所描述的功能中的一或多者。在一些情形中，存储器控制器1015可包含偏置组件1050及定时组件1055。
存储器控制器1015可与字线1020、板线1025、数字线1040及感测组件1035(其可为参考图1到8所描述的字线205、板线215、数字线210及感测组件150的实例)进行电子通信。在一些实例中，存储器装置1005还可包含I/O组件1045，其可为如本文中所描述的输入/输出组件160的实例。存储器装置1005的组件可彼此进行电子通信且可执行参考图1到8所描述的功能。在一些情形中，感测组件1035或I/O组件1045可为存储器控制器1015的组件。
在一些实例中，数字线1040可与感测组件1035(例如，经由选择组件320、经由旁路线260，如本文中所描述)及存储器单元1010的电容器或铁电电容器进行电子通信。可以逻辑状态(例如，第一或第二逻辑状态)对存储器单元1010进行写入。字线1020可与存储器控制器1015(例如，存储器控制器1015的行组件或行解码器)及存储器单元1010的单元选择组件(例如，开关组件、晶体管)进行电子通信。板线1025可与存储器控制器1015及存储器单元1010的电容器或铁电电容器的板进行电子通信。感测组件1035可与存储器控制器1015、数字线1040及I/O组件1045进行电子通信。感测控制线1065可与感测组件1035及存储器控制器1015进行电子通信，且可用于控制感测组件1035的各方面(例如，选择感测组件1035的一组多路复用信号开发组件250中的一者以支持多路复用信号开发)。除上文未列出的组件外，这些组件还可经由其它组件、连接或总线与存储器装置1005内部或外部的其它组件进行电子通信。
存储器控制器1015可为如本文中所描述的存储器控制器170的实例，且可经配置以通过将电压施加到各种节点而激活字线1020、板线1025或数字线1040。举例来说，偏置组件1050可经配置以施加操作存储器单元1010的电压以对如本文中所描述的存储器单元1010进行读取或写入。在一些实例中，存储器控制器1015可包含行组件125、列组件135或板组件145中的一或多者，或可以其它方式执行参考行组件125、列组件135或板组件145所描述的一或多个操作，或者可以其它方式与行组件125、列组件135、板组件145或其组合通信，如参考图1到8所描述，这可使得存储器控制器1015能够存取一或多个存储器单元1010。偏置组件1050可提供电压(例如，电压源)以用于与存储器单元1010耦合。另外或替代地，偏置组件1050可提供电压(例如，电压源)以用于感测组件1035的操作。
在一些情形中，存储器控制器1015可使用定时组件1055执行其操作中的一或多者。举例来说，定时组件1055可控制各种字线选择、信号开发组件选择或板偏置的定时，包含用于开关及电压施加以执行本文中所论述的存储器功能(例如读取及写入)(例如，根据读取操作400或450、写入操作500或550)的定时。在一些情形中，定时组件1055可控制偏置组件1050的操作。在一些情形中，定时组件1055可包含与存储器装置1005的存储器区段110相关联的定时器或时钟。
感测组件1035可将来自存储器单元1010(例如，经由数字线1040)的感测信号与参考信号进行比较。在确定逻辑状态之后，感测组件1035然后可提供I/O组件1045中的输出，其中可根据可包含存储器装置1005的电子装置的操作使用所述输出。感测组件1035可包含与I/O组件及存储器单元1010进行电子通信的一或多个感测放大器290。
可在硬件、由处理器执行的代码(例如，软件、固件)或其任一组合中实施存储器控制器1015或其子组件。如果在由处理器执行的代码中实施，那么存储器控制器1015或其子组件的功能可由经设计以执行如本文中所揭示的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或者其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任一组合执行。
存储器控制器1015或其子组件可物理地位于各种位置处，包含经分布使得功能的部分在不同物理位置处由一或多个物理装置实施。在一些实例中，存储器控制器1015或其子组件可为单独且相异的组件。在其它实例中，存储器控制器1015或其子组件可与一或多个其它硬件组件(包含但不限于I/O组件、收发器、网络服务器、另一计算装置、本文中所描述的一或多个其它组件或其组合)组合。存储器控制器1015可为参考图11所描述的存储器控制器1115或参考图12所描述的存储器控制器1215的实例。
在一些实例中，包含其任何子组件的存储器控制器1015可支持存储器装置1005中的多路复用信号开发的所描述实例。举例来说，存储器装置1005可包含多个存储器单元、放大器组件及各自与所述多个存储器单元中的一或多个存储器单元相关联的多个信号开发组件。存储器装置1005还可包含选择组件，所述选择组件与所述多个信号开发组件耦合且经配置以将所述多个信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合。
存储器控制器1015可为可操作的，举例来说，以致使存储器装置1005至少部分地基于将所述多个信号开发组件中的信号开发组件与所述多个存储器单元中的存储器单元选择性地耦合而在所述信号开发组件处开发信号，且至少部分地基于所述信号开发组件处的所述所开发信号而产生所述放大器组件的输出信号。另外或替代地，存储器控制器1015可为可操作的，举例来说，以致使所述存储器装置至少部分地基于将所述多个信号开发组件中的信号开发组件与所述放大器组件选择性地耦合而在所述信号开发组件处产生信号，且至少部分地基于所述信号开发组件处的所述所产生信号而在所述多个存储器单元中的存储器单元处开发单元写入信号。
图11展示根据如本文中所揭示的实例的支持多路复用信号开发的存储器控制器1115的框图1100。存储器控制器1115可为参考图1所描述的存储器控制器170或参考图10所描述的存储器控制器1015的实例。存储器控制器1115可包含偏置组件1120及定时组件1125，其可为参考图10所描述的偏置组件1050及定时组件1055的实例。存储器控制器1115还可包含电压选择器1130、存储器单元选择器1135、感测控制器1140，其可为本文中所描述的选择组件280的实例或包含选择组件280。这些模块中的每一者可彼此直接或间接通信(例如，经由一或多个总线)。
电压选择器1130可起始电压源的选择以支持存储器装置的各种存取操作。举例来说，电压选择器1130可产生或触发用于将各种开关组件或电压源激活或撤销激活的控制信号，或者产生或触发可提供到如参考图1到10所描述的行组件125、板组件145、感测组件150或参考组件270的控制信号。举例来说，电压选择器1130可产生用于选择(例如，启用、停用)字线205、数字线210或板线215的电压或者用于将分流器330激活或撤销激活的逻辑信号中的一或多者。
存储器单元选择器1135可选择存储器单元来进行存取操作(例如，读取操作、写入操作、重写操作、刷新操作及其它操作)。在一些实例中，存储器单元选择器1135可产生用于将存储器装置的存储器区段110激活或撤销激活的逻辑信号。在一些实例中，存储器单元选择器1135可产生用于将单元选择组件(例如本文中所描述的单元选择组件225)激活或撤销激活的逻辑信号或地址信号。在一些实例中，存储器单元选择器1135可起始或以其它方式控制本文中所描述的字线电压。
感测控制器1140可控制感测组件(例如本文中所描述的感测组件150)的各种操作。举例来说，感测控制器1140可产生用于将感测组件隔离组件(例如感测组件150与存储器区段110或参考组件270之间的开关组件)激活或撤销激活的逻辑信号(例如，隔离信号)。在一些实例中，感测控制器1140可产生用于使感测组件150的节点均衡的逻辑信号(例如，均衡信号、分流信号)。在一些实例中，感测控制器1140可产生用于将感测组件与感测电压源耦合或解耦或者将感测组件与输入/输出组件160或I/O组件1235耦合或解耦的逻辑信号。
感测控制器1140可为可操作的，举例来说，以至少部分地基于将多个信号开发组件中的信号开发组件与多个存储器单元中的存储器单元选择性地耦合而在所述信号开发组件处开发信号，且至少部分地基于所述信号开发组件处的所述所开发信号而产生放大器组件的输出信号。另外或替代地，感测控制器1140可为可操作的，举例来说，以至少部分地基于将多个信号开发组件中的信号开发组件与放大器组件选择性地耦合而在所述信号开发组件处产生信号，且至少部分地基于所述信号开发组件处的所述所产生信号而在多个存储器单元中的存储器单元处开发单元写入信号。
图12展示根据如本文中所揭示的实例的包含支持多路复用信号开发的装置1205的系统1200的图式。装置1205可为例如参考图1所描述的存储器装置100的实例或包含存储器装置100的组件。装置1205可包含用于双向通信的组件，包含用于传输及接收通信的组件，包含存储器控制器1215、存储器单元1220、基本输入/输出系统(BIOS)组件1225、处理器1230、I/O组件1235及外围组件1240。这些组件可经由一或多个总线(例如，总线1210)进行电子通信。
存储器控制器1215可操作如本文中所描述的一或多个存储器单元。具体来说，存储器控制器1215可经配置以支持用于存取存储器单元的所描述方案，包含多路复用信号开发。在一些情形中，存储器控制器1215可包含行组件、列组件、板组件或其组合，如参考图1到8所描述。
存储器单元1220可为参考图1到10所描述的存储器单元105或1010的实例，且可存储信息(例如，以逻辑状态的形式)，如本文中所描述。
BIOS组件1225是包含操作为固件的BIOS的软件组件，所述BIOS可将各种硬件组件初始化且运行各种硬件组件。BIOS组件1225还可管理处理器与各种其它组件(例如外围组件、I/O控制组件及其它组件)之间的数据流。BIOS组件1225可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器1230可包含智能硬件装置(例如，通用处理器、DSP、中央处理单元(CPU)、微控制器、ASIC、FPGA、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件)。在一些情形中，处理器1230可经配置以使用存储器控制器操作存储器阵列。在其它情形中，存储器控制器可集成到处理器1230中。处理器1230可经配置以执行存储于存储器中的计算机可读指令以执行各种功能(例如，支持用于存储器装置中的存取线故障的存取方案的功能或任务)。
I/O组件1235可管理用于装置1205的输入及输出信号。I/O组件1235还可管理未集成到装置1205中的外围装置。在一些情形中，I/O组件1235可表示到外部外围装置的物理连接或端口。在一些情形中，I/O组件1235可利用操作系统，例如 或另一已知操作系统。在其它情形中，I/O组件1235可表示以下各项或与以下各项交互：调制解调器、键盘、鼠标、触摸屏或类似装置。在一些情形中，I/O组件1235可实施为处理器的一部分。在一些情形中，用户可经由I/O组件1235或经由受I/O组件1235控制的硬件组件与装置1205交互。I/O组件1235可支持存取存储器单元1220，包含接收与存储器单元1220中的一或多者的所感测逻辑状态相关联的信息，或者提供与写入存储器单元1220中的一或多者的逻辑状态相关联的信息。
外围组件1240可包含任何输入或输出装置，或用于此些装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入1245可表示将输入提供到装置1205或其组件的在装置1205外部的装置或信号。此可包含用户接口或者与其它装置或位于其它装置之间的接口。在一些情形中，输入1245可由I/O组件1235管理，且可经由外围组件1240与装置1205交互。
输出1250可表示经配置以从装置1205或其组件中的任一者接收输出的在装置1205外部的装置或信号。输出1250的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板或者其它装置。在一些情形中，输出1250可为经由外围组件1240与装置1205介接的外围元件。在一些情形中，输出1250可由I/O组件1235管理。
装置1205的组件可包含经设计以执行其功能的电路系统。此可包含经配置以执行本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或者其它有源或无源元件。装置1205可为计算机、服务器、膝上型计算机、笔记型计算机、平板计算机、移动电话、可穿戴式电子装置、个人电子装置等等。或者，装置1205可为此装置的一部分或元件。
图13展示图解说明根据如本文中所揭示的实例的支持多路复用信号开发的方法1300的流程图。可根据参考图1到12所描述的方法、电路系统及设备执行方法1300的操作。在一些实例中，可由存储器装置100或者存储器装置100的组件或电路系统执行方法1300的操作，如参考图1到12所描述。在一些实例中，存储器装置可执行一组指令以控制装置的功能性元件(例如，电路系统、电压供应器、逻辑信号、晶体管、放大器、开关组件、选择组件)以执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能中的一些或所有功能。在一些实例中，可根据参考图4A所描述的读取操作400或参考图4B所描述的读取操作450执行方法1300。
在1305处，存储器装置可确定要存取第一存储器单元及第二存储器单元。
在1310处，所述存储器装置可在第一时间间隔期间且基于确定要存取所述第一存储器单元而将所述第一存储器单元与第一信号开发组件耦合。
在1315处，所述存储器装置可在与所述第一时间间隔重叠的第二时间间隔期间且基于确定要存取所述第二存储器单元而将所述第二存储器单元与第二信号开发组件耦合。
在1320处，所述存储器装置可在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与放大器组件耦合。
在1325处，所述存储器装置可在继所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述放大器组件耦合。
在一些实例中，可执行本文中所描述的方法(包含方法1300)的设备可包含：用于确定要存取第一存储器单元及第二存储器单元的构件；用于在第一时间间隔期间且基于确定要存取所述第一存储器单元而将所述第一存储器单元与第一信号开发组件耦合的构件；用于在与所述第一时间间隔重叠的第二时间间隔期间且基于确定要存取所述第二存储器单元而将所述第二存储器单元与第二信号开发组件耦合的构件；用于在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与放大器组件耦合的构件；及用于在继所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述放大器组件耦合的构件。
在一些实例中，可执行本文中所描述的方法(包含方法1300)的设备可包含处理器、与所述处理器进行电子通信的存储器及存储于所述存储器中的指令。所述指令可由所述处理器执行以致使所述设备进行以下操作：确定要存取第一存储器单元及第二存储器单元；在第一时间间隔期间且基于确定要存取所述第一存储器单元而将所述第一存储器单元与第一信号开发组件耦合；在与所述第一时间间隔重叠的第二时间间隔期间且基于确定要存取所述第二存储器单元而将所述第二存储器单元与第二信号开发组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与放大器组件耦合；及在继所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述放大器组件耦合。
在一些实例中，用于执行本文中所描述的方法(包含方法1300)的指令可作为代码存储于非暂时性计算机可读媒体中。所述代码可包含可执行以进行以下操作的指令：确定要存取第一存储器单元及第二存储器单元；在第一时间间隔期间且基于确定要存取所述第一存储器单元而将所述第一存储器单元与第一信号开发组件耦合；在与所述第一时间间隔重叠的第二时间间隔期间且基于确定要存取所述第二存储器单元而将所述第二存储器单元与第二信号开发组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与放大器组件耦合；及在继所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述放大器组件耦合。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，将所述第一存储器单元与所述第一信号开发组件耦合可包含用于经由与第一组存取线耦合的第一选择组件将所述第一信号开发组件与所述第一组存取线中相关联于所述第一存储器单元的第一选定存取线选择性地耦合的操作、特征、构件或指令。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，将所述第二存储器单元与所述第二信号开发组件耦合可包含用于经由与第二组存取线耦合的第二选择组件将所述第二信号开发组件与所述第二组存取线中相关联于所述第二存储器单元的第二选定存取线选择性地耦合的操作、特征、构件或指令。
所述方法、设备及非暂时性计算机可读媒体的一些实例可包含用于在将所述第一信号开发组件与所述放大器组件耦合之后将所述第一信号开发组件与所述放大器组件解耦的操作、特征、构件或指令。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，可在将所述第二信号开发组件与所述放大器组件耦合之前将所述第一信号开发组件与所述放大器组件解耦。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，可在将所述第一信号开发组件与所述放大器组件解耦后的延迟之后起始将所述第二信号开发组件与所述放大器组件耦合。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，所述第三时间间隔至少部分地与所述第二时间间隔重叠。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，将所述第一信号开发组件与所述放大器组件耦合可包含用于经由选择组件选择性地耦合所述第一信号开发组件的操作、特征、构件或指令，且将所述第二信号开发组件与所述放大器组件耦合可包含用于经由所述选择组件选择性地耦合所述第二信号开发组件的操作、特征、构件或指令。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，将所述第二信号开发组件与所述放大器组件耦合可发生在所述第三时间间隔之后。
在本文中所描述的所述方法、设备及非暂时性计算机可读媒体的一些实例中，所述第三时间间隔可在所述第二时间间隔内。
图14展示图解说明根据如本文中所揭示的实例的支持多路复用信号开发的方法1400的流程图。可根据参考图1到12所描述的方法、电路系统及设备执行方法1400的操作。在一些实例中，可由存储器装置100或者存储器装置100的组件或电路系统执行方法1400的操作，如参考图1到12所描述。在一些实例中，存储器装置可执行一组指令以控制装置的功能性元件(例如，电路系统、电压供应器、逻辑信号、晶体管、放大器、开关组件、选择组件)以执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能中的一些或所有功能。在一些实例中，可根据参考图5A所描述的写入操作500或参考图5B所描述的写入操作550执行方法1400。
在1405处，存储器装置可确定要存取第一存储器单元及第二存储器单元。
在1410处，所述存储器装置可在第一时间间隔期间且基于确定要存取所述第一存储器单元而将第一信号开发组件与放大器组件耦合。
在1415处，所述存储器装置可在继所述第一时间间隔之后的第二时间间隔期间且基于确定要存取所述第二存储器单元而将第二信号开发组件与所述放大器组件耦合。
在1420处，所述存储器装置可在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述第一存储器单元耦合。
在1425处，所述存储器装置可在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述第二存储器单元耦合。
在一些实例中，可执行本文中所描述的方法(包含方法1400)的设备可包含用于进行以下操作的构件：确定要存取第一存储器单元及第二存储器单元的构件；在第一时间间隔期间且基于确定要存取所述第一存储器单元而将第一信号开发组件与放大器组件耦合；在继所述第一时间间隔之后的第二时间间隔期间且基于确定要存取所述第二存储器单元而将第二信号开发组件与所述放大器组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述第一存储器单元耦合；及在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述第二存储器单元耦合。
在一些实例中，可执行本文中所描述的方法(包含方法1400)的设备可包含处理器、与所述处理器进行电子通信的存储器及存储于所述存储器中的指令。所述指令可由所述处理器执行以致使所述设备进行以下操作：确定要存取第一存储器单元及第二存储器单元；在第一时间间隔期间且基于确定要存取所述第一存储器单元而将第一信号开发组件与放大器组件耦合；在继所述第一时间间隔之后的第二时间间隔期间且基于确定要存取所述第二存储器单元而将第二信号开发组件与所述放大器组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述第一存储器单元耦合；及在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述第二存储器单元耦合。
在一些实例中，用于执行本文中所描述的方法(包含方法1400)的指令可作为代码存储于非暂时性计算机可读媒体中。所述代码可包含可执行以进行以下操作的指令：确定要存取第一存储器单元及第二存储器单元；在第一时间间隔期间且基于确定要存取所述第一存储器单元而将第一信号开发组件与放大器组件耦合；在继所述第一时间间隔之后的第二时间间隔期间且基于确定要存取所述第二存储器单元而将第二信号开发组件与所述放大器组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述第一存储器单元耦合；及在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述第二存储器单元耦合。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，将所述第一信号开发组件与所述第一存储器单元耦合可包含用于经由可与第一组存取线耦合的第一选择组件将所述第一信号开发组件与所述第一组存取线中可关联于所述第一存储器单元的第一选定存取线选择性地耦合的操作、特征、构件或指令。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，将所述第二信号开发组件与所述第二存储器单元耦合可包含用于经由可与第二组存取线耦合的第二选择组件将所述第二信号开发组件与所述第二组存取线中可关联于所述第二存储器单元的第二选定存取线选择性地耦合的操作、特征、构件或指令。
所述方法、设备及非暂时性计算机可读媒体的一些实例可包含用于在将所述第一信号开发组件与所述放大器组件耦合之后将所述第一信号开发组件与所述放大器组件解耦的操作、特征、构件或指令。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，可在将所述第二信号开发组件与所述放大器组件耦合之前将所述第一信号开发组件与所述放大器组件解耦。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，可在将所述第一信号开发组件与所述放大器组件解耦后的延迟之后起始将所述第二信号开发组件与所述放大器组件耦合。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，所述第三时间间隔至少部分地与所述第二时间间隔重叠。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，将所述第一信号开发组件与所述放大器组件耦合可包含用于经由选择组件选择性地耦合所述第一信号开发组件的操作、特征、构件或指令，且将所述第二信号开发组件与所述放大器组件耦合可包含用于经由所述选择组件选择性地耦合所述第二信号开发组件的操作、特征、构件或指令。
在所述方法、设备及非暂时性计算机可读媒体的一些实例中，所述第二时间间隔可在所述第三时间间隔内。
图15展示图解说明根据如本文中所揭示的实例的支持多路复用信号开发的方法1500的流程图。可执行方法1500的操作以制作参考图1到12所描述的电路系统及设备的实例。在一些实例中，可根据参考图9A所描述的组件布置900或参考图9B所描述的组件布置950执行方法1500。
在1505处，方法1500可包含在衬底上制作一组存储器单元。
在1510处，方法1500可包含在所述衬底上制作放大器组件。
在1515处，方法1500可包含在所述衬底上制作各自与所述组存储器单元中的一或多个存储器单元相关联的一组信号开发组件。
在1520处，方法1500可包含在所述衬底上制作选择组件，所述选择组件与所述组信号开发组件耦合且经配置以将所述组信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合。
在方法1500的一些实例中，制作所述组信号开发组件中的每一信号开发组件可包含用于制作电容器的操作。
在方法1500的一些实例中，制作所述组存储器单元可包含用于跨越所述衬底上的一或多个层制作所述组存储器单元的操作，且制作所述组信号开发组件的所述电容器可包含用于跨越所述衬底上的所述一或多个层制作所述电容器的操作。
在方法1500的一些实例中，制作所述组存储器单元可包含用于跨越所述衬底上的一或多个层制作所述组存储器单元的操作，且制作所述组信号开发组件的所述电容器可包含用于跨越所述衬底上的一或多个不同层制作所述电容器的操作。
在方法1500的一些实例中，制作所述组信号开发组件的所述电容器可包含用于制作所述电容器中的每一者的线性介电部分的操作。
在方法1500的一些实例中，制作所述组存储器单元可包含用于制作一组铁电电容器的操作。
方法1500的一些实例可包含用于在所述衬底上制作一组第二选择组件的操作，所述组第二选择组件中的每一第二选择组件与相应信号开发组件相关联且经配置以将所述组存储器单元中的任一个存储器单元与所述相应信号开发组件选择性地耦合。
在方法1500的一些实例中，制作所述组信号开发组件可包含用于制作一组放大器的操作。
应注意，本文中所描述的方法描述可能实施方案，且操作及步骤可被重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或多于两者的各方面。
描述一种设备。所述设备可包含：多个存储器单元；放大器组件；多个信号开发组件，其各自与所述多个存储器单元中的一或多个存储器单元相关联；及选择组件，其与所述多个信号开发组件耦合且经配置以将所述多个信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合。
在一些实例中，所述多个信号开发组件中的每一信号开发组件可与所述多个存储器单元中的一组存储器单元相关联，且所述设备可进一步包含多个第二选择组件，所述多个第二选择组件中的每一第二选择组件与相应信号开发组件相关联且经配置以将所述组存储器单元中的任一个存储器单元与所述相应信号开发组件选择性地耦合。
在一些实例中，所述多个信号开发组件中的每一信号开发组件包括信号存储元件。
在一些实例中，所述多个存储器单元可跨越一或多个层而分布，且所述多个信号开发组件的所述信号存储元件可跨越所述一或多个层而分布。
在一些实例中，所述多个存储器单元可跨越一或多个层而分布，且所述多个信号开发组件的所述信号存储元件可跨越一或多个不同层而分布。
在一些实例中，所述多个信号开发组件的每一信号存储元件可包含电容器。
在一些实例中，所述多个信号开发组件中的每一信号开发组件可包含电荷转移感测放大器。
在一些实例中，所述放大器可经配置以至少部分地基于第一存取线的电压及第二存取线的电压中的一者或两者而在所述第一存取线与所述第二存取线之间转移电荷。
在一些实例中，所述多个存储器单元可跨越一或多个层而分布，且所述多个信号开发组件可至少部分地跨越所述一或多个层而分布。
在一些实例中，所述多个存储器单元可跨越一或多个层而分布，且所述多个信号开发组件可至少部分地跨越一或多个不同层而分布。
在一些实例中，所述多个存储器单元中的每一存储器单元可包含铁电电容器。
在一些实例中，所述设备可经配置以：至少部分地基于将所述多个信号开发组件中的信号开发组件与所述多个存储器单元中的存储器单元选择性地耦合而在所述信号开发组件处开发信号，其中在所述信号开发组件处开发所述信号与第一等待时间相关联；且至少部分地基于所述信号开发组件处的所述所开发信号而产生所述放大器组件的输出信号，其中产生所述放大器组件的所述输出信号与持续时间比所述第一等待时间短的第二等待时间相关联。
在一些实例中，所述设备可经配置以进行以下操作：至少部分地基于将所述多个信号开发组件中的信号开发组件与所述放大器组件选择性地耦合而在所述信号开发组件处产生信号，其中在所述信号开发组件处产生所述信号与第三等待时间相关联；且至少部分地基于所述信号开发组件处的所述所产生信号而在所述多个存储器单元中的存储器单元处开发单元写入信号，其中在所述存储器单元处开发所述单元写入信号与持续时间比所述第三等待时间长的第四等待时间相关联。
描述另一设备。所述设备可包含多个存储器单元、放大器组件及多个信号开发组件。所述设备还可包含经配置以进行以下操作的电路系统：在第一时间间隔期间且至少部分地基于要存取所述多个存储器单元中的第一存储器单元及所述多个存储器单元中的第二存储器单元的确定而将所述第一存储器单元与所述多个信号开发组件中的第一信号开发组件耦合；在与所述第一时间间隔重叠的第二时间间隔期间且至少部分地基于要存取所述第一存储器单元及所述第二存储器单元的所述确定而将所述第二存储器单元与所述多个信号开发组件中的第二信号开发组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述放大器组件耦合；且在继所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述放大器组件耦合。
在一些实例中，所述设备可包含与所述多个信号开发组件耦合的选择组件，且所述电路系统可经配置以经由所述选择组件将所述第一信号开发组件与所述放大器组件耦合，且经由所述选择组件将所述第二信号开发组件与所述放大器组件耦合。
描述另一设备。所述设备可包含多个存储器单元、放大器组件及多个信号开发组件。所述设备还可包含经配置以进行以下操作的电路系统：在第一时间间隔期间且至少部分地基于确定要存取第一存储器单元而将第一信号开发组件与放大器组件耦合；在继所述第一时间间隔之后的第二时间间隔期间且至少部分地基于确定要存取第二存储器单元而将第二信号开发组件与所述放大器组件耦合；在继所述第一时间间隔之后的第三时间间隔期间将所述第一信号开发组件与所述第一存储器单元耦合；且在继与所述第三时间间隔重叠的所述第二时间间隔之后的第四时间间隔期间将所述第二信号开发组件与所述第二存储器单元耦合。
在一些实例中，所述设备可包含与所述多个信号开发组件耦合的选择组件，且所述电路系统可经配置以经由所述选择组件将所述第一信号开发组件与所述放大器组件耦合，且经由所述选择组件将所述第二信号开发组件与所述放大器组件耦合。
描述另一设备。所述设备可包含：存储器阵列；多个信号开发组件，其各自与所述存储器阵列的一或多个存取线相关联；及第一多个选择组件，其各自与所述多个信号开发组件的子组耦合且经配置以将所述子组中的选定信号开发组件与多个放大器组件中的一者选择性地耦合。
在一些实例中，所述多个信号开发组件中的每一信号开发组件可与所述存储器阵列的多个存取线相关联，且所述设备可包含第二多个选择组件，所述第二多个选择组件中的每一者与关联于所述信号开发组件中的相应一者的所述多个存取线耦合且经配置以将所述多个存取线中的选定存取线与所述信号开发组件中的所述相应一者选择性地耦合。
本文中的说明提供实例，且不限制权利要求书中所陈述的范围、适用性或实例。可在不背离本公开的范围的情况下在所论述的元件功能及布置方面做出改变。一些实例可视情况省略、替代或添加各种操作、程序步骤或组件。而且，可在其它实例中组合关于一些实例所描述的特征。
可使用各种不同技艺及技术中的任一者表示本文中所描述的信息及信号。举例来说，可遍及以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的普通技术人员将理解，信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚接地”是指保持在大致零伏(0V)的电压的电路的节点，或更一般来说表示所述电路或包含所述电路的装置(其可与接地直接耦合或可不与接地直接耦合)的参考电压。因此，虚接地的电压可暂时波动且在稳态下返回到大致0V或虚拟0V。可使用各种电子电路元件(例如由操作放大器及电阻器组成的分压器)实施虚接地。其它实施方案也是可能的。“虚接地”或“经虚接地”意味连接到大致0V，或装置的某一其它参考电压。
术语“电子通信”及“耦合”是指组件之间支持所述组件之间的电子流的关系。此可包含组件之间的直接连接或耦合或者可包含中间组件。换句话说，“与…连接”或“与…耦合”的组件彼此进行电子通信。进行电子通信的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在未通电电路中)，但可经配置且可操作以在使电路通电之后即刻交换电子或信号。通过实例方式，不管开关的状态(例如，断开、闭合)，经由开关(例如，晶体管)物理地连接或耦合的两个组件进行电子通信。
短语“耦合于…之间”可指组件相对于彼此的次序，且可指电耦合。在一个实例中，电耦合于组件“A”与组件“C”之间的组件“B”可指在电感测中“A-B-C”或“C-B-A”的组件次序。换句话说，电信号(例如，电压、电荷、电流)可通过组件B从组件A传递到组件C。
对组件B“耦合于”组件A与组件C“之间”的说明应未必被解释为以所描述次序排除其它介入组件。举例来说，组件“D”可耦合于所描述组件A与组件B之间(例如，是指作为实例的“A-D-B-C”或“C-B-D-A”的组件次序)，同时仍支持组件B电耦合于组件A与组件C之间。换句话说，所使用的短语“耦合于…之间”不应被解释为必需参考排他性顺序次序。
此外，对组件B“耦合于”组件A与组件C“之间”的说明不排除组件A与组件C之间的第二不同耦合。举例来说，组件A与组件C可在单独耦合(其与经由组件B的耦合电并联)中彼此耦合。在另一实例中，组件A与组件C可经由另一组件“E”耦合(例如，组件B耦合于组件A与组件C之间且组件E耦合于组件A与组件C之间)。换句话说，所使用的短语“耦合于…之间”不应被解释为组件之间的排他性耦合。
术语“隔离”是指组件之间其中电子目前不能够在其之间流动的关系；如果组件之间存在断开电路，那么所述组件彼此隔离。举例来说，通过开关物理地耦合的两个组件可在所述开关断开时彼此隔离。
如本文中所使用，术语“短路”是指组件之间其中经由激活两个组件之间的单个中间组件而在所讨论组件之间建立导电路径的关系。举例来说，当闭合两个组件之间的开关时，短接到第二组件的第一组件可与所述第二组件交换电子。因此，短接可为使得能够在进行电子通信的组件(或线)之间施加电压及/或电荷流的动态操作。
如本文中所使用，术语“电极”可指电导体，且在一些情形中，可经采用作为到存储器阵列的存储器单元或其它组件的电触点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、导线、导电线、导电层等等。
如本文中所使用，术语“端子”不必暗指电路元件的物理边界或连接点。确切来说，“端子”可指与电路元件相关的电路的参考点，其也可称为“节点”或“参考点”。
如本文中所使用，术语“层”可指几何结构的阶层或薄片，每一层可具有三个维度(例如，高度、宽度及深度)且可覆盖表面的一些或全部。举例来说，层可为三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件及/或材料。在一些情形中，一个层可由两个或多于两个子层构成。在一些附图中，出于图解说明目的而描绘三维层的两个维度。然而，所属领域的技术人员将认识到，所述层本质上是三维的。
硫属化物材料可为包含元素S、Se及Te中的至少一者的材料或合金。本文中所论述的相变材料可为硫属化物材料。硫属化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例性硫属化物材料及合金可包含但不限于Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，带连字符的化学组合物标记指示包含于特定化合物或合金中的元素且打算表示涉及所指示元素的所有化学计量法。举例来说，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二进制金属氧化物材料或混合价氧化物(其包含两种或多于两种金属，例如过渡金属、碱土金属及/或稀土金属)。实例不限于与存储器单元的存储器元件相关联的一或若干特定可变电阻材料。举例来说，可变电阻材料的其它实例可用于形成存储器元件且可包含硫属化物材料、巨磁阻材料或基于聚合物的材料以及其它材料。
包含参考图1、2及3所描述的存储器装置100、电路200及电路300的本文中所论述的装置可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，所述衬底是半导体晶片。在其它情形中，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或者另一衬底上的外延半导体材料层。可通过使用包含但不限于磷、硼或砷的各种化学物质进行掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过例如金属的导电材料连接到其它电子元件。源极及漏极可为导电的且可包括经重掺杂或退化半导体区域。源极及漏极可通过经轻掺杂半导体区域或沟道分开。如果所述沟道是n型(例如，大多数载子是电子)，那么FET可称为n型FET。如果所述沟道是p型(例如，大多数载子是空穴)，那么FET可称为p型FET。所述沟道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极而控制沟道导电性。举例来说，分别将正电压或负电压施加到n型FET或p型FET可致使沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“接通”或“激活的”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可为“关断”或“撤销激活的”。
本文中结合附图所陈述的说明描述实例性配置且不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意味“用作实例、例子或图解说明”，且并非“优选的”或“优于其它实例”。出于提供对所描述技术的理解的目的，详细说明包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免使所描述实例的概念模糊。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标签，那么说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可利用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任一组合实施或执行结合本文中的揭示内容所描述的各种说明性块及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或任何其它此类配置)。
可在硬件、由处理器执行的软件、固件或其任一组合中实施本文中所描述的功能。如果实施于由处理器执行的软件中，那么所述功能可作为一或多个指令或者代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的本质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施所描述功能。实施功能的特征还可物理地位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含在权利要求书中)所使用，如物项列表(举例来说，前面有例如“…中的至少一者”或“…中的一或多者”的短语的物项列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意味A或B或C或者AB或AC或BC或者ABC(例如，A及B及C)。
如本文中所使用，术语“基本上”意味所修饰特性(例如，由术语“基本上”修饰的动词或形容词)不必是绝对的，但是足够接近绝对以便达成特性的优点，或足够接近绝对使得所提及的特性在本公开的相关方面的上下文中成立。
如本文中所使用，短语“基于”不应解释为对一组闭合条件的参考。举例来说，描述为“基于条件A”的示范性步骤可在不背离本公开的范围的情况下基于条件A及条件B两者。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。
提供本文中的说明以使得所属领域的技术人员能够制成或使用本公开。所属领域的技术人员将易于明了对本公开的各种修改，且本文中所定义的通用原理可应用于其它变化形式，此并不背离本公开的范围。因此，本公开不限于本文中所描述的实例及设计，而是应被赋予与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (13)

1.一种存储器设备，其包括：
多个存储器单元；
放大器组件；
多个信号开发组件，其各自与所述多个存储器单元中的相应组存储器单元相关联，且各自包括不同于所述相应组存储器单元的信号存储元件；及
第一选择组件，其与所述多个信号开发组件耦合且经配置以将所述多个信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合；以及
多个第二选择组件，其各自与所述多个信号开发组件中的相应信号开发组件相关联，且各自经配置以将所述相应信号开发组件与关联于所述相应信号开发组件的所述相应组存储器单元中的任何一或多个存储器单元选择性地耦合。
2.根据权利要求1所述的存储器设备，其中所述多个存储器单元是跨越一或多个层而分布，且所述多个信号开发组件的所述信号存储元件是跨越所述一或多个层而分布。
3.根据权利要求1所述的存储器设备，其中所述多个存储器单元是跨越一或多个层而分布，且所述多个信号开发组件的所述信号存储元件是跨越一或多个不同层而分布。
4.根据权利要求1所述的存储器设备，其中所述多个信号开发组件的每一信号存储元件包括不同于所述相应组存储器单元的电容器。
5.根据权利要求1所述的存储器设备，其中所述多个信号开发组件中的每一信号开发组件包括电荷转移感测放大器。
6.根据权利要求5所述的存储器设备，其中所述电荷转移感测放大器经配置以至少部分地基于第一存取线的电压及第二存取线的电压中的一者或两者而在所述第一存取线与所述第二存取线之间转移电荷。
7.根据权利要求1所述的存储器设备，其中所述多个存储器单元是跨越一或多个层而分布，且所述多个信号开发组件是至少部分地跨越所述一或多个层而分布。
8.根据权利要求1所述的存储器设备，其中所述多个存储器单元是跨越一或多个层而分布，且所述多个信号开发组件是至少部分地跨越一或多个不同层而分布。
9.根据权利要求1所述的存储器设备，其中所述多个存储器单元中的每一存储器单元包括铁电电容器。
10.根据权利要求1所述的存储器设备，其中所述多个存储器单元中的每个存储器单元包括与所述多个第二选择组件分离的单元选择组件。
11.一种存储器设备，其包括：
多个存储器单元；
放大器组件；
多个信号开发组件，其各自与所述多个存储器单元中的一或多个存储器单元相关联；以及
选择组件，其与所述多个信号开发组件耦合且经配置以将所述多个信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合；
其中所述存储器设备经配置以：
至少部分地基于将所述多个信号开发组件中的信号开发组件与所述多个存储器单元中的存储器单元选择性地耦合而在所述信号开发组件处开发信号，其中在所述信号开发组件处开发所述信号与第一等待时间相关联；且
至少部分地基于所述信号开发组件处的所述所开发信号而产生所述放大器组件的输出信号，其中产生所述放大器组件的所述输出信号与持续时间比所述第一等待时间短的第二等待时间相关联。
12.一种存储器设备，其包括：
多个存储器单元；
放大器组件；
多个信号开发组件，其各自与所述多个存储器单元中的一或多个存储器单元相关联；及
选择组件，其与所述多个信号开发组件耦合且经配置以将所述多个信号开发组件中的选定信号开发组件与所述放大器组件选择性地耦合；以及
其中所述存储器设备经配置以：
至少部分地基于将所述多个信号开发组件中的信号开发组件与所述放大器组件选择性地耦合而在所述信号开发组件处产生信号，其中在所述信号开发组件处产生所述信号与第三等待时间相关联；且
至少部分地基于所述信号开发组件处的所述所产生信号而在所述多个存储器单元中的存储器单元处开发单元写入信号，其中在所述存储器单元处开发所述单元写入信号与持续时间比所述第三等待时间长的第四等待时间相关联。
13.一种存储器设备，其包括：
存储器阵列；
多个信号开发组件，其各自与所述存储器阵列的多个存取线相关联；
多个第一选择组件，其各自与所述多个信号开发组件的子组耦合且经配置以将所述子组中的选定信号开发组件与多个放大器组件中的一者选择性地耦合；及
多个第二选择组件，所述多个第二选择组件中的每一者与关联于所述多个信号开发组件中的相应一者的所述多个存取线耦合且经配置以将所述多个存取线中的选定存取线与所述多个信号开发组件中的所述相应一者选择性地耦合。
CN201980082612.0A 2018-12-21 2019-12-05 存储器装置中的多路复用信号开发 Active CN113243031B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862783388P 2018-12-21 2018-12-21
US62/783,388 2018-12-21
US16/700,983 US11360704B2 (en) 2018-12-21 2019-12-02 Multiplexed signal development in a memory device
US16/700,983 2019-12-02
PCT/US2019/064597 WO2020131395A1 (en) 2018-12-21 2019-12-05 Multiplexed signal development in a memory device

Publications (2)

Publication Number Publication Date
CN113243031A CN113243031A (zh) 2021-08-10
CN113243031B true CN113243031B (zh) 2024-05-14

Family

ID=71097667

Family Applications (7)

Application Number Title Priority Date Filing Date
CN201980082612.0A Active CN113243031B (zh) 2018-12-21 2019-12-05 存储器装置中的多路复用信号开发
CN201980084577.6A Pending CN113228175A (zh) 2018-12-21 2019-12-20 与存储器装置相关联的写入广播操作
CN201980084160.XA Active CN113228174B (zh) 2018-12-21 2019-12-20 与存储器装置相关联的读取广播操作
CN201980082657.8A Active CN113196246B (zh) 2018-12-21 2019-12-20 存储器装置中用于信号开发高速缓冲存储的内容可寻址存储器
CN201980084236.9A Active CN113196247B (zh) 2018-12-21 2019-12-20 存储器装置中的信号开发高速缓冲存储
CN201980084464.6A Pending CN113196248A (zh) 2018-12-21 2019-12-20 用于存储器装置中的信号开发高速缓冲存储的页策略
CN201980084212.3A Pending CN113196394A (zh) 2018-12-21 2019-12-20 存储器装置中的信号开发高速缓冲存储

Family Applications After (6)

Application Number Title Priority Date Filing Date
CN201980084577.6A Pending CN113228175A (zh) 2018-12-21 2019-12-20 与存储器装置相关联的写入广播操作
CN201980084160.XA Active CN113228174B (zh) 2018-12-21 2019-12-20 与存储器装置相关联的读取广播操作
CN201980082657.8A Active CN113196246B (zh) 2018-12-21 2019-12-20 存储器装置中用于信号开发高速缓冲存储的内容可寻址存储器
CN201980084236.9A Active CN113196247B (zh) 2018-12-21 2019-12-20 存储器装置中的信号开发高速缓冲存储
CN201980084464.6A Pending CN113196248A (zh) 2018-12-21 2019-12-20 用于存储器装置中的信号开发高速缓冲存储的页策略
CN201980084212.3A Pending CN113196394A (zh) 2018-12-21 2019-12-20 存储器装置中的信号开发高速缓冲存储

Country Status (6)

Country Link
US (14) US11360704B2 (zh)
EP (7) EP3899944A4 (zh)
JP (9) JP2022511972A (zh)
CN (7) CN113243031B (zh)
TW (2) TWI762840B (zh)
WO (7) WO2020131395A1 (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235176B2 (en) 2015-12-17 2019-03-19 The Charles Stark Draper Laboratory, Inc. Techniques for metadata processing
SG11202007272QA (en) 2018-02-02 2020-08-28 Charles Stark Draper Laboratory Inc Systems and methods for policy execution processing
EP3746921B1 (en) 2018-02-02 2023-12-27 Dover Microsystems, Inc. Systems and methods for policy linking and/or loading for secure initialization
US11797398B2 (en) 2018-04-30 2023-10-24 Dover Microsystems, Inc. Systems and methods for checking safety properties
WO2020097179A1 (en) 2018-11-06 2020-05-14 Dover Microsystems, Inc. Systems and methods for stalling host processor
US11841956B2 (en) 2018-12-18 2023-12-12 Dover Microsystems, Inc. Systems and methods for data lifecycle protection
US11176065B2 (en) * 2019-08-12 2021-11-16 Micron Technology, Inc. Extended memory interface
US11842169B1 (en) 2019-09-25 2023-12-12 Amazon Technologies, Inc. Systolic multiply delayed accumulate processor architecture
US11816446B2 (en) 2019-11-27 2023-11-14 Amazon Technologies, Inc. Systolic array component combining multiple integer and floating-point data types
US11467806B2 (en) 2019-11-27 2022-10-11 Amazon Technologies, Inc. Systolic array including fused multiply accumulate with efficient prenormalization and extended dynamic range
JP2021140842A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 メモリ回路、情報処理回路、及び情報処理装置
US11422773B1 (en) 2020-06-29 2022-08-23 Amazon Technologies, Inc. Multiple busses within a systolic array processing element
US11232062B1 (en) 2020-06-29 2022-01-25 Amazon Technologies, Inc. Parallelism within a systolic array using multiple accumulate busses
US11308027B1 (en) 2020-06-29 2022-04-19 Amazon Technologies, Inc. Multiple accumulate busses in a systolic array
US11113233B1 (en) * 2020-06-29 2021-09-07 Amazon Technologies, Inc. Multiple busses in a grouped systolic array
KR102342994B1 (ko) * 2020-07-21 2021-12-24 고려대학교 산학협력단 산술 연산을 지원하는 인메모리 컴퓨팅
US11880682B2 (en) 2021-06-30 2024-01-23 Amazon Technologies, Inc. Systolic array with efficient input reduction and extended array performance
US11727981B2 (en) * 2021-07-07 2023-08-15 Micron Technology, Inc. Sense amplifier with digit line multiplexing
US11837269B2 (en) * 2021-08-31 2023-12-05 Micron Technology, Inc. Deck-level signal development cascodes
CN113641626B (zh) * 2021-10-18 2022-02-18 睿思芯科(深圳)技术有限公司 一种sram读写控制方法及行缓冲控制器
CN116417027A (zh) * 2021-12-31 2023-07-11 长鑫存储技术有限公司 一种控制放大方法及电路、灵敏放大器和半导体存储器
US11967396B2 (en) 2022-04-27 2024-04-23 Nvidia Corp. Multi-rank receiver
US11881255B2 (en) * 2022-04-27 2024-01-23 Nvidia Corp. Look ahead switching circuit for a multi-rank system
US11978496B2 (en) 2022-04-27 2024-05-07 Nvidia Corp. Distributed global and local reference voltage generation
US11973501B2 (en) 2022-04-27 2024-04-30 Nvidia Corp. Digitally controlled unified receiver for multi-rank system
US20230350598A1 (en) * 2022-04-28 2023-11-02 Micron Technology, Inc. Performance monitoring for a memory system
JP2024002003A (ja) * 2022-06-23 2024-01-11 キオクシア株式会社 メモリデバイス及びメモリシステム
US20240069783A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Memory phase monitoring and scheduling system
WO2024054448A1 (en) * 2022-09-10 2024-03-14 Rambus Inc. Split-entry dram cache
CN116149572A (zh) * 2023-02-24 2023-05-23 合肥兆芯电子有限公司 映射表更新方法、存储器存储装置及存储器控制电路单元

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012198972A (ja) * 2011-03-23 2012-10-18 Toshiba Corp 半導体記憶装置
CN102800349A (zh) * 2011-05-23 2012-11-28 英飞凌科技股份有限公司 具有复制偏置方案的电流感测放大器
TWI630621B (zh) * 2016-05-25 2018-07-21 力旺電子股份有限公司 記憶體系統及感測裝置
CN108885891A (zh) * 2016-03-11 2018-11-23 美光科技公司 用于铁电存储器单元感测的偏移补偿

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
JPH0793031B2 (ja) * 1987-02-12 1995-10-09 株式会社日立製作所 アクセス制御システム
JPH01166850A (ja) 1987-12-24 1989-06-30 Mitsubishi Heavy Ind Ltd 銅又はアルミニウム合金鋳物の製造法
JPH0315958A (ja) 1989-06-14 1991-01-24 Hitachi Ltd キャッシュメモリシステム
JP2938511B2 (ja) 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
JP2951786B2 (ja) 1992-02-03 1999-09-20 三菱電機株式会社 半導体記憶装置
US5341501A (en) 1991-10-04 1994-08-23 Bull Hn Information Systems Inc. Processor bus access
US5377154A (en) 1992-01-31 1994-12-27 Oki Electric Industry Co., Ltd. Multiple serial-access memory
US6320778B1 (en) 1994-01-06 2001-11-20 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JP3672940B2 (ja) * 1994-01-06 2005-07-20 沖電気工業株式会社 半導体記憶装置
JP3085843B2 (ja) 1994-01-11 2000-09-11 沖電気工業株式会社 半導体記憶回路
US5596521A (en) 1994-01-06 1997-01-21 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JP3181479B2 (ja) 1994-12-15 2001-07-03 沖電気工業株式会社 半導体記憶装置
US5787267A (en) 1995-06-07 1998-07-28 Monolithic System Technology, Inc. Caching method and circuit for a memory system with circuit module architecture
JP3352577B2 (ja) * 1995-12-21 2002-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置
JP4008072B2 (ja) 1997-08-21 2007-11-14 富士通株式会社 半導体記憶装置
JPH1173763A (ja) * 1997-08-28 1999-03-16 Toshiba Corp 半導体集積回路装置
JP3161384B2 (ja) 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置とそのアクセス方法
KR100329024B1 (ko) 1998-03-27 2002-03-18 아끼구사 나오유끼 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기
JPH11339466A (ja) 1998-03-27 1999-12-10 Fujitsu Ltd 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ
JP2954178B1 (ja) 1998-06-26 1999-09-27 甲府日本電気株式会社 可変式キャッシュ方式
JP2001006379A (ja) 1999-06-16 2001-01-12 Fujitsu Ltd 複写、移動機能を有するフラッシュメモリ
JP2001005725A (ja) 1999-06-21 2001-01-12 Hitachi Ltd キャッシュ記憶装置
KR100373849B1 (ko) 2000-03-13 2003-02-26 삼성전자주식회사 어소시어티브 캐시 메모리
US6587384B2 (en) * 2001-04-21 2003-07-01 Hewlett-Packard Development Company, L.P. Multi-function serial I/O circuit
US6829682B2 (en) 2001-04-26 2004-12-07 International Business Machines Corporation Destructive read architecture for dynamic random access memories
KR100387529B1 (ko) 2001-06-11 2003-06-18 삼성전자주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
US20040230288A1 (en) 2002-04-17 2004-11-18 Rosenthal Arthur L. Medical devices adapted for controlled in vivo structural change after implantation
CN1480950A (zh) 2002-09-05 2004-03-10 力旺电子股份有限公司 即时多路复用且可快速复制数据的闪速存储器装置
US6940753B2 (en) 2002-09-24 2005-09-06 Sandisk Corporation Highly compact non-volatile memory and method therefor with space-efficient data registers
JP4439838B2 (ja) 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US6999370B2 (en) 2003-08-06 2006-02-14 International Business Machines Corporation Low power circuits with small voltage swing transmission, voltage regeneration, and wide bandwidth architecture
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
US7085190B2 (en) 2004-09-16 2006-08-01 Stmicroelectronics, Inc. Variable boost voltage row driver circuit and method, and memory device and system including same
KR100640594B1 (ko) 2004-10-27 2006-11-01 삼성전자주식회사 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터입출력 신호를 래치하는 인터페이스 회로 및 이를구비하는 메모리 시스템
JP4956922B2 (ja) 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
US7216272B2 (en) 2005-02-23 2007-05-08 Texas Instruments Incorporated Method for reducing SRAM test time by applying power-up state knowledge
JP5005179B2 (ja) 2005-03-23 2012-08-22 ソニー株式会社 固体撮像装置
US7206230B2 (en) 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
JP4756581B2 (ja) 2005-07-21 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20070083783A1 (en) 2005-08-05 2007-04-12 Toru Ishihara Reducing power consumption at a cache
JP2007080325A (ja) * 2005-09-12 2007-03-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7286425B2 (en) 2005-10-31 2007-10-23 International Business Machines Corporation System and method for capacitive mis-match bit-line sensing
KR20070066185A (ko) 2005-12-21 2007-06-27 삼성전자주식회사 데이터 라인을 공유하는 반도체 메모리 장치의 병렬 비트테스트 회로
US7647536B2 (en) 2005-12-30 2010-01-12 Intel Corporation Repair bits for a low voltage cache
US7516275B2 (en) 2006-04-25 2009-04-07 International Business Machines Corporation Pseudo-LRU virtual counter for a locking cache
JP4299848B2 (ja) 2006-08-09 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置
US20080080266A1 (en) 2006-09-27 2008-04-03 Khellah Muhammad M Memory driver circuits with embedded level shifters
CN101558391B (zh) * 2006-12-15 2013-10-16 密克罗奇普技术公司 用于微处理器的可配置高速缓冲存储器
JP2008257773A (ja) 2007-04-02 2008-10-23 Toshiba Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の制御方法、不揮発性半導体記憶システム、及びメモリカード
US7613060B2 (en) * 2007-05-21 2009-11-03 Micron Technology, Inc. Methods, circuits, and systems to select memory regions
JP5035348B2 (ja) * 2007-09-14 2012-09-26 富士通セミコンダクター株式会社 半導体メモリ
JP5217374B2 (ja) 2007-11-13 2013-06-19 富士電機株式会社 自動販売機
US8090999B2 (en) 2008-06-10 2012-01-03 Micron Technology, Inc. Memory media characterization for development of signal processors
US20140325129A1 (en) 2008-12-31 2014-10-30 Micron Technology, Inc. Method and apparatus for active range mapping for a nonvolatile memory device
KR20100113389A (ko) 2009-04-13 2010-10-21 주식회사 하이닉스반도체 라이트 동작을 제어하는 반도체 집적 회로
US8495299B2 (en) * 2009-11-16 2013-07-23 Microsoft Corporation Non-blocking data transfer via memory cache manipulation
US20110149667A1 (en) 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
JP5374412B2 (ja) 2010-02-24 2013-12-25 ラピスセミコンダクタ株式会社 半導体記憶回路
KR20110097438A (ko) * 2010-02-25 2011-08-31 삼성전자주식회사 메모리 시스템, 그리고 그것의 동작 방법
KR20110124992A (ko) * 2010-05-12 2011-11-18 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
US8760953B2 (en) 2010-10-01 2014-06-24 Qualcomm Incorporated Sense amplifier with selectively powered inverter
US20120151232A1 (en) 2010-12-12 2012-06-14 Fish Iii Russell Hamilton CPU in Memory Cache Architecture
JP2012203938A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
US8645752B2 (en) 2011-11-08 2014-02-04 Micron Technology, Inc. Apparatuses and methods for operating a memory device
US20130145097A1 (en) * 2011-12-05 2013-06-06 Qualcomm Incorporated Selective Access of a Store Buffer Based on Cache State
US8873329B1 (en) * 2012-01-17 2014-10-28 Rambus Inc. Patterned memory page activation
JP2013196717A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体記憶装置およびその駆動方法
JP5978771B2 (ja) * 2012-05-31 2016-08-24 ソニー株式会社 信号処理装置および方法、撮像素子、並びに、撮像装置
US9257154B2 (en) 2012-11-29 2016-02-09 Micron Technology, Inc. Methods and apparatuses for compensating for source voltage
US9013930B2 (en) 2012-12-20 2015-04-21 Winbond Electronics Corp. Memory device with interleaved high-speed reading function and method thereof
US9093175B2 (en) 2013-03-27 2015-07-28 International Business Machines Corporation Signal margin centering for single-ended eDRAM sense amplifier
US9443602B2 (en) 2013-08-23 2016-09-13 Kabushiki Kaisha Toshiba Storage device and data latch timing adjustment method
CN110233978B (zh) 2014-02-07 2022-03-11 拉姆伯斯公司 馈通补偿图像传感器
US9384830B2 (en) 2014-05-06 2016-07-05 Micron Technology, Inc. Apparatuses and methods for performing multiple memory operations
US9535844B1 (en) 2014-06-30 2017-01-03 EMC IP Holding Company LLC Prioritization for cache systems
KR102309471B1 (ko) * 2014-12-19 2021-10-07 에스케이하이닉스 주식회사 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
EP3254286B1 (en) 2015-02-06 2019-09-11 Micron Technology, INC. Apparatuses and methods for parallel writing to multiple memory device locations
US9785211B2 (en) 2015-02-13 2017-10-10 Qualcomm Incorporated Independent power collapse methodology
KR101994952B1 (ko) 2015-03-27 2019-07-01 후아웨이 테크놀러지 컴퍼니 리미티드 데이터 처리 방법, 메모리 관리 유닛, 및 메모리 제어 장치
US9582430B2 (en) 2015-03-27 2017-02-28 Intel Corporation Asymmetric set combined cache
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
US10073786B2 (en) * 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9627016B2 (en) 2015-09-10 2017-04-18 Cypress Semiconductor Corporation Systems, methods, and devices for parallel read and write operations
KR102377453B1 (ko) 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
US10303372B2 (en) 2015-12-01 2019-05-28 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
US9734886B1 (en) 2016-02-01 2017-08-15 Micron Technology, Inc Cell-based reference voltage generation
US9934837B2 (en) 2016-03-01 2018-04-03 Micron Technology, Inc. Ground reference scheme for a memory cell
US10083731B2 (en) * 2016-03-11 2018-09-25 Micron Technology, Inc Memory cell sensing with storage component isolation
US9761312B1 (en) * 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
US9997250B2 (en) 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US9542980B1 (en) 2016-03-29 2017-01-10 Nanya Technology Corp. Sense amplifier with mini-gap architecture and parallel interconnect
US10082964B2 (en) 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
US10839884B2 (en) 2016-05-03 2020-11-17 Rambus, Inc. Memory component with efficient write operations
TWI734781B (zh) * 2016-05-20 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置、電子構件及電子裝置
US10249351B2 (en) 2016-11-06 2019-04-02 Intel Corporation Memory device with flexible internal data write control circuitry
US10503649B2 (en) 2016-11-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and address mapping method for cache memory
US10490239B2 (en) 2016-12-27 2019-11-26 Intel Corporation Programmable data pattern for repeated writes to memory
WO2018163252A1 (ja) 2017-03-06 2018-09-13 ゼンテルジャパン株式会社 半導体記憶システム
JP6943600B2 (ja) * 2017-04-18 2021-10-06 ラピスセミコンダクタ株式会社 半導体記憶装置および半導体記憶装置の読み出し方法
US10650899B2 (en) 2017-04-27 2020-05-12 Everspin Technologies, Inc. Delayed write-back in memory with calibration support
US10789175B2 (en) 2017-06-01 2020-09-29 Mellanox Technologies Ltd. Caching policy in a multicore system on a chip (SOC)
US10510383B2 (en) 2017-10-03 2019-12-17 Sandisk Technologies Llc State dependent sense circuits and pre-charge operations for storage devices
US10667621B2 (en) * 2018-04-19 2020-06-02 Micron Technology, Inc. Multi-stage memory sensing
US10395710B1 (en) * 2018-05-21 2019-08-27 Avalanche Technology, Inc. Magnetic memory emulating dynamic random access memory (DRAM)

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012198972A (ja) * 2011-03-23 2012-10-18 Toshiba Corp 半導体記憶装置
CN102800349A (zh) * 2011-05-23 2012-11-28 英飞凌科技股份有限公司 具有复制偏置方案的电流感测放大器
CN108885891A (zh) * 2016-03-11 2018-11-23 美光科技公司 用于铁电存储器单元感测的偏移补偿
TWI630621B (zh) * 2016-05-25 2018-07-21 力旺電子股份有限公司 記憶體系統及感測裝置

Also Published As

Publication number Publication date
TW202230141A (zh) 2022-08-01
JP7165269B2 (ja) 2022-11-02
US11221797B2 (en) 2022-01-11
US11360704B2 (en) 2022-06-14
JP2022511949A (ja) 2022-02-01
EP3899940A1 (en) 2021-10-27
TW202044045A (zh) 2020-12-01
US20220300210A1 (en) 2022-09-22
WO2020131395A1 (en) 2020-06-25
JP2022183340A (ja) 2022-12-08
US11520529B2 (en) 2022-12-06
US20220076733A1 (en) 2022-03-10
US20200202907A1 (en) 2020-06-25
JP2022514073A (ja) 2022-02-09
CN113196248A (zh) 2021-07-30
EP3899944A4 (en) 2022-09-28
CN113196246A (zh) 2021-07-30
EP3899942A1 (en) 2021-10-27
CN113228174B (zh) 2023-03-31
EP3899941A4 (en) 2022-10-12
EP3899733A1 (en) 2021-10-27
US20220020414A1 (en) 2022-01-20
US20230066051A1 (en) 2023-03-02
EP3899944A1 (en) 2021-10-27
US11726714B2 (en) 2023-08-15
JP2022514341A (ja) 2022-02-10
JP7175398B2 (ja) 2022-11-18
WO2020132438A1 (en) 2020-06-25
CN113228174A (zh) 2021-08-06
US20200201781A1 (en) 2020-06-25
WO2020132430A1 (en) 2020-06-25
EP3899941A1 (en) 2021-10-27
CN113228175A (zh) 2021-08-06
US20200201576A1 (en) 2020-06-25
JP2022514345A (ja) 2022-02-10
WO2020132435A1 (en) 2020-06-25
WO2020132432A1 (en) 2020-06-25
EP3899732A4 (en) 2022-10-19
US20220044723A1 (en) 2022-02-10
JP2022168310A (ja) 2022-11-04
US11340833B2 (en) 2022-05-24
CN113196246B (zh) 2024-05-14
EP3899734A4 (en) 2022-10-26
JP7105376B2 (ja) 2022-07-22
US11693599B2 (en) 2023-07-04
US11669278B2 (en) 2023-06-06
JP2022514602A (ja) 2022-02-14
US20220020424A1 (en) 2022-01-20
US11989450B2 (en) 2024-05-21
EP3899942A4 (en) 2022-10-12
JP2022510492A (ja) 2022-01-26
US20220391144A1 (en) 2022-12-08
CN113196247B (zh) 2024-04-23
US20220261191A1 (en) 2022-08-18
US20220044713A1 (en) 2022-02-10
CN113196394A (zh) 2021-07-30
CN113243031A (zh) 2021-08-10
US11372595B2 (en) 2022-06-28
WO2020132434A1 (en) 2020-06-25
EP3899732A1 (en) 2021-10-27
JP2022511972A (ja) 2022-02-01
US11934703B2 (en) 2024-03-19
EP3899734A1 (en) 2021-10-27
EP3899940A4 (en) 2022-10-12
TWI762840B (zh) 2022-05-01
WO2020132428A1 (en) 2020-06-25
US11656801B2 (en) 2023-05-23
US20220206718A1 (en) 2022-06-30
US20220050776A1 (en) 2022-02-17
US11709634B2 (en) 2023-07-25
CN113196247A (zh) 2021-07-30
EP3899733A4 (en) 2022-10-19

Similar Documents

Publication Publication Date Title
CN113243031B (zh) 存储器装置中的多路复用信号开发
CN112740330B (zh) 用于存储器装置中的基于区段的数据保护的存取方案
CN111684526B (zh) 具有耦合电容的自我参考感测方案
CN111801738B (zh) 用于感测存储器单元的差分放大器方案
CN112567462A (zh) 存储器装置中用于基于活动的数据保护的存取方案

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant