TWI794405B - 用於政策執行處理的系統及方法 - Google Patents
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Abstract
一種處理指令的系統及方法,可以包括應用處理域(APD)以及元資料處理域(MTD)。該APD可以包括執行指令以及提供相關資訊給該MTD的應用處理器。該MTD可以包括標籤處理單元(TPU),該標籤處理單元具有由該MTD強制執行的基於政策的規則的快取。該TPU可以基於正在被強制執行的政策以及與該指令關聯的元資料標籤及運算元來確認該指令被允許來執行(亦即為有效的)。如果該些指令為有效的,該TPU可以將該元資料標籤寫入佇列。該佇列可以(i)從該應用處理域接收操作輸出資訊,(ii)從該TPU接收該元資料標籤,(iii)回應於接收該元資料標籤,輸出指示該操作輸出資訊和該元資料標籤的結果資訊;以及(iv)許可該結果資訊被寫入記憶體。
Description
本專利申請案主張2018年2月2日申請的美國臨時專利申請案第62/625,634號的權益。上述申請案的全部教示內容藉由引用全部併入本申請全文。
本發明一般涉及用於政策執行處理的系統和方法,例如,用於實施安全政策。包括被配置為執行一個或多個電腦程式指令的電子電路的電腦處理器是已知的。此外,實現安全政策以防止電腦處理器對敏感資訊妥協是已知的。
在一個方面,本發明涉及一種處理系統,其包括主機處理域,該主機處理域包括主機處理器。主機處理器可以被配置為接收至少一個指令,該指令包括(i)與一個或多個運算元有關的運算元資訊,以及(ii)指示要在該一個或多個運算元上執行的操作的操作資訊。該主機處理器還可以被配置為執行於該一個或多個運算元上的被指示於該操作資訊中的操作以產生操作輸出資訊,並且向元資料處理域提供指令資訊和該操作輸出資訊。元資料處理域可以包括寫連鎖,其可以被配置為從主機處理域接收操作輸出資訊,並將操作輸出資訊放入佇列中。元資料處理域還可以包括標籤處理單元,其被配置為從主機處理域接收指令資訊,並使用指令資訊來獲得與至少一個指令相關聯的一個或多個輸入元資料標籤。標籤處理單元還可以根據被實施的一個或多個政策並且根據與至少一個指令相關聯的一個或多個輸入元資料標籤來決定是否允許該至少一個指令。標籤處理單元可以回應於允許該指令的一個決定,使得寫連鎖的佇列以將操作輸出資訊與至少一個輸出元資料標籤相關聯的方式將操作輸出資訊寫入記憶體。
標籤處理單元可以包括規則快取,其被配置為儲存由元資料處理域強制執行的該一個或多個政策的至少一個政策的一個或多個規則分錄。
允許該指令的該決定可以包括決定規則快取儲存與相關聯於至少一個指令的一個或多個輸入元資料標籤相匹配的規則分錄。標籤處理單元可以被配置為使用儲存在規則分錄中的資訊來提供與操作輸出資訊相關聯的至少一個輸出元資料標籤。
元資料處理域可以包括政策執行處理器。允許該指令的該決定可以包括(i)決定規則快取不儲存與相關聯於至少一個指令的一個或多個輸入元資料標籤相匹配的規則分錄,(ii)回應於規則快取不儲存與相關聯於至少一個指令的一個或多個輸入元資料標籤相匹配的規則分錄的一個決定,向該政策執行處理器提供與該至少一個指令相關聯的該一個或多個輸入元資料標籤,以及(iii)從該政策執行處理器接收要與該操作輸出資訊相關聯的該至少一個輸出元資料標籤。
政策執行處理器可以被配置為從標籤處理單元接收與至少一個指令相關聯的一個或多個輸入元資料標籤,並且針對與至少一個指令相關聯的一個或多個輸入元資料標籤執行政策代碼以決定是否允許該至少一個指令。回應於允許至少一個指令的一個決定,政策執行處理器還可以被配置為基於與至少一個指令及至少一個輸出元資料標籤相關聯的一個或多個輸入元資料標籤將規則分錄安裝到規則快取中。
政策執行處理器可以被配置為執行安全啟動操作。政策執行處理器可以包括儲存一個或多個公鑰的啟動ROM,以及具有代碼,該代碼可以(i)從外部記憶體裝置讀取圖像,使用一個或多個公鑰對圖像進行認證和解密,以及啟用主機處理器以在成功進行認證和解密後繼續其啟動程序。
啟動操作可以包括在重置時,主機處理器保持在重置狀態。政策執行處理器可以(i)在其重置向量處開始執行,(ii)將政策軟體啟動到其自己的記憶體空間中,(iii)配置一個或多個記憶體結構保護配置暫存器以定義每個啟動器可以存取的記憶體區域,以保護記憶體的一個區域以保持政策資料段,(iv)初始化該政策資料段,(v)將主機處理器的啟動載入器從外部記憶體裝置複製到主記憶體中;以及(vii)從重置狀態釋放主機處理器。
主機處理器還可以被配置為向元資料處理域提供指示對主機處理器的狀態的一個或多個更新的更新資訊,以作為執行至少一個指令的結果。元資料處理域還可以被配置為,回應於允許該至少一個指令的決定,使用該更新資訊來將被配置為儲存該主機處理域的影子副本的影子暫存器更新為截至最近-受允許的指令。該至少一個指令可以包括第一指令。指令資訊可以包括第一指令資訊,並且該一個或多個輸入元資料標籤包括一個或多個第一輸入元資料標籤。標籤處理單元還可以被配置為(i)從主機處理域接收與主機處理器執行的第二指令有關的第二指令資訊,(ii)使用第二指令資訊來獲得與第二指令相關聯的一個或多個第二輸入元資料標籤,(iii)根據所執行的一個或多個政策並根據與第二指令相關聯的一個或多個第二元資料標籤來決定是否允許第二指令,以及(iv)回應於不允許第二指令的決定,將一個或多個回轉信號傳送到主機處理域以將主機處理域的狀態恢復到主機處理域的影子副本。
一個或多個輸入元資料標籤可能是主機處理器不可存取的。
指令資訊可以包括從由以下所組成的群組中所選擇的至少一條資訊(i)指示至少一個指令的指令類型的資訊,(ii)指示該至少一個指令被獲取的記憶體位址的資訊,(iii)指示由至少一個指令使用的一個或多個暫存器的資訊,以及(iv)指示由至少一個指令引用的記憶體位址的資訊。
在另一方面,本發明涉及一種處理系統,其包括:應用處理域,其包括:應用處理器,被配置為實現第一指令集架構;以及接收包括指示一個或多個運算元的運算元資訊的指令,以及指示要在一個或多個運算元上執行的操作的操作資訊。可以根據第一指令集架構來格式化指令。應用處理域還可以向元資料處理域提供指令流中的指令。元資料處理域可以包括標籤處理單元,其可以包括至少一個解碼表。標籤處理單元可以被配置為提取運算元資訊以及從指令中提取操作資訊。
標籤處理單元可以包括至少一個查找表,該查找表被配置為基於指令決定指示一個或多個關注位元的指令關注位元資訊,以及指示操作群組的操作群組資訊。
標籤處理單元還可以被配置為基於至少一個解碼表決定指令是根據第一指令集架構格式化的。該指令係根據第一指令集架構來格式化的決定可以進一步地基於指示一個或多個關注位元的指令關注位元資訊和指示操作群組的操作群組資訊。該至少一個解碼表可以包括至少主表、次要表和多個位址查找表的一連串的表。
標籤處理單元還可以包括:緩衝介面,其被配置為當標籤處理單元被停止時儲存來自應用處理器的指令,並且當指令流被停止時提供由標籤處理單元使用的儲存的指令。緩衝介面可以包括先進先出(FIFO)組件。
標籤處理單元還可以包括標籤映射表(TMT),其被配置為將實體指令位址和資料記憶體頁位址中的一個或兩者轉換為:(i)一對應關聯標籤位址;以及(ii)直接地轉換成標籤;中的一個或兩個。TMT可以被配置為容納針對記憶體區域的特定大小指定的立即值標籤。可以從一系列記憶體區域大小中選擇特定大小。
元資料處理域還可以包括元資料標籤連鎖佇列,其被配置為(i)執行第一次寫入以將標籤位址改變為指示寫入事務正在進行的預定定值,(ii)執行第二次寫入以寫入新資料,以及(iii)執行第三次寫入以寫入與該新資料相關聯的新標籤。
在另一方面,本發明涉及一種處理指令的方法,包括:在主機處理域中,由應用處理器接收指令,每個指令包括(i)與一個或多個運算元有關的運算元資訊,以及(ii)指示要在該一個或多個運算元上執行的操作的操作資訊。該方法還可以包括:在該一個或多個運算元上執行被指示在該操作資訊中的操作,以產生操作輸出資訊,以及向元資料處理域提供指令資訊和操作輸出資訊。該方法還可以包括:在該元資料處理域中,經由寫連鎖,從該主機處理域接收該操作輸出資訊,以及將該操作輸出資訊放入佇列中。該方法還可以包括:藉由標籤處理單元,(i)從該主機處理域接收該指令資訊,(ii)使用該指令資訊獲得與該至少一個指令相關聯的一個或多個輸入元資料標籤,(iii)根據所強制執行的一個或多個政策並根據與該至少一個指令相關聯的該一個或多個輸入元資料標籤決定是否允許該至少一個指令,以及(iv)回應於該指令被允許的決定,使得該寫連鎖的該佇列以將該操作輸出資訊與至少一個輸出元資料標籤相關聯的方式將該操作輸出資訊寫入記憶體。
標籤處理單元可以包括規則快取,其被配置為儲存由該元資料處理域強制執行的該一個或多個政策的至少一個政策的一個或多個規則分錄。決定該指令被允許可以包括決定該規則快取儲存與相關聯於該至少一個指令的該一個或多個輸入元資料標籤相匹配的規則分錄。
該方法還可以包括:由該標籤處理單元使用儲存在該規則分錄中的資訊,以提供要與該操作輸出資訊相關聯的該至少一個輸出元資料標籤。
元資料處理域可以包括政策執行處理器。決定該指令被允許可以包括(i)決定規則快取不儲存與相關聯於至少一個指令的一個或多個輸入元資料標籤相匹配的規則分錄,(ii)回應於規則快取不儲存與相關聯於至少一個指令的一個或多個輸入元資料標籤相匹配的規則分錄的一個決定,向該政策執行處理器提供與該至少一個指令相關聯的該一個或多個輸入元資料標籤,以及(iii)從該政策執行處理器接收要與該操作輸出資訊相關聯的該至少一個輸出元資料標籤。
該方法還可以包括,由該政策執行處理器,(i)從該標籤處理單元接收與該至少一個指令相關聯的該一個或多個輸入元資料標籤,(ii)針對與該至少一個指令相關聯的該一個或多個輸入元資料標籤執行政策代碼以決定是否允許該至少一個指令,以及(iii)回應於該至少一個指令被允許的一個決定,基於與該至少一個指令和該至少一個輸出元資料標籤相關聯的該一個或多個輸入元資料標籤,在該規則快取中安裝規則分錄。
該方法還可以包括:由該主機處理器向該元資料處理域提供指示對該主機處理器的狀態的一個或多個更新的更新資訊,以作為執行該至少一個指令的結果;以及經由該元資料處理域,回應於該至少一個指令被允許的決定,使用該更新資訊來將被配置為儲存該主機處理域的影子副本的影子暫存器更新為截至最近-受允許的指令。
該至少一個指令可以包括第一指令,該指令資訊包括第一指令資訊,並且該一個或多個輸入元資料標籤包括一個或多個第一輸入元資料標籤。該方法還可以包括:由該標籤處理單元,(i)從該主機處理域接收與由該主機處理器執行的第二指令有關的第二指令資訊,(ii)使用該第二指令資訊獲得與該第二指令相關聯的一個或多個第二輸入元資料標籤,(iii)根據所執行的該一個或多個政策並根據與該第二指令相關聯的該一個或多個第二元資料標籤決定是否允許該第二指令,以及(iv)回應於不允許該第二指令的一個決定,將一個或多個回轉信號傳送到該主機處理域以將該主機處理域的狀態恢復到該主機處理域的該影子副本。
以下是對範例實施例的描述。
本文引用的所有專利、公開的申請和參考文獻的教示經由引用整體併入。
觀點和範例一般涉及具有改進的政策強制執行(例如,安全政策)的計算系統。在一個範例中,主機處理器和政策執行處理器經由用於政策強制執行的處理器連鎖連接。用於政策強制執行的處理器連鎖決定由主機處理器提交的指令是否符合政策規則列表。如果規則列表不包括期望的規則,則該政策執行處理器可以安全地決定並提供該期望的規則。在一些範例中,可以根據任何指令集架構來配置該主機處理器。
這裡討論的方法和系統的範例不限於應用於以下描述中所闡述的或圖式中所示例出的構造的細節和元件的配置。該方法和系統能夠在其他實施例中實現並且能夠以各種方式實踐或實行。這裡提供的具體實現的範例僅用於說明性的目的,而不是限制性的。特別是,結合任何一個或多個範例所討論的動作、組件、元件和特徵不旨在從任何其他範例中的類似角色中排除。
此外,這裡使用的措辭和術語是出於描述的目的,而不應被視為用於限制的。本文中以單數形式提及的對系統和方法的範例、實施例、組件、元件或動作的任何引用也可以包含包括複數個的實施例,並且本文中的任何實施例,組件,元件或動作的複數形式的任何引用也可以包含包括僅單數形式的實施例。單數或複數形式的參考並不旨在限制當前揭露的系統或方法,其組件、動作或元件。這裡使用的“包括”、“包含”、“具有”、“含有”、“涉及”及其變化形式意味著包括其後列出的項目及其等同物以及附加項目。對“或”的引用可以被解釋為包含性的,使得使用“或”描述的任何術語可以指示單個、多於一個和所有描述的術語中的任何一個術語。此外,如果本文件與經由引用併入本文的文件之間的術語使用不一致,則併入的參考文獻中的術語用法是對本文件中之術語用法的補充。對於不可兼容的不一致性,由本文件中的術語用法支配。
電腦處理器被設計為接收和執行指令。指令可以具體指定要對一個或多個指定運算元執行的一個或多個操作。例如,電腦處理器可以接收對第一運算元和第二運算元執行的加法運算的指令,並將加法運算的結果輸出到特定輸出位置(例如,記憶體中)。第一運算元和第二運算元可以由儲存第一運算元和第二運算元的相應位置(例如,記憶體位置)來識別。在相應位置檢索第一運算元和第二運算元時,電腦處理器執行加法操作並將結果寫入指定的輸出位置。
在一些實施例中,指令可以更精細。作為一個範例,儲存指令可以將來自資料暫存器的值儲存到由來自位址暫存器的位址所引用的記憶體位置。作為另一個範例,加載指令可以將從記憶體位置來的值加載到資料暫存器,其中該記憶體位置係由從位址暫存器來的位址所引用。作為另一個範例,算術指令可以對儲存在一個或多個輸入暫存器中的一個或多個輸入值進行操作,並將輸出值放入輸出暫存器中。
在一些實施例中,元資料標籤可以與指令中涉及的實體相關聯(例如,指令類型、程式計數器暫存器、從中獲取指令的記憶體位址、指令使用的一個或多個暫存器、經由指令引用的記憶體位置等等)。例如,元資料標籤可用於決定哪些動作是可接受/不可接受的,例如,以防止安全性妥協。執行指令的電腦處理器可能受制於一個或多個安全政策,這些安全政策規定如何處理具有特定元資料標籤的指令。例如,安全政策可能不允許具有某些元資料標籤的指令,因為執行這些指令可能危及系統安全性。
因此,元資料標籤和安全政策可以防止電腦處理器執行可能源自不良行為者的潛在惡意指令。然而,如果執行指令的電腦處理器能夠存取和修改元資料標籤及/或安全政策,則不良行為者可以透過,經由電腦處理器,修改元資料標籤、安全政策或兩者來規避安全政策。因此,不良行為者可以經由操縱管理電腦處理器的元資料標籤及/或安全政策來使電腦處理器執行否則-不允許(otherwise-disallowed)的指令。
為了避免上述問題,這裡揭露的實施例提供了一種包括兩個處理器的處理系統。第一處理器執行受元資料標籤和安全政策約束的指令,但是在大多數情況下,不允許存取元資料標籤或安全政策。第二處理器存取元資料標籤和安全政策,並決定遵從安全政策,但不執行處理系統接收的指令。將第一處理器和第二處理器執行的任務分離可以為電腦處理器的安全性和效率提供顯著的優點。此外,本文所揭露的系統和方法可以允許第一處理器根據若干支持的指令集架構(ISAs)之其一來執行,這提供了一個高度靈活的系統。
圖1示例出了根據實施例的電腦處理系統100的方塊圖。電腦處理系統100包括主機處理器,有時也稱為應用處理器(AP)102、用於政策強制執行的處理器連鎖(PIPE)104,以及系統單晶片(SOC)匯流排106。AP 102、PIPE 104和SOC匯流排106彼此通信地耦合。在一些實施例中,SOC匯流排106被配置為通信地耦合到一個或多個週邊裝置、一個或多個記憶庫和SOC匯流排配置系統。
PIPE 104包括標籤處理單元(TPU)108、政策執行處理器(PEX)110和元資料標籤連鎖佇列(MTIQ)112。TPU 108通信地耦合到PEX 110和MTIQ 112。PEX 110通信地耦合到TPU 108。MTIQ 112通信地耦合到TPU 108。
在一些實施例中,AP 102通常被配置為接收指令、執行由指令指定的操作,並將輸出寫入MTIQ 112。AP 102還可以向TPU 108提供指令。如下面更詳細地討論的,AP 102可能無法存取管理指令的元資料標籤或安全政策,因此無法驗證執行的指令。在一些實施例中,因為AP 102不能驗證指令,所以AP 102可以不包括控制及狀態暫存器(CSR),其將使得AP 102在驗證之前能夠將未經驗證的指令獨立地提交給AP 102外部的組件。例如,AP 102可以被配置為排除一個或多個CSRs,及/或可以經由斷開相應的埠來使一個或多個CSRs失能。相反地,來自AP 102的輸出寫入儲存在MTIQ 112中,其中寫入被保持直到指令已被PIPE 104驗證。
在一些實施例中,PIPE 104通常被配置為從AP 102接收退役指令,並分析指令以決定指令是否符合一個或多個政策(例如,安全政策)。PIPE 104被配置為存取與退役指令相關聯的政策和元資料標籤,以決定指令是否符合政策。SOC匯流排106通常被配置為在連接到SOC匯流排106的組件(包括AP 102和PIPE 104)之間路由一個或多個信號。
標籤處理單元(TPU)
在一些實施例中,TPU 108通常被配置為執行以下功能中的一個或多個。第一個功能是作為規則快取以處理與由AP 102提供的指令相關聯的一個或多個輸入元資料標籤。TPU 108在成功驗證指令時將輸出元資料標籤寫入MTIQ 112。第二個功能是維護暫存器檔案和CSRs的影子副本,該影子副本表示計算系統100的影子狀態截至最近-受允許的指令。如果檢測到問題(例如,不符合安全政策的指令),則計算系統100可以“解開”到可信影子狀態。
在一些實施例中,PEX 110通常被配置為執行以下功能中的一個或多個。第一個功能是經由將所需的啟動加載程式啟動到AP 102中來執行安全啟動操作。第二個功能是當TPU 108快速快取不包括所需的規則時評估標籤以決定並將規則安裝到TPU 108中。第三個功能是維護AP 102的記憶體位址到元資料標籤記憶體位址的映射。
在一些實施例中,MTIQ 112通常被配置為從AP 102接收資料寫入以及從TPU 108接收相應的輸出元資料標籤,並輸出資料寫入和對應的輸出元資料標籤的組合。在一些實施例中,MTIQ 112被配置為儲存從AP 102接收的輸出資料,直到從TPU 108接收到指示該指令符合安全政策的輸出元資料標籤。一旦接收到輸出元資料標籤,MTIQ 112就將輸出標籤-及-資料對寫入指定的輸出位址。另外或替代地,輸出資料可以被寫入應用記憶體位址,而輸出標籤可以被寫入對應於該應用記憶體位址的元資料記憶體位址。
如下將進行更詳細的討論,MTIQ 112使得緩衝介面能夠存在於AP 102和PIPE 104之間。在一些傳統系統中,主機處理器可能被禁止執行後續指令,直到當前指令被驗證為止。相對地,因為MTIQ 112保持來自AP 102的所有輸出直到從TPU 108接收到驗證,所以AP 102可以在TPU 108驗證該指令之前繼續執行指令並將輸出寫入MTIQ 112。類似地,PIPE 104能夠以獨立於AP 102執行指令的速率來驗證指令。
因此,AP 102和PIPE 104可能彼此不相互牽制,因此可以獨立地處理指令,從而得到處理速度的顯著增加。如果AP 102和PIPE 104都成功地處理指令,則MTIQ 102可以將指令之經驗證後的結果輸出到指定的目的地。否則,如果PIPE 104不允許來自AP 102的輸出,則計算系統100可以解開到計算系統的影子狀態截至最近-受允許的指令。因此,AP 102和PIPE 104可以彼此獨立地處理指令而不損害處理器安全性或效率。
圖2示例出了根據實施例的計算系統200的詳細方塊圖。計算系統200可以表示根據一個實現的計算系統100的更詳細的方塊圖。然而,計算系統100的替代實現旨在落入本發明的範圍內,並且計算系統200僅提供為用於解釋之目的。下面僅出於解釋目的而識別和解釋計算系統200的某些元件和連接。例如,識別計算系統200的某些元件和連接以用於結合圖3A和圖3B進行解釋。下面參照圖3A和3B。
計算系統200包括AP 202、PIPE 204和SOC匯流排206。PIPE 204包括TPU 208、PEX核心210和MTIQ 212。TPU 208包括輸入先-進-先-出組件(在此稱為“FIFO”) 214、規則快取216和影子暫存器217。MTIQ 212包括操作輸出FIFO 218和標籤FIFO 220。在一些範例中,AP 202可以是主機處理域的一部分,並且PIPE 204可以是元資料處理域的一部分。在一些實施例中,處理域可以包括各自的記憶體。這裡描述的FIFOs可以用硬體、軟體或兩者的組合來實現,如本領域中已知的。
AP 202被配置為從SOC匯流排206接收指令222,向操作輸出FIFO 218提供操作輸出224,並向輸入FIFO 214提供指令226。TPU 208被配置為向標籤FIFO 220提供標籤輸出228;向PEX 210提供中斷230;並從影子暫存器217向SOC匯流排206提供重置向量232。在一些實施例中,TPU 208可以被配置為向AP 202提供硬體回轉信號234。PEX 210被配置為根據從TPU 208接收的一個或多個信號執行政策代碼。MTIQ 212被配置為在佇列中接收和保持操作輸出224,直到接收到對應的標籤輸出228。
圖3A和3B示例出了根據實施例的處理指令的範例程序300。圖3A描繪了從行動302到行動314的範例程序,並且圖3B從行動314(“行動”在本文中也稱為“動作”)到行動326繼續該範例程序。範例程序300可以結合計算系統100或計算系統200來執行。僅出於解釋的目的,範例係以結合計算系統200來呈現。
於動作302,程序300開始,如圖3A所示。在動作304,AP 202接收指令222。例如,AP 202可以經由SOC匯流排206從計算系統200外部的組件接收指令222。在動作306,AP 202執行指令。執行指令可以包括對指令指定的運算元執行由指令指定的操作。
在動作308,AP 202將執行的操作的輸出224寫入MTIQ 212。例如,AP 202可以將執行的指令的輸出寫入MTIQ 212中的操作輸出FIFO 218,其中輸出被保持在佇列中,直到經由標籤FIFO 220從TPU 208接收到對應的輸出元資料標籤,指示所執行的指令與一個或多個政策(例如,安全政策)一致。
在動作310處,AP 202將指令226提供給TPU 208。例如,AP 202可以將指令226提供給輸入FIFO 214。在動作312,TPU 208分析所接收的指令,並決定是否規則快取216包括與關聯於所接收的指令的元資料標籤相匹配的分錄。例如,規則快取216可以包括被配置為儲存頻繁地-存取的規則分錄的規則快取。如果匹配規則分錄可從規則快取216(312 YES)獲得,則程序300在動作314處繼續至圖3B。
否則,如果匹配規則分錄不可從規則快取216(312 NO)獲得,則程序300繼續至動作316。在動作316處,可以將請求發送到PEX 210以驗證接收到的指令。這可以包括向PEX 210提供中斷230以及與接收的指令相關聯的元資料標籤。PEX 210可以評估元資料標籤以決定是否應該允許該指令。回應於決定應該允許該指令,PEX 210在規則快取216中安裝新分錄,以及與接收到的指令相關聯的元資料標籤及/或由PEX 210提供的輸出元資料標籤。程序300在動作314處繼續至圖3B。
圖3B開始於動作314處並繼續至動作318。在動作318處,TPU 208決定是否滿足匹配規則捕獲分錄中指示的規則。例如,動作318可以包括將規則應用於與所接收的指令相關聯的一個或多個元資料標籤,以決定一個或多個元資料標籤是否符合規則。如果滿足規則(318 YES),則程序300繼續到動作320。然而,應當理解,本發明的各個方面不限於執行合規性的單獨決定。在一些實施例中,規則快取中存在匹配規則分錄係指示允許所接收的指令。同樣地,PEX 210的輸出可以直接地指示是否允許所接收的指令。因此,動作318處可能沒有規則的應用。
在動作320處,TPU 208產生AP 202的狀態的影子副本,並將影子副本儲存在影子暫存器217中。例如,TPU 208可以將與指令相關地所接收的回-寫資訊寫入影子暫存器217中。
AP 202的影子副本表示AP 202截至最近-受允許的指令的執行的狀態。在一些實施例中,在動作320處產生的影子副本使得AP 202能夠在TPU 208決定指令符合一個或多個政策之前繼續執行指令並將操作輸出224寫入操作輸出FIFO 218中。如果隨後決定指令不符合任何政策,則可以將AP 202的狀態解開到儲存在影子暫存器217中的最近-受允許的狀態,使得沒有未經驗證的資料被寫入到計算系統200外部的組件。
在動作322處,TPU 208將與允許的指令相關聯的輸出元資料標籤228寫入MTIQ 212。例如,TPU 208可以將輸出元資料標籤寫入MTIQ 212中的標籤FIFO 220。標籤FIFO 220可以與操作輸出FIFO 218協調,使得寫入操作輸出FIFO 218的操作輸出224和寫入標籤FIFO 220的元資料標籤228分別佔據操作輸出FIFO 218和標籤FIFO 220中的相同位置。
在動作324處,釋放儲存在操作輸出FIFO 218中的操作輸出224和儲存在標籤FIFO 220中的元資料標籤228。例如,操作輸出FIFO 218和標籤FIFO 220可以各自釋放表示操作輸出224的最少-最近-接收的輸入和對應的輸出元資料標籤228。該對可以被釋放到SOC匯流排206以被路由到指令中指定的位址。另外或替代地,操作輸出224可以被寫入應用記憶體位址,而相應的元資料輸出標籤228可以被寫入對應於應用記憶體位址的元資料記憶體位址。
在動作326處,程序300結束。返回到動作318,如果規則不被滿足(318 NO),則程序300繼續至動作328。在動作328處,將AP 202的狀態解開到儲存在影子暫存器217中的狀態,其反映了AP 202的狀態是截至最近-受允許的指令。程序300在動作326處結束。
現在將參照圖4更詳細地描述PIPE 204的操作。圖4示例出了根據一些實施例的PIPE 204的方塊圖。PIPE 204包括TPU 208、PEX 210和MTIQ 212。TPU 208包括輸入FIFO 214、規則快取216和影子暫存器217。MTIQ 212包括操作輸出FIFO 218和標籤FIFO 220。TPU 208還包括標籤映射表(TMT)236、操作群組/關注查找表(LUT) 238、ISA解碼器240和特殊功能暫存器(SFRs)242。然而,應該了解,本發明的各面向不限於圖4中的範例中的元件的特定組合和配置。例如,本發明的面向不限於使用影子暫存器、標籤映射表、操作群組/關注LUT等。
如上所述,在一些實施例中,PIPE 204可以被配置為針對AP 202完成執行的每個指令從AP 202接收輸入指令。PIPE 204獲取與輸入指令相關聯的標籤,並根據儲存在規則快取216中的一組規則檢查所獲取的標籤。因為PIPE 204與AP 202分離,所以PIPE 204能夠在AP 202已退出指令之後驗證標籤集。由於PIPE 204的後處理性質,PIPE 204可以有利地保留執行AP 202指令的任何外部效果,直到TPU 208已經驗證了每個指令。
此外,如上所述,在一些實施例中,可以在AP 202和PIPE 204之間提供緩衝介面。緩衝介面使得提交的指令的輸出能夠從AP 202排隊到操作輸出FIFO 218之中,在那個時間點之後,TPU 208評估提交的指令以決定是否應該允許該指令,以及應當為何種結果標籤。
因為AP 202被允許在PIPE 204驗證指令之前處理和提交指令,所以AP 202可以提交隨後被PIPE 204所不允許的指令。對於檢測到政策違規的情況,提供一種一旦TPU 208檢測到政策違規就將AP 202的狀態解開到最近-受允許的指令的狀態的機制可能是有利的。為了實現這一點,TPU 208可以接收每個接收到的指令的回-寫資訊。TPU 208可以使用回-寫資訊來維護暫存器檔案的影子副本、浮點暫存器檔案及/或記憶體中的控制/狀態暫存器(CSRs),例如影子暫存器217。影子副本表示AP 202的可信的“備份”狀態,如果檢測到政策違規,則可以加載該狀態。
如果需要一個解開事件,則PEX 210可以使用PIPE暫存器來啟動AP 202的重置或中斷。如果啟動重置,則PEX 210還可以提供指向將AP 202的狀態從PIPE影子狀態RAM(例如影子暫存器217)恢復的代碼的重置向量232。在一些實施例中,PIPE 204可以進一步向AP 202提供硬體回轉信號234以將AP 202的硬體回轉到先前的可信狀態。然而,應該理解的是,儘管範例實施例描述了一個範例基於硬體的回-轉實現,但是也可以使用基於軟體的回-轉而不是基於硬體的實現或者除了基於硬體的實現之外還可以使用基於軟體的回-轉。
利用解開機制和MTIQ 212,AP 202可以在檢查指令之前將指令提交到暫存器檔案和CSRs中,因為沒有產生外部效果並且如果需要則可以解開狀態。因此,在一些實施例中,不向AP 202提供可能導致AP 202外部影響的CSRs(例如,經由CSRs的通用輸入/輸出(General Purpose Input/Output, GPIO))可能是有利的。例如,AP 202可以被配置為排除非標準Berkley擴展“mtohost”和“mfromhost”CSRs,及/或可以斷開對這樣的CSRs的一個或多個埠。
如上所述,PIPE 204包括SFRs 242。根據一些實施例,SFRs 242被總結在圖7A~7E之中。“位址”列指的是較低位址位元。“位元”列指示欄位佔用的位元。當一個暫存器具有多於一個的欄位於其中時,具有位址的行將具有空的“位元”格,並且前面的行將指示具有空位址格的每個相應位元位置的欄位。在一個實施例中,所有暫存器都是32位元寬,並且可以作為位元組、半字或字來存取。對於具有被指示小於32位元的暫存器,其剩餘的位元被保留,並且可能被軟體所忽略。然而,本發明的各面向不限於任何特定大小的暫存器,或以任何特定粒化存取暫存器。
在本範例中,PIPE 204中具有多種類型的暫存器。狀態暫存器包括具有狀態和統計的唯讀暫存器。控制暫存器包括從AP 202或PIPE 204發起行動的唯寫和唯讀暫存器。漏失狀態暫存器包括填充有導致規則快取漏失的值的唯讀暫存器。例如,漏失狀態暫存器包括用於指示規則快取方向散列函數的評估的暫存器,並且包括用於如果在指示的位置處存在有效規則時通知軟體的位元。因此,軟體可以快速決定是否需要從規則快取216中彈出規則。
在一些實施例中,寫入命令暫存器包括用於在規則快取216中安裝新規則的一組讀/寫暫存器。例如,新規則可以是尚未存在於規則快取216中的期望規則。軟體可以具體指定將規則安裝到哪個規則快取方向,使得漏失軟體對快取管理負責。基於-密鑰的查詢暫存器包括一組暫存器,用於檢查特定輸入組或密鑰是否存在於任何規則快取方向之中。例如,在將規則快取的一部分用作為按-政策規則快取的情況下,這可能是有利的。
在一些實施例中,基於位址的檢查暫存器包括一組暫存器,用於查看特定規則快取方向的位址並在其中獲取內容。例如,這對於在新插入之前保存規則可能是特別有利的,這樣使得軟體可以將規則重新安裝到不同的快取方向,或者將規則提供給軟體L2快取。標籤映射表控制暫存器包括用於寫入TMT 236的暫存器,如下將更詳細地討論。在一些實施例中,TMT 236可以是完全相關聯的。操作群組表控制暫存器包括用於寫入操作群組和關注表的暫存器,如下將更詳細地討論。標籤RAM存取暫存器包括讀/寫暫存器,其記憶體映射由PIPE 204維護的標籤暫存器。影子RAM存取暫存器包括讀/寫暫存器,其對PIPE的204影子暫存器檔案組和CSR RAMs提供記憶體-映射的存取。
圖7A到7E中所示的表格描繪了如本文所描述的一組範例PIPE暫存器。
如本文所描述,在一些實施例中,TPU 208可以被配置為針對AP 202所完成的每個指令從AP 202接收輸入。輸入在輸入FIFO 214中排隊,輸入FIFO 214保存要由TPU 208處理的指令。例如,TPU 208的處理可以包括分析指令的相關標籤組以決定是否由TPU 208和PIPE 204強制執行的政策允許該相關標籤組。FIFO 214在TPU 208的輸入處促進緩衝介面。該緩衝介面允許TPU 208補償TPU 208必須停止的事件(例如,解決資料危險事件)並補償指令流226停止的事件(例如,由於AP內的分支事件)。
圖5示例出了根據實施例的TPU 208的資料流程圖500。資料流程圖500名義上地被分為七個級係出於解釋的目的。在第一級502,指令類型、執行結果、指令及/或資料位址,及/或回-寫值流入輸入FIFO 214。例如,指令類型、執行結果、指令及/或位址,以及/或回-寫值可以從AP 202接收。
在第二級504,彈出輸入FIFO 214,並且四個事件可能發生。在第一種情況中(下面將參考圖6進行更詳細地描述),識別指令類型(例如,操作碼)的一個或多個位元被發送到操作群組/關注LUT 238,該操作群組/關注LUT 238將指令操作代碼轉換成群組(“OPGRP”)和一組輸入遮罩位元(“CARES”)。例如,操作群組/關注LUT 238可以將加法和乘法運算代碼分組到算術運算群組中。對類似的操作代碼進行分組可以簡化後續級中的處理,因為類似或相同的規則可以應用於共用算術組。該組遮罩位元或CARES向後續邏輯指示在根據一個或多個政策進行評估之前應該部分地或完全地遮蔽特定指令、資料或運算元標籤。例如,跳越操作碼可以設置CARES位元,使得只有一個運算元標籤(對應於保存跳轉的目的地位址的運算元暫存器)被用於給定指令的政策評估。其餘潛在運算元的標籤將被遮蔽或以其他方式從政策評估中排除。
在可以與第一事件並行執行的第二事件中,實體指令位址和實體資料位址由TMT 236轉換,如下將參考圖6進行更詳細地討論。例如,TMT 236可以保持實體指令和資料記憶體位址的映射以加標位址及/或值。TMT 236可以輸出固定標籤值(例如,用於一個或多個指令或字,或整頁的指令或資料字),或者這樣的標籤值所在的實體位址。
在第三事件中,將指令提供給管線暫存器244。管線暫存器244被配置為確保在相對於在第二級504中的其他事件之適當時間將指令輸出到後續級。
在第四事件中,回-寫值、類型和位址被傳遞到回-寫管線暫存器246。如上所述,回-寫資訊可以指示AP 202的狀態。回-寫資訊在資料流程圖500的最後級儲存在影子暫存器217中以產生AP 202的影子副本,並且如果需要解開操作,則從影子暫存器217讀取影子副本以解開AP 202的狀態。
當正在對在第一級502處接收的資訊執行其他操作時,回-寫管線暫存器246可以確保回-寫資訊被傳遞經由資料流程圖500的每個級。後續級還可以包括相對的回-寫管線暫存器,其確保回-寫資訊在適當的時間(例如,當決定在輸入FIFO 214中接收到指令時,遵守安裝的政策)儲存在影子暫存器217中(影子暫存器217可能處於資料流程圖500的最後一個級)。出於簡潔的目的,後面的回-寫管線暫存器246沒有具體地詳細討論,因為它們的功能類似於第二級504的管線暫存器246。可選地或另外地,回-寫資訊可以經由其他機制與TPU處理管線同步,例如使用先進-先出(FIFO)緩衝器。
在第三級506處,可以發生另外四個事件。當TMT 236返回指令的標籤值及/或標籤位址,並且從操作群組/關注LUT 238返回當前指令的相應關注位元時,則發生第一事件。如果TMT 236返回標籤位址,此後,可以啟動對指令元資料標籤值的讀取,並且返回的值被寫入指令標籤FIFO 250(ITAG FIFO)。如果TMT 236返回標籤值,則可以將標籤值直接寫入ITAG FIFO作為指令元資料標籤值。
當TMT 236返回記憶體資料的標籤值及/或標籤位址,並且從操作群組/關注LUT 238返回當前記憶體資料的相應關注位元時發生第二事件。如果TMT 236返回標籤位址,此後可以啟動對資料元資料標籤的讀取,並且返回的值被寫入資料標籤FIFO 250(DTAG FIFO)。如果TMT 236返回標籤值,則TMT 236提供的標籤值可以直接寫入DTAG FIFO作為資料元資料標籤值。
在第三事件中,ISA解碼器240從操作群組/關注LUT 238接收關注位資訊和操作群組資訊,並從管線暫存器244接收指令。對指令執行簡化的ISA解碼操作。簡化的ISA解碼操作(下面將參考圖6進行更詳細地討論)包括決定指令使用哪些運算元和目的地、運算元和目的地類型及位址,以及記憶體是已使用或已被指令寫入。
在一些實施例中,在ISA解碼器240中,可以壓縮由簡化的ISA解碼操作在第二級504中提供的運算元和目的地位址。運算元和目的地位址可以經由ISA-特定的位址映射塊傳遞,以將位址映射到壓縮的單個位址空間。在AP 202暫存器檔案和CSRs的位址被稀疏地填充及/或別名化時,使位址空間壓縮可能是有利的,這樣可使得位址空間縮減至相連的位址空間。映射可以用於對運算元標籤RAM和影子狀態RAM兩者寫上位址。圖11示例出了RISC-V AP的範例位址映射。
在第四事件中,回-寫資訊由一組管線暫存器管線化。
在第四級508處,兩個事件可能發生。在第一種事件中,第一組透通FIFOs 250接收用於指令及/或資料的元資料標籤。第一組透通FIFOs 250可以耦合到一個或多個邏輯閘252,該邏輯閘252被配置為從TMT 236和標籤查找塊248中之其一接收標籤映射資訊,並將標籤映射資訊提供給第一組透通FIFO 250。例如,該一個或多個邏輯閘252可以包括耦合到TMT 236和標籤查找表250的邏輯OR閘,並且被配置為輸出由TMT 236和標籤查找表250中之活躍的一個所提供的資訊。一旦寫入第一組透通FIFOs 250,第一組透通FIFO 250就將標籤映射資訊輸出到後續的級。
在第二事件中,ISA解碼器240的輸出(其包括來自操作群組/關注LUT 238的運算元群組和關注位元資訊)儲存在第二透通FIFO 254中,其一旦被寫入即將解碼資訊輸出到後續的級。
在第五級510處,分析第二透通FIFO 254(S4 FIFO)的頭部,以經由分析相應的關注位元來決定指令標籤及/或元資料標籤是否對於當前指令是必需的。第二透通FIFO 254被配置為對當前指令標籤和元資料標籤提供關注遮罩資訊,並且被配置為提供用於從暫存器檔案(RF)標籤記憶體獲取暫存器源(RS)標籤(例如,RS1/2/3)的位址,其中暫存器檔案(RF)標籤記憶體係對應於關注位元。一旦所有必要的輸入皆為可用,就彈出第一組透通FIFOs 250和第二透通FIFO 254。追蹤先前的目的地位址,並且可以實現一暫停以解決資料危險(即,資料依賴性事件)。
在指令標籤及/或資料標籤的所有可用性皆被表示為受S4 FIFO 254輸出所要求的時候,可以將關注位元遮罩分別應用於指令標籤及/或資料標籤,以及結果標籤或儲存在指令標籤暫存器(ITAG REG)和資料標籤暫存器(DTAG REG)中的標籤。另外地或替代地,基於來自S4 FIFO的關注位元,可以經由由S4 FIFO 254提供給運算元TAG暫存器檔案或RAM的位址來查找運算元標籤。程式計數器標籤(PCTAG REG)暫存器可以向後續狀態提供程式計數器標籤值的輸出。此外,S4 FIFO 254的內容可以由管線暫存器記錄,以與指令標籤暫存器的輸出同步。
在第六級512中,可能發生三個事件。在第一個事件中,關注遮罩可以應用於RS1/2/3、記憶體、PC和CI標籤,以及未被ISA解碼邏輯遮蔽的任何其他指令位元。標籤、操作群組、LSBs和指令位元可以連接以形成規則密鑰(MVEC)。可以對規則密鑰進行散列(例如,經由正交隨機化散列函數)以產生規則快取方向RAMs的位址。在第二個事件中,該規則可用於讀取規則快取216。
在第七級514處,可能發生四個事件。在第一個事件中,每個規則快取方向的輸出與規則密鑰MVEC進行比較。如果沒有找到匹配,則向PEX 210主張一個中斷信號IRQ以提供所需的規則。例如,PEX 210可以充當L2規則快取,或者運行完整的漏失處置器程式序列。TPU 208等待SFR.WR_RESUME信號以恢復操作。
在第二個事件中,將指定的結果PC標籤與當前的PC標籤進行比較。如果改變正在被作成,則將信號發送到前一級以使當前指令無效,並且第四級508將FIFO指標解開到指定點之後的指令。在第三個事件中,將任何具體指定的目的地標籤寫入暫存器檔案標籤記憶體及/或MTIQ 212。例如,可以將目的地標籤寫入標籤FIFO 220。在第四個事件中,指令的回-寫值是基於先前轉換的位址,從管線暫存器(例如,類似於管線暫存器246的管線暫存器)寫入到影子暫存器217。資料流程圖500在第七級514完成之後終止。
現在將更詳細地描述簡化的ISA解碼操作,其可以結合TMT 236、操作輸出/關注LUT 238而執行。圖6示例出了根據實施例的可配置指令解碼表的方塊圖600。方塊圖600包括主表602、次要表604、主邏輯606、次要邏輯608、多工器610、解多工器612和多個位址查找表614。
主邏輯606包括:第一輸入,被配置為接收指令;第二輸入,用於接收指令遮罩;以及輸出,被配置為向主表602提供操作代碼。次要邏輯608包括,對於多個次要表604的每個次要表,被配置為接收指令的第一輸入,用於接收子指令遮罩的第二輸入,以及被配置為向多個次要表604中的相對次要表提供子指令的輸出。
主表602包括用於從主邏輯606接收操作代碼的輸入、用於向多工器610提供輸入選擇信號的第一輸出,以及用於向多工器610提供提取的指令資訊的第二輸出。次要表604每個包括用於從次要邏輯608的相對次要邏輯接收子指令的輸入,以及用於將提取的子指令資訊提供給多工器610的輸出。
多工器610包括耦合到主表602和次要表604的多個輸入、耦合到主表602的輸入選擇連接,以及耦合到解多工器612的輸出。解多工器612具有耦合到多工器610的輸入,和耦合到多個位址查找表614以及輸出616的多個輸出。多個位址查找表614每個包括耦合到解多工器612的輸入和耦合到輸出616的輸出。
主表602和次要表604可以根據特定的ISA來配置,並且可以有助於從已經由AP 202執行的接收的指令中提取期望的資訊。如上所述,AP 202可以根據多個受支持的ISAs中的一個執行指令。如這裡所使用的,“受支持的ISAs”可以包括相應表(例如,主表602或次要表604)所為存在的ISAs,以助於從接收的指令中提取所需的特定ISA資訊。
主表602和次要表604(統稱為“可配置表”)可以根據特定的ISA配置,以助於解釋由PIPE 204接收的特定指令。以這種方式,PIPE 204可以用於對可以在這樣的實施例中使用的AP 202的任何合適的和期望的ISA執行元資料處理。換句話說,使用這樣的可配置表為對應於AP 202的ISA的任何指令集提供元資料處理和政策強制執行的支持。可配置表可根據特定ISA被配置以助於解釋由具有用於AP 202的ISA的特定指令格式的PIPE 204所接收特定指令。
例如,可配置表可用於從形成操作代碼(“op code”)之所接收的指令特定位元中擷取。因為形成操作代碼的特定位元通常因ISA而異,所以可配置表可根據特定ISA進行配置,並用於從形成操作代碼的指令中提取特定位元。
以類似的方式,可配置表可用於檢查和提取針對不同運算元的指令的適當位元,以及要從指令提取的任何其他資訊。例如,這樣的可配置表可以被特徵化為根據ISA及其特定指令格式或佈局,經由定制化該表以及特定PIPE輸入參數的值來使PIPE 204為可定制的以用於AP 202的任何ISA。
PIPE 204可以接收指令大小資訊(“INSTR WIDTH”)、多個子運算元遮罩(“NLTM SUB MASKS”)、多個位置遮罩(“NUM LOC MASKS”)、每條指令的最大數量運算元(“NUM_OPS”)、每條指令的最大回-寫目的地數量(“NUM DESTS”)、創建主操作代碼的位元的遮罩(“INSTR MASK”)、子運算元遮罩陣列(“SUB_MASK”),以及運算元和目的地位置遮罩陣列(“LOC MASK”)作為輸入。
為了建構操作代碼,主邏輯606可以被實現為邏輯AND閘。主邏輯606接收指令和創建主操作代碼的位元的指令遮罩作為輸入。主邏輯606移除由指令遮罩遮蔽的任何位元,連接剩餘的位元以形成操作代碼,並輸出操作代碼。主表602在接收到操作代碼時映射操作代碼並輸出運算元確認核對(“op_valid”)、運算元類型(“op_type”)、運算元位址位置(“op_addr_loc”)、目的地確認核對(“dest_valid”)、目的地類型(“dest_type”)、目的地位址位置(“dest_addr loc”)、指令遮罩(“instr_mask”)、記憶體確認核對(“mem_valid”)、記憶體寫入(“ mem_wr”)和提供給多工器610的輸入選擇端子的延遲信號(“defer”)。
並行地,次要邏輯608可以可選地用於創建子指令以尋址次要表604。次要表604,類似於主表602,接收輸入資訊,將輸入資訊映射到輸出資訊,並提供輸出資訊到多工器610。
多工器610被配置為將與主表602和次要表604中的至少一個相對應的資訊輸出到多工器610。在一個實施例中,所選擇的表由多工器610接收的輸入選擇信號決定。例如,主表602輸出的延遲信號可用於選擇對應於表602、604其中之一的輸入,以提供給多工器610的輸出。多工器610將所選資訊輸出到解多工器612,該解多工器612將上述的每個輸出輸出到多個位址查找表614或輸出616。
在一些實施例中,多工器610被配置為向多個位址查找表614提供運算元位址位置和目的地位址位置。運算元位址位置和目的地位址位置指示若干可能的指令位置中的哪一個包含必要的運算元或目的地位址。運算元位址位置和目的地位址位置用於選擇特定位置遮罩結果以作為相應的運算元或目的地位址。
例如,多個位址查找表614中的每個位址查找表可以包括具有多個輸入的多工器和輸入選擇端子。多工器的每個輸入可以耦合到不同的運算元位址。輸入選擇端子可以被配置為接收,例如,運算元位址位置信號,其用於選擇期望的運算元位址。多工器將期望的運算元位址輸出到輸出616。類似的原理可以應用於,例如,提供給多個位址查找表614的目的地位址位置資訊。
如上所述,在一些實施例中可以省略次要表604。例如,當AP 202根據不包括子指令的ISA來配置時,可以省略次要表604。因此,在沒有子指令的情況下,次要表604可以是不必要的。應當理解,可配置表的數量和內容可以根據AP 202的特定ISA來定制。
現在將更詳細地描述TMT 236(參見例如圖7C和圖7D)。如上所述,TMT 236將實體指令和資料記憶體位址轉換成相應的標籤位址,或者直接轉換為標籤。在一些實施例中,TMT 236可以是具有參數化分錄數的完全關聯陣列。每個分錄可以包含一個應用於輸入位址的遮罩(MapMask)、一個可以與遮罩輸入進行比較的位址(MapAddr)、一個用於指示該分錄是否有效的位元(MapValid)、一個用於指示是否值欄位是標籤或位址(MapImm)的位元,以及輸出值(MapValue)。
TMT 236可以被配置為接收若干輸入。例如,TMT 236可以接收指令實體位址(“InstrPA”)、資料實體位址(“DataPA”)和若干SFR值(“SFR_TMT_Entry”、“SFR_TMT_Type”、“SFR_TMT_Addr”、“SFR_TMT_Mask”、“SFR_TMT_Value”和“SFR_TMT_Write”)。SFR值SFR_TMT_Type可以包括用於指令標籤查找的確認位元、資料標籤查找、用於指示TagMapValue何時是立即標籤值而不是偏移的旗標、要應用在遮蔽的位址輸入上的移位設定,以及指示區域中標籤大小的欄位。TMT 236還可以經由寫入SFR值“SFR_TMT_Value”來接收“SFR_TMT_Write”以作為輸入。
TMT 236可以被配置為提供若干輸出。例如,TMT 236可以提供指令標籤位址或標籤值(“CI_TMT_Value”)。可以主張,位元(“CI_TMT_Valid”)用以指示指令標籤位址被提供以從記憶體中查找指令標籤。可以主張,位元(“CI_TMT_Imm”)用以指示指令標籤值被直接寫入第一組FIFOs 248的ITag FIFO。
TMT 236還可以提供資料標籤位址或標籤值(“Mem_TMT_Value”)。可以主張,位元(“Mem_TMT_Valid”)用以指示資料標籤位址被提供以從記憶體中查找資料標籤。可以主張,位元(“Mem_TMT_Imm”)用以指示資料標籤值被直接寫入第一組FIFOs 248的DTag FIFO。
如果沒有找到資料標籤位址,則TMT 236可以,替換地,提供資料標籤位址漏失信號(“TMT_d_miss”)。類似地,如果沒有找到指令標籤位址,則TMT 236可以提供指令標籤位址漏失信號(“TMT_i_miss”)。
當CI_TMT_Valid或Mem_TMT_Valid被主張時(即,當CI_TMT_Value或Mem_TMT_Value被用作為位址時),遮罩欄位的反向可以指示有多少個輸入位元,已經與輸出值經過了OR邏輯處理以創建標籤位址。或者,當主張諸如CI_TMT_Imm或Mem_TMT_Imm的立即值標籤時(即,當指令標籤或資料標籤被直接寫入時),CI_TMT_Value和Mem_TMT_Value欄位可以原樣用作標籤。結果邏輯可以是以下形式:
其中n的範圍從1到具體指定的TMT 236分錄的數量。具有一個被設置的Valid[n]位元的最高編號分錄的Value[n]可以被選擇。如果沒有設置的Valid[n]位元,則PIPE 204可以向PEX 210發出中斷以用於標籤轉換表漏失,並且可以在PipeStatus暫存器中主張“TMT_IMiss”及/或“TMT_DMiss”,這取決於該漏失的發生是關於指令標籤或資料標籤。
在選擇了最高編號分錄並且其中前述的所有比較皆並行執行的實施例中,可以實現若干優點。例如,可以為任何大小的記憶體區域具體指定立即值標籤,包括一個或多個子區域使用取代立即值的位址映射方案。這為記憶體中的稀疏標籤頁提供了一種機制。
在另一個優點中,可以為任何大小的區域具體指定立即值標籤,還有用於一個或多個子區域的附加立即標籤。例如,這對於週邊裝置標籤可能是有用的,其中週邊裝置的子區域具有附加約束。在另一個優點中,可以全局地具體指定位址映射,其中記憶體的一些區域使用立即標籤作為加速PIPE 204的性能和降低記憶體存取功率的手段。
在一些實施例中,TMT 236包含單組映射分錄,但在兩組輸入和輸出上使用它們。第一組可以用於當前指令實體位址以產生當前指令標籤實體位址。第二組可以用於資料實體位址以產生資料標籤實體位址。
現在將更詳細地描述操作群組/關注LUT 238。在一些實施例中,操作群組/關注LUT 238可以是簡單的1K分錄RAM,其具有用於操作群組(“OPGRP”)的10位元輸出和33個關注位元,其中一個用於規則快取216輸入欄位中的每一個,以及22個用於規則快取指令輸入。範例關注位元在圖8中描繪的表中列舉。
圖8的表中所示的每個關注位元可以被用來遮蔽對規則快取216的相應輸入。對於CItag和Mtag,除非設置了關注位元,否則不會發生記憶體提取,並且TMT 236的輸出可能不被寫入第一組FIFOs 248的相應的ITag FIFO或DTag FIFO。服務於第二FIFO 254的讀取側的邏輯檢查CItag和Mtag關注位元以決定PIPE 204是否需要等待ITag及/或DTag FIFO。
除了節省功耗之外,這還經由避免不必要的記憶體系統存取來改善性能特徵。剩餘的關注位元可以遮蔽規則快取216的其他輸入。也可以僅在相應的關注位元被主張時執行OpTag RAM查找。當關注位元未被主張時,該位元的相應輸入欄位可以經由被設置為“1’b1”(即,未被遮蔽為零)而被遮蔽。遮蔽一個可能是有利的,因為它提供了區分遮蔽欄位和未初始化/預設欄位的方法。
例如,在AP 202是RISC-V核心的實現中,OPtag RAMs(包括用於Integer的雙埠、用於FP的雙埠和單埠,以及用於CSR的單埠)的RISC-V特定配置是PIPE 204所支持的一般配置可能性的子集。PIPE 204利用介面參數“*RF*”來實現適當數量的OPtag RAMs、寬度、埠和位址位元,以支持各種不同的ISAs。
如上所述,PEX核心210可以實現管理從規則快取216插入和彈出的政策軟體。TPU 208可以提供指示被標籤為已鎖定、被標示為無效並且被戳記有安裝計數值的規則快取216的線路的資料。TPU 208可以使用該資訊來以第一無效路徑分錄或未被鎖定的最近最少安裝(LRI)分錄來填充“WrWayDest”欄位。然後,PEX核心210可以決定按原樣使用該值,或者利用使用所提供的鎖定、無效和安裝計數資訊的不同的演算法來將該值改變為不同的路徑號碼。
為了與AP 202、SOC匯流排206和PEX核心210通信,TPU 208可以利用圖9A、9B、9C和9D中所描繪的表格中描述的通信介面。
在一些實施例中,TPU 208利用ISA特定的標頭檔案來具體指定關於AP 202的ISA特定參數,TPU 208可以從意識到關於AP 202的ISA特定參數中獲得好處。圖10中所示的表使用AP 202的範例RISC-V RV32G實現來枚舉在該ISA特定標頭檔案中具體指定的參數及其對應值。圖11所描繪的表示出了影子記憶體、AP RF/CSR名稱和AP RF/CSR位址之間的範例映射。
元資料標籤連鎖佇列(MTIQ)
現在將詳細描述MTIQ 212。如上所述,MTIQ 212通常被配置為從AP 202接收操作輸出,並且被配置為等待來自TPU 208的對應元資料標籤,然後輸出該對操作輸出和對應的元資料標籤。在一些實施例中,MTIQ 212可以根據如下面的描述中闡述的若干假設來配置。
首先,如果存在L1資料快取,則該快取是直接寫入快取,其以如在FIFO 214中的PIPE 204輸入佇列處所見的AP 202的指令順序寫入每個值。
其次,來自AP 202或L1資料快取的操作輸出對應於每個指令。換句話說,儲存-位元組指令的序列產生對MTIQ 212層寫入的位元組序列。它們不是由AP 202或L1資料快取排隊至字寫入,而是由MTIQ 212寫入。
第三,在存在L1資料快取的實施例中,當快取線路受害時不會發生寫入,因為該快取是直接寫入的。
第四,PIPE 204以與AP 202相同的順序處理指令,因為它對應於記憶體寫入。
第五,可緩存和不可緩存的寫入都以與創建該寫入的指令相同的序列流向MTIQ 212。
在一些實施例中,操作輸出FIFO 218具有等於輸入FIFO 214的深度的深度。然而,在其他實施例中,操作輸出FIFO 218可具有較小的深度以利用背對背記憶體寫入為低的可能性。
當TPU 208將標籤寫入標籤FIFO 220時,MTIQ 212彈出在佇列頂部等待的資料,並以基元方式將操作輸出和元資料標籤寫入主記憶體。在一些實施例中,操作輸出和元資料標籤應保持配對在一起。然而,在一些實施例中,在操作輸出之前或之後寫入該標籤可能是不夠的。例如,由標籤管理的資料可以從非秘密變為秘密,如該標籤所指示。如果首先寫入標籤,則在寫入秘密資料之前將位址標記為秘密,從而確保在沒有保護標籤的情況下不寫入秘密資料。因此,在這種情景下首先寫入標籤是有利的。
但是,考慮一個例子,其中具有秘密資料的位址是非秘密的。在將標籤改變為限制較少的標籤之前改變該資料可能是有利的,從而表明在資料之後寫入該標籤可能是有利的。因此,在這種情景下其次寫入標籤是有利的。
因為MTIQ 212不能夠知道哪種情況可能提前出現,所以應用靜態“資料然後標籤”或“標籤然後資料”方案可能是無效的。因此,在一個實施例中,執行三次寫入。第一次寫入將標籤位址更改為預定的定值,該定值始終指示寫入事務正在進行中。第二次寫入寫入新資料。第三次寫入寫入與該新資料相關聯的新標籤。如果在第一次寫入之後該序列被中斷,則政策軟體可以看到預定定值的標籤,該標籤指示所討論的資料字的中斷並且可以採取適當的行動。
如上所述,TPU 208可以利用來自TMT 236的立即標籤以用於一個儲存命令。當使用立即標籤時,沒有標籤位址可以發送標籤更新。因此,可以將記憶體標籤寫入作為替代發送到特殊位址。例如,特殊位址可以包括全1(1’s)。MTIQ 212可以譯碼該特殊位址以指示擱置的資料寫入被允許,並且MTIQ 212可以在沒有任何標籤寫入的情況下寫入資料。
在一些實施例中,MTIQ 212引入會發生記憶體一致性違反的時間窗口。該時間窗口可以在一個儲存字指令使資料被寫入操作輸出FIFO 218以等待標籤的情景下打開。然而,在MTIQ 212將字寫入主記憶體之前,加載指令讀取與擱置的字儲存相同的位址。
換句話說,加載指令試圖讀取“陳舊”資訊。因此,加載指令將從記憶體讀取先前的陳舊資料,而不是MTIQ 212中仍然擱置的“新鮮”值。為了防止這種情況,在一些實施例中,讀取請求流過MTIQ 212,並且MTIQ 212暫停與擱置在操作輸出FIFO 218中的位址相匹配的讀取。
MTIQ 212可以利用如圖12A、12B和12C中所示的表中所列出的通信資訊和AP 202、PIPE 204和AXI結構。
如上所述,PEX 210可以被配置為執行安全啟動操作。PEX 210可以包括包含可以從快閃記憶體讀取圖像的代碼的啟動ROM,對與同樣也儲存在啟動ROM中的多個公鑰之一相結合的圖像進行認證和解密,將應用程式寫入主記憶體,然後使AP 202能夠繼續該啟動程序。
例如,安全啟動程序可以在PEX 210中開始。在重置時,AP 202可以保持在重置狀態,直到PEX 210經由PIPE SFR釋放AP 202重置。PEX 210可以在其重置向量處開始執行,通常在晶片上ROM中。PEX 210可以將政策軟體啟動到其自己的儲存空間中,配置記憶體結構保護配置暫存器以定義每個啟動器可以存取的記憶體區域,保護記憶體的一個區域以便自己保存政策資料,初始化該政策資料段,將用於AP 202的啟動載入器從快閃記憶體複製到位於PEX核心210的選擇的位址處的主記憶體之中,可選地將一組規則安裝到PIPE 204之中,並且最後地從重置釋放AP 202。此時,AP 202可以開始從主記憶體執行啟動載入器以加載OS和來自快閃記憶體的應用程式。因此,從AP 202執行的最開始的第一個指令,PIPE 204可以根據政策規則檢查每個執行的指令。
可以根據幾種類型的CPU核心的其中之一來實現PEX 210。例如,PEX 210可以被實現為RISC-V RV32I核心。類似地,AP 202也可以被實現為RISC-V RV32I核心。對PEX核心210和AP 202的實現的選擇可以根據設計偏好而變化,而不會不利地影響計算系統200的操作。
在經過上述這樣地描述了至少一個實施例的多個方面,應當理解,本領域技術人士將容易想到各種改變、修改和改進。這些改變、修改和改進旨在落入本發明的範圍內。因此,前面的描述和圖式僅是範例性的,並且本發明的範圍應該由所附申請專利範圍及其等同物的適當構造來決定。
顯而易見的是,本文描述的一個或多個實施例可以以許多不同形式的軟體和/或硬體來實現。用於實現本文描述的實施例的軟體代碼和/或專用硬體(例如,專用積體電路、ASIC和/或現場可程式化閘陣列,FPGA)不限制本發明的實施例。因此,在不參考特定軟體代碼和/或專用硬體的情況下而描述實施例的操作和行為的程度下,應當理解,本領域技術人士將能夠基於本文的描述設計軟體和/或硬體以實現實施例。
此外,這裡描述的範例實施例的某些實施例可以被實現為執行一個或多個功能的邏輯。該邏輯可以是基於硬體的、基於軟體的,或者基於硬體和軟體的組合。一些或所有邏輯可以儲存在一個或多個有形的、非暫時性的電腦可讀儲存介質上,並且可以包括可以由控制器或處理器執行的電腦可執行指令。電腦可執行指令可以包括實現本發明的一個或多個實施例的指令。有形的、非暫時性的電腦可讀儲存介質可以是揮發性的或非揮發性的,並且可以包括例如快閃記憶體、動態記憶體、可移動磁碟和不可移動磁碟。
雖然已經具體示出和描述了範例實施例,但是本領域技術人員將理解,在不脫離所附申請專利範圍所涵蓋的實施例的範圍的情況下,可以在形式和細節上進行各種改變。
100‧‧‧電腦處理系統
102‧‧‧應用處理器(AP)
104‧‧‧用於政策強制執行的處理器連鎖(PIPE)
106‧‧‧系統單晶片(SOC)匯流排
108‧‧‧標籤處理單元(TPU)
110‧‧‧政策執行處理器(PEX)
112‧‧‧元資料標籤連鎖佇列(MTIQ)
200‧‧‧計算系統
202‧‧‧AP
204‧‧‧PIPE
206‧‧‧SOC匯流排
208‧‧‧TPU
210‧‧‧PEX核心
212‧‧‧MTIQ
214‧‧‧輸入先-進-先-出組件(FIFO)
216‧‧‧規則快取
217‧‧‧影子暫存器
218‧‧‧操作輸出FIFO
220‧‧‧標籤FIFO
222, 226‧‧‧指令
224‧‧‧操作輸出
228‧‧‧標籤輸出
230‧‧‧中斷
232‧‧‧重置向量
234‧‧‧硬體回轉信號
236‧‧‧標籤映射表(TMT)
238‧‧‧操作群組/關注查找表(LUT)
240‧‧‧ISA解碼器
242‧‧‧特殊功能暫存器(SFRs)
244‧‧‧管線暫存器
246‧‧‧回-寫管線暫存器
248‧‧‧標籤查找塊
250‧‧‧指令標籤FIFO(ITAG FIFO)
252‧‧‧一個或多個邏輯閘
254‧‧‧第二透通FIFO
300‧‧‧範例程序
302-326‧‧‧行動
328‧‧‧動作
500‧‧‧資料流程圖
502‧‧‧第一級
504‧‧‧第二級
506‧‧‧第三級
508‧‧‧第四級
510‧‧‧第五級
512‧‧‧第六級
514‧‧‧第七級
600‧‧‧方塊圖
602‧‧‧主表
604‧‧‧次要表
606‧‧‧主邏輯
608‧‧‧次要邏輯
610‧‧‧多工器
612‧‧‧解多工器
614‧‧‧多個位址查找表
616‧‧‧輸出
從以下對範例實施例的更具體的描述中將清楚理解前述內容,如所附圖式中所示,其中相同的元件符號在不同的視圖中表示相同的部分。圖式不一定按比例繪製,而是將重點放在說明實施例上。
圖1示例出了根據實施例的安全處理系統的方塊圖。
圖2示例出了根據實施例的安全處理系統的方塊圖。
圖3A示例出了根據實施例的處理指令的程序。
圖3B示例出了根據實施例的處理指令的程序。
圖4示例出了根據實施例的用於政策強制執行的處理器連鎖的方塊圖。
圖5示例出了根據實施例的標籤處理的資料流程圖。
圖6示例出了根據實施例的指令集架構解碼系統的方塊圖。
圖7A至7E描繪了如本文所描述的一組範例PIPE暫存器。
圖8描繪了如本文所描述的一組範例關注位元。
圖9A至9D描繪了如本文所描述的範例TPU通信介面。
圖10示出了如本文所描述的範例ISA特定標頭檔的參數。
圖11描繪了如本文所描述的影子記憶體、RF/CSR名稱和RF/CSR位址之間的範例映射。
圖12A、12B和12C示出了如本文所描述的由MTIQ使用的範例通信資訊。
100‧‧‧電腦處理系統
102‧‧‧應用處理器(AP)
104‧‧‧用於政策強制執行的處理器連鎖(PIPE)
106‧‧‧系統單晶片(SOC)匯流排
108‧‧‧標籤處理單元(TPU)
110‧‧‧政策執行處理器(PEX)
112‧‧‧元資料標籤連鎖佇列(MTIQ)
Claims (10)
- 一種處理系統,其包括:(a)主機處理域,其包括主機處理器,該主機處理器被配置為:接收至少一個指令,該指令包括(i)與一個或多個運算元有關的運算元資訊,以及(ii)指示要在該一個或多個運算元上執行的操作的操作資訊;在該一個或多個運算元上執行被指示在該操作資訊中的該操作,以產生操作輸出資訊;以及向元資料處理域提供指令資訊和該操作輸出資訊;以及(b)該元資料處理域包括:(i)寫連鎖,被配置為:從該主機處理域接收該操作輸出資訊;以及將該操作輸出資訊放入佇列中;(ii)標籤處理單元,被配置為:從該主機處理域接收該指令資訊;使用該指令資訊獲得與該至少一個指令相關聯的一個或多個輸入元資料標籤;根據所強制執行的一個或多個政策並根據與該至少一個指令相關聯的該一個或多個輸入元資料標籤決定是否允許該至少一個指令;以及回應於該指令被允許的決定,使得該寫連鎖的該 佇列以將該操作輸出資訊與至少一個輸出元資料標籤相關聯的方式將該操作輸出資訊寫入記憶體。
- 如申請專利範圍第1項之處理系統,其中,該標籤處理單元包括規則快取,其被配置為儲存由該元資料處理域強制執行的該一個或多個政策的至少一個政策的一個或多個規則分錄。
- 如申請專利範圍第1項之處理系統,其中:該主機處理器更被配置為向該元資料處理域提供指示對該主機處理器的狀態的一個或多個更新的更新資訊,以作為執行該至少一個指令的結果;以及該元資料處理域更被配置為,回應於該至少一個指令被允許的決定,使用該更新資訊來將被配置為儲存該主機處理域的影子副本的影子暫存器更新為截至最近-受允許的指令。
- 如申請專利範圍第1項之處理系統,其中,該指令資訊包括從由以下所組成的群組中所選擇的至少一條資訊:指示該至少一個指令的指令類型的資訊;指示該至少一個指令被獲取的第一記憶體位址的資訊;指示由該至少一個指令使用的一個或多個暫存器的資訊;以及 指示由該至少一個指令引用的第二記憶體位址的資訊。
- 一種處理系統,其包括:(a)應用處理域,其包括應用處理器,該應用處理器被配置為:實現第一指令集架構;接收包括指示一個或多個運算元的運算元資訊的指令,以及指示要在該一個或多個運算元上執行的操作的操作資訊,根據該第一指令集架構來格式化該指令;以及向元資料處理域提供指令流中的該指令;以及(b)該元資料處理域包括標籤處理單元,其包括至少一個解碼表,該標籤處理單元被配置為提取該運算元資訊以及從該指令中提取該操作資訊。
- 如申請專利範圍第5項之處理系統,其中,該標籤處理單元包括以下任一者或者其中之結合:(a)至少一個查找表,該查找表被配置為基於該指令決定指示一個或多個關注位元的指令關注位元資訊,以及指示操作群組的操作群組資訊,以及(b)標籤映射表(TMT),其被配置為將實體指令位址和資料記憶體頁位址中之一者或兩者轉換為:(i)一對應關聯標籤位址;以及(ii)直接地轉換成標籤兩者中之一者或兩者。
- 如申請專利範圍第5項之處理系統,其中,該標籤處理單元還可以被配置為基於該至少一個解碼表決定該指令是根據該第一指令集架構來格式化的。
- 一種處理指令的方法,其包括:(a)在主機處理域中,由應用處理器:接收該指令中的至少一個,該至少一個指令包括(i)與一個或多個運算元有關的運算元資訊,以及(ii)指示要在該一個或多個運算元上執行的操作的操作資訊;在該一個或多個運算元上執行被指示在該操作資訊中的該操作,以產生操作輸出資訊;以及向元資料處理域提供指令資訊和該操作輸出資訊;以及(b)在該元資料處理域中:藉由寫連鎖:從該主機處理域接收該操作輸出資訊,以及將該操作輸出資訊放入佇列中;以及藉由標籤處理單元:從該主機處理域接收該指令資訊;使用該指令資訊獲得與該至少一個指令相關聯的一個或多個輸入元資料標籤;根據所強制執行的一個或多個政策並根據與該至少一個指令相關聯的該一個或多個輸入元資料標籤決定是否允許該至少一個指令;以及 回應於該至少一個指令被允許的決定,使得該寫連鎖的該佇列以將該操作輸出資訊與至少一個輸出元資料標籤相關聯的方式將該操作輸出資訊寫入記憶體。
- 如申請專利範圍第8項之方法,其中,該標籤處理單元包括規則快取,其被配置為儲存由該元資料處理域強制執行的該一個或多個政策的至少一個政策的一個或多個規則分錄,並且決定該指令被允許包括:決定該規則快取儲存與相關聯於該至少一個指令的該一個或多個輸入元資料標籤相匹配的該一個或多個規則分錄中的一個。
- 如申請專利範圍第8項之方法,其中,該元資料處理域包括政策執行處理器,並且決定該指令被允許包括:決定該規則快取不儲存與相關聯於該至少一個指令的該一個或多個輸入元資料標籤相匹配的規則分錄;回應於該規則快取不儲存與相關聯於該至少一個指令的該一個或多個輸入元資料標籤相匹配的該規則分錄的決定,向該政策執行處理器提供與該至少一個指令相關聯的該一個或多個輸入元資料標籤;以及從該政策執行處理器接收要與該操作輸出資訊相關聯的該至少一個輸出元資料標籤。
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Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10936713B2 (en) | 2015-12-17 | 2021-03-02 | The Charles Stark Draper Laboratory, Inc. | Techniques for metadata processing |
US10235176B2 (en) | 2015-12-17 | 2019-03-19 | The Charles Stark Draper Laboratory, Inc. | Techniques for metadata processing |
CN107864139B (zh) * | 2017-11-09 | 2020-05-12 | 北京科技大学 | 一种基于动态规则的密码学属性基访问控制方法与系统 |
SG11202007272QA (en) * | 2018-02-02 | 2020-08-28 | Charles Stark Draper Laboratory Inc | Systems and methods for policy execution processing |
WO2019152792A1 (en) | 2018-02-02 | 2019-08-08 | Dover Microsystems, Inc. | Systems and methods for policy linking and/or loading for secure initialization |
EP3788488A1 (en) | 2018-04-30 | 2021-03-10 | Dover Microsystems, Inc. | Systems and methods for checking safety properties |
TW202022678A (zh) | 2018-11-06 | 2020-06-16 | 美商多佛微系統公司 | 用於停滯主處理器的系統和方法 |
WO2020132012A1 (en) | 2018-12-18 | 2020-06-25 | Dover Microsystems, Inc. | Systems and methods for data lifecycle protection |
US11232208B2 (en) | 2019-02-26 | 2022-01-25 | The Trustees Of The University Of Pennsylvania | Methods, systems, and computer readable media for adaptive metadata architecture |
US10972567B2 (en) * | 2019-04-04 | 2021-04-06 | International Business Machines Corporation | Multi-dimensional tagging namespace for cloud resource management |
US20220269645A1 (en) * | 2019-08-13 | 2022-08-25 | Neuroblade Ltd. | Memory mat as a register file |
KR20210026233A (ko) * | 2019-08-29 | 2021-03-10 | 삼성전자주식회사 | 디바이스 리소스에 대한 접근을 제어하기 위한 전자 장치 및 그의 동작 방법 |
WO2021076871A1 (en) * | 2019-10-18 | 2021-04-22 | Dover Microsystems, Inc. | Systems and methods for updating metadata |
US11360782B2 (en) * | 2020-01-31 | 2022-06-14 | Hewlett Packard Enterprise Development Lp | Processors to configure subsystems while other processors are held in reset |
EP4002170A1 (en) * | 2020-11-18 | 2022-05-25 | Thales DIS France SA | Execution protection using data colouring |
DE102021126122A1 (de) | 2021-10-08 | 2023-04-13 | Infineon Technologies Ag | Fehlerdiagnoseschaltung und Verfahren zum Betreiben eines Gerätes |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201333722A (zh) * | 2012-02-03 | 2013-08-16 | Chunghwa Telecom Co Ltd | 大量多元資料篩選管理的機制與方法 |
US20170177367A1 (en) * | 2015-12-17 | 2017-06-22 | The Charles Stark Draper Laboratory, Inc. | Techniques for metadata processing |
Family Cites Families (256)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5201056A (en) | 1990-05-02 | 1993-04-06 | Motorola, Inc. | RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output |
EP0463965B1 (en) | 1990-06-29 | 1998-09-09 | Digital Equipment Corporation | Branch prediction unit for high-performance processor |
US5778423A (en) | 1990-06-29 | 1998-07-07 | Digital Equipment Corporation | Prefetch instruction for improving performance in reduced instruction set processor |
US5287467A (en) | 1991-04-18 | 1994-02-15 | International Business Machines Corporation | Pipeline for removing and concurrently executing two or more branch instructions in synchronization with other instructions executing in the execution unit |
US7095783B1 (en) | 1992-06-30 | 2006-08-22 | Discovision Associates | Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto |
US5628021A (en) | 1992-12-31 | 1997-05-06 | Seiko Epson Corporation | System and method for assigning tags to control instruction processing in a superscalar processor |
JPH06332664A (ja) | 1993-03-23 | 1994-12-02 | Toshiba Corp | 表示制御システム |
US5485455A (en) | 1994-01-28 | 1996-01-16 | Cabletron Systems, Inc. | Network having secure fast packet switching and guaranteed quality of service |
US5664223A (en) | 1994-04-05 | 1997-09-02 | International Business Machines Corporation | System for independently transferring data using two independently controlled DMA engines coupled between a FIFO buffer and two separate buses respectively |
US5655100A (en) | 1995-03-31 | 1997-08-05 | Sun Microsystems, Inc. | Transaction activation processor for controlling memory transaction execution in a packet switched cache coherent multiprocessor system |
US5684977A (en) | 1995-03-31 | 1997-11-04 | Sun Microsystems, Inc. | Writeback cancellation processing system for use in a packet switched cache coherent multiprocessor system |
US5848433A (en) | 1995-04-12 | 1998-12-08 | Advanced Micro Devices | Way prediction unit and a method for operating the same |
US5764946A (en) | 1995-04-12 | 1998-06-09 | Advanced Micro Devices | Superscalar microprocessor employing a way prediction unit to predict the way of an instruction fetch address and to concurrently provide a branch prediction address corresponding to the fetch address |
US5664197A (en) | 1995-04-21 | 1997-09-02 | Intel Corporation | Method and apparatus for handling bus master channel and direct memory access (DMA) channel access requests at an I/O controller |
US7301541B2 (en) | 1995-08-16 | 2007-11-27 | Microunity Systems Engineering, Inc. | Programmable processor and method with wide operations |
JPH0969047A (ja) | 1995-09-01 | 1997-03-11 | Sony Corp | Risc型マイクロプロセッサおよび情報処理装置 |
US5864707A (en) | 1995-12-11 | 1999-01-26 | Advanced Micro Devices, Inc. | Superscalar microprocessor configured to predict return addresses from a return stack storage |
US6058466A (en) * | 1997-06-24 | 2000-05-02 | Sun Microsystems, Inc. | System for allocation of execution resources amongst multiple executing processes |
US6035374A (en) * | 1997-06-25 | 2000-03-07 | Sun Microsystems, Inc. | Method of executing coded instructions in a multiprocessor having shared execution resources including active, nap, and sleep states in accordance with cache miss latency |
US5890008A (en) * | 1997-06-25 | 1999-03-30 | Sun Microsystems, Inc. | Method for dynamically reconfiguring a processor |
US6240502B1 (en) * | 1997-06-25 | 2001-05-29 | Sun Microsystems, Inc. | Apparatus for dynamically reconfiguring a processor |
US5941981A (en) | 1997-11-03 | 1999-08-24 | Advanced Micro Devices, Inc. | System for using a data history table to select among multiple data prefetch algorithms |
US6321297B1 (en) | 1998-01-05 | 2001-11-20 | Intel Corporation | Avoiding tag compares during writes in multi-level cache hierarchy |
US6157955A (en) | 1998-06-15 | 2000-12-05 | Intel Corporation | Packet processing system including a policy engine having a classification unit |
US6351784B1 (en) | 1998-12-28 | 2002-02-26 | International Business Machines Corp. | System for determining whether a subsequent transaction may be allowed or must be allowed or must not be allowed to bypass a preceding transaction |
US6324599B1 (en) | 1999-01-11 | 2001-11-27 | Oak Technology | Computer system and method for tracking DMA transferred data within a read-ahead local buffer without interrupting the host processor |
US6247097B1 (en) | 1999-01-22 | 2001-06-12 | International Business Machines Corporation | Aligned instruction cache handling of instruction fetches across multiple predicted branch instructions |
US6636523B1 (en) | 1999-01-27 | 2003-10-21 | Advanced Micro Devices, Inc. | Flow control using rules queue monitoring in a network switching system |
US8065504B2 (en) | 1999-01-28 | 2011-11-22 | Ati International Srl | Using on-chip and off-chip look-up tables indexed by instruction address to control instruction execution in a processor |
US8127121B2 (en) | 1999-01-28 | 2012-02-28 | Ati Technologies Ulc | Apparatus for executing programs for a first computer architechture on a computer of a second architechture |
US7065633B1 (en) | 1999-01-28 | 2006-06-20 | Ati International Srl | System for delivering exception raised in first architecture to operating system coded in second architecture in dual architecture CPU |
US7941647B2 (en) | 1999-01-28 | 2011-05-10 | Ati Technologies Ulc | Computer for executing two instruction sets and adds a macroinstruction end marker for performing iterations after loop termination |
US6549903B1 (en) | 1999-02-17 | 2003-04-15 | Elbrus International Limited | Integrity of tagged data |
US6625146B1 (en) | 1999-05-28 | 2003-09-23 | Advanced Micro Devices, Inc. | Method and apparatus for operating a network switch in a CPU-less environment |
US6549959B1 (en) | 1999-08-30 | 2003-04-15 | Ati International Srl | Detecting modification to computer memory by a DMA device |
US6438673B1 (en) | 1999-12-30 | 2002-08-20 | Intel Corporation | Correlated address prediction |
US7213247B1 (en) | 2000-01-10 | 2007-05-01 | Wind River Systems, Inc. | Protection domains for a computer operating system |
JP3892205B2 (ja) | 2000-04-14 | 2007-03-14 | 松下電器産業株式会社 | レイアウトコンパクション方法 |
US6925549B2 (en) | 2000-12-21 | 2005-08-02 | International Business Machines Corporation | Asynchronous pipeline control interface using tag values to control passing data through successive pipeline stages |
US7062638B2 (en) | 2000-12-29 | 2006-06-13 | Intel Corporation | Prediction of issued silent store operations for allowing subsequently issued loads to bypass unexecuted silent stores and confirming the bypass upon execution of the stores |
US6560690B2 (en) | 2000-12-29 | 2003-05-06 | Intel Corporation | System and method for employing a global bit for page sharing in a linear-addressed cache |
GB0102518D0 (en) | 2001-01-31 | 2001-03-21 | Hewlett Packard Co | Trusted operating system |
GB0102515D0 (en) | 2001-01-31 | 2001-03-21 | Hewlett Packard Co | Network adapter management |
GB0102516D0 (en) | 2001-01-31 | 2001-03-21 | Hewlett Packard Co | Trusted gateway system |
GB0109722D0 (en) | 2001-04-20 | 2001-06-13 | Koninkl Philips Electronics Nv | Extendible instruction system |
US20030014466A1 (en) | 2001-06-29 | 2003-01-16 | Joubert Berger | System and method for management of compartments in a trusted operating system |
US6785776B2 (en) | 2001-07-26 | 2004-08-31 | International Business Machines Corporation | DMA exclusive cache state providing a fully pipelined input/output DMA write mechanism |
US7599369B2 (en) | 2001-09-27 | 2009-10-06 | Broadcom Corporation | Apparatus and methods for hardware payload header suppression, expansion, and verification in a DOCSIS network |
US20030196108A1 (en) | 2002-04-12 | 2003-10-16 | Kung Kenneth C. | System and techniques to bind information objects to security labels |
US7631107B2 (en) | 2002-06-11 | 2009-12-08 | Pandya Ashish A | Runtime adaptable protocol processor |
US7487264B2 (en) | 2002-06-11 | 2009-02-03 | Pandya Ashish A | High performance IP processor |
US7254696B2 (en) | 2002-12-12 | 2007-08-07 | Alacritech, Inc. | Functional-level instruction-set computer architecture for processing application-layer content-service requests such as file-access requests |
US7594111B2 (en) | 2002-12-19 | 2009-09-22 | Massachusetts Institute Of Technology | Secure execution of a computer program |
US6976147B1 (en) | 2003-01-21 | 2005-12-13 | Advanced Micro Devices, Inc. | Stride-based prefetch mechanism using a prediction confidence value |
US7403925B2 (en) | 2003-03-17 | 2008-07-22 | Intel Corporation | Entitlement security and control |
US7467414B2 (en) | 2003-03-17 | 2008-12-16 | Intel Corporation | Entitlement security and control for information system entitlement |
US6922740B2 (en) | 2003-05-21 | 2005-07-26 | Intel Corporation | Apparatus and method of memory access control for bus masters |
US20050108518A1 (en) | 2003-06-10 | 2005-05-19 | Pandya Ashish A. | Runtime adaptable security processor |
US7168063B2 (en) | 2003-06-10 | 2007-01-23 | Microsoft Corporation | Systems and methods for employing tagged types in a dynamic runtime environment |
US7437718B2 (en) | 2003-09-05 | 2008-10-14 | Microsoft Corporation | Reviewing the security of trusted software components |
US7580914B2 (en) * | 2003-12-24 | 2009-08-25 | Intel Corporation | Method and apparatus to improve execution of a stored program |
US7526757B2 (en) | 2004-01-14 | 2009-04-28 | International Business Machines Corporation | Method and apparatus for maintaining performance monitoring structures in a page table for use in monitoring performance of a computer program |
US7114036B2 (en) | 2004-01-14 | 2006-09-26 | International Business Machines Corporation | Method and apparatus for autonomically moving cache entries to dedicated storage when false cache line sharing is detected |
CA2459004A1 (en) | 2004-02-20 | 2005-08-20 | Ibm Canada Limited - Ibm Canada Limitee | Method and system to control data acces using security label components |
US7340469B1 (en) | 2004-04-16 | 2008-03-04 | George Mason Intellectual Properties, Inc. | Implementing security policies in software development tools |
US7243193B2 (en) | 2004-05-27 | 2007-07-10 | Silverbrook Research Pty Ltd | Storage of program code in arbitrary locations in memory |
US7430650B1 (en) | 2004-06-17 | 2008-09-30 | Richard Ross | Generating a set of pre-fetch address candidates based on popular sets of address and data offset counters |
US7657756B2 (en) | 2004-10-08 | 2010-02-02 | International Business Machines Corporaiton | Secure memory caching structures for data, integrity and version values |
JP2006113689A (ja) | 2004-10-12 | 2006-04-27 | Fujitsu Ltd | バスブリッジ装置およびデータ転送方法 |
US7688838B1 (en) | 2004-10-19 | 2010-03-30 | Broadcom Corporation | Efficient handling of work requests in a network interface device |
US8332653B2 (en) * | 2004-10-22 | 2012-12-11 | Broadcom Corporation | Secure processing environment |
US7496735B2 (en) * | 2004-11-22 | 2009-02-24 | Strandera Corporation | Method and apparatus for incremental commitment to architectural state in a microprocessor |
US20060143689A1 (en) | 2004-12-21 | 2006-06-29 | Docomo Communications Laboratories Usa, Inc. | Information flow enforcement for RISC-style assembly code |
US8732856B2 (en) | 2004-12-30 | 2014-05-20 | Oracle International Corporation | Cross-domain security for data vault |
US7831570B2 (en) | 2004-12-30 | 2010-11-09 | Oracle International Corporation | Mandatory access control label security |
US7574536B2 (en) | 2005-04-22 | 2009-08-11 | Sun Microsystems, Inc. | Routing direct memory access requests using doorbell addresses |
US7707387B2 (en) | 2005-06-01 | 2010-04-27 | Microsoft Corporation | Conditional execution via content addressable memory and parallel computing execution model |
US20070006294A1 (en) | 2005-06-30 | 2007-01-04 | Hunter G K | Secure flow control for a data flow in a computer and data flow in a computer network |
JP4519738B2 (ja) | 2005-08-26 | 2010-08-04 | 株式会社東芝 | メモリアクセス制御装置 |
US8166404B2 (en) | 2005-10-04 | 2012-04-24 | Disney Enterprises, Inc. | System and/or method for authentication and/or authorization |
US8516193B1 (en) | 2006-03-30 | 2013-08-20 | Pegasystems Inc. | Techniques for content-based caching in a computer system |
US7581064B1 (en) | 2006-04-24 | 2009-08-25 | Vmware, Inc. | Utilizing cache information to manage memory access and cache utilization |
US7434002B1 (en) | 2006-04-24 | 2008-10-07 | Vmware, Inc. | Utilizing cache information to manage memory access and cache utilization |
JP4899616B2 (ja) | 2006-04-28 | 2012-03-21 | ソニー株式会社 | 変調装置および方法、プログラム、並びに記録媒体 |
US8245199B2 (en) | 2006-05-05 | 2012-08-14 | International Business Machines Corporation | Selectively marking and executing instrumentation code |
US20080052488A1 (en) | 2006-05-10 | 2008-02-28 | International Business Machines Corporation | Method for a Hash Table Lookup and Processor Cache |
US20080016547A1 (en) | 2006-07-11 | 2008-01-17 | International Business Machines Corporation | System and method for security planning with hard security constraints |
US8301870B2 (en) | 2006-07-27 | 2012-10-30 | International Business Machines Corporation | Method and apparatus for fast synchronization and out-of-order execution of instructions in a meta-program based computing system |
US7594079B2 (en) | 2006-09-29 | 2009-09-22 | Mips Technologies, Inc. | Data cache virtual hint way prediction, and applications thereof |
US8266702B2 (en) | 2006-10-31 | 2012-09-11 | Microsoft Corporation | Analyzing access control configurations |
US7793166B2 (en) | 2006-11-27 | 2010-09-07 | Emc Corporation | Methods and systems for recovering meta-data in a cache memory after a corruption event |
US8132259B2 (en) | 2007-01-04 | 2012-03-06 | International Business Machines Corporation | System and method for security planning with soft security constraints |
US8677457B2 (en) | 2007-02-09 | 2014-03-18 | Marvell World Trade Ltd. | Security for codes running in non-trusted domains in a processor core |
US7945921B2 (en) | 2007-03-01 | 2011-05-17 | Microsoft Corporation | Cross application domain late binding to non-local types |
US8364910B2 (en) | 2007-03-08 | 2013-01-29 | Daniel Shawcross Wilkerson | Hard object: hardware protection for software objects |
JP5100176B2 (ja) | 2007-03-29 | 2012-12-19 | 株式会社東芝 | マルチプロセッサシステム |
US7813342B2 (en) | 2007-03-26 | 2010-10-12 | Gadelrab Serag | Method and apparatus for writing network packets into computer memory |
US7640420B2 (en) | 2007-04-02 | 2009-12-29 | Intel Corporation | Pre-fetch apparatus |
GB2448149B (en) | 2007-04-03 | 2011-05-18 | Advanced Risc Mach Ltd | Protected function calling |
US7644044B2 (en) | 2007-04-04 | 2010-01-05 | Sony Corporation | Systems and methods to distribute content over a network |
NO326590B1 (no) | 2007-04-16 | 2009-01-19 | Kubekit As | Fremgangsmate og anordning for verifikasjon av informasjonstilgang i IKT-system med flere sikkerhetsdimensjoner og sikkerhetsniva. |
US8001390B2 (en) | 2007-05-09 | 2011-08-16 | Sony Computer Entertainment Inc. | Methods and apparatus for secure programming and storage of data using a multiprocessor in a trusted mode |
US8423720B2 (en) | 2007-05-10 | 2013-04-16 | International Business Machines Corporation | Computer system, method, cache controller and computer program for caching I/O requests |
US8561061B2 (en) | 2007-05-14 | 2013-10-15 | Vmware, Inc. | Adaptive dynamic selection and application of multiple virtualization techniques |
US7933889B2 (en) | 2007-05-15 | 2011-04-26 | Palo Alto Research Center Incorporated | Method and system for metadata-driven document management and access control |
US7975109B2 (en) | 2007-05-30 | 2011-07-05 | Schooner Information Technology, Inc. | System including a fine-grained memory and a less-fine-grained memory |
US20080301471A1 (en) | 2007-05-31 | 2008-12-04 | Marc Demarest | Systems and methods in electronic evidence management for creating and maintaining a chain of custody |
EP2160734A4 (en) | 2007-06-18 | 2010-08-25 | Synergy Sports Technology Llc | SYSTEM AND METHOD FOR EDITING, MARKING AND INDEXING DISTRIBUTED AND PARALLEL VIDEOS |
US7975107B2 (en) | 2007-06-22 | 2011-07-05 | Microsoft Corporation | Processor cache management with software input via an intermediary |
US20090006519A1 (en) | 2007-06-29 | 2009-01-01 | Microsoft Corporation | Managing a computing environment |
US7913172B2 (en) | 2007-09-01 | 2011-03-22 | International Business Machines Corporation | Fine-grained, label-based, XML access control model |
US8131663B1 (en) | 2007-10-12 | 2012-03-06 | Bonamy Taylor | Apparatus for generating software logic rules by flowchart design |
US7921260B2 (en) | 2007-10-24 | 2011-04-05 | International Business Machines Corporation | Preferred write-mostly data cache replacement policies |
US7793049B2 (en) | 2007-10-30 | 2010-09-07 | International Business Machines Corporation | Mechanism for data cache replacement based on region policies |
US20090144388A1 (en) | 2007-11-08 | 2009-06-04 | Rna Networks, Inc. | Network with distributed shared memory |
US8782384B2 (en) | 2007-12-20 | 2014-07-15 | Advanced Micro Devices, Inc. | Branch history with polymorphic indirect branch information |
US8880483B2 (en) | 2007-12-21 | 2014-11-04 | Sandisk Technologies Inc. | System and method for implementing extensions to intelligently manage resources of a mass storage system |
US20090178102A1 (en) | 2008-01-04 | 2009-07-09 | Khaled Alghathbar | Implementing Security Policies in Software Development Tools |
US8306987B2 (en) | 2008-04-03 | 2012-11-06 | Ofer Ber | System and method for matching search requests and relevant data |
GB0811422D0 (en) | 2008-06-20 | 2008-07-30 | Symbian Software Ltd | Efficient caching |
US8196213B2 (en) | 2008-07-11 | 2012-06-05 | Microsoft Corporation | Verification of un-trusted code for consumption on an insecure device |
EP2148212B1 (en) | 2008-07-24 | 2019-08-21 | Toshiba Medical Systems Corporation | Magnetic resonance imaging apparatus for contrast enhancement of images |
US9317708B2 (en) | 2008-08-14 | 2016-04-19 | Teleputers, Llc | Hardware trust anchors in SP-enabled processors |
US8181005B2 (en) | 2008-09-05 | 2012-05-15 | Advanced Micro Devices, Inc. | Hybrid branch prediction device with sparse and dense prediction caches |
US8332909B2 (en) | 2008-12-16 | 2012-12-11 | Microsoft Corporation | Automated software restriction policy rule generation |
US8806101B2 (en) | 2008-12-30 | 2014-08-12 | Intel Corporation | Metaphysical address space for holding lossy metadata in hardware |
US8190832B2 (en) | 2009-01-29 | 2012-05-29 | International Business Machines Corporation | Data storage performance enhancement through a write activity level metric recorded in high performance block storage metadata |
US8335754B2 (en) | 2009-03-06 | 2012-12-18 | Tagged, Inc. | Representing a document using a semantic structure |
US8176282B2 (en) | 2009-03-11 | 2012-05-08 | Applied Micro Circuits Corporation | Multi-domain management of a cache in a processor system |
US20100250729A1 (en) | 2009-03-30 | 2010-09-30 | Morris Robert P | Method and System For Providing Access To Metadata Of A Network Accessible Resource |
US8332350B2 (en) | 2009-04-08 | 2012-12-11 | Titus Inc. | Method and system for automated security access policy for a document management system |
US8370577B2 (en) | 2009-06-26 | 2013-02-05 | Microsoft Corporation | Metaphysically addressed cache metadata |
US8635415B2 (en) | 2009-09-30 | 2014-01-21 | Intel Corporation | Managing and implementing metadata in central processing unit using register extensions |
JP2011095852A (ja) | 2009-10-27 | 2011-05-12 | Toshiba Corp | キャッシュメモリ制御回路 |
EP2507966A1 (en) | 2009-11-30 | 2012-10-10 | BAE Systems Plc. | Processing network traffic |
US9087200B2 (en) | 2009-12-22 | 2015-07-21 | Intel Corporation | Method and apparatus to provide secure application execution |
US8627042B2 (en) | 2009-12-30 | 2014-01-07 | International Business Machines Corporation | Data parallel function call for determining if called routine is data parallel |
US20110219424A1 (en) | 2010-03-05 | 2011-09-08 | Microsoft Corporation | Information protection using zones |
JP5387757B2 (ja) | 2010-03-05 | 2014-01-15 | 日本電気株式会社 | 並列データ処理システム、並列データ処理方法及びプログラム |
US8954418B2 (en) | 2010-05-14 | 2015-02-10 | Sap Se | Performing complex operations in a database using a semantic layer |
US8271447B1 (en) | 2010-06-18 | 2012-09-18 | Emc International Company | Mirroring metadata in a continuous data protection environment |
US8732697B2 (en) | 2010-08-04 | 2014-05-20 | Premkumar Jonnala | System, method and apparatus for managing applications on a device |
GB2483907A (en) | 2010-09-24 | 2012-03-28 | Advanced Risc Mach Ltd | Privilege level switching for data processing circuitry when in a debug mode |
US8738860B1 (en) | 2010-10-25 | 2014-05-27 | Tilera Corporation | Computing in parallel processing environments |
US8819225B2 (en) | 2010-11-15 | 2014-08-26 | George Mason Research Foundation, Inc. | Hardware-assisted integrity monitor |
US20120151184A1 (en) | 2010-12-10 | 2012-06-14 | Daniel Shawcross Wilkerson | Hard object: constraining control flow and providing lightweight kernel crossings |
US9934166B2 (en) | 2010-12-10 | 2018-04-03 | Daniel Shawcross Wilkerson | Hard object: constraining control flow and providing lightweight kernel crossings |
US9218278B2 (en) | 2010-12-13 | 2015-12-22 | SanDisk Technologies, Inc. | Auto-commit memory |
US9047178B2 (en) | 2010-12-13 | 2015-06-02 | SanDisk Technologies, Inc. | Auto-commit memory synchronization |
US20120239860A1 (en) | 2010-12-17 | 2012-09-20 | Fusion-Io, Inc. | Apparatus, system, and method for persistent data management on a non-volatile storage media |
US9792472B1 (en) | 2013-03-14 | 2017-10-17 | Impinj, Inc. | Tag-handle-based authentication of RFID readers |
US8966182B2 (en) | 2011-02-08 | 2015-02-24 | International Business Machines Corporation | Software and hardware managed dual rule bank cache for use in a pattern matching accelerator |
US9003104B2 (en) | 2011-02-15 | 2015-04-07 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a file-level cache |
US8996807B2 (en) | 2011-02-15 | 2015-03-31 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a multi-level cache |
US8875170B1 (en) | 2011-02-18 | 2014-10-28 | Isaac S. Daniel | Content roaming system and method |
US8949270B2 (en) | 2011-03-10 | 2015-02-03 | Salesforce.Com, Inc. | Methods and systems for processing social media data |
US20180107591A1 (en) | 2011-04-06 | 2018-04-19 | P4tents1, LLC | System, method and computer program product for fetching data between an execution of a plurality of threads |
US10114477B2 (en) | 2011-07-14 | 2018-10-30 | Samsung Electronics Co., Ltd. | Display device and method thereof |
US8955111B2 (en) | 2011-09-24 | 2015-02-10 | Elwha Llc | Instruction set adapted for security risk monitoring |
US9219752B2 (en) | 2011-08-26 | 2015-12-22 | Hewlett-Packard Development Company, L.P. | Data leak prevention systems and methods |
US9329869B2 (en) | 2011-10-03 | 2016-05-03 | International Business Machines Corporation | Prefix computer instruction for compatibily extending instruction functionality |
US9753858B2 (en) | 2011-11-30 | 2017-09-05 | Advanced Micro Devices, Inc. | DRAM cache with tags and data jointly stored in physical rows |
US9251052B2 (en) | 2012-01-12 | 2016-02-02 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for profiling a non-volatile cache having a logical-to-physical translation layer |
US10102117B2 (en) | 2012-01-12 | 2018-10-16 | Sandisk Technologies Llc | Systems and methods for cache and storage device coordination |
US8966204B2 (en) | 2012-02-29 | 2015-02-24 | Hewlett-Packard Development Company, L.P. | Data migration between memory locations |
US9208082B1 (en) | 2012-03-23 | 2015-12-08 | David R. Cheriton | Hardware-supported per-process metadata tags |
WO2013147865A1 (en) | 2012-03-30 | 2013-10-03 | Intel Corporation | A mechanism for saving and retrieving micro-architecture context |
US9075710B2 (en) | 2012-04-17 | 2015-07-07 | SanDisk Technologies, Inc. | Non-volatile key-value store |
US10474584B2 (en) | 2012-04-30 | 2019-11-12 | Hewlett Packard Enterprise Development Lp | Storing cache metadata separately from integrated circuit containing cache controller |
US8874850B1 (en) | 2012-05-10 | 2014-10-28 | Netapp, Inc. | Hierarchically tagged cache |
JP5832954B2 (ja) | 2012-05-18 | 2015-12-16 | 日本電信電話株式会社 | タグ付与装置及びタグ付与方法 |
US8898376B2 (en) | 2012-06-04 | 2014-11-25 | Fusion-Io, Inc. | Apparatus, system, and method for grouping data stored on an array of solid-state storage elements |
US8909879B2 (en) | 2012-06-11 | 2014-12-09 | International Business Machines Corporation | Counter-based entry invalidation for metadata previous write queue |
US8826391B2 (en) | 2012-07-02 | 2014-09-02 | Freescale Semiconductor, Inc. | Virtualized trusted descriptors |
US8572410B1 (en) | 2012-07-18 | 2013-10-29 | Freescale Semiconductor, Inc. | Virtualized protected storage |
US10305937B2 (en) | 2012-08-02 | 2019-05-28 | CellSec, Inc. | Dividing a data processing device into separate security domains |
US9367480B2 (en) | 2012-08-07 | 2016-06-14 | Dell Products L.P. | System and method for updating data in a cache |
US20140047183A1 (en) | 2012-08-07 | 2014-02-13 | Dell Products L.P. | System and Method for Utilizing a Cache with a Virtual Machine |
US20140109176A1 (en) | 2012-10-15 | 2014-04-17 | Citrix Systems, Inc. | Configuring and providing profiles that manage execution of mobile applications |
US9098417B2 (en) | 2012-12-13 | 2015-08-04 | Advanced Micro Devices, Inc. | Partitioning caches for sub-entities in computing devices |
US9183055B2 (en) | 2013-02-07 | 2015-11-10 | Advanced Micro Devices, Inc. | Selecting a resource from a set of resources for performing an operation |
US9965502B2 (en) | 2013-02-27 | 2018-05-08 | Hitachi Vantara Corporation | Content class for object storage indexing system |
US8959657B2 (en) | 2013-03-14 | 2015-02-17 | Appsense Limited | Secure data management |
US9569612B2 (en) | 2013-03-14 | 2017-02-14 | Daniel Shawcross Wilkerson | Hard object: lightweight hardware enforcement of encapsulation, unforgeability, and transactionality |
US9165078B2 (en) | 2013-03-14 | 2015-10-20 | International Business Machines Corporation | Row-based data filtering at a database level |
US9037811B2 (en) | 2013-03-15 | 2015-05-19 | International Business Machines Corporation | Tagging in memory control unit (MCU) |
US9298911B2 (en) | 2013-03-15 | 2016-03-29 | Intel Corporation | Method, apparatus, system, and computer readable medium for providing apparatus security |
KR101501462B1 (ko) | 2013-06-10 | 2015-03-11 | 이용재 | 통합 데이터 객체 관리 시스템 및 그 방법 |
US9734080B2 (en) | 2013-08-08 | 2017-08-15 | Nxp Usa, Inc. | Cache organization and method |
CN105981027A (zh) | 2013-08-12 | 2016-09-28 | 哥莱菲特软件公司 | 安全认证并切换至加密域 |
US10185584B2 (en) | 2013-08-20 | 2019-01-22 | Teleputers, Llc | System and method for self-protecting data |
US9680738B2 (en) | 2013-09-15 | 2017-06-13 | Nicira, Inc. | Tracking prefixes of values associated with different rules to generate flows |
US9244827B2 (en) | 2013-09-25 | 2016-01-26 | Intel Corporation | Store address prediction for memory disambiguation in a processing device |
CN105579955A (zh) | 2013-09-27 | 2016-05-11 | 慧与发展有限责任合伙企业 | 应用控制流模型 |
GB201318723D0 (en) | 2013-10-23 | 2013-12-04 | Avecto Ltd | Computer device and method for isolating untrusted content |
GB2518022B (en) | 2014-01-17 | 2015-09-23 | Imagination Tech Ltd | Stack saved variable value prediction |
US9411747B2 (en) | 2014-02-04 | 2016-08-09 | Freescale Semiconductor, Inc. | Dynamic subroutine stack protection |
US10320676B2 (en) | 2014-02-28 | 2019-06-11 | Cisco Technology, Inc. | Smarter policy decisions based on metadata in data flows |
US9323684B2 (en) | 2014-03-21 | 2016-04-26 | Intel Corporation | Dynamic cache and memory allocation for memory subsystems |
US9245123B1 (en) | 2014-05-07 | 2016-01-26 | Symantec Corporation | Systems and methods for identifying malicious files |
JP6287571B2 (ja) | 2014-05-20 | 2018-03-07 | 富士通株式会社 | 演算処理装置、情報処理装置、及び、演算処理装置の制御方法 |
US9489532B2 (en) | 2014-05-28 | 2016-11-08 | Siemens Product Lifecycle Management Software Inc. | Fast access rights checking of configured structure data |
US9336047B2 (en) | 2014-06-30 | 2016-05-10 | International Business Machines Corporation | Prefetching of discontiguous storage locations in anticipation of transactional execution |
TW201600997A (zh) | 2014-06-30 | 2016-01-01 | 萬國商業機器公司 | 於一集中式管理環境中動態產生一策略實施點之封包檢視策略的方法、資訊設備及電腦程式產品 |
US9992298B2 (en) | 2014-08-14 | 2018-06-05 | International Business Machines Corporation | Relationship-based WAN caching for object stores |
US9525606B1 (en) | 2014-09-04 | 2016-12-20 | HCA Holdings, Inc. | Differential processing of data streams based on protocols |
EP2993606A1 (en) | 2014-09-05 | 2016-03-09 | Axiomatics AB | Provisioning system-level permissions using attribute-based access control policies |
US9483250B2 (en) | 2014-09-15 | 2016-11-01 | International Business Machines Corporation | Systems management based on semantic models and low-level runtime state |
US9436847B2 (en) | 2014-09-26 | 2016-09-06 | Intel Corporation | Cryptographic pointer address encoding |
US10546132B2 (en) | 2014-09-30 | 2020-01-28 | Micro Focus Llc | String property labels for static analysis |
US9767272B2 (en) * | 2014-10-20 | 2017-09-19 | Intel Corporation | Attack Protection for valid gadget control transfers |
US10078763B2 (en) | 2014-11-19 | 2018-09-18 | BAE Systems Information and Electronic Systems Integration Incc | Programmable unit for metadata processing |
US9830162B2 (en) | 2014-12-15 | 2017-11-28 | Intel Corporation | Technologies for indirect branch target security |
US9576147B1 (en) | 2015-01-05 | 2017-02-21 | Amazon Technologies, Inc. | Security policy application through data tagging |
US9747218B2 (en) | 2015-03-20 | 2017-08-29 | Mill Computing, Inc. | CPU security mechanisms employing thread-specific protection domains |
US9736185B1 (en) | 2015-04-21 | 2017-08-15 | Infoblox Inc. | DNS or network metadata policy for network control |
US9846648B2 (en) | 2015-05-11 | 2017-12-19 | Intel Corporation | Create page locality in cache controller cache allocation |
US10073786B2 (en) | 2015-05-28 | 2018-09-11 | Micron Technology, Inc. | Apparatuses and methods for compute enabled cache |
US9910611B2 (en) | 2015-05-29 | 2018-03-06 | Intel Corporation | Access control for memory protection key architecture |
US9703956B1 (en) | 2015-06-08 | 2017-07-11 | Symantec Corporation | Systems and methods for categorizing virtual-machine-aware applications for further analysis |
US10469464B2 (en) | 2015-06-09 | 2019-11-05 | Intel Corporation | Self-configuring key management system for an internet of things network |
US10114958B2 (en) | 2015-06-16 | 2018-10-30 | Microsoft Technology Licensing, Llc | Protected regions |
US10642753B1 (en) | 2015-06-30 | 2020-05-05 | Fireeye, Inc. | System and method for protecting a software component running in virtual machine using a virtualization layer |
US10073977B2 (en) | 2015-07-20 | 2018-09-11 | Intel Corporation | Technologies for integrity, anti-replay, and authenticity assurance for I/O data |
US9892281B1 (en) | 2015-07-28 | 2018-02-13 | HCA Holdings, Inc. | Testing using deidentified production data |
US11381566B2 (en) | 2015-08-12 | 2022-07-05 | Red Hat, Inc. | Isolating network resources in a virtualized environment |
US10586076B2 (en) | 2015-08-24 | 2020-03-10 | Acronis International Gmbh | System and method for controlling access to OS resources |
US20170083338A1 (en) | 2015-09-19 | 2017-03-23 | Microsoft Technology Licensing, Llc | Prefetching associated with predicated load instructions |
US9612967B1 (en) | 2015-09-25 | 2017-04-04 | Dell Products, L.P. | Cache load balancing by reclaimable block migration |
US9507598B1 (en) | 2015-12-15 | 2016-11-29 | International Business Machines Corporation | Auxiliary branch prediction with usefulness tracking |
US10936713B2 (en) | 2015-12-17 | 2021-03-02 | The Charles Stark Draper Laboratory, Inc. | Techniques for metadata processing |
US10133866B1 (en) | 2015-12-30 | 2018-11-20 | Fireeye, Inc. | System and method for triggering analysis of an object for malware in response to modification of that object |
US11709679B2 (en) | 2016-03-31 | 2023-07-25 | Qualcomm Incorporated | Providing load address predictions using address prediction tables based on load path history in processor-based systems |
US10685111B2 (en) | 2016-10-31 | 2020-06-16 | Crowdstrike, Inc. | File-modifying malware detection |
US10409603B2 (en) * | 2016-12-30 | 2019-09-10 | Intel Corporation | Processors, methods, systems, and instructions to check and store indications of whether memory addresses are in persistent memory |
US20180276022A1 (en) | 2017-03-24 | 2018-09-27 | Commvault Systems, Inc. | Consistent virtual machine replication |
US10503904B1 (en) | 2017-06-29 | 2019-12-10 | Fireeye, Inc. | Ransomware detection and mitigation |
CN109840095A (zh) | 2017-11-28 | 2019-06-04 | 比亚迪股份有限公司 | 储能系统的启动方法、储能设备及存储介质 |
US10635810B2 (en) | 2018-01-31 | 2020-04-28 | Jungle Disk, L.L.C. | Probabilistic anti-encrypting malware protections for cloud-based file systems |
WO2019152792A1 (en) | 2018-02-02 | 2019-08-08 | Dover Microsystems, Inc. | Systems and methods for policy linking and/or loading for secure initialization |
TW201935305A (zh) | 2018-02-02 | 2019-09-01 | 美商多佛微系統公司 | 用於後快取互鎖之系統和方法 |
SG11202007272QA (en) * | 2018-02-02 | 2020-08-28 | Charles Stark Draper Laboratory Inc | Systems and methods for policy execution processing |
EP3746922A1 (en) | 2018-02-02 | 2020-12-09 | Dover Microsystems, Inc. | Systems and methods for transforming instructions for metadata processing |
US11307854B2 (en) * | 2018-02-07 | 2022-04-19 | Intel Corporation | Memory write log storage processors, methods, systems, and instructions |
US11417109B1 (en) | 2018-03-20 | 2022-08-16 | Amazon Technologies, Inc. | Network-based vehicle event detection system |
US10984122B2 (en) | 2018-04-13 | 2021-04-20 | Sophos Limited | Enterprise document classification |
US10776482B2 (en) | 2018-05-18 | 2020-09-15 | International Business Machines Corporation | Automated virtual machine integrity checks |
US10922411B2 (en) | 2018-06-20 | 2021-02-16 | Malwarebytes Inc. | Intelligent event collection for cloud-based malware detection |
US10970396B2 (en) | 2018-06-20 | 2021-04-06 | Malwarebytes Inc. | Intelligent event collection for rolling back an endpoint state in response to malware |
US10424043B1 (en) | 2018-07-02 | 2019-09-24 | Intel Corporation | Efficiently enqueuing workloads from user mode to hardware across privilege domains |
TW202022678A (zh) * | 2018-11-06 | 2020-06-16 | 美商多佛微系統公司 | 用於停滯主處理器的系統和方法 |
US11360704B2 (en) | 2018-12-21 | 2022-06-14 | Micron Technology, Inc. | Multiplexed signal development in a memory device |
WO2020150351A1 (en) * | 2019-01-18 | 2020-07-23 | Dover Microsystems, Inc. | Systems and methods for metadata classification |
US11522905B2 (en) | 2019-09-11 | 2022-12-06 | International Business Machines Corporation | Malicious virtual machine detection |
WO2021076871A1 (en) * | 2019-10-18 | 2021-04-22 | Dover Microsystems, Inc. | Systems and methods for updating metadata |
WO2021092138A1 (en) * | 2019-11-06 | 2021-05-14 | Dover Microsystems, Inc. | Systems and methods for improving efficiency of metadata processing |
-
2019
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-
2021
- 2021-09-14 US US17/474,830 patent/US11709680B2/en active Active
-
2023
- 2023-07-21 US US18/356,409 patent/US20230367603A1/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201333722A (zh) * | 2012-02-03 | 2013-08-16 | Chunghwa Telecom Co Ltd | 大量多元資料篩選管理的機制與方法 |
US20170177367A1 (en) * | 2015-12-17 | 2017-06-22 | The Charles Stark Draper Laboratory, Inc. | Techniques for metadata processing |
US20170177368A1 (en) * | 2015-12-17 | 2017-06-22 | Charles Stark Draper Laboratory, Inc. | Techniques for metadata processing |
US20170293563A1 (en) * | 2015-12-17 | 2017-10-12 | The Charles Stark Draper Laboratory, Inc. | Techniques for metadata processing |
Also Published As
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