KR20120066347A - 비휘발성 메모리 장치 및 그 구동 방법 - Google Patents

비휘발성 메모리 장치 및 그 구동 방법 Download PDF

Info

Publication number
KR20120066347A
KR20120066347A KR1020100127636A KR20100127636A KR20120066347A KR 20120066347 A KR20120066347 A KR 20120066347A KR 1020100127636 A KR1020100127636 A KR 1020100127636A KR 20100127636 A KR20100127636 A KR 20100127636A KR 20120066347 A KR20120066347 A KR 20120066347A
Authority
KR
South Korea
Prior art keywords
program
cell
memory cell
state
memory
Prior art date
Application number
KR1020100127636A
Other languages
English (en)
Inventor
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100127636A priority Critical patent/KR20120066347A/ko
Priority to US13/303,819 priority patent/US20120147669A1/en
Publication of KR20120066347A publication Critical patent/KR20120066347A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

순간적인 파워-오프(sudden power-off)에도 데이터 신뢰성을 갖는 비휘발성 메모리 장치의 구동 방법이 제공된다. 비휘발성 메모리 장치의 구동 방법은 제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고, 제n+1 내지 제m(단, m은 n보다 큰 자연수) 프로그램 루프 동안, 메모리 셀 및 플래그 셀을 프로그램하는 것을 포함한다.

Description

비휘발성 메모리 장치 및 그 구동 방법{Non-volatile memory device and method for operating the device}
본 발명은 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(non-volatile memory device)로 구분된다.
휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존된다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 비휘발성 메모리 장치로는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
플래시 메모리 장치는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태가 결정된다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이라 한다. 그리고, 하나의 메모리 셀에 멀티-비트 데이터(예를 들면, 2 비트 이상)를 저장하는 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이라 한다. 최근 들어, 메모리 장치에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티 레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다.
본 발명이 해결하려는 기술적 과제는, 순간적인 파워-오프(sudden power-off)에도 데이터 신뢰성을 갖는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 기술적 과제는, 순간적인 파워-오프에도 데이터 신뢰성을 갖는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 구동 방법의 일 태양은 제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고, 제n+1 내지 제m(단, m은 n보다 큰 자연수) 프로그램 루프 동안, 메모리 셀 및 플래그 셀을 프로그램하는 것을 포함한다.
상기 기술적 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 구동 방법의 다른 태양은 제1 기간 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고, 제1 기간 후의 제2 기간 동안, 메모리 셀 및 플래그 셀을 프로그램하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 메모리 셀과 플래그 셀을 포함하는 메모리 코어, 및 제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고, 제n+1 내지 제m(단, m은 n보다 큰 자연수) 프로그램 루프 동안, 메모리 셀 및 플래그 셀을 프로그램하는 리드-라이트부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 블록 개념도이다.
도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀에 대한 개념도이다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 산포를 나타내는 도면이다.
도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 LSB 리드 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 MSB 리드 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀에 인가되는 프로그램 전압을 도시한 도면이다.
도 7 내지 도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 데이터 신뢰성 유지 특성을 설명하기 위한 도면들이다.
도 10 및 도 11은 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 비휘발성 메모리 장치의 메모리 셀에 인가되는 프로그램 전압을 도시한 도면들이다.
도 12 내지 도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 장치의 이용예를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치에 대해 설명하도록 한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 블록 개념도이고, 도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀에 대한 개념도이다. 이하에서는 비휘발성 메모리 장치의 일 예로, 편의상 낸드 플래시 메모리를 그 예로 들어 설명하나 본 발명이 후술되는 예시에만 제한되는 것은 아니다. 또한, 이하에서는 낸드 플래시 메모리의 각 메모리 셀이 2-비트 멀티 레벨 셀인 것을 예로 들어 설명하나 이는 하나의 예시에 불과할 뿐이고, 역시 본 발명이 후술되는 예시에만 제한되는 것은 아니다.
도 1을 참조하면, 비휘발성 메모리 장치는 메모리 코어(100), 리드-라이트부(200) 및 에러 감지 모듈(300)을 포함할 수 있다.
메모리 코어(100)는 예를 들어, 2-비트 멀티 레벨 셀인 메모리 셀(110)과, 메모리 셀(110)이 LSB 프로그램되었는지 아니면 MSB 프로그램되었는지 알려주는 플래그 셀(120)을 포함할 수 있다. 여기서, 메모리 셀(110)은 도 2에 도시된 바와 같이 다수의 메모리 블록(Block0~Block(N-1))을 포함하되, 각 메모리 블록(Block0~Block(N-1))은 비트라인(BL)을 공유하는 다수의 스트링으로 구성된 낸드 플래시 메모리 셀일 수 있다.
한편, 메모리 코어(100)는 페이지(page) 단위로 데이터를 프로그램하거나 리드하기 위한 페이지 버퍼(130)를 포함할 수 있는데, 이러한 페이지 버퍼(130)는 각각의 비트 라인(BL)을 제어하는 역할을 할 수 있다.
나아가 메모리 코어(100)는 비록 도시하지는 않았지만, 메모리 셀(110)의 프로그램이 정상적으로 이루어졌는지 확인하는데 사용되는 에러감지 셀(미도시)을 포함할 수 있다. 이러한 에러감지 셀(미도시)은 이처럼 메모리 코어(100)에 포함될 수도 있으나, 필요에 따라서는 에러 감지 모듈(300)등 메모리 코어(100) 외부에도 배치될 수 있다.
리드-라이트부(200)는 제어 회로(미도시)로부터 리드 커맨드와 어드레스를 제공받아 메모리 코어(100)가 LSB 리드 또는 MSB 리드하도록 제어할 수 있다. 또한, 리드-라이트부(200)는 제어 회로(미도시)로부터 라이트 커맨드와 어드레스를 제공받아 메모리 코어(100)가 LSB 프로그램 또는 MSB 프로그램하도록 제어할 수 있다.
여기서, 본 발명의 기술적 사상에 의한 일 실시예에 따른 리드-라이트부(200)는 제1 기간 동안, 메모리 셀(110) 및 에러감지 셀(미도시)을 프로그램하고 플래그 셀(120)을 프로그램 억제하고, 제1 기간 후의 제2 기간 동안, 메모리 셀(110), 에러감지 셀(미도시) 및 플래그 셀(120)을 프로그램할 수 있다. 구체적으로, 리드-라이트부(200)는 제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프 동안, 메모리 셀(110) 및 에러감지 셀(미도시)을 프로그램하고 플래그 셀(120)을 프로그램 억제하고, 제n+1 내지 제m(단, m은 n보다 큰 자연수) 프로그램 루프 동안, 메모리 셀(110), 에러감지 셀(미도시) 및 플래그 셀(120)을 프로그램할 수 있다. 여기서, 프로그램은 MSB 프로그램을 의미할 수 있다. 이에 대해서는 차후 본 발명의 비휘발성 메모리 장치의 동작을 설명하면서 보다 구체적으로 설명하도록 한다.
에러 감지 모듈(300)은 데이터 리드 동작시 해당 메모리 셀(110)로부터 읽어온 데이터에 오류가 없는지를 감지할 수 있다. 이러한 에러 감지 모듈(300)은 ECC(Error Correction Cord) 회로, CRC(Cyclic Redundancy Check) 회로 및 EDC(Error-detecting Codes) 회로 등을 포함할 수 있다. 이하에서는 에러 감지 모듈(300)로 ECC 회로를 예로 들어 설명할 것이나, 본 발명이 후술할 예시에만 제한되는 것은 아니다.
이하, 도 3 내지 도 6을 참조하여 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 동작에 대해 설명하도록 한다.
도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 산포를 나타내는 도면이고, 도 4는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 LSB 리드 동작을 설명하기 위한 순서도이다. 도 5는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 MSB 리드 동작을 설명하기 위한 순서도이고, 도 6은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 메모리 셀에 인가되는 프로그램 전압을 도시한 도면이다.
도 3을 참조하면, 2-비트 메모리 셀은 다음의 두가지 상태를 유지하게 된다. 첫째는 메모리 셀이 LSB 프로그램된 상태이고, 둘째는 메모리 셀이 MSB 프로그램된 상태이다.
먼저, 도 3을 참조하면, 2-비트 메모리 셀의 프로그램 과정은 다음과 같다. 여기서 프로그램할 데이터가 10인 경우에, 0은 LSB 데이터라 하고, 1은 MSB 데이터라 한다. 소거(erase)된 상태의 메모리 셀에 LSB 프로그램 동작이 수행되면, 메모리 셀은 문턱 전압의 레벨에 따라 11 상태(E) 혹은 10 상태(P0)를 갖는다. 이 때, 제1 리드 전압(R1)은 11 상태(E)와 10 상태(P0) 사이에 위치할 수 있다.
그 뒤, MSB 프로그램 동작이 수행되면, 10 상태(P0)의 메모리 셀은 00 상태(P2) 또는 10 상태(P3)로 프로그램되고, 11 상태(E)의 메모리 셀은 01 상태(P1)로 프로그램된다. 이 때, 제1 리드 전압(R1)은 11 상태(E)와 01 상태(P1) 사이에 위치하고, 제2 리드 전압(R2)은 01 상태(P1)와 00 상태(P2) 사이에 위치하며, 제3 리드 전압(R3)은 00 상태(P2)와 10 상태(P3) 사이에 위치할 수 있다.
여기서 플래그 셀(MF)은 해당 페이지가 MSB까지 프로그램되었는지 판단하기 위한 메모리 셀이다. 즉, 플래그 셀(MF)의 위치에 따라, 해당 페이지가 LSB 프로그램되었는지 혹은 MSB로 프로그램되었는지를 판단하게 된다. 비록 도 3에서는 메모리 셀이 MSB 프로그램되었을 경우 플래그 셀(MF)이 제2 리드 전압(R2)보다 큰 00 상태(P2)로 프로그램 되는 것을 예로 들었으나, 본 발명이 이에 제한되는 것은 아니다. 설계에 따라, 메모리 셀이 MSB 프로그램되었을 경우 플래그 셀(MF)은 10 상태(P3)로 프로그램될 수도 있다.
다음 도 4 및 도 5를 참조하면, 2-비트 메모리 셀의 리드 과정은 다음과 같다. 낸드 플래시 메모리는 제어 회로(미도시)로부터 리드 커맨드와 어드레스를 입력받으면 LSB 읽기 동작 혹은 MSB 읽기 동작을 수행하게 된다. 일반적으로 페이지 어드레스는 LSB 페이지 혹은 MSB 페이지로 구분되어 있다. 따라서, 낸드 플래시 메모리는 입력되는 리드 커맨드와 어드레스에 응답하여 해당 페이지를 LSB 리드 동작을 수행할지 혹은 MSB 리드 동작을 수행할 지를 결정하여 리드 동작을 수행하게 된다.
도 3 및 도 4를 참조하면, 낸드 플래시 메모리의 LSB 리드 동작은 다음과 같다.
낸드 플래시 메모리는 입력된 리드 명령과 어드레스에 따라 LSB 리드 동작임을 판단하고, 리드하고자하는 메모리 셀이 포함된 해당 페이지의 데이터를 제 2 리드 전압(R2)을 기준으로 읽는다(S111). 해당 페이지의 내에는 해당 페이지가 LSB 프로그램 되었는 지 혹은 MSB 프로그램 되었는지 알려주는 플래그 셀도 포함되어 있다.
전 단계에서 플래그 셀의 문턱전압이 제 2 리드 전압(R2)보다 큰지 판단한다(S112). 만약 해당 페이지가 LSB 프로그램되었다면, 플래그 셀의 문턱전압은 제 2 리드 전압(R2)보다 크지 않을 것이다. 반면 해당 페이지가 MSB 프로그램되었다면, 플래그 셀의 문턱전압은 제 2 리드 전압(R2)보다 클 것이다.
전 단계의 판단결과, 플래그 셀의 문턱전압이 제 2 리드 전압(R2)보다 크지 않다면, 낸드 플래시 메모리는 제 1 리드 전압(R1)을 기준으로 해당 페이지의 데이터를 읽는다(S113). 즉, 해당 페이지가 LSB 프로그램되어 있다면, 낸드 플래시 메모리는 해당 페이지의 데이터를 제 1 리드 전압(R1)을 기준으로 다시 리드한다.
그리고 해당 페이지의 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 큰지를 판단한다(S114). 따라서, 낸드 플래시 메모리는 리드하고자 하는 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 큰지를 판단하여 해당 메모리 셀의 LSB 데이터를 판단하게 된다.
S112 단계의 판단결과, 플래그 셀의 문턱전압이 제 2 리드 전압(R2)보다 크다면, 해당 페이지의 메모리 셀의 문턱전압이 제 2 리드 전압(R2)보다 큰지를 판단한다(S115). 즉, 해당 페이지가 MSB 프로그램되어 있다면, 리드하고자 하는 메모리 셀의 문턱전압이 제 2 리드 전압(R2)보다 큰지를 판단하여 해당 메모리 셀의 LSB 데이터를 판단하게 된다.
S114 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 크지 않다면, 해당 메모리 셀은 LSB 데이터 '1'이 저장되어 있다고 판단한다. 또한, S115 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 2 리드 전압(R2)보다 크지 않다면, 해당 메모리 셀은 LSB 데이터 '1'이 저장되어 있다고 판단한다(S116).
S114 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 크다면, 해당 메모리 셀은 LSB 데이터 '0'이 저장되어 있다고 판단한다. 또한, S115 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 2 문턱전압(R2)보다 크다면, 해당 메모리 셀은 LSB 데이터 '0'이 저장되어 있다고 판단한다(S117).
다음 도 3 및 도 5를 참조하면, 낸드 플래시 메모리의 MSB 리드 동작은 다음과 같다.
낸드 플래시 메모리는 입력되는 리드 명령과 어드레스에 따라 MSB 리드 동작임을 판단하고 해당 메모리 셀이 포함된 페이지의 데이터를 제 1 리드 전압(R1)으로 읽는다(S211). 해당 페이지의 내에는 해당 페이지가 LSB 프로그램 되었는 지 혹은 MSB 프로그램 되었는지 알려주는 플래그 셀도 포함되어 있다.
낸드 플래시 메모리는 플래그 셀의 문턱전압이 제 1 리드 전압(R1)보다 작은지 판단한다(S212). 만약 해당 페이지가 LSB 프로그램되었다면, 플래그 셀의 문턱전압은 제 1 리드 전압(R1)보다 크지 않을 것이다. 반면 해당 페이지가 MSB 프로그램되었다면, 플래그 셀의 문턱전압은 제 1 리드 전압(R1)보다 클 것이다.
S212 단계의 판단결과 플래그 셀의 문턱전압이 제 1 리드 전압(R1)보다 작지 않으면, 낸드 플래시 메모리는 리드하고자 하는 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 작은지 판단한다(S213).
S213 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 작지 않다면, 낸드 플래시 메모리는 해당 페이지의 데이터를 제 3 리드 전압(R3)을 기준으로 다시 리드한다(S214).
리드하고자하는 메모리 셀의 문턱전압이 제 3 리드 전압(R3)보다 큰지 판단한다(S215).
S215 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 3 리드 전압(R3)보다 크지 않다면, 해당 메모리 셀은 MSB 데이터 '0'이 저장되어 있다고 판단한다(S216).
S212 단계의 판단결과 플래그 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 작다면, 해당 메모리 셀은 MSB 데이터 '1'이 저장되어 있다고 판단한다. 또한, S214 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 1 리드 전압(R1)보다 작다면, 해당 메모리 셀은 MSB 데이터 '1'이 저장되어 있다고 판단한다. 마지막으로, S215 단계의 판단결과 해당 메모리 셀의 문턱전압이 제 3 리드 전압(R3)보다 크다면, 해당 메모리 셀은 MSB 데이터 '1'이 저장되어 있다고 판단한다(S217).
여기서 메모리 코어(도 1의 100)에 포함된 메모리 셀(도 1의 110) 및 플래그 셀(도 1의 120)의 MSB 프로그램을 위해, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 리드-라이트부(도 1의 200)는 도 6과 같이 복수의 프로그램 루프로 구성된 프로그램 전압을 메모리 코어(도 1의 100)에 인가한다.
구체적으로 도 6을 참조하면, 각 프로그램 루프(Loop1~Loop4)는 프로그램 구간(Program)과 검증 구간(Verify)을 포함한다. 그리고 각 프로그램 구간(Program)은 메모리 코어(도 1의 100)에 제1 프로그램 전압(PV1)과 제2 프로그램 전압(PV2)을 인가하는데, 여기서 제1 프로그램 루프(Loop 1)의 제1 프로그램 전압(PV1)은 11 상태(E)의 메모리 셀을 01 상태(P1)로 프로그램시킨다. 그리고, 제2 프로그램 전압(PV2)은 10 상태(P0)의 메모리 셀을 00 상태(P2) 또는 10 상태(P3)로 프로그램 시킨다. 여기서, 제1 프로그램 루프(Loop 1)의 제2 프로그램 전압(PV2)은 플래그 셀(MF)을 프로그램 억제한다. 즉, 플래그 셀(MF)을 00 상태(P2)로 프로그램시키지 않는다.
다음, 제2 내지 제4 프로그램 루프(Loop 2~Loop 4)의 제1 프로그램 전압(PV1)은 11 상태(E)의 메모리 셀을 01 상태(P1)로 프로그램시고, 제2 프로그램 전압(PV2)은 플래그 셀(MF)을 00 상태(P2)로 프로그램시키며, 10 상태(P0)의 메모리 셀을 00 상태(P2) 또는 10 상태(P3)로 프로그램 시킨다. 즉, 플래그 셀(MF)은 제1 프로그램 루프(Loop 1)에서는 프로그램되지 않고, 제2 프로그램 루프(Loop 2)이후부터 프로그램된다.
한편, 각 검증 구간(Verify)에서는, 프로그램 전압(PV1, PV2)과의 차이를 명확하게 하고자 비록 도 6에서는 생략되었으나, 각 프로그램 구간(Program)에서 수행된 프로그램이 제대로 되었는지 검증하기 위한 소정의 검증 전압(미도시)이 메모리 코어(도 1의 100)에 인가된다. 이는 나머지 도 7, 도 10, 도 11에서도 동일하게 적용된다.
이와 같이 메모리 코어(도 1의 100)를 MSB 프로그램할 경우, 즉 플래그 셀(MF)을 제1 프로그램 루프(Loop 1)에서 프로그램 억제하고, 제2 프로그램 루프(Loop 2) 이후부터 프로그램할 경우, 비휘발성 메모리 장치가 순간적인 파워-오프에도 데이터 신뢰성을 확보할 수 있다. 이하에서는 도 7 내지 도 9를 참조하여 이러한 이유에 대해서 보다 구체적으로 설명하도록 한다.
도 7 내지 도 9는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 데이터 신뢰성 유지 특성을 설명하기 위한 도면들이다.
먼저, 메모리 코어(도 1의 100)를 MSB 프로그램하기 위해, 도 7에 도시된 것과 같은 프로그램 전압이 인가된다고 가정해보자. 즉, 도 7에 도시된 프로그램 전압은 모든 프로그램 루프(Loop 1~Loop 4)에서 제1 프로그램 전압(PV1)이 11 상태(E)의 메모리 셀을 01 상태(P1)로 프로그램시고, 제2 프로그램 전압(PV2)이 플래그 셀(MF)을 00 상태(P2)로 프로그램시키며, 10 상태(P0)의 메모리 셀을 00 상태(P2) 또는 10 상태(P3)로 프로그램 시킨다.
만약, 충분히 많은 프로그램 루프가 진행된 후(예를 들어, N(〉n)회 프로그램 루프가 진행된 경우) 순간적인 파워-오프가 발생된 경우에는, 메모리 셀의 데이터 산포는 도 8과 같은 형태를 나타내게 된다. 이 때, MSB 리드를 수행할 경우 제1 리드 전압(R1)과 제3 리드 전압(R3) 사이의 메모리 셀들은 MSB 데이터가 ′0′으로 리드되지만, MSB ECC 데이터와 함께 프로그램이 진행 중 중단된 상태에 머물게 된다. 따라서, 리드된 MSB 데이터는 복구불가능한(uncorrectable) 데이터로 판정되어 메모리 컨트롤러 혹은 외부 칩 컨트롤러가 이러한 MSB 데이터 오류를 인지하는 것이 가능하고, 이에 대해 일련의 사전 결정된 데이터 복구 작업을 진행함으로써 데이터 신뢰성이 확보할 수 있다.
한편, 비교적 적은 프로그램 루프가 진행된 후(예를 들어, n(〈N)회 프로그램 루프가 진행된 경우) 순간적인 파워-오프가 발생된 경우에는, 메모리 셀의 극히 일부 셀만 11 상태(E)에서 01 상태(P1)로 프로그램되므로, 데이터 산포가 도 9와 같은 형태를 나타내게 된다. 이 때, 에러감지 셀에 저장된 LSB용 ECC 데이터는 메모리 셀에 비해 매우 작은 수이므로 확률적으로 프로그램되지 않을 수 있다. 이 때, LSB 리드를 수행하면 먼저 제2 리드 전압(R2)에서 판정된 플래그 셀(MF)은 소거(erase) 상태이므로 LSB 리드는 제1 리드 전압(R1)에서 갱신하여 읽기 동작이 수행된다. 그 결과, 극히 일부 셀만 11 상태(E)에서 01 상태(P1)로 프로그램되었으므로 ECC 복구가능한(correctable) 데이터로 판정한다. 그리고, MSB 리드를 수행하면, 제1 리드 전압(R1)에서 읽기 동작이 수행되고, 플래그 셀(MF)이 프로그램되었으므로 MSB 데이터가 프로그램된 것으로 인지하기 때문에 제3 리드 전압(R3)을 기준으로 리드하여 제1 리드 전압(R1)과 제2 리드 전압(R2) 범위의 메모리 셀에 대한 MSB 데이터를 0으로 인식한다. 그리고, 그 외의 범위는 데이터를 1로 인식한다. 그 결과, 앞선 LSB 데이터와 동일한 데이터로 리드됨과 동시에 본래 LSB 데이터에 적용된 LSB ECC 데이터가 그대로 MSB ECC 데이터로 판독되므로 ECC 복구가능한(correctable) 데이터로 판정된다. 즉, 순간적인 파워-오프 발생에 따른 MSB 데이터 오류를 인지하지 못하는 것이다.
여기서, n값을 1이라고 가정하고, 메모리 코어(도 1의 100)에 도 6과 같이 플래그 셀(MF)을 제1 프로그램 루프(Loop 1)에서 프로그램 억제하고, 제2 프로그램 루프(Loop 2) 이후부터 프로그램하는 프로그램 전압이 인가된다고 해보자.
만약, 제1 프로그램 루프(Loop 1) 구간에서 순간적인 파워-오프가 발생된다면, 플래그 셀(MF)은 프로그램되지 않아 소거(erase) 셀로 인지되므로, MSB 리드를 수행하더라도 메모리 셀에 MSB 데이터가 프로그램된 것으로 인지하지 않는다. 또한, 충분히 많은 프로그램 루프가 진행된 후(예를 들어, R(〉r)회 프로그램 루프가 진행된 경우) 순간적인 파워-오프가 발생된 경우에는 앞서 설명한 바와 같이 리드된 MSB 데이터가 복구불가능한(uncorrectable) 데이터로 판정되므로 메모리 컨트롤러 혹은 외부 칩 컨트롤러에 의해 이러한 MSB 데이터 오류의 인지가 가능하다. 즉, 어떠한 경우의 순간적인 파워-오프 발생에도 데이터 신뢰성을 획득할 수 있게 된다.
다음 도 10 및 도 11을 참조하여, 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 10 및 도 11은 본 발명의 기술적 사상에 의한 다른 실시예 및 그 변형 실시예에 따른 비휘발성 메모리 장치의 메모리 셀에 인가되는 프로그램 전압을 도시한 도면들이다. 이하에서는 앞서 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치를 설명하면서 설명한 사항에 대해서는 중복된 설명을 생략하도록한다. 즉, 이하에서는 그 차이점에 대해서만 설명하도록 한다.
도 10을 참조하면, 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 장치의 리드-라이트부(도 1의 200)는 도 10과 같이 복수의 프로그램 루프로 구성된 프로그램 전압을 메모리 코어(도 1의 100)에 인가한다.
구체적으로 도 10을 참조하면, 각 프로그램 루프(Loop1~Loop4)는 프로그램 구간(Program)과 검증 구간(Verify)을 포함한다. 그리고 각 프로그램 구간(Program)은 메모리 코어(도 1의 100)에 제1 프로그램 전압(PV1)과 제2 프로그램 전압(PV2)을 인가하는데, 여기서 제1 프로그램 루프(Loop 1)의 제1 프로그램 전압(PV1)은 11 상태(E)의 메모리 셀을 01 상태(P1)로 프로그램시키고, 제2 프로그램 전압(PV2)은 10 상태(P0)의 메모리 셀을 00 상태(P2) 또는 10 상태(P3)로 프로그램 시킨다. 여기서, 제1 및 제2 프로그램 루프(Loop 1, Loop 2)의 제2 프로그램 전압(PV2)은 플래그 셀(MF)을 프로그램 억제한다. 즉, 플래그 셀(MF)을 00 상태(P2)로 프로그램시키지 않는다.
다음, 제3 및 제4 프로그램 루프(Loop 3, Loop 4)의 제1 프로그램 전압(PV1)은 11 상태(E)의 메모리 셀을 01 상태(P1)로 프로그램시고, 제2 프로그램 전압(PV2)은 플래그 셀(MF)을 00 상태(P2)로 프로그램시키며, 10 상태(P0)의 메모리 셀을 00 상태(P2) 또는 10 상태(P3)로 프로그램 시킨다. 즉, 플래그 셀(MF)은 제1 및 제2 프로그램 루프(Loop 1, Loop 2)에서는 프로그램되지 않고, 제3 프로그램 루프(Loop 3)이후부터 프로그램된다. 이러한 본 발명의 기술적 사상에 의한 다른 실시예에 따른 비휘발성 메모리 장치는 앞서 설명한 것과 동일한 원리로, 제1 및 제2 프로그램 루프(Loop 1, Loop 2) 구간에서 순간적인 파워-오프가 발생할 때, 비휘발성 메모리 장치가 데이터 신뢰성을 갖게 한다.
앞에서는 제2 프로그램 루프(Loop 2)와 제3 프로그램 루프(Loop 3) 이후부터 플래그 셀(MF)을 프로그램하는 본 발명의 실시예들에 대해서 설명하였으나, 플래그 셀(MF)의 프로그램 시점은 필요에 따라 얼마든지 변형가능하다. 즉, 도 11에 도시된 것과 같이 제4 프로그램 루프(Loop 4) 이후부터 플래그 셀(MF)을 프로그램하는 본 발명의 변형 실시예의 경우에는, 제1 내지 제3 프로그램 루프(Loop 1~ Loop 3) 구간에서 순간적인 파워-오프가 발생할 때, 비휘발성 메모리 장치의 데이터 신뢰성을 확보할 수 있다.
결론적으로, 제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고, 제n+1 내지 제m(단, m은 n보다 큰 자연수) 프로그램 루프 동안, 메모리 셀 및 플래그 셀을 프로그램하게 되면, 제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프(Loop 1 ~ Loop n) 구간에서 발생하는 순간적인 파워-오프에 대해, 비휘발성 메모리 장치의 데이터 신뢰성을 확보할 수 있다.
다음 도 12 내지 도 14를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 비휘발성 메모리 장치의 이용예에 대해 설명한다.
도 12 내지 도 14는 본 발명의 실시예들에 따라 제조된 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 시스템은 메모리 장치(510)와 메모리 장치(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리 장치(510)는 앞에서 설명한 실시예들에 따라 형성된 비휘발성 메모리 장치로서, 앞에서 설명한 바와 같이 순간적인 파워-오프에도 데이터 신뢰성이 확보되는 메모리 장치일 수 있다. 메모리 제어부(520)는 메모리 장치(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리 장치(510)에 제공할 수 있다.
이러한 메모리 장치(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양한 형태로 임바디될 수도 있다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 시스템은 메모리 장치(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리 장치(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 13에서는 메모리 장치(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리 장치(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리 장치(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.
한편, 도 14에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 14에서는 설명의 편의를 위하여 메모리 장치(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리 장치(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 메모리 코어 110: 메모리 셀
120: 플래그 셀 130: 페이지 버퍼
200: 리드-라이트부 300: 에러 감지 모듈
S111~S117: 비휘발성 메모리 장치의 LSB 리드 방법
S211~S217: 비휘발성 메모리 장치의 MSB 리드 방법

Claims (10)

  1. 제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고,
    제n+1 내지 제m(단, m은 n보다 큰 자연수) 프로그램 루프 동안, 상기 메모리 셀 및 상기 플래그 셀을 프로그램하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  2. 제 1항에 있어서,
    상기 제1 내지 제n 프로그램 루프 동안, 에러감지 셀을 프로그램하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.
  3. 제 1항에 있어서,
    상기 메모리 셀은 2-비트 멀티 레벨 셀인 비휘발성 메모리 장치의 구동 방법.
  4. 제 3항에 있어서,
    상기 메모리 셀은 문턱 전압의 레벨에 따라 11, 10, 00, 01 상태를 포함하고, 11 상태와 01 상태 사이에 제1 리드 전압이 위치하고, 01 상태와 00 상태 사이에 제2 리드 전압이 위치하고, 00 상태와 10 상태 사이에 제3 리드 전압이 위치하고,
    LSB 프로그램시 상기 메모리 셀은 11 또는 10 상태이고,
    MSB 프로그램시 상기 메모리 셀은 11, 10, 00, 01 상태인 비휘발성 메모리 장치의 구동 방법.
  5. 제 4항에 있어서,
    상기 각 프로그램 루프는 프로그램 구간과 검증 구간을 포함하고,
    상기 프로그램 구간 동안 상기 메모리 셀에는 제1 프로그램 전압과 제2 프로그램 전압이 인가되는 비휘발성 메모리 장치의 구동 방법.
  6. 제 5항에 있어서,
    상기 제1 프로그램 전압은 상기 메모리 셀의 상태를 상기 11 상태에서 상기 01 상태로 프로그램시키고,
    상기 제2 프로그램 전압은 상기 메모리 셀의 상태를 상기 10 상태에서 상기 00 상태 또는 10 상태로 프로그램시키는 비휘발성 메모리 장치의 구동 방법.
  7. 제 1항에 있어서,
    상기 프로그램은 MSB 프로그램을 포함하는 비휘발성 메모리 장치의 구동 방법.
  8. 제1 기간 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고,
    상기 제1 기간 후의 제2 기간 동안, 상기 메모리 셀 및 상기 플래그 셀을 프로그램하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
  9. 제 8항에 있어서,
    상기 메모리 셀은 2-비트 멀티 레벨 셀을 포함하고,
    상기 메모리 셀은 문턱 전압의 레벨에 따라 11, 10, 00, 01 상태를 포함하고, 11 상태와 10 상태 사이에 제1 리드 전압이 위치하고, 10 상태와 00 상태 사이에 제2 리드 전압이 위치하고, 00 상태와 01 상태 사이에 제3 리드 전압이 위치하고,
    LSB 프로그램시 상기 메모리 셀은 11 또는 10 상태이고,
    MSB 프로그램시 상기 메모리 셀은 11, 10, 00, 01 상태이고,
    상기 플래그 셀은 상기 메모리 셀이 상기 MSB 프로그램 되었는지 판정하는 셀인 비휘발성 메모리 장치의 구동 방법.
  10. 메모리 셀과 플래그 셀을 포함하는 메모리 코어; 및
    제1 내지 제n(단, n은 1이상의 자연수) 프로그램 루프 동안, 메모리 셀을 프로그램하고 플래그 셀을 프로그램 억제하고, 제n+1 내지 제m(단, m은 n보다 큰 자연수) 프로그램 루프 동안, 상기 메모리 셀 및 상기 플래그 셀을 프로그램하는 리드-라이트부를 포함하는 비휘발성 메모리 장치.
KR1020100127636A 2010-12-14 2010-12-14 비휘발성 메모리 장치 및 그 구동 방법 KR20120066347A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100127636A KR20120066347A (ko) 2010-12-14 2010-12-14 비휘발성 메모리 장치 및 그 구동 방법
US13/303,819 US20120147669A1 (en) 2010-12-14 2011-11-23 Non-volatile memory device and a method for operating the device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100127636A KR20120066347A (ko) 2010-12-14 2010-12-14 비휘발성 메모리 장치 및 그 구동 방법

Publications (1)

Publication Number Publication Date
KR20120066347A true KR20120066347A (ko) 2012-06-22

Family

ID=46199258

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100127636A KR20120066347A (ko) 2010-12-14 2010-12-14 비휘발성 메모리 장치 및 그 구동 방법

Country Status (2)

Country Link
US (1) US20120147669A1 (ko)
KR (1) KR20120066347A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378137B2 (en) 2013-10-01 2016-06-28 Samsung Electronics Co., Ltd. Storage and programming method thereof
US10192628B1 (en) 2017-09-11 2019-01-29 SK Hynix Inc. Semiconductor memory device and method of operating the same
US10839925B2 (en) 2017-09-11 2020-11-17 SK Hynix Inc. Semiconductor memory device and method of operating the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8593873B2 (en) * 2011-08-26 2013-11-26 Micron Technology, Inc. Apparatuses and methods of reprogramming memory cells
KR101799765B1 (ko) * 2011-11-21 2017-11-22 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR102005709B1 (ko) * 2012-10-22 2019-08-01 삼성전자 주식회사 메모리 장치 구동 방법 및 메모리 시스템
US10657051B2 (en) * 2017-12-14 2020-05-19 Macronix International Co., Ltd. Memory device and operation method thereof
KR20200091712A (ko) * 2019-01-23 2020-07-31 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들의 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7206230B2 (en) * 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
KR100771883B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
KR100875979B1 (ko) * 2007-04-19 2008-12-24 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 엘에스비 읽기 방법
KR101456592B1 (ko) * 2008-06-17 2014-10-31 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 플래그 셀 분석방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378137B2 (en) 2013-10-01 2016-06-28 Samsung Electronics Co., Ltd. Storage and programming method thereof
US9875793B2 (en) 2013-10-01 2018-01-23 Samsung Electronics Co., Ltd. Storage and programming method thereof
US10192628B1 (en) 2017-09-11 2019-01-29 SK Hynix Inc. Semiconductor memory device and method of operating the same
US10839925B2 (en) 2017-09-11 2020-11-17 SK Hynix Inc. Semiconductor memory device and method of operating the same

Also Published As

Publication number Publication date
US20120147669A1 (en) 2012-06-14

Similar Documents

Publication Publication Date Title
KR102065665B1 (ko) 더미 워드라인을 포함하는 불휘발성 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작방법
US7751238B2 (en) Memory system protected from errors due to read disturbance and reading method thereof
US8638585B2 (en) Memory system and method of accessing a semiconductor memory device
KR102081415B1 (ko) 비휘발성 메모리 장치의 llr 최적화 방법 및 비휘발성 메모리 장치의 에러 정정 방법
US8254181B2 (en) Nonvolatile memory device and programming method
US9442662B2 (en) Device and method for managing die groups
KR20120066347A (ko) 비휘발성 메모리 장치 및 그 구동 방법
US8611150B2 (en) Flash memory device including flag cells and method of programming the same
US20110066899A1 (en) Nonvolatile memory system and related method of performing erase refresh operation
KR20160012300A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
US9478298B2 (en) Memory system and method of reading data thereof
KR20140031556A (ko) 플래시 메모리를 포함하는 플래시 메모리 시스템 및 그것의 비정상 워드 라인 검출 방법
KR20140092027A (ko) 메모리 시스템의 동작 방법 및 메모리 시스템
KR20110065897A (ko) 플래시 메모리 장치, 이를 포함하는 플래시 메모리 시스템 및 이의 프로그램 방법
KR102178141B1 (ko) 비휘발성 메모리 장치의 동작 방법
CN106205709B (zh) 半导体设备及其操作方法
KR102353363B1 (ko) 메모리 시스템의 동작 방법
KR20190051570A (ko) 메모리 시스템 및 그것의 동작 방법
KR101642930B1 (ko) 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법
US11699485B2 (en) Nonvolatile memory device and method of programing with capability of detecting sudden power off
CN115376593A (zh) 存储器系统及其操作方法
US8923068B2 (en) Low margin read operation with CRC comparision
CN116524979A (zh) 存储器装置和该存储器装置的操作方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid