CN113918486A - 冗余资源比较器、总线结构、电路以及对应的比较方法 - Google Patents

冗余资源比较器、总线结构、电路以及对应的比较方法 Download PDF

Info

Publication number
CN113918486A
CN113918486A CN202110607937.5A CN202110607937A CN113918486A CN 113918486 A CN113918486 A CN 113918486A CN 202110607937 A CN202110607937 A CN 202110607937A CN 113918486 A CN113918486 A CN 113918486A
Authority
CN
China
Prior art keywords
bits
address
signal
redundant
resource
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110607937.5A
Other languages
English (en)
Inventor
S·马祖凯利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN113918486A publication Critical patent/CN113918486A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/844—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by splitting the decoders in stages
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明涉及一种冗余资源比较器、总线结构、电路以及对应的比较方法。本文公开了一种存储器装置的总线结构的冗余资源比较器，所述冗余资源比较器用于比较从地址信号总线接收的地址信号和存储在存储器装置的锁存器中的冗余地址。还公开了对应的总线结构和比较方法。

Description

冗余资源比较器、总线结构、电路以及对应的比较方法
技术领域
本公开涉及总线结构(bus architecture)的冗余资源比较器(redundancyresource comparator)、实现改进的比较方法的存储器装置的总线结构以及对应的比较方法。
背景技术
在计算机或存储器装置中，总线是在组件之间传输数据的通信系统。总线可以是在多条导线上并行承载数据字(data word)的并行总线(parallel bus)。
存储器装置通常包括用于不同特定动作的不同总线。特别地，众所周知的是提供一种具有这样的总线结构的存储器装置：所述总线结构专门用于将地址信号与预先存储的冗余信号相比较，以便验证要作为存储器装置的存储器单元阵列的输入信号而提供的信号。
图1示出了根据现有技术实现的用于冗余地址比较的总线结构。
冗余地址比较总线结构100包括i个冗余资源比较器1100、1101、……、110i，每个冗余资源比较器110比较两条地址总线的所有n+1位，即，来自线性地址计数器(linearaddress counter)的地址信号AXC<n:0>(具体的，计数器信号)和存储在存储器装置的锁存器150内的冗余地址AXR<n:0>。
更具体地，冗余资源比较器1100、1101、……、110i包括相应的中继器1200、1201、……、120i，每个中继器具有连接到地址信号AXC总线的输入部和向相应的比较块1300、1301、……、130i提供中继地址信号AXC_REP<n:0>(对应于地址信号AXC)的输出部，比较块1300、1301、……、130i还从锁存器150接收冗余地址AXR并且在输出端提供输出结果信号REDHIT<n:0>，当地址信号AXC位和对应的冗余地址AXR位具有相同的值时，输出结果信号REDHIT<n:0>变高。
这样，当地址信号AXC<n:0>(并且因此，中继地址信号AXC_REP<n:0>)匹配冗余地址AXR<n:0>时，结果信号REDHIT<n:0>的所有位均变高。
冗余资源比较器1100、1101、……、110i还包括相应的输出比较块1400、1401、……、140i，输出比较块1400、1401、……、140i接收输出结果信号REDHIT<n:0>并且提供相应的最终信号位REP_REAL<0>、REP_REAL<1>……REP_REAL<n>，当对应的结果信号REDHIT<n:0>的所有位变高时，上述最终信号位变高。
不同的最终信号位REP_REAL<0>、REP_REAL<1>……REP_REAL<i>构成最终信号REP_REAL<i:0>，其被提供给公共编码块160，公共编码块160进而提供二进制码地址AX_RED<p:0>。
本质上，在图1所示的已知结构100中，每个冗余资源比较器110在列计数阶段期间比较整个地址总线，即使在只有一个冗余地址位匹配的最坏情况下也是如此，而不考虑失配(mismatching)。因此，可以直接验证这样的总线结构对于所有列计数阶段都具有功耗，从而具有高的总平均功耗。
具体地，考虑如图2A所示的单个冗余资源比较器210的工作，显然，由于地址信号AXC<n:0>来自线性计数器(0→1→2→……)，所以地址信号AXC<n:0>总线的最低有效位具有最高的切换活动。
如图2B所示，当中继地址信号AXC<n:0>在第一事务(transaction)TX1处与冗余地址AXR<n:0>匹配(AXC_REP<n:0>＝AXR<n:0>)时，结果信号REDHIT<n:0>在第二事务TX2处变高，并且对应的最终信号位REP_REAL<0>在t1和t2之间的事务间隔期间变高。
冗余资源比较器210的电流消耗Id能够近似地计算为：
Id＝CVf0+CVf1+CVf2+CVf3+CVf4+CVf5+……+CVfn→(1+1/2+1/4+1/8+1/16+1/32+……+1/2n)CVf0
其中，
C是一位路径地址信号AXC的总电容负载；
V是比较器结构电路的电源电压；并且
f0、f1、……、fn是地址信号AXC<n:0>的位的频率。
当n增大时，电流消耗Id接近等于2CVf0的最终值，即它取决于计数器信号AXC<0>的最低有效位的频率。
因此，如图1所示的总线结构的标准总线结构涉及巨大的电流消耗，并且将来也需要巨大的电流消耗。
发明内容
本发明的各种实施方式涉及实现了地址信号和预存储的冗余信号之间的改进的比较方法的存储器装置的冗余资源比较器和总线结构。
所提出的总线结构的目标是，即使在部分位不相互匹配时，避免直到完成比较所有位的操作为止产生的不必要的功耗。为此，总线结构基于地址信号和预存储的冗余信号之间的比较而向存储器结构的冗余地址提供输入信号。
更具体地，当被比较信号的至少部分位不相互匹配时，所提出的总线结构能够中断不同信号之间的比较操作。为此，在所提出的总线结构中，将地址信号的部分位和冗余信号的部分位相互比较，并且响应于当作为第一比较的结果对应的部分位相互匹配时产生的使能信号来比较剩余的位。
在本发明的一个实施方式中，提供了一种存储器装置的总线结构的冗余资源比较器，冗余资源比较器用于比较来自地址信号总线的地址信号和存储在存储器装置中的冗余地址，冗余资源比较器包括：第一资源块，第一资源块被配置为接收地址信号的第一部分的位和冗余地址的第一部分的位；第二资源块，第二资源块被配置为接收地址信号的第二部分的位和冗余地址的第二部分的位；以及另一比较器，另一比较器被配置为响应于来自第一资源块的第一部分输出结果信号，向第二资源块提供使能信号，其中，第一资源块包括：中继器，中继器被配置为接收对应于地址信号的第一部分的位的中继地址信号的第一部分的位；以及比较块，比较块被配置为提供对应于中继地址信号的第一部分的位和冗余地址的第一部分的位的比较结果的第一部分输出结果信号，其中，第二资源块包括：使能和中继块，使能和中继块被配置为响应于使能信号，提供对应于地址信号的第二部分的位的中继地址信号的第二部分的位；以及比较块，比较块被配置为提供对应于中继地址信号的第二部分的位和冗余地址的第二部分的位的比较结果的第二部分输出结果信号，其中，当地址信号的第一部分的位和冗余地址的对应的第一部分的位具有相同的值时，第一部分输出结果信号变高，并且其中，当地址信号的第二部分的位和冗余地址的对应的第二部分的位具有相同的值时，第二部分输出结果信号变高。
根据本发明的另一实施方式，提供了一种存储器装置的冗余地址比较总线结构，冗余地址比较总线结构比较来自地址信号总线的地址信号和存储在存储器装置中的冗余地址，总线结构包括i个冗余资源比较器，每个冗余资源比较器包括：第一资源块，第一资源块接收地址信号的第一部分的位和冗余地址的第一部分的位，并且包括：中继器，中继器接收地址信号的第一部分的位，并且提供对应于地址信号的第一部分的位的中继地址信号的第一部分的位，以及比较块，比较块接收中继地址信号的第一部分的位和冗余地址的第一部分的位，并且提供第一部分输出结果信号，其中，当地址信号的第一部分的位和冗余地址的对应的第一部分的位具有相同的值时，第一部分输出结果信号变高；第二资源块，第二资源块接收地址信号的第二部分的位和冗余地址的第二部分的位，第二资源块包括：使能和中继块，使能和中继块接收地址信号的第二部分的位和使能信号，并且当使能信号变高时，提供对应于地址信号的第二部分的位的中继地址信号的第二部分的位；以及比较块，比较块接收中继地址信号的第二部分的位和冗余地址的第二部分的位，并且提供第二部分输出结果信号，其中，当地址信号的第二部分的位和冗余地址的对应的第二部分的位具有相同的值时，第二部分输出结果信号变高；以及另一比较器，另一比较器从第一资源块接收第一部分输出结果信号，并且向第二资源块提供使能信号，当地址信号的第一部分的位和冗余地址的对应的第一部分的位具有相同的值时，使能信号变高。
根据本发明的又一实施方式，一种比较地址信号和冗余地址的方法包括以下步骤：将地址信号和冗余地址细分为相应的第一部分的位和第二部分的位；比较地址信号的第一部分的位和冗余地址的第一部分的位，并且当地址信号的第一部分的位中的所有位和冗余地址的第一部分的位中的所有位相互匹配时产生使能信号；以及当使能信号变高时，比较地址信号的第二部分的位和冗余地址的第二部分的位。
根据本发明的又一实施方式，一种存储器装置的电路可以包括：地址信号总线；锁存器，锁存器被配置为存储冗余地址；第一资源块，第一资源块被配置为接收来自地址信号总线的地址信号的第一部分的位和冗余地址的第一部分的位，比较地址信号的第一部分的位和冗余地址的第一部分的位，并且基于比较结果产生第一输出结果信号；第一比较器，第一比较器被配置为接收第一输出结果信号，并且当第一输出结果信号指示地址信号的第一部分的位与冗余地址的第一部分的位匹配时，产生使能信号；第二资源块，第二资源块被配置为接收地址信号的第二部分的位和冗余地址的第二部分的位，响应于使能信号而比较地址信号的第二部分的位和冗余地址的第二部分的位，并且基于比较结果产生第二输出结果信号；第二比较器，第二比较器被配置为接收第一输出结果信号和第二输出结果信号，基于第一输出结果信号和第二输出结果信号而比较地址信号的所有位和冗余地址的所有位，并且当地址信号的所有位与冗余地址的所有位匹配时，产生最终结果信号；以及编码器，编码器被配置为接收最终结果信号并且基于最终结果信号而产生二进制码地址。
附图说明
通过参照附图以指示性而非限制性示例的方式给出的对本公开的实施方式的以下描述，本公开的特征和优点将变得显而易见，其中，
图1示出了用于冗余地址比较的总线结构。
图2A至图2B分别示出了图1的总线结构的一部分及其内部信号。
图3A至图3C示出了根据本公开的实施方式的总线结构的不同部分。
图4示出了图3A的总线结构的内部信号。
图5示出了根据本公开的实施方式的包括图3A的部分的总线结构。
图6示出了不同总线结构的电流消耗之间的比较。
图7A至图7C示出了图5的总线结构的不同部分。
图8A至图8C示出了根据图5的总线结构的不同工作模式的总线结构的内部信号。
具体实施方式
下面将参照附图详细描述本发明的各种实施方式。尽管结合本发明的各种实施方式示出和描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离本发明的精神和范围的情况下，能够进行各种变型。说明书和权利要求中使用的术语和词汇不应当被解释为其普通意义或词典意义。基于发明人能够定义术语的适当概念以便以最佳方式描述自己的发明的原则，术语应当被解释为具有符合本发明的技术构思的含义和概念。此外，可以省略本领域公知的构造的详细描述，以避免不必要地模糊本发明的清晰性。
在附图中，对应的特征由相同的附图标记标识。
随着时序性能(timing performance)的提高，需要越来越快的地址计数，并且与冗余资源比较器相关的功耗增加。此外，由于冗余资源的数量与页的大小有关,增大页的大小会增加冗余资源比较器的数量，从而增加总线结构的总平均功耗。
本领域技术人员理解在存储器装置中用于比较地址的各种方法，例如KR2014-0013695和KR 10-1944936所描述的方法，KR 2014-0013695包括顺序地将比较地址的位和失效地址的位相互比较的方法和电路，KR 10-1944936包括其中失效地址和列输入地址相互比较的冗余控制电路。KR 2014-0013695和KR 10-1944936的主题的集合通过引用整体结合于此。
图3A示意性地示出了根据本公开的实施方式的存储器装置的总线结构的一部分，即总线结构的冗余资源比较器，整体由310表示。
冗余资源比较器310包括第一资源块310A和第二资源块310B，第一资源块310A和第二资源块310B接收来自线性地址计数器的地址信号AXC和存储在图3B所示的存储器装置的锁存器350内的冗余地址AXR。
更具体地，第一资源块310A和第二资源块310B将从地址信号总线接收的地址信号AXC的相应部分的位与从存储冗余地址AXR的锁存器350接收的冗余地址AXR的相应部分的位进行比较，并且连接到提供最终信号REP_REAL<0>的输出比较块340，最终信号REP_REAL<0>将被提供给公共编码块(图3A中未示出)。
适当地，第一资源块310A包括中继器320A，中继器320A具有连接到地址信号总线并且接收地址信号AXC<n:m>的第一部分的位的输入部，并且向比较块330A提供中继地址信号AXC_REP<n:m>(对应于地址信号AXC<n:m>)，比较块330A还从锁存器350接收冗余地址AXR<n:m>的对应的第一部分的位。第一资源块310A的比较器块330A在输出端提供第一部分输出结果信号REDHIT<n:m>，在地址信号AXC<n:m>的第一部分的位与冗余地址AXR<n:m>的对应的第一部分的位具有相同的值时，第一部分输出结果信号REDHIT<n:m>变高。
适当地，第一部分输出结果信号REDHIT<n:m>还被发送到能够向第二资源块310B提供使能信号EN的另一比较器370，与第一部分输出结果信号REDHIT<n:m>类似，当地址信号AXC<n:m>的第一部分的位和冗余地址AXR<n:m>的对应的第一部分的位具有相同的值时，使能信号EN变高。
第二资源块310B进而包括使能和中继块320B，使能和中继块320B接收地址信号AXC<m-1:0>的第二部分的位和使能信号EN，并且仅当使能信号EN变高时，将中继地址信号AXC_REP<m-1:0>(对应于地址信号AXC<m-1:0>)提供给比较块330B，如图3C示意性所示。第二资源块310B的比较器块330B还从锁存器350接收冗余地址AXR<m-1:0>的对应的第二部分的位，并且在输出端提供第二部分输出结果信号REDHIT<m-1:0>，当地址信号AXC<m-1:0>的第二部分的位与冗余地址AXR<m-1:0>的对应的第二部分的位具有相同的值时，第二部分输出结果信号REDHIT<m-1:0>变高。
将第一部分输出结果信号REDHIT<n:m>和第二部分输出结果信号REDHIT<m-1:0>提供给提供最终信号REP_REAL<0>的输出比较块340，当地址信号AXC和冗余地址AXR各自的第一部分的位的所有位和第二部分的位的所有位具有相同的值时，最终信号REP_REAL<0>变高。
更具体地，地址信号AXC<n:m>的第一部分的位和冗余地址AXR<n:m>的第一部分的位是具有最低切换活动的最高有效位。因此，这些最高有效位的匹配用于使能与具有最高切换活动的最低有效位相对应的地址信号AXC<m-1:0>的第二部分的位和冗余地址AXR<m-1:0>的第二部分的位的比较。
以这种方式，如图4所示，包括如图3A所示的冗余资源比较器310的根据本公开的总线结构允许将最高切换活动和相关功耗(具体的，由为高的使能信号EN所使能的最高切换活动和相关功耗)限制在短时间窗口内。
具体地，当地址信号AXC<n:m>的第一部分的位(并且因此，对应的中继地址信号AXC<n:m>的第一部分的位)在第一事务TX1A处与冗余地址AXR<n:m>的第一部分的位匹配(AXC_REP<n:m>＝AXR<n:m>)时，第一部分输出结果信号REDHIT<n:m>的所有位在第二事务TX2A处变高(全1)，并且对应的使能信号EN从时间TEN1到时间TEN2变高，使得第二资源块310B能够进行地址信号AXC的第二部分的位与冗余地址AXR的第二部分的位之间的比较。
在这种情况下，当地址信号AXC<m-1:0>的第二部分的位(并且因此，对应的中继地址信号AXC_REP<m-1:0>的第二部分的位)在第三事务TX1B处与冗余地址AXR<m-1:0>的第二部分的位匹配(AXC_REP<m-1:0>＝AXR<m-1:0>)时，第二部分输出结果信号REDHIT<m-1:0>的所有位在第四事务TX2B处变高(全1)，并且在完全匹配的情况下(AXC_REP<n:0>＝AXR<n:0>)，最终信号位REP_REAL<0>在t1和t2之间的事务间隔期间变高。
根据本公开的另选的实施方式(图中未示出)，冗余资源比较器310包括多于两个的资源块(具体的，k个资源块，k>2)；在这种情况下，冗余资源比较器310包括提供k-1个使能信号的k-1个其它比较器。在这种情况下，冗余资源比较器310提供地址信号AXC的k个部分的位和冗余地址AXR的k个部分的位之间的k个比较。
获得了从冗余资源比较器310开始包括i个冗余资源比较器的根据本公开的总线结构，如图5所示，其整体表示为300。
更具体地，冗余地址比较总线结构300包括i个冗余资源比较器3100、……、310i，每个冗余资源比较器310实现为图3A所示的冗余资源比较器，并且比较来自线性地址计数器的地址信号AXC<n:0>和存储在存储器装置的锁存器350(如图3B所示)内的冗余地址AXR0<n:0>、……、AXRi<n:0>。
如上所述，冗余资源比较器3100、……、310i包括相应的第一资源块310A0、……、310Ai和第二资源块310B0、……、310Bi，第一资源块310A0、……、310Ai和第二资源块310B0、……、310Bi连接到通过相应的中继器320A0、……、320Ai和320B0、……、320Bi提供给相应的比较块330A0、……、330Ai和330B0、……、330Bi的地址信号AXC<n:m>的第一部分的位和地址信号AXC<m-1:0>的第二部分的位，进而向输出比较块340提供第一部分输出结果信号REDHIT<n:m>和第二部分输出结果信号REDHIT<m-1:0>，输出比较块340能够向公共编码块360提供最终信号REP_REAL<i:0>，公共编码块360进而提供二进制码地址AX_RED<p:0>。
如上所述，第一部分输出结果信号REDHIT<n:m>还被发送到相应的其它比较器3700、……、370i，每个其它比较器能够向相应的第二资源块310B0、……、310Bi提供使能信号EN。
以此方式，冗余地址比较总线结构300能够提供与冗余资源比较器3100、……、310i的位置编号(从0到i)相关的二进制码地址AX_RED<p:0>，冗余资源比较器3100、……、310i的冗余地址AXR0<n:0>、……、AXRi<n:0>与来自线性计数器的AXC<n:0>匹配。
适当地，首先相互比较地址信号AXC的部分位和冗余信号AXR的对应的部分位，并且响应于在作为第一比较的结果对应的部分位相互匹配时产生的使能信号EN而比较地址信号AXC的剩余位和冗余地址AXR的剩余位。
这样，冗余地址比较总线结构300执行用于比较地址信号AXC和冗余地址AXR的两步比较方法，该方法包括以下操作：
-将地址信号AXC和冗余地址AXR细分(subdividing)为相应的第一部分的位AXC<n:m>、AXR<n:m>和第二部分的位AXC<m-1:0>、AXR<m-1:0>；
-比较地址信号AXC<n:m>的第一部分的位与冗余地址AXR<n:m>的第一部分的位，并且当所有位相互匹配时产生使能信号EN；以及
-仅当使能信号EN变高时，比较地址信号AXC<m-1:0>的第二部分的位和冗余地址AXR<m-1:0>的第二部分的位。
所述方法还包括以下操作：
-提供最终信号REP_REAL<0>，当地址信号AXC<n:0>的第一部分的位和第二部分的位中的所有位与冗余地址AXR<n:0>的相应的第一部分的位和第二部分的位匹配时，最终信号REP_REAL<0>变高(全1)。
最后，所述方法包括基于最终信号REP_REAL<0>为存储器装置提供二进制码地址AX_RED<p:0>的操作，所述二进制码地址对应于冗余资源比较器3100、……、310i的位置编号(从0到i)，冗余资源比较器3100、……、310i的冗余地址AXR0<n:0>、……、AXRi<n:0>与来自线性计数器的AXC<n:0>匹配。
以此方式，冗余地址比较总线结构300能够避免由于当部分位相互不匹配时由已知结构对所有位执行的比较操作而引起的不必要的功耗。
具体地，在图6中通过示例的方式示出了电流消耗的减少，其中，n＝10并且总位数NCC＝1024，m是仅当使能信号EN为高时进行比较的较低有效位的数量。
可以验证，在m＝3的情况下，每个冗余资源比较器310的新电流消耗Idnew可以近似计算如下：
-对于曲线F2：Idnew＝0.251CVf0；并且
-对于曲线F3：Idnew＝0.25CVf0，
其中，F2对应于n＝10并且NCC＝1024的实际情况，而F3对应于考虑最低有效位部分总是禁用的最大理论值，当NCC较高并且n较高时，对于2m<<NCC，精确曲线F2和理论曲线F3的Idnew的值非常相似。
此外，曲线F2根据由如上所述的两步操作比较方法过滤出的位数m定义了两个区域：
-区域A，其中，2m<<NCC，并且精确曲线F2和理论曲线F3的电流消耗减少百分比非常相似；以及
-区域B，其中，2m接近NCC，并且精确曲线F2和理论曲线F3的电流消耗减少百分比偏离。
应当指出：
m＝0对应于传统方法(因此，没有电流消耗减少)；并且
m＝10对应于在NCC＝1024计数中没有计数位被滤出，因此相对于传统方法也没有获得电流消耗的减少。
因此可以验证，对于上述示例，在m＝3的情况下，实现根据本公开的方法的冗余地址比较总线结构300允许获得的电流消耗减少＝87.5％.
如果2m<<NCC，则电流消耗减少百分比ΔId％等于
ΔId％＝(Id-Idnew)/Id·100＝(1-1/2m)*100，
其中，Id和Idnew是传统冗余资源比较器和提出的冗余资源比较器的电流消耗，并且m是仅当使能信号EN为高时进行比较的较低有效位的数量。
需要强调，冗余地址比较总线结构300的时序性能(具体的，其中包含的冗余资源比较器310的时序性能)相对于已知方案仅略有不同，如图7A至图7C示意性所示。
具体地，冗余地址比较总线结构300整体显示出延迟了比较操作的使能时间T1+T2，这是由于由第一资源块310A进行的第一部分位比较(T1)以及由另一比较器370产生使能信号EN以允许第二资源块310B进行第二部分位比较(T2)。
更具体地，参考图8A至图8C，可以验证，在事务TX3B处地址信号AXC和冗余地址AXR的匹配(AXC<n:0>＝AXR<n:0>)与第二部分的位AXC<m-1:0>和AXR<m-1:0>的比较之间，由于使能信号EN在使能时间tEN1变高而出现延迟时间。
实际上，如果在使能信号EN变高之后(在使能时间tEN1之后)在第一地址处AXR<n:0>＝AXC<n:0>，则可以切断(cut)中继地址信号AXC_REP<m-1:0>的第二部分的位，并且减小在图8A中表示为tDVW的第二部分输出结果信号REDIT<m-1:0>和最终信号位REP_REAL<0>的结果数据有效窗口。
然而，可以验证，冗余地址比较总线结构的总体时序性能并没有真正受到所实现的两步操作比较方法的影响。
实际上，显然，使能信号EN可能在两种不同的情况下变高，具体为：
(a)在计数器的第一地址处；以及
(b)在地址计数期间。
在第一种情况下，如果使能信号EN在计数器的第一地址加载时的初始时间t0变高，则可以验证在第一地址的加载和计数的开始(即在地址计数器启动的时间tS0)之间，根据技术规范总是保证设定时间(setting time)，如图8B所示。
因此，显然使能时间tEN1与设定时间相比可以忽略不计，因此冗余地址比较总线结构和冗余资源比较器的时间性能整体上不受影响。
另选地，在如图8C所示的第二种情况下，在地址计数期间(具体的，当地址信号AXC<n:m>的第一部分的位改变并且在事务TX1A处与冗余地址AXR<n:m>的第一部分的位匹配时)使能信号EN变高；然而，在线性计数器内，只有当对应于地址信号AXC<m-1:0>的最低有效位的第二部分的位从全1变为全0(其为禁用比较时(即，在使能信号EN变高之前)的强制值)时，地址信号AXC才能改变；因此，显然，在使能信号EN变高之后，即在事务部分TX1B期间，地址信号AXC<m-1:0>的第二部分的位的第一个值总是全0。
换句话说，在地址计数期间，在使能信号EN变高之后，地址信号AXC<m-1:0>的第二部分的位的值只能是全0。
以此方式，使能信号EN对中继地址信号AXC_REP<m-1:0>的第二部分的位的影响得以隐藏，因为中继地址信号AXC_REP<m-1:0>的第二部分的位从禁用时的全0变为启用时的全0，并且地址信号AXC<m-1:0>的第二部分的位＝全0。
另外，在这种情况下，可以由此验证冗余资源比较器和冗余地址比较总线结构的时间性能整体上不受影响。
因此，根据本公开的实施方式的冗余地址比较总线结构能够通过仅在需要使用较低切换活动信号的比较来使能较高切换活动信号比较时使能较高切换活动信号路径，来减少相对于已知结构的地址信号和冗余地址之间的比较的电流消耗。
此外，根据本公开的实施方式的冗余地址比较总线结构的时序性能不受所实现的两步操作比较方法的影响。
从上文可以理解，尽管已经为了例示的目的在此描述了本发明的具体实施方式，但是在不脱离本发明的精神和范围的情况下，可以进行各种变型。因此，除所附权利要求限制之外，本发明不受限制。
相关申请的交叉引用
本申请要求于2020年7月7日提交的意大利专利申请No.102020000016441的优先权，其全部内容通过引用结合于此。

Claims (17)

1.一种冗余资源比较器，所述冗余资源比较器用于存储器装置的总线结构，所述冗余资源比较器用于比较来自地址信号总线的地址信号和存储在所述存储器装置中的冗余地址，所述冗余资源比较器包括：
第一资源块，所述第一资源块接收所述地址信号的第一部分的位和所述冗余地址的第一部分的位；
第二资源块，所述第二资源块接收所述地址信号的第二部分的位和所述冗余地址的第二部分的位；以及
另一比较器，所述另一比较器响应于来自所述第一资源块的第一部分输出结果信号而向所述第二资源块提供使能信号，
其中，所述第一资源块包括：
中继器，所述中继器接收与所述地址信号的第一部分的位相对应的中继地址信号的第一部分的位；以及
比较块，所述比较块提供与所述中继地址信号的第一部分的位和所述冗余地址的第一部分的位的比较结果相对应的所述第一部分输出结果信号，
其中，所述第二资源块包括：
使能和中继块，所述使能和中继块响应于所述使能信号而提供与所述地址信号的第二部分的位相对应的中继地址信号的第二部分的位；以及
另一比较块，所述另一比较块提供与所述中继地址信号的第二部分的位和所述冗余地址的第二部分的位的比较结果相对应的第二部分输出结果信号，
其中，当所述地址信号的第一部分的位和所述冗余地址的对应的第一部分的位具有相同的值时，所述第一部分输出结果信号变高，并且
其中，当所述地址信号的第二部分的位和所述冗余地址的对应的第二部分的位具有相同的值时，所述第二部分输出结果信号变高。
2.根据权利要求1所述的冗余资源比较器，所述冗余资源比较器还包括：
输出比较块，所述输出比较块联接到所述第一资源块和所述第二资源块。
3.根据权利要求1所述的冗余资源比较器，所述冗余资源比较器还包括输出比较块，所述输出比较块接收所述第一部分输出结果信号和所述第二部分输出结果信号，并且提供最终信号，
其中，当所述第一部分输出结果信号和所述第二部分输出结果信号都变高时，所述最终信号变高。
4.根据权利要求1所述的冗余资源比较器，其中，所述地址信号的第一部分的位和所述冗余地址的第一部分的位是最高有效位。
5.根据权利要求1所述的冗余资源比较器，其中，所述地址信号的第一部分的位和所述冗余地址的第一部分的位是具有最低切换活动的位。
6.根据权利要求1所述的冗余资源比较器，所述冗余资源比较器还包括k个资源块和k-1个比较器，其中，k>2，并且所述k-1个比较器提供k-1个使能信号，每个资源块从前一资源块接收一个使能信号，并且每个资源块接收所述地址信号的k个部分的位中的一个部分的位和所述冗余地址的k个部分的位中的一个部分的位。
7.一种冗余地址比较总线结构，所述冗余地址比较总线结构用于存储器装置，所述冗余地址比较总线结构比较来自地址信号总线的地址信号和存储在所述存储器装置中的冗余地址，所述冗余地址比较总线结构包括i个冗余资源比较器，每个冗余资源比较器包括：
第一资源块，所述第一资源块接收所述地址信号的第一部分的位和所述冗余地址的第一部分的位，并且包括：
中继器，所述中继器接收所述地址信号的第一部分的位，并且提供与所述地址信号的第一部分的位相对应的中继地址信号的第一部分的位，以及
比较块，所述比较块接收所述中继地址信号的第一部分的位和所述冗余地址的第一部分的位，并且提供第一部分输出结果信号，
其中，当所述地址信号的第一部分的位和所述冗余地址的对应的第一部分的位具有相同的值时，所述第一部分输出结果信号变高；
第二资源块，所述第二资源块接收所述地址信号的第二部分的位和所述冗余地址的第二部分的位，所述第二资源块包括：
使能和中继块，所述使能和中继块接收所述地址信号的第二部分的位和使能信号，并且当所述使能信号变高时提供与所述地址信号的第二部分的位相对应的中继地址信号的第二部分的位，以及
另一比较块，所述另一比较块接收所述中继地址信号的第二部分的位和所述冗余地址的第二部分的位，并且提供第二部分输出结果信号，
其中，当所述地址信号的第二部分的位和所述冗余地址的对应的第二部分的位具有相同的值时，所述第二部分输出结果信号变高；以及
另一比较器，所述另一比较器从所述第一资源块接收所述第一部分输出结果信号，并且向所述第二资源块提供所述使能信号，当所述地址信号的第一部分的位和所述冗余地址的对应的第一部分的位具有相同的值时，所述使能信号变高。
8.根据权利要求7所述的冗余地址比较总线结构，其中，每个冗余资源比较器的所述第一资源块和所述第二资源块连接到输出比较块，所述输出比较块接收所述第一部分输出结果信号和所述第二部分输出结果信号，并且对所述存储器装置的公共编码块提供最终信号，当所述地址信号的第一部分的位和第二部分的位中的所有位与所述冗余地址的第一部分的位和第二部分的位中的所有位具有相同的值时，所述最终信号变高，所述公共编码块进而提供二进制码地址，所述二进制码地址对应于冗余地址与来自线性计数器的地址信号相匹配的冗余资源比较器的位置编号。
9.根据权利要求7所述的冗余地址比较总线结构，其中，所述地址信号的第一部分的位和所述冗余地址的第一部分的位是最高有效位。
10.根据权利要求7所述的冗余地址比较总线结构，其中，所述地址信号的第一部分的位和所述冗余地址的第一部分的位是具有最低切换活动的位。
11.根据权利要求7所述的冗余地址比较总线结构，其中，每个冗余资源比较器包括k个资源块和k-1个其它比较器，其中，k>2，并且所述k-1个其它比较器提供k-1个使能信号，每个资源块从前一其它比较器接收一个使能信号，并且每个资源块接收所述地址信号的k个部分的位中的一个部分的位和所述冗余地址的k个部分的位中的一个部分的位。
12.一种比较地址信号和冗余地址的方法，所述方法包括以下步骤：
比较所述地址信号的第一部分的位与所述冗余地址的第一部分的位，并且当所述地址信号的第一部分的位中的所有位和所述冗余地址的第一部分的位中的所有位相互匹配时产生使能信号；以及
当所述使能信号变高时，比较所述地址信号的第二部分的位和所述冗余地址的第二部分的位。
13.根据权利要求12所述的方法，所述方法还包括以下步骤：
提供最终信号，当所述地址信号的第一部分的位和第二部分的位中的所有位与所述冗余地址的相应的第一部分的位和第二部分的位匹配时，所述最终信号变高。
14.根据权利要求13所述的方法，所述方法还包括以下步骤：
基于所述最终信号提供二进制码地址，所述二进制码地址对应于冗余地址与来自线性计数器的地址信号相匹配的冗余资源比较器的位置编号。
15.根据权利要求12所述的方法，其中，所述地址信号的第一部分的位和所述冗余地址的第一部分的位是最高有效位。
16.根据权利要求12所述的方法，其中，所述地址信号的第一部分的位和所述冗余地址的第一部分的位是具有最低切换活动的位。
17.一种存储器装置的电路，所述电路包括：
地址信号总线；
锁存器，所述锁存器存储冗余地址；
第一资源块，所述第一资源块接收来自所述地址信号总线的地址信号的第一部分的位和所述冗余地址的第一部分的位，比较所述地址信号的第一部分的位和所述冗余地址的第一部分的位，并且基于比较结果产生第一输出结果信号；
第一比较器，所述第一比较器接收所述第一输出结果信号，并且当所述第一输出结果信号指示所述地址信号的第一部分的位与所述冗余地址的第一部分的位匹配时产生使能信号；
第二资源块，所述第二资源块接收所述地址信号的第二部分的位和所述冗余地址的第二部分的位，响应于所述使能信号而比较所述地址信号的第二部分的位和所述冗余地址的第二部分的位，并且基于比较结果产生第二输出结果信号；
第二比较器，所述第二比较器接收所述第一输出结果信号和所述第二输出结果信号，基于所述第一输出结果信号和所述第二输出结果信号而比较所述地址信号的所有位和所述冗余地址的所有位，并且当所述地址信号的所有位与所述冗余地址的所有位匹配时产生最终结果信号；以及
编码器，所述编码器接收所述最终结果信号并且基于所述最终结果信号而产生二进制码地址。
CN202110607937.5A 2020-07-07 2021-06-01 冗余资源比较器、总线结构、电路以及对应的比较方法 Pending CN113918486A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102020000016441A IT202000016441A1 (it) 2020-07-07 2020-07-07 Comparatore di risorse di ridondanza per una architettura di bus, architettura di bus per un dispositivo di memoria che implementa un metodo migliorato di confronto e corrispondente metodo di confronto
IT102020000016441 2020-07-07

Publications (1)

Publication Number Publication Date
CN113918486A true CN113918486A (zh) 2022-01-11

Family

ID=72644687

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110607937.5A Pending CN113918486A (zh) 2020-07-07 2021-06-01 冗余资源比较器、总线结构、电路以及对应的比较方法

Country Status (3)

Country Link
US (1) US11461252B2 (zh)
CN (1) CN113918486A (zh)
IT (1) IT202000016441A1 (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030151437A1 (en) * 2000-07-07 2003-08-14 Paul Demone Method and circuit for accelerating redundant address matching
US20050041492A1 (en) * 2003-08-07 2005-02-24 Samsung Electronics Co., Ltd. Redundancy circuit
US20070097761A1 (en) * 2005-10-28 2007-05-03 Toshio Sunaga Semiconductor Storage Device
CN101002283A (zh) * 2004-02-20 2007-07-18 斯班逊有限公司 半导体存储器件和用于半导体存储器件的冗余控制方法
CN101303890A (zh) * 2007-05-10 2008-11-12 三星电子株式会社 包括比较当前和先前区段地址的数据读取方法和有关装置
US20090235057A1 (en) * 2008-03-11 2009-09-17 Kabushiki Kaisha Toshiba Cache memory control circuit and processor
CN105320494A (zh) * 2014-07-09 2016-02-10 英特尔公司 带有一致的和非一致的子系统的存储器排序
CN107122128A (zh) * 2016-02-25 2017-09-01 Arm 有限公司 数据存储
CN108615544A (zh) * 2016-12-13 2018-10-02 爱思开海力士有限公司 半导体器件及包括其的半导体系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048567A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR101944936B1 (ko) 2012-01-12 2019-02-07 에스케이하이닉스 주식회사 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
KR20140013695A (ko) 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
KR20140078292A (ko) * 2012-12-17 2014-06-25 에스케이하이닉스 주식회사 퓨즈 리페어 장치 및 그 방법
US9442675B2 (en) * 2013-05-08 2016-09-13 Qualcomm Incorporated Redirecting data from a defective data entry in memory to a redundant data entry prior to data access, and related systems and methods
US11025271B2 (en) * 2019-02-22 2021-06-01 Qualcomm Incorporated Compression of high dynamic ratio fields for machine learning

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030151437A1 (en) * 2000-07-07 2003-08-14 Paul Demone Method and circuit for accelerating redundant address matching
US20050041492A1 (en) * 2003-08-07 2005-02-24 Samsung Electronics Co., Ltd. Redundancy circuit
CN101002283A (zh) * 2004-02-20 2007-07-18 斯班逊有限公司 半导体存储器件和用于半导体存储器件的冗余控制方法
US20070097761A1 (en) * 2005-10-28 2007-05-03 Toshio Sunaga Semiconductor Storage Device
CN101303890A (zh) * 2007-05-10 2008-11-12 三星电子株式会社 包括比较当前和先前区段地址的数据读取方法和有关装置
US20090235057A1 (en) * 2008-03-11 2009-09-17 Kabushiki Kaisha Toshiba Cache memory control circuit and processor
CN105320494A (zh) * 2014-07-09 2016-02-10 英特尔公司 带有一致的和非一致的子系统的存储器排序
CN107122128A (zh) * 2016-02-25 2017-09-01 Arm 有限公司 数据存储
CN108615544A (zh) * 2016-12-13 2018-10-02 爱思开海力士有限公司 半导体器件及包括其的半导体系统

Also Published As

Publication number Publication date
US11461252B2 (en) 2022-10-04
IT202000016441A1 (it) 2022-01-07
US20220012191A1 (en) 2022-01-13

Similar Documents

Publication Publication Date Title
Suh et al. Exact-repair MDS codes for distributed storage using interference alignment
KR101431930B1 (ko) 반도체 장치 및 메모리 시스템
CN112514264A (zh) 数据压缩、解压方法及相关装置、电子设备、系统
CN111435836B (zh) 模拟转数字转换装置
US8856625B2 (en) Transmission system, decoding device, memory controller, and memory system
CN113918486A (zh) 冗余资源比较器、总线结构、电路以及对应的比较方法
US20220368345A1 (en) Hardware Implementable Data Compression/Decompression Algorithm
CN115117840A (zh) 电压调节器系统中的故障通信
CN109690957B (zh) 熵编码的系统级测试
US7133926B2 (en) Broadcast compressed firmware flashing
CN102215040A (zh) 收发器及其信号转换方法
KR20070065445A (ko) 순환 리던던시 코드 서명 비교를 구비한 터보 디코더
US7609575B2 (en) Method, apparatus and system for N-dimensional sparse memory using serial optical memory
KR102017807B1 (ko) 데이터 처리 장치 및 데이터 처리 방법
JP4956295B2 (ja) 半導体記憶装置
CN113949388A (zh) 用于串行器/解串器系统的编解码器与编解码方法
US6101281A (en) Method for improving data encoding and decoding efficiency
CN110036596B (zh) 用于信号转换最小化的相移编码方法及编码器和解码器
Oldewurtel et al. On a practical distributed source coding scheme for wireless sensor networks
EP3605900A1 (en) Polar code-based interleaving method and device
US20040202244A1 (en) Method and circuit system for the synchronous transmission of digital signals through a bus description
KR101676421B1 (ko) 데이터의 압축 및 복원 방법과 장치
US20230421294A1 (en) Transmitting device, transmitting and receiving system using the transmitting device, and transmitting and receiving method
WO2022230447A1 (ja) 通信装置、通信システム及び通信方法
Yang et al. A Novel Technique for Low Energy Adaptive Bus Coding

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination