JP2002073406A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサからメモリにライトアクセ
スを行う場合に、プロセッサの動作クロックを停止させ
ることなくライトアクセスを行うことができるメモリア
クセス制御装置を提供すること。 【解決手段】 本発明は、プロセッサ１０からメモリ
１７に対するアクセス要求が書き込み要求か読み出し要
求かを検出し、アクセス要求がメモリ１７に対する読み
出し要求を示す場合にはプロセッサ１０の動作クロック
を所定のクロックサイクル数停止し、クロック制御要求
信号がプロセッサ１０からメモリ１７に対する書き込み
要求を示す場合にはプロセッサ１７の動作クロックを停
止させないようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサなどの
処理装置から、プロセッサ内部のクロックを停止させて
メモリへのアクセス行う際のメモリアクセス制御装置に
関する。

【０００２】

【従来の技術】従来より、プロセッサがメモリにアクセ
スを行う場合、プロセッサ内部のクロックを停止してい
る。これは、図９（ａ）に示すようにメモリへのリード
アクセスにおいては、クロックパルスをトリガとしアク
セスを開始してからプロセッサ内部にメモリからのリー
ドデータが取り込まれるまでに数クロック分の時間が必
要だからである。つまり、パイプラインを備えるプロセ
ッサ内部では、メモリアクセスステージにおいて、メモ
リからデータが取り込まれるまで動作クロックを停止さ
せる制御が必要であるからである。

【０００３】また、プロセッサの動作クロックを停止さ
せるサイクル数は、メモリへのリードアクセス、ライト
アクセスの区別なく同様のサイクル数が設定されてい
る。このため、図９（ｂ）に示すように、プロセッサ
は、メモリへのライトアクセスにおいてもリードアクセ
スの場合と同様のサイクル数にしたがって動作を停止し
てメモリアクセスを行うようになっている。

【０００４】

【発明が解決しようとする課題】しかしながら、プロセ
ッサからメモリへのライトアクセスにおいては、プロセ
ッサ内部からライトデータ、アクセスアドレスおよび制
御信号を出力すればメモリへの書き込みが可能である。
つまり、プロセッサは、ライトアクセスにおいては、動
作クロックを停止させることなくメモリへの書き込みが
可能である。

【０００５】しかし、上記のメモリアクセス方法では、
プロセッサがメモリにリードアクセスするときだけでな
く、ライトアクセスする場合においても、プロセッサの
動作クロックを停止させてしまう。このために、プロセ
ッサがメモリにライトアクセスする場合にプロセッサの
処理能力が低下するという問題がある。

【０００６】そこで、本発明はかかる点に鑑みてなされ
たものであり、プロセッサからメモリにライトアクセス
を行う場合に、プロセッサの動作クロックを停止させる
ことなくライトアクセスを行うことができるメモリアク
セス制御装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明のメモリアクセス
制御装置は、プロセッサからメモリに対するアクセス要
求が書き込み要求か読み出し要求かを検出し、この検出
結果に応じたクロック制御要求信号を出力する検出手段
と、前記クロック制御要求信号が前記メモリに対する読
み出し要求を示す場合には前記プロセッサの動作クロッ
クを所定のクロックサイクル数停止し、前記クロック制
御要求信号が前記プロセッサから前記メモリに対する書
き込み要求を示す場合には前記プロセッサの動作クロッ
クを停止させないようにするクロック制御手段と、を具
備し、前記プロセッサが前記メモリにアクセスする際
に、前記プロセッサは前記クロック制御手段により制御
された動作クロックで動作する構成を採る。

【０００８】この構成により、プロセッサからメモリへ
ライトアクセスする場合に、プロセッサの動作クロック
を停止することなくアクセスすることが可能となるため
に、プロセッサの処理能力を向上させることができる。

【０００９】また、本発明のメモリアクセス制御装置
は、プロセッサからメモリに対するアクセス要求が書き
込み要求か読み出し要求かを検出し、この検出結果に応
じたクロック制御要求信号を出力する検出手段と、前記
クロック制御要求信号が前記メモリに対する読み出し要
求を示す場合か前記クロック制御要求信号が前記プロセ
ッサから前記メモリに対する書き込み要求を示す場合か
に応じて、前記プロセッサの動作クロックを個別に設定
した所定のクロックサイクル数停止させるクロック制御
手段と、を具備し、前記プロセッサが前記メモリにアク
セスする際に、前記プロセッサは前記クロック制御手段
により制御された動作クロックで動作する構成を採る。

【００１０】この構成により、プロセッサからメモリへ
のリードアクセス時とライトアクセス時で、クロック動
作を停止するサイクル数を別々に設定できる。したがっ
て、ライトアクセス時にプロセッサの動作クロックを停
止させることなくアクセスすることが可能となるため
に、プロセッサの処理能力を向上させることができる。

【００１１】また、本発明のメモリアクセス制御装置
は、前記プロセッサの動作クロックを停止させるクロッ
クサイクル数を任意に設定するクロック停止サイクル設
定手段を具備し、前記クロック制御手段は、前記動作ク
ロックを前記クロック停止サイクル設定手段に設定され
た前記停止させるクロックサイクル数停止させる構成を
採る。

【００１２】この構成によれば、プロセッサの周辺に配
置されたメモリに対して、メモリアクセスするために停
止する必要のあるクロックサイクル数を効率的に設定す
ることができる。このため、プロセッサの処理能力を向
上させることができる。

【００１３】本発明のメモリアクセス制御装置は、前記
プロセッサから出力される、前記メモリに対するアクセ
スに必要な制御信号と前記メモリへのアクセスアドレス
と前記メモリへの書き込みデータをそれぞれに同じ段数
保持し、前記メモリに出力するフリップフロップを具備
した構成を採る。

【００１４】この構成によれば、プロセッサから遠くに
配置されたメモリに対してのライトアクセスに関して、
プロセッサのクロック動作を停止させることなくメモリ
へのアクセスが可能となるために、プロセッサの処理能
力を向上させることができる。

【００１５】本発明の移動局装置は、上記メモリアクセ
ス制御装置を具備した構成を採る。

【００１６】この構成に高速にメモリアクセスできるプ
ロセッサを備えることにより、効率良く通信することが
できる移動局装置を提供することができる。

【００１７】また、本発明のメモリアクセス制御方法
は、前記プロセッサが前記メモリにアクセスする際に、
プロセッサからメモリに対するアクセス要求が書き込み
要求か読み出し要求かを検出し、前記アクセス要求が前
記メモリに対する読み出し要求を示す場合には前記プロ
セッサの動作クロックを所定のクロックサイクル数停止
し、前記クロック制御要求信号が前記プロセッサから前
記メモリに対する書き込み要求を示す場合には前記プロ
セッサの動作クロックを停止させないようにし、前記プ
ロセッサは前記クロック制御手段により制御された動作
クロックで動作する構成を採る。

【００１８】

【発明の実施の形態】本発明のメモリアクセス制御装置
は、プロセッサがメモリにライトアクセスする場合に
は、動作クロックを停止させることなくメモリへの書き
込みが可能であるということに着目してなされたもので
あり、プロセッサがメモリにライトアクセスする場合は
プロセッサの動作クロックを停止させないようにしたも
のである。具体的には、本発明のメモリアクセス制御装
置は、ライトアクセス時とリードアクセス時で、プロセ
ッサの動作クロックを停止させるサイクル数を個別に設
定した形態を採っている。これにより、ライトアクセス
時にプロセッサの動作クロックを停止させることなくア
クセスすることが可能になり、プロセッサの処理能力を
向上させている。

【００１９】以下、本発明のメモリアクセス制御装置の
実施の形態について、添付図面を参照して詳細に説明す
る。

【００２０】（実施の形態１）以下、本発明の実施の形
態１について図１を用いて説明する。図１は、本発明の
実施の形態１に係るメモリアクセス制御装置を示すブロ
ック図である。

【００２１】図からもわかるように、プロセッサ１０は
内部には、命令デコード部１１が設けられている。命令
デコード部１１は、入力された命令コード１１０をデコ
ードしてメモリ１７へのライトアクセス信号１１１とリ
ードアクセス信号１１２をリード／ライト検出部１２に
出力する。

【００２２】リード／ライト検出部１２は、命令デコー
ド部１１から出力されたライトアクセス信号１１１とリ
ードアクセス信号１１２を基に、メモリ１７へのアクセ
スがライトアクセスかもしくはリードアクセスかを判断
し、ライトアクセスかリードアクセスかを示すクロック
制御要求信号１１３を出力する。クロック制御要求信号
１１３は、プロセッサ１０のメモリ１７へのライトアク
セスかリードアクセスかによって、メモリアクセス時に
停止させるサイクル数を決めるための信号である。

【００２３】アドレスデコード部１３は、命令コード１
１０に含まれるアクセスアドレスをデコードして、アク
セスするメモリ１７に対応するメモリセレクト信号１１
４を出力する。

【００２４】クロック発生部１４は、プロセッサ１０の
システムクロック（ＣＬＫ）１１５を出力する。システ
ムクロック（ＣＬＫ）１１５は、停止しないクロックで
ある。

【００２５】クロック制御部１５は、リード／ライト検
出部１２から出力されたクロック制御要求信号１１３と
アドレスデコード部１３から出力されたメモリセレクト
信号１１４を基に、クロック１１５を制御してプロセッ
サ１０の動作クロック（ＰＬＣＫ）１１６を出力する。
クロック制御部１５は、動作クロック（ＰＬＣＫ）を停
止させる必要がある場合には、クロック発生部１４から
のクロック１１５に対して、設定されたサイクル数停止
させたクロック１１６を出力する。このサイクル数は、
プロセッサ１０とメモリ間のパイプラインのメモリアク
セスステージの長さに対応している。

【００２６】アクセス制御部１６は、命令デコード部１
１から出力されたライトアクセス信号１１１もしくはリ
ードアクセス信号１１２、およびアドレスデコード部１
３から出力されるメモリセレクト信号１１４を基に、メ
モリアクセスに必要なライトイネーブル信号｛ＷＥ｝１
１７とリードイネーブル信号｛ＲＥ｝１１８とチップセ
レクト信号｛ＣＳ｝１１９をパイプラインのメモリアク
セスステージで出力する。なお、｛ ｝で括られた信号
はローアクティブの信号を示している。以下、｛ ｝で
括られた信号は、ローアクティブの信号を示す。

【００２７】そして、プロセッサ１０は、ライトイネー
ブル信号｛ＷＥ｝１１７、リードイネーブル信号｛Ｒ
Ｅ｝１１８、チップセレクト信号｛ＣＳ｝１１９、アド
レス（ＡＤ）１２０、およびライトデータ（ＤＯ）１２
１をメモリ１７に出力することにより、パイプラインの
メモリアクセスステージでメモリ１７にアクセスをす
る。

【００２８】次に、上記構成のメモリアクセス制御装置
に関して、ライトアクセス時にクロックを停止させるサ
イクル数を０、また、リードアクセス時にクロックを停
止させるサイクル数を３サイクルとしてメモリアクセス
を行う場合の動作について図１、図２（ａ）、図２
（ｂ）を用いて説明する。

【００２９】なお、実施の形態１では、ライトアクセス
時にクロックを停止させるサイクル数を０、また、リー
ドアクセス時にクロックを停止させるサイクル数を３サ
イクルとしてデフォルトで設定した形態で説明するが、
これ以外のサイクル数にデフォルトで設定してもよい。
停止させるサイクル数は、プロセッサ１０とメモリ１７
との距離に応じて設定するのが好ましい。例えば、プロ
セッサ１０とメモリ１７との距離が大きい場合は、停止
させるサイクル数を多くする。これは、プロセッサ１０
とメモリ１７との距離が離れていると、プロセッサ１０
からメモリ１７にアクセスし、メモリ１７からプロセッ
サ１０にデータが帰ってくるまでの時間が長くなるから
である。

【００３０】図２（ａ）は実施の形態１のライトアクセ
ス時の動作を示すタイミングチャートである。図２
（ａ）は実施の形態１のリードアクセス時の動作を示す
タイミングチャートであるまた、図２（ａ）、（ｂ）に
は、それぞれライトアクセス動作およびリードアクセス
動作に対する命令のパイプライン構成も同時に示す。図
２（ａ）は４連続でライトアクセス命令が続いた時のパ
イブラインのタイミングであり、最初のライトアクセス
命令に対応するパイプラインステージは、それぞれＦ
（０）、Ｄ（０），ＭＡ（０），ＥＸ（０）で示してい
る。各パイプラインステージはそれぞれ、Ｆは命令コー
ド１１０をフェッチする命令フェッチステージ、Ｄは命
令コード１１０をデコードする命令デコードステージ、
ＭＡはデコードした命令コード１１０に従ってメモリ１
７にアクセスするメモリアクセスステージ、ＥＸはメモ
リにアクセスした後各種処理を実行する実行ステージで
ある。

【００３１】以後、連続するライトアクセス命令に対応
するパイプラインステージも同様にＦ（１）…ＥＸ
（１）、Ｆ（２）…ＥＸ（２）、Ｆ（３）…ＥＸ（３）
となる。一方、図２（ｂ）に示すリードアクセス命令に
関するパイプラインステージも同様に、Ｆ（０）、Ｄ
（０）、ＭＡ（０），ＥＸ（０）で示している。

【００３２】命令デコード部１１は、パイプラインの命
令デコードステージで、命令コード１１０をデコードし
てメモリ１７へのライトアクセス信号１１１とリードア
クセス信号１１２を出力する。リード／ライト検出部１
２では、命令デコード１１から出力されたライトアクセ
ス信号１１１及びリードアクセス信号１１２を基に、ク
ロック制御要求信号１１３を出力する。クロック制御要
求信号１１３は、メモリ１７へのライトアクセスがある
場合には“Ｌｏｗ”レベルであり、リードアクセスがあ
る場合には“Ｈｉｇｈ”レベルとする。

【００３３】アドレスデコード部１３は、パイプライン
の命令デコードステージで、命令コード１１０に含まれ
るアクセスアドレスをデコードして、アクセスするメモ
リに対応するメモリセレクト信号１１４出力する。アク
セス対象となるメモリがメモリ１７である場合、メモリ
１７に対するメモリセレクト信号１１３は“Ｈｉｇｈ”
レベルであり、アクセス対象となるメモリがメモリ１７
以外の場合はメモリ１７に対するメモリセレクト信号１
１３は“Ｌｏｗ”レベルとする。

【００３４】これにより、クロック制御部１５は、クロ
ック制御要求信号１１３の出力が“Ｌｏｗ”レベル、か
つメモリセレクト信号１１４が“Ｈｉｇｈ”レベルの状
態であれば、プロセッサ１０がメモリ１７へライトアク
セスする場合であると判断できる。このライトアクセス
の場合、パイプラインの命令デコードステージで、クロ
ック制御部１５は、クロック発生部１４から出力される
停止しないクロック１１５に対して、プロセッサの動作
クロックに停止制御をかけることなくプロセッサの動作
クロック１１６を出力する。これは、ライトアクセス時
にクロックを停止させるサイクル数が０であるからであ
る。

【００３５】また、クロック制御部１５は、クロック制
御要求信号１１３の出力が“Ｈｉｇｈ”レベル、かつメ
モリセレクト信号１１４が“Ｈｉｇｈ”レベルの状態で
あれば、プロセッサ１０がメモリ１７にリードアクセス
する場合であると判断できる。このリードアクセスの場
合、クロック制御部１５はクロック発生部１４から出力
される停止しないクロック１１５に対して、パイプライ
ンのメモリアクセスステージでクロック１１５の３サイ
クル分クロックを停止させたクロック１１６を出力す
る。これは、リードアクセス時にクロックを停止させる
サイクル数が３であるからである。このようにして、リ
ードアクセス時には、メモリアクセスステージにプロセ
ッサ内部の動作を止めてメモリアクセスを行う。

【００３６】一方、アクセス制御部１６は、命令デコー
ド部１１からのライトアクセス信号１１１とリードアク
セス信号１１２、および、アドレスデコード部１３から
出力されるメモリセレクト信号１１３から、メモリアク
セスに必要なライトイネーブル信号｛ＷＥ｝１１７とリ
ードイネーブル信号｛ＲＥ｝１１８とチップセレクト信
号｛ＣＳ｝１１９を出力する。

【００３７】図２（ａ）からもわかるように、メモリ１
７へのライトアクセスの時、ライトイネーブル信号１１
７とチップセレクト信号１１９は共にメモリアクセスス
テージの間“Ｌｏｗ”レベルとなる信号である。メモリ
アクセスステージ中において、メモリ１７は、クロック
発生部１４から出力されるクロック１１５の変化をトリ
ガとして、アクセスアドレス（ＡＤ）１２０にライトデ
ータ（ＤＯ）１２１を書き込む。なお、図２（ａ）にお
いては、ライト動作を４回行う処理を行っているため、
ライトイネーブル信号１１７は、４クロック分“Ｌｏ
ｗ”レベルになっている。

【００３８】また、図２（ｂ）からわかるように、リー
ドアクセスの時、リードネーブル信号１１８とチップセ
レクト信号１１９は共にメモリアクセスステージの間
“Ｌｏｗ”となる信号である。メモリ１７は、クロック
制御部１５によってプロセッサの動作クロックが停止さ
れたために、延びたメモリアクセスステージ中において
クロック発生部１４から出力されるクロック１１５の変
化をトリガとして、メモリ１７からアドレス（ＡＤ）１
２０で指定する番地からリードデータ（ＤＩ）１２２を
プロセッサ内部に読み込む。

【００３９】このように、実施の形態１に係るメモリア
クセス制御装置は、メモリへのリードアクセス時とライ
トアクセス時で、パイプラインのメモリアクセスステー
ジにおいてクロックを停止させるサイクル数を別々に設
定できる。したがって、ライトアクセス時にプロセッサ
の動作クロックを停止させることなくアクセスすること
が可能となるために、プロセッサの処理能力を向上させ
ることができる。

【００４０】（実施の形態２）本発明の実施の形態２
は、実施の形態１に係るメモリアクセス制御装置を有し
て、さらに、動作クロックを停止させるサイクル数を任
意に設定できる手段を備えたものである。

【００４１】以下、実施の形態２にかかるメモリアクセ
ス制御装置について、図３を用いて説明する。図３は、
実施の形態２にかかるメモリアクセス制御装置を示すブ
ロック図である。

【００４２】図からもわかるように、プロセッサ２０は
内部には、命令デコード部２１が設けられている。命令
デコード部２１は、入力された命令コード２１０をデコ
ードしてメモリ２７へのライトアクセス信号２１１とリ
ードアクセス信号２１２をリード／ライト検出部２２に
出力する。

【００４３】リード／ライト検出部２２は、命令デコー
ド部２１から出力されたライトアクセス信号２１１とリ
ードアクセス信号２１２を基に、メモリ２７へのアクセ
スがライトアクセスかもしくはリードアクセスかを判断
し、ライトアクセスかリードアクセスかを示すクロック
制御要求信号２１３を出力する。クロック制御要求信号
２１３は、プロセッサ２０のメモリ２７へのライトアク
セスかリードアクセスかによって、メモリアクセス時に
停止させるサイクル数を決めるための信号である。

【００４４】アドレスデコード部２３は、命令コード２
１０に含まれるアクセスアドレスをデコードして、アク
セスするメモリ２７に対応するメモリセレクト信号２１
４を出力する。

【００４５】クロック発生部２４は、プロセッサ２０の
システムクロック（ＣＬＫ）２１５を出力する。システ
ムクロック（ＣＬＫ）２１５は、停止しないクロックで
ある。

【００４６】クロック制御部２５は、リード／ライト検
出部２２から出力されたクロック制御要求信号２１３と
アドレスデコード部２３から出力されたメモリセレクト
信号２１４を基に、クロック２１５を制御してプロセッ
サ２０の動作クロック（ＰＬＣＫ）２１６を出力する。
クロック制御部２５は、動作クロック（ＰＬＣＫ）２１
６を停止させる必要がある場合には、クロック発生部２
４からのクロック２１５に対して、設定されたサイクル
数停止させたクロック２１６を出力する。このサイクル
数は、プロセッサ２０とメモリ間のパイプラインのメモ
リアクセスステージの長さに対応している。

【００４７】クロック停止サイクル設定部２７は、メモ
リアクセス時にクロックを停止させる時のサイクル数を
設定する手段である。クロック停止サイクル設定部２７
は、ユーザーが外部から任意のサイクル数を設定できる
ようになっている。よって、停止させるサイクル数を、
プロセッサ１０とメモリ１７との距離に応じて任意に設
定できる。例えば、プロセッサ１０とメモリ１７との距
離が大きい場合は、停止させるサイクル数を多くするこ
となどができる。

【００４８】したがって、クロック制御部２５はクロッ
クを停止させる必要がある場合に、クロック発生部２４
からのクロック２１５に対して、クロック停止サイクル
設定部２８で設定された停止サイクル数に応じてパイプ
ラインのメモリアクセスステージの間クロック停止させ
た動作クロック２１６を出力する。

【００４９】アクセス制御部２６は、命令デコード部２
１からライトアクセス信号２１１とリードアクセス信号
２１２、また、アドレスデコード部２３から出力される
メモリセレクト信号２１４を基に、メモリアクセスに必
要なライトイネーブル信号｛ＷＥ｝２１７とリードイネ
ーブル信号｛ＲＥ｝２１８とチップセレクト信号｛Ｃ
Ｓ｝２２０をパイプラインのメモリアクセスステージで
出力する。

【００５０】そして、プロセッサ２０から出力される、
ライトイネーブル信号｛ＷＥ｝２１７、リードイネーブ
ル信号｛ＲＥ｝２１８、チップセレクト信号（ＣＳ）２
１９、アドレス（ＡＤ）２２０、およびライトデータ
（ＤＯ）２２１をメモリ２７に出力することにより、パ
イプラインのメモリアクセスステージでメモリ２７にア
クセスをする。

【００５１】次に、実施の形態２にかかるメモリアクセ
ス制御装置の動作について、図３を用いて説明する。

【００５２】命令デコード部２１は、パイプラインの命
令デコードステージで、命令コード２１０をデコードし
てメモリ２７へのライトアクセス信号２１１とリードア
クセス信号２１２を出力する。リード／ライト検出部２
２では、命令デコード２１から出力されたライトアクセ
ス信号２１１及びリードアクセス信号２１２を基に、ク
ロック制御要求信号２１３を出力する。クロック制御要
求信号２１３は、メモリ２７へのライトアクセスがある
場合には“Ｌｏｗ”レベルであり、リードアクセスがあ
る場合には“Ｈｉｇｈ”レベルとする。

【００５３】アドレスデコード部２３は、パイプライン
の命令デコードステージで、命令コード２１０に含まれ
るアクセスアドレスをデコードして、アクセスするメモ
リに対応するメモリセレクト信号２１４出力する。アク
セス対象となるメモリがメモリ２７である場合、メモリ
２７に対するメモリセレクト信号２１３は“Ｈｉｇｈ”
レベルであり、アクセス対象となるメモリがメモリ２７
以外の場合はメモリ２７に対するメモリセレクト信号２
１３は“Ｌｏｗ”レベルとする。

【００５４】これにより、クロック制御部２５は、クロ
ック制御要求信号２１３の出力が“Ｌｏｗ”レベル、か
つメモリセレクト信号２１４が“Ｈｉｇｈ”レベルの状
態であれば、プロセッサ２０がメモリ２７へライトアク
セスする場合であると判断できる。このライトアクセス
の場合、パイプラインの命令デコードステージで、クロ
ック制御部２５は、クロック停止サイクル設定部２７に
よって設定されているライトアクセス時に必要なクロッ
クを停止させるサイクル数によって、クロック発生部２
４から出力される停止しないクロック２１５に対してク
ロック停止制御をかけたプロセッサの動作クロック２１
６を出力する。

【００５５】また、クロック制御部２５は、クロック制
御要求信号２１３の出力が“Ｈｉｇｈ”レベル、かつメ
モリセレクト信号２１４が“Ｈｉｇｈ”レベルの状態で
あれば、プロセッサ２０がメモリ２７にリードアクセス
する場合であると判断できる。このリードアクセスの場
合、クロック制御部１５は、クロック停止サイクル設定
部２７によって設定されている、リードアクセス時に必
要なクロックを停止させるサイクル数によって、クロッ
ク発生部２４から出力される停止しないクロック２１５
に対して、クロック停止制御をかけたプロセッサの動作
クロック２１６を出力する。

【００５６】一方、アクセス制御部２６は、命令デコー
ド部２１からのライトアクセス信号２１１とリードアク
セス信号２１２、および、アドレスデコード部２３から
出力されるメモリセレクト信号２１３から、メモリアク
セスに必要なライトイネーブル信号｛ＷＥ｝２１７とリ
ードイネーブル信号｛ＲＥ｝２１８とチップセレクト信
号｛ＣＳ｝２１９を出力する。

【００５７】また、メモリ２７へのライトアクセスの
時、ライトイネーブル信号２１７とチップセレクト信号
２１９は共にメモリアクセスステージの間“Ｌｏｗ”レ
ベルとなる信号である。メモリアクセスステージ中にお
いて、メモリ２７は、クロック発生部２４から出力され
るクロック２１５の変化をトリガとして、アクセスアド
レス（ＡＤ）２２０にライトデータ（ＤＯ）２２１をメ
モリ２６に書き込む。

【００５８】また、リードアクセスの時、リードネーブ
ル信号２１８とチップセレクト信２１９号は共にメモリ
アクセスステージの間“Ｌｏｗ”となる信号である。ク
ロック制御部２５によって、プロセッサの動作クロック
が停止したために、延びたメモリアクセスステージ中に
おいてクロック発生部２４から出力されるクロック２１
５の変化をトリガとして、メモリ２６からアドレス（Ａ
Ｄ）２２０で指定する番地からリードデータ（ＤＩ）２
２２をプロセッサ内部に読み込み。

【００５９】このように、実施の形態２に係るメモリア
クセス制御装置は、メモリアクセスするために必要なク
ロックサイクル数をユーザーによって任意に効率的に設
定することができるために、プロセッサの処理能力を向
上させることができる。

【００６０】さらに、メモリへのリードアクセス時とラ
イトアクセス時で、パイプラインのメモリアクセスステ
ージにおいてクロックを停止させるサイクル数を別々に
設定できるので、プロセッサの処理能力を向上させるこ
とができる。

【００６１】また、実施の形態２によれば、ユーザー操
作により停止させるクロック数を任意に変えられるの
で、プロセッサとその周辺に配置されたメモリとの位置
関係などにより、メモリアクセスするために停止する必
要のある動作クロックのクロックサイクル数を効率的に
設定することができる。このため、ハードウェアの設計
に関わらずプロセッサの処理能力を向上させることがで
きる。よって、メモリアクセス制御装置の汎用性が増
す。

【００６２】（実施の形態３）本発明の実施の形態３
は、実施の形態１もしくは実施の形態２のプロセッサと
メモリとの間をフリップフロップを介して接続するよう
にしたものである。これにより、プロセッサからのアク
セス時間が相当必要なメモリに対するライトアクセスに
関して、常に制御信号とアクセスデータ、およライトデ
ータが同じタイミングで出力されるようになっている。

【００６３】以下、実施の形態３にかかるメモリアクセ
ス制御装置について図４を用いて説明する。図４は、実
施の形態３に係るメモリアクセス制御装置を示すブロッ
ク図である。

【００６４】図からもわかるように、プロセッサ３０は
内部には、命令デコード部３１が設けられている。命令
デコード部３１は、入力された命令コード３１０をデコ
ードしてメモリ３７へのライトアクセス信号３１１とリ
ードアクセス信号３１２をリード／ライト検出部３２に
出力する。

【００６５】リード／ライト検出部３２は、命令デコー
ド部３１から出力されたライトアクセス信号３１１とリ
ードアクセス信号３１２を基に、メモリ３７へのアクセ
スがライトアクセスかもしくはリードアクセスかを判断
し、ライトアクセスかリードアクセスかを示すクロック
制御要求信号３１３を出力する。クロック制御要求信号
３１３は、プロセッサ３０のメモリ３７へのライトアク
セスかリードアクセスかによって、メモリアクセス時に
停止させるサイクル数を決めるための信号である。

【００６６】アドレスデコード部３３は、命令コード３
１０に含まれるアクセスアドレスをデコードして、アク
セスするメモリ３７に対応するメモリセレクト信号３１
４を出力する。

【００６７】クロック発生部３４は、プロセッサ３０の
システムクロック（ＣＬＫ）３１５を出力する。システ
ムクロック（ＣＬＫ）３１５は、停止しないクロックで
ある。

【００６８】クロック制御部３５は、リード／ライト検
出部３２から出力されたクロック制御要求信号３１３と
アドレスデコード部３３から出力されたメモリセレクト
信号３１４を基に、クロック３１５を制御してプロセッ
サ３０の動作クロック（ＰＬＣＫ）３１６を出力する。
クロック制御部３５は、動作クロック（ＰＬＣＫ）を停
止させる必要がある場合には、クロック発生部３４から
のクロック３１５に対して、設定されたサイクル数停止
させたクロック３１６を出力する。

【００６９】アクセス制御部３６は、命令デコード部３
１から出力されたライトアクセス信号３１１もしくはリ
ードアクセス信号３１２、およびアドレスデコード部３
３から出力されるメモリセレクト信号３１４を基に、メ
モリアクセスに必要なライトイネーブル信号｛ＷＥ｝３
１７とリードイネーブル信号｛ＲＥ｝３１８とチップセ
レクト信号｛ＣＳ｝３１９をパイプラインのメモリアク
セスステージで出力する。

【００７０】プロセッサ３０から出力されるライトイネ
ーブル信号３１７、リードイネーブル信号３１８、チッ
プセレクト信号３１９、アクセスアドレス（ＡＤ）３２
０、ライトデータ３２１（ＤＯ）とメモリ３７の間は、
それぞれ同じ段数だけ保持するフリップフロップ３８を
介して接続する。そして、フリップフロップ３８は、ク
ロック発生部から出力されるクロック３１５をトリガと
して、ライトイネーブル信号｛ＷＥ＿Ｑ｝３２３、リー
ドイネーブル信号｛ＲＥ＿Ｑ｝３２４、チップセレクト
信号｛ＣＳ＿Ｑ｝３２５、アドレス（ＡＤ＿Ｑ）３２
６、ライトデータ（ＤＯ＿Ｑ）３２７を出力する。

【００７１】そして、メモリ３７へのライトアクセスの
時、フリップフロップ３０から出力されるライトイネー
ブル信号｛ＷＥ＿Ｑ｝３２３、リードイネーブル信号
｛ＲＥ＿Ｑ｝３２４、チップセレクト信号｛ＣＳ＿Ｑ｝
３２５、アドレス（ＡＤ＿Ｑ）３２６、ライトデータ
（ＤＯ＿Ｑ）３２７によりメモリ３７にアクセスする。
そして、メモリ３７は、クロック発生部３４から出力さ
れるクロック３１５の変化をトリガとして、アクセスア
ドレス（ＡＤ＿Ｑ）３２６にライトデータ（ＤＯ＿Ｑ）
３２７を書きこむ。

【００７２】次に、上記構成のメモリアクセス制御装置
に関して、リードアクセス時にクロックを停止させるサ
イクル数を０、リードアクセス時にクロックを停止させ
るサイクル数を３サイクルとして、フロップフリップの
段数が１段である形態におけるメモリアクセスを行う場
合の動作について図５、図６、図７を用いて説明する。

【００７３】図５は、実施の形態３にかかるメモリアク
セス制御装置の一例を示す図である。図５の例では、プ
ロセッサ３０とメモリ３７の間に１段のフリップフロッ
プ４８が接続されている。なお、図５において、図４で
説明した部分と同一の部分については、同一の符号をつ
けて、説明を省略する。

【００７４】図６、図７は本発明の実施の形態３の動作
を示すタイミングチャートである。また、図６、図７に
はプロセッサが備えるパイプラインも示す。Ｆは命令フ
ェッチステージ、Ｄは命令デコードステージ、ＭＡはメ
モリアクセスステージ、ＥＸは実行ステージである。

【００７５】命令デコード部３１は、パイプラインの命
令デコードステージで、命令コード３１０をデコードし
てメモリ３７へのライトアクセス信号３１１とリードア
クセス信号３１２を出力する。リード／ライト検出部３
２では、命令デコード３１から出力されたライトアクセ
ス信号３１１及びリードアクセス信号３１２を基に、ク
ロック制御要求信号３１３を出力する。クロック制御要
求信号３１３は、メモリ３７へのライトアクセスがある
場合には“Ｌｏｗ”レベルであり、リードアクセスがあ
る場合には“Ｈｉｇｈ”レベルとする。

【００７６】アドレスデコード部３３は、パイプライン
の命令デコードステージで、命令コード３１０に含まれ
るアクセスアドレスをデコードして、アクセスするメモ
リに対応するメモリセレクト信号３１４出力する。アク
セス対象となるメモリがメモリ３７である場合、メモリ
３７に対するメモリセレクト信号３１３は“Ｈｉｇｈ”
レベルであり、アクセス対象となるメモリがメモリ３７
以外の場合はメモリ３７に対するメモリセレクト信号３
１３は“Ｌｏｗ”レベルとする。

【００７７】これにより、クロック制御部３５は、クロ
ック制御要求信号３１３の出力が“Ｌｏｗ”レベル、か
つメモリセレクト信号３１４が“Ｈｉｇｈ”レベルの状
態であれば、プロセッサ３０がメモリ３７へライトアク
セスする場合であると判断できる。このライトアクセス
の場合、パイプラインの命令デコードステージで、クロ
ック制御部３５は、クロック発生部３４から出力される
停止しないクロック３１５に対して、プロセッサの動作
クロックに停止制御をかけることなくプロセッサの動作
クロック３１６を出力する。これは、ライトアクセス時
にクロックを停止させるサイクル数が０であるからであ
る。

【００７８】また、クロック制御部３５は、クロック制
御要求信号３１３の出力が“Ｈｉｇｈ”レベル、かつメ
モリセレクト信号３１４が“Ｈｉｇｈ”レベルの状態で
あれば、プロセッサ３０がメモリ３７にリードアクセス
する場合であると判断できる。このリードアクセスの場
合、クロック制御部３５はクロック発生部３４から出力
される停止しないクロック３１５に対して、パイプライ
ンのメモリアクセスステージでクロック３１５の３サイ
クル分クロックを停止させたクロック３１６を出力す
る。これは、リードアクセス時にクロックを停止させる
サイクル数が３であるからである。このようにして、リ
ードアクセス時には、メモリアクセスステージにプロセ
ッサ内部の動作を止めてメモリアクセスを行う。

【００７９】一方、アクセス制御部３６は、命令デコー
ド部３１からのライトアクセス信号３１１とリードアク
セス信号３１２、および、アドレスデコード部３３から
出力されるメモリセレクト信号３１３から、メモリアク
セスに必要なライトイネーブル信号｛ＷＥ｝３１７とリ
ードイネーブル信号｛ＲＥ｝３１８とチップセレクト信
号｛ＣＳ｝３１９を出力する。

【００８０】図６に示すように、メモリ３７へのライト
アクセスの時、ライトイネーブル信号３１７とチップセ
レクト信号３１９は共にメモリアクセスステージの間
“Ｌｏｗ”レベルとなる信号である。そして、ライトイ
ネーブル信号３１７、チップセレクト信号３１９とアク
セスアドレス（ＡＤ）３２０とライトデータ（ＤＯ）３
２１は、クロック３１５の立ち上がりエッジをトリガに
して同じタイミングでフリップフロップ４８でラッチさ
れ、出力される。

【００８１】図６からわかるように、メモリ３７へのラ
イトアクセスの時、ライトイネーブル信号３２３とチッ
プセレクト信号３２５は共にメモリアクセスステージの
間“Ｌｏｗ”レベルとなる信号である。メモリアクセス
ステージ中において、メモリ３７には、フリップフロッ
プ４８から出力される、ライトイネーブル信号｛ＷＥ＿
Ｑ｝３２３とチップセレクト信号｛ＣＳ＿Ｑ｝３２５と
見かけ上１サイクルずれたメモリアクセスステージ中の
クロック３２５の変化とをトリガとして、アクセスアド
レス（ＡＤ＿Ｑ）３２６で示される番地にライトデータ
３２７（ＤＯ＿Ｑ）が書き込まれる。

【００８２】上述した見かけ上１サイクルずれたという
ことについて説明する。図６において、メモリ３７とプ
ロセッサ３０の間にフリップフロップ４８が挿入されて
ない場合、初めのライト動作は通常ＭＡ（０）で実行さ
れる。ところが、フリップフロップ４８がメモリ３７と
プロセッサ３０の間に一段挿入される場合、パイプライ
ンのＥＸ（０）で実行される。つまり、プロセッサ３０
のパイプラインから見た時、メモリ３７へのライト動作
は、実際には１サイクルずれたＥＸ（０）ステージで実
行される。このため、本実施の形態のメモリアクセス
は、本来アクセスするＭＡ（０）ステージに対してずれ
ている。これを、見かけ上１サイクルずれたという。

【００８３】また、図７からわかるように、メモリ３７
へのリードアクセスの時、クロック制御部３５によって
プロセッサの動作クロックが停止されたために延びたメ
モリアクセスステージ中において、リードイネーブル信
号３１８とチップセレクト信号３１９は共に“Ｌｏｗ”
となる信号である。そして、リードネーブル信号３１
８、チップセレクト信号３１９とアクセスアドレス（Ａ
Ｄ）３２０は、クロック３１５の立ち上がりエッジをト
リガにして同じタイミングでフリップフロップ４８でラ
ッチされる。プロセッサ３０は、フリップフロップ４８
の出力である、リードイネーブル信号｛ＲＥ＿Ｑ｝３２
４とチップセレクト信号｛ＣＳ＿Ｑ｝３２５と見かけ上
１サイクルずれたメモリアクセスステージ中のクロック
３１４の変化をトリガとして、メモリ３７からアドレス
（ＡＤ＿Ｑ）３２６で示される番地からリードデータ
（ＤＩ）３２７をプロセッサ内部に書き込む。

【００８４】このように、本実施の形態に係るメモリア
クセス制御装置は、プロセッサからのアクセス時間が相
当必要なメモリに対するライトアクセスに関して、プロ
セッサとメモリとの間をフリップフロップを介して接続
することで、常に制御信号とアクセスデータ、およライ
トデータが同じタイミングで出力される。そのために、
プロセッサとメモリ間の遅延によって、データと制御信
号のタイミングがずれるためにメモリへの書込みをしそ
こなうといったことを回避でき、なおかつ、プロセッサ
の動作クロックを停止させることなくアクセスすること
が可能となるためにプロセッサの処理能力を向上させる
ことができる。

【００８５】特に実施の形態３によれば、プロセッサか
ら遠くに配置されたメモリに対してのライトアクセスに
関しても、プロセッサのクロック動作を停止させること
なくメモリへのアクセスが可能となる。これにより、プ
ロセッサの処理能力を向上させることができる。

【００８６】具体的には、プロセッサ３０がメモリ３７
に対してアクセスするための信号｛ＷＥ｝、｛ＣＳ｝、
（ＡＤ）、（ＤＯ）等が、それぞれ異なる配線遅延を持
ってメモリ３７に到達する場合、例えばメモリ３７まで
の（ＡＤ）の配線遅延が極端にあって（ＤＯ）の配線遅
延がほとんど無かった場合、同じタイミングで（ＡＤ）
と（ＤＯ）がプロセッサ３０から出力された場合でも、
メモリ３７に到達した時に（ＡＤ）と（ＤＯ）のタイミ
ングがずれて意図しないアドレスにデータを書いてしま
う恐れがある。特にプロセッサ３０とメモリ３７の間の
配線が長いと、このような問題が起こる可能性が高くな
る。しかし、実施の形態３によればフリップフロップ３
８を設けているので、プロセッサ３０とメモリ３７の間
の配線が長くなっても同じタイミングでプロセッサ３０
がメモリ３７に対してアクセスするための信号｛Ｗ
Ｅ｝、｛ＣＳ｝、（ＡＤ）、（ＤＯ）等がメモリ３７ま
で信号が到達できる。これにより、上述したような問題
が発生することが防げる。

【００８７】（実施の形態４）実施の形態４では、実施
の形態１、実施の形態２及び実施の形態３に示すメモリ
アクセス制御装置を含むプロセッサを適応した移動局装
置について説明する。図８は、本実施の形態に係る移動
局装置の構成を示すブロック図である。

【００８８】この図に示すように、移動局装置５０は、
アンテナ５１と、受信部５２と、送信部５３と、復調部
５４と、変調部５５と、復号化処理部５６と、符号化処
理部５７と、音声コーデック部５８と、データ入出力部
５９と、スピーカ６０と、マイク６１と、を有して構成
されている。また、復号化処理部５６は、プロセッサ５
６１と、メモリ５６２と、信号処理回路５６３と、を有
して構成されており、符号化処理部５７は、プロセッサ
５７１と、メモリ５７２と、信号処理回路５７３と、を
有して構成されている。

【００８９】受信部５２は、アンテナ装置５１を介して
受信した受信信号に対し、ダウンコンバート等の無線受
信処理を行う。復調部５４は、受信部５２の出力に対し
てＣＤＭＡ等の所定の変調処理を行う。また、変調部５
５には、拡散装置５５１が設けられているのでＣＤＭＡ
通信に適用することができる。

【００９０】復号化処理部５６においてプロセッサ５６
１はメモリ５６２を介して、信号処理回路との間で復号
化処理が行われる。その際プロセッサ５６１からメモリ
５６２へのアクセスは実施の形態１、実施の形態２、ま
たは実施の形態３に示したメモリアクセス制御装置を用
いて行われる。復号化処理部５６で復号化されたデータ
は、音声コーデック部５８及びデータ入出量装置５９に
出力される。

【００９１】音声コーデック部５８は、復号化処理部５
６の出力のうち音声信号を復号し、スピーカ６０から復
号した音声を発生させる。データ入出力部５９は、復号
化処理部の出力のうち音声信号以外の信号を復号し、受
信データを得る。

【００９２】また、音声コーデック部５８は、マイク６
１を介して取り込んだ音声信号を符号化し、符号化処理
部５７に出力する。データ入出力部５９は、音声信号以
外の送信信号を取り込み、符号化処理部５７に出力す
る。

【００９３】符号化処理部５７においてプロセッサ５７
１はメモリ５７２を介して、信号処理回路との間で復号
化処理が行われる。その際プロセッサ５７１からメモリ
５７２へのアクセスは実施の形態１、実施の形態２、ま
たは実施の形態３に示したメモリアクセス制御装置を用
いて行われる。符号化処理部５７で符号化されたデータ
は変調部５５に出力される。

【００９４】変調部５５は、符号化処理部５７からの出
力に対してＣＤＭＡ等の所定の変調処理を行い、送信部
５３に出力する。また、復調部５４には、逆拡散装置５
４１が設けられているのでＣＤＭＡ通信に適用すること
ができる。

【００９５】送信部５３は、変調部５５の出力信号に対
してアップコンバート等の所定の無線送信処理を行い、
アンテナ５１を介して送信する。

【００９６】上記のように構成された移動局装置５０の
送信時の動作について図８を用いて説明する。音声送信
時は、マイク６１から取り込まれた音声信号はＡＤ変換
されて音声コーディック部５８に送られる。ＡＤ変換さ
れた音声信号は、音声コーデック装置５８で符号化さ
れ、その符号化データが符号化処理部５７に入力され
る。そして符号化データは、プロセッサ５７１と信号処
理回路との間で、畳み込み符号化される。さらに、畳み
込み符号化されたデータは、レートマッチマッチング処
理され、レピティション処理又はパンクチュアリング処
理を施される。そして、インターリーブによるデータの
並び替えが行われ、変調部５５に出力される。

【００９７】このとき、プロセッサ５７１と信号処理回
路５７３間のデータ入出力はメモリ５７２を介して行わ
れる。その際のプロセッサ５７１からメモリ５７２への
アクセスにおいては、実施の形態１、実施の形態２、も
しくは実施の形態３に示したメモリアクセス制御装置を
用いて行われる。

【００９８】並び替えられたデータは、変調部５５でデ
ジタル変調された後、ＤＡ変換されて送信部５３に出力
される。デジタル変調されたデータは、送信部５３にお
いて無線信号に変換されれアンテナ５１を介して無線送
信される。

【００９９】一方、非音声データの送信時は、データ入
出力部５９を介して入力される非音声データは、符号化
処理部５７においてデータの転送速度に応じて畳み込み
符号化処理等の誤り訂正符号化処理を施され、また、レ
ートマッチング及びインターリーブされた非音声データ
は上述した音声データの処理と同様の処理がなされ、無
線送信される。

【０１００】次に受信時の動作について説明する。アン
テナ５１を介して受信された電波は、受信部５２でダウ
ンコンバート、ＡＤ変換等の所定の無線受信処理を施さ
れ、復調部５４に出力される。無線受信処理がなされた
データは、復調部５４において復調され、復号化処理部
５６に出力される。復調されたデータは、復号化処理部
５６ではプロセッサ５７１と信号処理回路５６３との間
で、デインターリーブされて送信時のインタリーブと逆
に並び替えられる。さらにはデインターリーブされたデ
ータはレートマッチマッチング処理されて、ビタビ復号
等の誤まり訂正処理が施された後、データが音声データ
の場合は音声コーデック部６８に出力される。

【０１０１】非音声データの場合は、データ入出力部６
９に出力される。このとき、プロセッサ５６１と信号処
理回路５６３間のデータ入出力はメモリ５６２を介して
行われる。その際のプロセッサ５６１からメモリ５６２
へのアクセスにおいては、実施の形態１、実施の形態
２、もしくは実施の形態３に示したメモリアクセス制御
装置を用いて行われる。

【０１０２】そして、音声データは、音声コーデック部
５８において復号されてスピーカ６０を介して音声が出
力される。非音声データは、データ入出力部５９介して
外部に出力される。

【０１０３】このように実施の形態４に係る移動局装置
５０は、非音声データに関して、復号化処理部及び、符
号化処理部に対して、それぞれ、実施の形態１、実施の
形態２及び、実施の形態３のメモリアクセス制御装置を
有するプロセッサを利用することにより、高速なメモリ
アクセスが可能となる。これにより、高速処理が可能な
移動局装置を得ることができる。

【０１０４】なお、実施の形態４は、変調部５５に拡散
装置５５１を、復調部５４に逆拡散装置５４１を備えて
いるので、ＣＤＭＡ通信に適用することができる。

【０１０５】

【発明の効果】以上説明したように、本発明によれば、
プロセッサ内部でクロックを停止させてメモリアクセス
を行う必要があるメモリとアクセスを行う場合に、ライ
トアクセス時とリードアクセス時で、プロセッサの動作
クロックを停止させるサイクル数を個別に設定してメモ
リアクセスする制御と採ることにより、ライトアクセス
時にプロセッサの動作クロックを停止させることなくア
クセスすることが可能となるために、プロセッサの処理
能力を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るメモリアクセス制
御装置の構成を示すブロック図

【図２】（ａ） 実施の形態１に係るライトアクセス動
作を示すタイミングチャート図 （ｂ） 実施の形態１に係るリードアクセス動作を示す
タイミングチャート図

【図３】本発明の実施の形態２に係るメモリアクセス制
御装置の構成を示すブロック図

【図４】本発明の実施の形態３に係るメモリアクセス制
御装置の構成を示すブロック図

【図５】実施の形態３に係るメモリアクセス制御装置の
構成の一例を示すブロック図

【図６】実施の形態３に係るライトアクセス動作を示す
タイミングチャート図

【図７】実施の形態３に係るリードアクセス動作を示す
タイミングチャート図

【図８】本発明の実施の形態４に係る移動局装置の構成
を示すブロック図

【図９】（ａ） 従来のメモリへのリードアクセス動作
を示すタイミングチャート図 （ｂ） 従来のメモリへのライトアクセス動作を示すタ
イミングチャート図

【符号の説明】

１０、２０、３０、５６１、５７１ プロセッサ １１、２１、３１ 命令デコード部 １２、２２、３２ リード／ライト検出部 １３、２３、３３ アドレスデコード部 １４、２４、３４ クロック発生部 １５、２５，３５ クロック制御部 １６、２６、３６ アクセス制御部 １７、２７、３７、５６２、５７２ メモリ ２８ クロック停止サイクル設定部 ３８ 複数段のフリップフロップ ４８ １段のフリップフロップ ５０ 移動局装置 ５１ アンテナ装置 ５２ 受信部 ５３ 送信部 ５４ 復調部 ５５ 変調部 ５６ 復号化処理部 ５７ 符号化処理部 ５８ 音声コーデック部 ５９ データ入出力部 ６０ スピーカ ６１ マイク ５４１ 逆拡散装置 ５４２ 拡散装置 ５６３、５７３ 信号処理回路

【手続補正書】

【提出日】平成１３年１１月５日（２００１．１１．
５）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】

【課題を解決するための手段】本発明のメモリアクセス
制御装置は、プロセッサからメモリに対するアクセス要
求が書き込み要求か読み出し要求かを検出し、この検出
結果に応じたクロック制御要求信号を出力する検出手段
と、前記クロック制御要求信号が前記メモリに対する読
み出し要求を示す場合には前記プロセッサの動作クロッ
クを予め決められた所定のクロックサイクル数停止し、
前記クロック制御要求信号が前記プロセッサから前記メ
モリに対する書き込み要求を示す場合には前記プロセッ
サの動作クロックを停止させないようにするクロック制
御手段と、を具備し、前記メモリに対して連続的にデー
タの書き込みを行う場合に、前記動作クロックを停止さ
せずに、前記メモリに対して書き込みに必要な制御信号
を継続的に送っている期間中に、前記メモリに対して複
数のアクセスアドレスを連続的に送ると共に前記アクセ
スアドレスを送るのに同期して前記アクセスアドレスに
対応する書き込みデータを連続的に送る構成を採る。ま
た、本発明のメモリアクセス制御装置は、プロセッサか
らメモリに対するアクセス要求が書き込み要求か読み出
し要求かを検出し、この検出結果に応じたクロック制御
要求信号を出力する検出手段と、前記クロック制御要求
信号が前記メモリに対する読み出し要求を示す場合には
前記プロセッサの動作クロックを所定のクロックサイク
ル数停止し、前記クロック制御要求信号が前記プロセッ
サから前記メモリに対する書き込み要求を示す場合には
前記プロセッサの動作クロックを停止させないようにす
るクロック制御手段と、を具備し、前記プロセッサが前
記メモリにアクセスする際に、前記プロセッサは前記ク
ロック制御手段により制御された動作クロックで動作す
る構成を採る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】本発明のメモリアクセス制御装置は、上記
メモリアクセス装置において、前記制御信号、前記アク
セスアドレス、および前記書き込みデータをそれぞれに
同じ段数保持し、前記制御信号、前記アクセスアドレ
ス、および前記書き込みデータを前記メモリの動作クロ
ックに同期して前記メモリに出力するフリップフロップ
を具備した構成を採る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】また、本発明のメモリアクセス制御方法
は、プロセッサがメモリにアクセスする際に、前記プロ
セッサから前記メモリに対するアクセス要求が書き込み
要求か読み出し要求かを検出し、前記アクセス要求が前
記メモリに対する読み出し要求を示す場合には前記プロ
セッサの動作クロックを予め設定した所定のクロックサ
イクル数停止した状態で前記メモリに対して読み出し処
理をし、前記クロック制御要求信号が前記プロセッサか
ら前記メモリに対する書き込み要求を示す場合であって
さらに前記メモリに対して連続的にデータの書き込みを
行う場合には、前記動作クロックを停止させずに、前記
メモリに対して書き込みに必要な制御信号を継続的に送
っている期間中に、前記メモリに対して複数のアクセス
アドレスを連続的に送ると共に前記アクセスアドレスに
前記アクセスアドレスを送るのに同期して前記アクセス
アドレスに対応する書き込みデータを連続的に送る構成
を採る。また、本発明のメモリアクセス制御方法は、前
記プロセッサが前記メモリにアクセスする際に、プロセ
ッサからメモリに対するアクセス要求が書き込み要求か
読み出し要求かを検出し、前記アクセス要求が前記メモ
リに対する読み出し要求を示す場合には前記プロセッサ
の動作クロックを所定のクロックサイクル数停止し、前
記クロック制御要求信号が前記プロセッサから前記メモ
リに対する書き込み要求を示す場合には前記プロセッサ
の動作クロックを停止させないようにし、前記プロセッ
サは前記クロック制御手段により制御された動作クロッ
クで動作する構成を採る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 稔 神奈川県横浜市港北区綱島東四丁目３番１ 号 松下通信工業株式会社内 Ｆターム(参考） 5B060 CB01 CC03 CC09

Claims (6)

【特許請求の範囲】
1. 【請求項１】 プロセッサからメモリに対するアクセス
   要求が書き込み要求か読み出し要求かを検出し、この検
   出結果に応じたクロック制御要求信号を出力する検出手
   段と、前記クロック制御要求信号が前記メモリに対する
   読み出し要求を示す場合には前記プロセッサの動作クロ
   ックを所定のクロックサイクル数停止し、前記クロック
   制御要求信号が前記プロセッサから前記メモリに対する
   書き込み要求を示す場合には前記プロセッサの動作クロ
   ックを停止させないようにするクロック制御手段と、を
   具備し、前記プロセッサが前記メモリにアクセスする際
   に、前記プロセッサは前記クロック制御手段により制御
   された動作クロックで動作することを特徴とするメモリ
   アクセス制御装置。
2. 【請求項２】 プロセッサからメモリに対するアクセス
   要求が書き込み要求か読み出し要求かを検出し、この検
   出結果に応じたクロック制御要求信号を出力する検出手
   段と、前記クロック制御要求信号が前記メモリに対する
   読み出し要求を示す場合か前記クロック制御要求信号が
   前記プロセッサから前記メモリに対する書き込み要求を
   示す場合かに応じて、前記プロセッサの動作クロックを
   個別に設定した所定のクロックサイクル数停止させるク
   ロック制御手段と、を具備し、前記プロセッサが前記メ
   モリにアクセスする際に、前記プロセッサは前記クロッ
   ク制御手段により制御された動作クロックで動作するこ
   とを特徴とするメモリアクセス制御装置。
3. 【請求項３】 前記プロセッサの動作クロックを停止さ
   せるクロックサイクル数を任意に設定するクロック停止
   サイクル設定手段を具備し、前記クロック制御手段は、
   前記動作クロックを前記クロック停止サイクル設定手段
   に設定された前記停止させるクロックサイクル数停止さ
   せることを特徴とする請求項１または請求項２記載のメ
   モリアクセス制御装置。
4. 【請求項４】 前記プロセッサから出力される、前記メ
   モリに対するアクセスに必要な制御信号と前記メモリへ
   のアクセスアドレスと前記メモリへの書き込みデータを
   それぞれに同じ段数保持し、前記メモリに出力するフリ
   ップフロップを具備したことを特徴とする請求項１から
   請求項３のいずれかに記載のメモリアクセス制御装置。
5. 【請求項５】 請求項１から請求項４のいずれかに記載
   のメモリアクセス制御装置を具備したことを特徴とする
   移動局装置。
6. 【請求項６】 前記プロセッサが前記メモリにアクセス
   する際に、プロセッサからメモリに対するアクセス要求
   が書き込み要求か読み出し要求かを検出し、前記アクセ
   ス要求が前記メモリに対する読み出し要求を示す場合に
   は前記プロセッサの動作クロックを所定のクロックサイ
   クル数停止し、前記クロック制御要求信号が前記プロセ
   ッサから前記メモリに対する書き込み要求を示す場合に
   は前記プロセッサの動作クロックを停止させないように
   し、前記プロセッサは前記クロック制御手段により制御
   された動作クロックで動作することを特徴とするメモリ
   アクセス制御方法。