JPH0635839A - システムコントローラ - Google Patents
システムコントローラInfo
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- JPH0635839A JPH0635839A JP20735692A JP20735692A JPH0635839A JP H0635839 A JPH0635839 A JP H0635839A JP 20735692 A JP20735692 A JP 20735692A JP 20735692 A JP20735692 A JP 20735692A JP H0635839 A JPH0635839 A JP H0635839A
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- JP
- Japan
- Prior art keywords
- memory
- mpu
- circuit
- bus
- signal
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Abstract
(57)【要約】
【目的】 本発明の目的は、ＭＰＵのスループットの向
上を目的とする。 【構成】 ＭＰＵ２１とメモリ２３との間でやり取され
る信号状態を保持するとともに、メモリ２３での処理継
続中、当該処理継続を示す信号をＭＰＵ２１に対してア
サートすることによって、当該メモリ２３についてのバ
スサイクルを終了させるメモリコントローラ２２を設
け、メモリ２３のアクセスのためのＭＰＵバスサイクル
終了後においてメモリ２３の動作制御を可能とし、ＭＰ
Ｕ２１及びＭＰＵバス２５のスループットの向上を図
る。
上を目的とする。 【構成】 ＭＰＵ２１とメモリ２３との間でやり取され
る信号状態を保持するとともに、メモリ２３での処理継
続中、当該処理継続を示す信号をＭＰＵ２１に対してア
サートすることによって、当該メモリ２３についてのバ
スサイクルを終了させるメモリコントローラ２２を設
け、メモリ２３のアクセスのためのＭＰＵバスサイクル
終了後においてメモリ２３の動作制御を可能とし、ＭＰ
Ｕ２１及びＭＰＵバス２５のスループットの向上を図
る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサ
（以下、「ＭＰＵ」と略記する）と、それの周辺回路を
含むシステムにおいて、ＭＰＵのスループットの向上を
図るための技術に関し、例えばメモリコントローラに適
用して有効な技術に関する。
（以下、「ＭＰＵ」と略記する）と、それの周辺回路を
含むシステムにおいて、ＭＰＵのスループットの向上を
図るための技術に関し、例えばメモリコントローラに適
用して有効な技術に関する。
【０００２】
【従来の技術】周辺回路の一例とされるＤＭＡＣ(ダイ
レクトメモリアクセスコントローラ）は、転送要求信号
に応じてメモリをアドレシングすると同時にその転送要
求信号に応ずるＩ／Ｏデバイスを選択してデータ転送を
行うシングルアドレシングモードや、リードサイクルを
起動してメモリとメモリとの間でのデータ転送を行うデ
ュアルアドレシングモード、さらにはメモリとシリアル
コミュニケーションインタフェースとの間のチェインブ
ロック転送モードなどをサポートし、ＭＰＵとは別に単
独で動作可能とされる。
レクトメモリアクセスコントローラ）は、転送要求信号
に応じてメモリをアドレシングすると同時にその転送要
求信号に応ずるＩ／Ｏデバイスを選択してデータ転送を
行うシングルアドレシングモードや、リードサイクルを
起動してメモリとメモリとの間でのデータ転送を行うデ
ュアルアドレシングモード、さらにはメモリとシリアル
コミュニケーションインタフェースとの間のチェインブ
ロック転送モードなどをサポートし、ＭＰＵとは別に単
独で動作可能とされる。
【０００３】また、コプロセッサはＭＰＵの機能を拡張
する付加プロセッサとされ、ＭＰＵと密接に結合され、
ＭＰＵと同期をとりながら命令を実行する。ＭＰＵと同
時に命令をフェッチしてそれを解読するようにした完全
同期型と、ＭＰＵから命令を受取るようにしたスレーブ
型とが挙げられる。完全同期型では、コプロセッサは同
一命令フェッチ、命令キュー機能を有し、ＭＰＵと同時
に命令を取込み、それを解読して実行する。オペランド
に関しては、ＭＰＵがオペランドのアドレス計算を行
い、その結果をコプロセッサに転送する。スレーブ型で
は、ＭＰＵからコマンドとオペランドを受取り、実行す
る。すなわち、ＭＰＵは、コプロセッサの命令を解読す
ると、コプロセッサに、コマンドとオペランドを与え、
コプロセッサ命令を代行させる。
する付加プロセッサとされ、ＭＰＵと密接に結合され、
ＭＰＵと同期をとりながら命令を実行する。ＭＰＵと同
時に命令をフェッチしてそれを解読するようにした完全
同期型と、ＭＰＵから命令を受取るようにしたスレーブ
型とが挙げられる。完全同期型では、コプロセッサは同
一命令フェッチ、命令キュー機能を有し、ＭＰＵと同時
に命令を取込み、それを解読して実行する。オペランド
に関しては、ＭＰＵがオペランドのアドレス計算を行
い、その結果をコプロセッサに転送する。スレーブ型で
は、ＭＰＵからコマンドとオペランドを受取り、実行す
る。すなわち、ＭＰＵは、コプロセッサの命令を解読す
ると、コプロセッサに、コマンドとオペランドを与え、
コプロセッサ命令を代行させる。
【０００４】尚、ＤＭＡＣ、及びコプロセッサについて
記載された文献の例としては、昭和６０年１２月２５日
に株式会社オーム社から発行された「マイクロコンピュ
ータハンドブック（第１７０頁、第６８０頁）」があ
る。
記載された文献の例としては、昭和６０年１２月２５日
に株式会社オーム社から発行された「マイクロコンピュ
ータハンドブック（第１７０頁、第６８０頁）」があ
る。
【０００５】
【発明が解決しようとする課題】しかし、ＤＭＡＣ動作
中は当該ＤＭＡＣによってＭＰＵバスが独占されてしま
うため、ＭＰＵはウェイト状態となり、ＭＰＵのスルー
プットが低下する。また、コプロセッサでは、ＭＰＵバ
スとは独立に処理を行うことができ、処理終了後に、Ｍ
ＰＵへ信号を送る。このため、処理中に再びＭＰＵから
アクセスされた場合、ＭＰＵは処理終了待ちの状態とな
り、ＭＰＵのスループットが低下する。また、ＭＰＵに
よってメモリアクセスを行う場合、当該メモリでの書込
み処理や読出し処理終了されない限り、ＭＰＵは他の処
理を行うことができないから、ＭＰＵのスループットが
低下される。このように、ＭＰＵとそれの周辺回路とを
含むシステムでは、ＭＰＵとは別個に何等かの行う場
合、ＭＰＵ側のバスネックのためにＭＰＵのスループッ
トが低下してしまう。
中は当該ＤＭＡＣによってＭＰＵバスが独占されてしま
うため、ＭＰＵはウェイト状態となり、ＭＰＵのスルー
プットが低下する。また、コプロセッサでは、ＭＰＵバ
スとは独立に処理を行うことができ、処理終了後に、Ｍ
ＰＵへ信号を送る。このため、処理中に再びＭＰＵから
アクセスされた場合、ＭＰＵは処理終了待ちの状態とな
り、ＭＰＵのスループットが低下する。また、ＭＰＵに
よってメモリアクセスを行う場合、当該メモリでの書込
み処理や読出し処理終了されない限り、ＭＰＵは他の処
理を行うことができないから、ＭＰＵのスループットが
低下される。このように、ＭＰＵとそれの周辺回路とを
含むシステムでは、ＭＰＵとは別個に何等かの行う場
合、ＭＰＵ側のバスネックのためにＭＰＵのスループッ
トが低下してしまう。
【０００６】本発明の目的は、ＭＰＵのスループットを
向上させるための技術を提供することにある。
向上させるための技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、マイクロプロセッサとそれの周
辺回路との間でやり取される信号状態を保持するための
保持手段と、上記周辺回路での処理継続中、当該処理継
続を示す信号をマイクロプロセッサに対してアサートす
ることによって、当該周辺回路についてのバスサイクル
を終了させるための制御手段とを含んでシステムコント
ローラを構成するものである。また、上記周辺回路での
処理継続を示す信号のアサート期間中に上記マイクロプ
ロセッサから上記周辺回路に対するアクセスが生じた場
合に上記マイクロプロセッサに対してエラー信号をアサ
ートする手段を設けることができる。
辺回路との間でやり取される信号状態を保持するための
保持手段と、上記周辺回路での処理継続中、当該処理継
続を示す信号をマイクロプロセッサに対してアサートす
ることによって、当該周辺回路についてのバスサイクル
を終了させるための制御手段とを含んでシステムコント
ローラを構成するものである。また、上記周辺回路での
処理継続を示す信号のアサート期間中に上記マイクロプ
ロセッサから上記周辺回路に対するアクセスが生じた場
合に上記マイクロプロセッサに対してエラー信号をアサ
ートする手段を設けることができる。
【００１０】
【作用】上記した手段によれば、上記制御手段は、上記
周辺回路での処理継続中、当該処理継続を示す信号をマ
イクロプロセッサに対してアサートすることによって、
当該周辺回路についてのバスサイクルを終了させ、この
ことが、ＭＰＵのスループットの向上を達成する。
周辺回路での処理継続中、当該処理継続を示す信号をマ
イクロプロセッサに対してアサートすることによって、
当該周辺回路についてのバスサイクルを終了させ、この
ことが、ＭＰＵのスループットの向上を達成する。
【００１１】
【実施例】図１には本発明の一実施例であるメモリシス
テムが示される。
テムが示される。
【００１２】図１に示されるように、このメモリシステ
ムは、ＭＰＵ２１と、このＭＰＵ２１によって制御され
るメモリ２３，２４とを含む。ＭＰＵ２１とメモリ２３
との間にはメモリコントローラ２２が配置される。この
メモリコントローラ２２は、特に制限されないが、公知
の半導体集積回路製造技術により、シリコンなどの一つ
の半導体基板に形成される。ＭＰＵ２１、メモリコント
ローラ２２、メモリ２４とはＭＰＵバス２５によって結
合され、メモリコントローラ２２とメモリ２３とはロー
カルバス２６によって結合される。上記メモリコントロ
ーラ２２は、ＭＰＵ２１のスループットを向上させるた
め、ＭＰＵ２１とメモリ２３との間でやり取される信号
状態を保持するとともに、メモリ２３での処理継続中、
当該処理継続を示す信号をＭＰＵ２１に対してアサート
することによって、当該メモリ２３についてのバスサイ
クルを終了させる機能を有する。
ムは、ＭＰＵ２１と、このＭＰＵ２１によって制御され
るメモリ２３，２４とを含む。ＭＰＵ２１とメモリ２３
との間にはメモリコントローラ２２が配置される。この
メモリコントローラ２２は、特に制限されないが、公知
の半導体集積回路製造技術により、シリコンなどの一つ
の半導体基板に形成される。ＭＰＵ２１、メモリコント
ローラ２２、メモリ２４とはＭＰＵバス２５によって結
合され、メモリコントローラ２２とメモリ２３とはロー
カルバス２６によって結合される。上記メモリコントロ
ーラ２２は、ＭＰＵ２１のスループットを向上させるた
め、ＭＰＵ２１とメモリ２３との間でやり取される信号
状態を保持するとともに、メモリ２３での処理継続中、
当該処理継続を示す信号をＭＰＵ２１に対してアサート
することによって、当該メモリ２３についてのバスサイ
クルを終了させる機能を有する。
【００１３】図１には上記メモリコントローラ２２の構
成例と、ＭＰＵ２１及びメモリ２３との関係が示され
る。
成例と、ＭＰＵ２１及びメモリ２３との関係が示され
る。
【００１４】図１に示されるように、ＭＰＵバス２５、
及びローカルバス２６は、アドレスバスＡＢＵＳ、デー
タバスＢＵＳ、コントロールバスＣＢＵＳを含む。メモ
リコントロール回路２２は、ＭＰＵ２１からメモリ２３
に伝達されるべきアドレス、及びＭＰＵ２１とメモリ２
３との間でやり取されるデータを保持するためのラッチ
回路１２と、メモリ２３の動作制御のためのメモリ制御
部１１とを含む。特に本実施例において、このメモリ制
御部１１は、ＭＰＵ２１からコントロールバスＣＢＵＳ
を介して伝達されるメモリコントロール信号に基づいて
メモリ２３の動作を制御するとともに、上記ラッチ回路
１２の動作を制御するための制御回路１３を有する。ま
た、この制御回路１３は、ＭＰＵ２１に対しては、メモ
リ２３での処理継続期間において当該処理継続を示すア
クト信号ＡＣＴ＊（＊はローアクティブを示す）や、エ
ラー信号ＥＲＲ＊を出力する。すなわち、制御回路１３
は、ＭＰＵ２１によってメモリ２３がアクセスされた場
合、ＭＰＵバス２５におけるアドレスバスＡＢＵＳ、デ
ータバスＤＢＡＳの状態を、ラッチ回路１２にラッチさ
せるとともに、メモリ２３での処理期間中、アクト信号
ＡＣＴ＊をローレベルにアサートすることによって、メ
モリ２３の処理継続を示すとともに、ローカルバス２６
を使用してメモリ２３の動作を制御する。
及びローカルバス２６は、アドレスバスＡＢＵＳ、デー
タバスＢＵＳ、コントロールバスＣＢＵＳを含む。メモ
リコントロール回路２２は、ＭＰＵ２１からメモリ２３
に伝達されるべきアドレス、及びＭＰＵ２１とメモリ２
３との間でやり取されるデータを保持するためのラッチ
回路１２と、メモリ２３の動作制御のためのメモリ制御
部１１とを含む。特に本実施例において、このメモリ制
御部１１は、ＭＰＵ２１からコントロールバスＣＢＵＳ
を介して伝達されるメモリコントロール信号に基づいて
メモリ２３の動作を制御するとともに、上記ラッチ回路
１２の動作を制御するための制御回路１３を有する。ま
た、この制御回路１３は、ＭＰＵ２１に対しては、メモ
リ２３での処理継続期間において当該処理継続を示すア
クト信号ＡＣＴ＊（＊はローアクティブを示す）や、エ
ラー信号ＥＲＲ＊を出力する。すなわち、制御回路１３
は、ＭＰＵ２１によってメモリ２３がアクセスされた場
合、ＭＰＵバス２５におけるアドレスバスＡＢＵＳ、デ
ータバスＤＢＡＳの状態を、ラッチ回路１２にラッチさ
せるとともに、メモリ２３での処理期間中、アクト信号
ＡＣＴ＊をローレベルにアサートすることによって、メ
モリ２３の処理継続を示すとともに、ローカルバス２６
を使用してメモリ２３の動作を制御する。
【００１５】例えば、ＭＰＵ２１からメモリ２３に対す
るアクセスが、データの書込みである場合には、図４に
示されるように、ＭＰＵバスサイクルで、ＭＰＵバス２
５におけるデータバスＤＢＵＳのデータ（Ｄｏｕｔ）
が、ラッチ回路１２にラッチされ、その後は、アクト信
号ＡＣＴ＊がローレベルにアサートされるのに同期して
ローカルバス２６側のメモリバスサイクルが起動され、
このメモリバスサイクルにおいて、上記ラッチ回路１２
の保持データが、メモリ２３への入力データ（Ｄｉｎ）
として当該メモリ２３へ転送されて書込まれる。アクト
信号ＡＣＴ＊がアサートされた場合には、ＭＰＵ２１
は、メモリ２３についてのバスサイクルを直ちに終了さ
せる。このＭＰＵバスサイクルが終了されること、今度
は、例えば図２に示されるメモリ２４等、ＭＰＵバス２
５に結合される他のモジュールのアクセスが可能となる
から、それによってＭＰＵバス２５、及びＭＰＵ２１の
スループットが向上される。アクト信号ＡＣＴ＊がアサ
ート期間において、もしＭＰＵ２１によってメモリ２３
がアクセスされた場合には、制御回路１３は、直ちにエ
ラー信号ＥＲＲ＊をローレベルにアサートすることによ
って、メモリ２３が多重選択されたことをＭＰＵ２１に
知らせる。
るアクセスが、データの書込みである場合には、図４に
示されるように、ＭＰＵバスサイクルで、ＭＰＵバス２
５におけるデータバスＤＢＵＳのデータ（Ｄｏｕｔ）
が、ラッチ回路１２にラッチされ、その後は、アクト信
号ＡＣＴ＊がローレベルにアサートされるのに同期して
ローカルバス２６側のメモリバスサイクルが起動され、
このメモリバスサイクルにおいて、上記ラッチ回路１２
の保持データが、メモリ２３への入力データ（Ｄｉｎ）
として当該メモリ２３へ転送されて書込まれる。アクト
信号ＡＣＴ＊がアサートされた場合には、ＭＰＵ２１
は、メモリ２３についてのバスサイクルを直ちに終了さ
せる。このＭＰＵバスサイクルが終了されること、今度
は、例えば図２に示されるメモリ２４等、ＭＰＵバス２
５に結合される他のモジュールのアクセスが可能となる
から、それによってＭＰＵバス２５、及びＭＰＵ２１の
スループットが向上される。アクト信号ＡＣＴ＊がアサ
ート期間において、もしＭＰＵ２１によってメモリ２３
がアクセスされた場合には、制御回路１３は、直ちにエ
ラー信号ＥＲＲ＊をローレベルにアサートすることによ
って、メモリ２３が多重選択されたことをＭＰＵ２１に
知らせる。
【００１６】図３には上記制御回路１３の構成例が示さ
れる。
れる。
【００１７】図３に示されるように、この制御回路１３
は、ＭＰＵ２１から転送されるクロック信号ＣＬＫを計
数することにより、メモリ２３を制御するためのメモリ
コントロール信号φＭＣや、ラッチ回路１２を制御する
ためのラッチ制御信号φＬＣ、及びメモリ２３の処理継
続を示すアクト信号ＡＣＴ＊を形成するタイマー回路３
１と、ＭＰＵ２１からのコントロール信号ＣＯＮＴに基
づいて所定幅のパルス信号を生成するパルス回路３５
と、エラー信号ＥＲＲ＊や、タイマー回路３１のプリセ
ット信号ＰＲ＊を形成するための論理回路を有する。こ
の論理回路には、上記タイマー回路３１からのアクト信
号ＡＣＴ＊とパルス回路３５からのパルス信号との負論
理積を得る負論理積回路３４と、上記タイマー回路３１
からのアクト信号ＡＣＴ＊を反転するための反転回路３
３と、この反転回路３３の論理出力と上記パルス回路３
５の出力パルスとの負論理積を得る負論理積回路３２と
が含まれる。
は、ＭＰＵ２１から転送されるクロック信号ＣＬＫを計
数することにより、メモリ２３を制御するためのメモリ
コントロール信号φＭＣや、ラッチ回路１２を制御する
ためのラッチ制御信号φＬＣ、及びメモリ２３の処理継
続を示すアクト信号ＡＣＴ＊を形成するタイマー回路３
１と、ＭＰＵ２１からのコントロール信号ＣＯＮＴに基
づいて所定幅のパルス信号を生成するパルス回路３５
と、エラー信号ＥＲＲ＊や、タイマー回路３１のプリセ
ット信号ＰＲ＊を形成するための論理回路を有する。こ
の論理回路には、上記タイマー回路３１からのアクト信
号ＡＣＴ＊とパルス回路３５からのパルス信号との負論
理積を得る負論理積回路３４と、上記タイマー回路３１
からのアクト信号ＡＣＴ＊を反転するための反転回路３
３と、この反転回路３３の論理出力と上記パルス回路３
５の出力パルスとの負論理積を得る負論理積回路３２と
が含まれる。
【００１８】ＭＰＵ２１からのコントロール信号ＣＯＮ
Ｔがパルス回路３５によって所定幅のパルス信号に形成
され、それが、ハイレベルのとき、負論理積回路３２の
出力がローレベルにアサートされることによって、タイ
マー回路３１がプリセットされる。このプリセット後に
タイマー回路３１は、メモリコントロール信号φＭＣを
アクティブにしてメモリ２３に対して動作開始を司令す
ると共に、アクト信号ＡＣＴ＊をローレベルにアサート
することによってメモリ動作中である旨をＭＰＵ２１に
伝える。このアクト信号ＡＣＴ＊がアサートされた状態
で、もし、ＭＰＵ２１によってメモリ２３がアクセスさ
れた場合には、当該アクセスによってパルス回路３５の
出力が一時的にハイレベルとされ、それによってエラー
信号ＥＲＲ＊がローレベルにアサートされることによ
り、当該メモリアクセスが無効である旨をＭＰＵ２１に
伝える。メモリ２３での処理が終了されると、それとほ
ぼ同時にアクト信号ＡＣＴ＊がハイレベルにネゲートさ
れ、ラッチ回路１２がリセットされる。上記エラー信号
ＥＲＲ＊がアサートされたことは、ＭＰＵ２１によって
解析される。
Ｔがパルス回路３５によって所定幅のパルス信号に形成
され、それが、ハイレベルのとき、負論理積回路３２の
出力がローレベルにアサートされることによって、タイ
マー回路３１がプリセットされる。このプリセット後に
タイマー回路３１は、メモリコントロール信号φＭＣを
アクティブにしてメモリ２３に対して動作開始を司令す
ると共に、アクト信号ＡＣＴ＊をローレベルにアサート
することによってメモリ動作中である旨をＭＰＵ２１に
伝える。このアクト信号ＡＣＴ＊がアサートされた状態
で、もし、ＭＰＵ２１によってメモリ２３がアクセスさ
れた場合には、当該アクセスによってパルス回路３５の
出力が一時的にハイレベルとされ、それによってエラー
信号ＥＲＲ＊がローレベルにアサートされることによ
り、当該メモリアクセスが無効である旨をＭＰＵ２１に
伝える。メモリ２３での処理が終了されると、それとほ
ぼ同時にアクト信号ＡＣＴ＊がハイレベルにネゲートさ
れ、ラッチ回路１２がリセットされる。上記エラー信号
ＥＲＲ＊がアサートされたことは、ＭＰＵ２１によって
解析される。
【００１９】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２０】（１）上記のように、ＭＰＵ２１とメモリ
２３との間でやり取される信号状態を保持するととも
に、メモリ２３での処理継続中、当該処理継続を示す信
号をＭＰＵ２１に対してアサートすることによって、当
該メモリ２３についてのバスサイクルを終了させるため
のメモリコントローラ２２を介在させることによって、
ＭＰＵバスサイクル終了後においてメモリ２３を動作制
御することができるので、ＭＰＵは、メモリ２３の動作
中においてもメモリ２４等の他のモジュールをアクセス
ことができ、それによってＭＰＵ２１及びＭＰＵバス２
５のスループットが向上される。
２３との間でやり取される信号状態を保持するととも
に、メモリ２３での処理継続中、当該処理継続を示す信
号をＭＰＵ２１に対してアサートすることによって、当
該メモリ２３についてのバスサイクルを終了させるため
のメモリコントローラ２２を介在させることによって、
ＭＰＵバスサイクル終了後においてメモリ２３を動作制
御することができるので、ＭＰＵは、メモリ２３の動作
中においてもメモリ２４等の他のモジュールをアクセス
ことができ、それによってＭＰＵ２１及びＭＰＵバス２
５のスループットが向上される。
【００２１】（２）また、アクト信号ＡＣＴ＊がアサー
ト期間において、もしＭＰＵ２１によってメモリ２３が
アクセスされた場合には、制御回路１３は、直ちにエラ
ー信号ＥＲＲ＊をローレベルにアサートすることによっ
て、メモリ２３が多重選択されたことをＭＰＵ２１に知
らせるようにしているので、ＭＰＵはそれを検知するこ
とによって他の処理を行うことができ、例えばメモリ２
３への書込み処理終了待ちの状態とならずに済み、ＭＰ
Ｕ２１のスループット低下が阻止される。
ト期間において、もしＭＰＵ２１によってメモリ２３が
アクセスされた場合には、制御回路１３は、直ちにエラ
ー信号ＥＲＲ＊をローレベルにアサートすることによっ
て、メモリ２３が多重選択されたことをＭＰＵ２１に知
らせるようにしているので、ＭＰＵはそれを検知するこ
とによって他の処理を行うことができ、例えばメモリ２
３への書込み処理終了待ちの状態とならずに済み、ＭＰ
Ｕ２１のスループット低下が阻止される。
【００２２】図５には本発明の他の実施例に係るメモリ
システムが示される。
システムが示される。
【００２３】図５に示されるメモリシステムでは、ラッ
チ回路５１，５２が多段結合されており、メモリ動作の
シーケンスを記憶するようにしている。すなわち、最初
のメモリアクセスの際のアドレス、データ、コントロー
ル信号は初段ラッチ回路５１を介して後段ラッチ回路５
２に伝達され、この後段ラッチ回路５２の保持内容に従
ってメモリ２３がアクセスされる。このメモリアクセス
中に、つまりメモリ２３が動作中に、次のメモリアクセ
スが生じた場合、上記実施例では、エラー信号ＥＲＲ＊
がアサートされたが、本実施例では、当該アクセスの際
のアドレス、データ、コントロール信号が初段ラッチ回
路５１に保持されるので、当該アクセスが許容される。
本実施例では、ラッチ回路５１，５２の双方にアドレス
等が保持された後に、上記実施例と同様にＭＰＵ２１に
対してアクト信号がアサートされることによって、メモ
リ２３のアクセスが禁止される。尚、図５においては、
図１におけるメモリ制御部１１に相当するものが、図面
上省略されているが、実際には上記実施例と同様に、ラ
ッチ回路５１，５２の動作制御や、メモリ２３の動作制
御を行うメモリ制御部が存在する。
チ回路５１，５２が多段結合されており、メモリ動作の
シーケンスを記憶するようにしている。すなわち、最初
のメモリアクセスの際のアドレス、データ、コントロー
ル信号は初段ラッチ回路５１を介して後段ラッチ回路５
２に伝達され、この後段ラッチ回路５２の保持内容に従
ってメモリ２３がアクセスされる。このメモリアクセス
中に、つまりメモリ２３が動作中に、次のメモリアクセ
スが生じた場合、上記実施例では、エラー信号ＥＲＲ＊
がアサートされたが、本実施例では、当該アクセスの際
のアドレス、データ、コントロール信号が初段ラッチ回
路５１に保持されるので、当該アクセスが許容される。
本実施例では、ラッチ回路５１，５２の双方にアドレス
等が保持された後に、上記実施例と同様にＭＰＵ２１に
対してアクト信号がアサートされることによって、メモ
リ２３のアクセスが禁止される。尚、図５においては、
図１におけるメモリ制御部１１に相当するものが、図面
上省略されているが、実際には上記実施例と同様に、ラ
ッチ回路５１，５２の動作制御や、メモリ２３の動作制
御を行うメモリ制御部が存在する。
【００２４】図６には本発明の他の実施例であるハード
ディスクシステムが示される。
ディスクシステムが示される。
【００２５】ハードディスク装置（固定ディスク装置と
も称される）６１は、外部記憶装置として用いられてい
る磁気ディスク装置のうち、記憶媒体であるディスク部
とヘッドアセンブリとの組合せが固定されたタイプの装
置である。上記ディスク部とディスクのアセンブリは、
外気から密封されることにより、ほこりの侵入が防止さ
れる。ディスクの静止時はシェッピングゾーンと呼ばれ
る専用トラックにヘッドが接触され、ディスクの回転が
上がるにしたがって磁気ヘッドが浮上する、所謂コンタ
クトストップスタート動作が行われる。ハードディスク
装置６１は、上記ディスク部やヘッドアセンブリを制御
するための制御回路を含み、この制御回路は、ＭＰＵ２
１によってアクセスされる周辺回路の一例とされる。
も称される）６１は、外部記憶装置として用いられてい
る磁気ディスク装置のうち、記憶媒体であるディスク部
とヘッドアセンブリとの組合せが固定されたタイプの装
置である。上記ディスク部とディスクのアセンブリは、
外気から密封されることにより、ほこりの侵入が防止さ
れる。ディスクの静止時はシェッピングゾーンと呼ばれ
る専用トラックにヘッドが接触され、ディスクの回転が
上がるにしたがって磁気ヘッドが浮上する、所謂コンタ
クトストップスタート動作が行われる。ハードディスク
装置６１は、上記ディスク部やヘッドアセンブリを制御
するための制御回路を含み、この制御回路は、ＭＰＵ２
１によってアクセスされる周辺回路の一例とされる。
【００２６】図６に示される周辺機器コントローラ６２
は、ＭＰＵ２１とハードディスク（Ｈ．Ｄ）装置６１と
の間に配置され、特に制限されないが、上記実施例と同
様に、公知の半導体集積回路製造技術により、シリコン
などの一つの半導体基板に形成される。そしてこの周辺
機器コントローラ６２は、上記メモリコントローラ２２
は、ＭＰＵ２１のスループットを向上させるため、ＭＰ
Ｕ２１とハードディスク装置６１との間でやり取される
信号状態を保持するとともに、ハードディスク装置６１
での処理継続中、当該処理継続を示す信号をＭＰＵ２１
に対してアサートすることによって、当該ハードディス
ク装置６１についてのバスサイクルを終了させる機能を
有し、そのような機能を実現するための基本的な構成
は、上記実施例の場合と同様とされる。このように、Ｍ
ＰＵ２１とハードディスク装置６１との間に、周辺機器
コントローラ６２を配置した場合には、ＭＰＵバスサイ
クル終了後においてハードディスク装置６１を動作制御
することができるので、ＭＰＵは、ハードディスク装置
６１の動作中においても他のモジュールをアクセスこと
ができ、上記実施例と同様に、ＭＰＵ２１及びＭＰＵバ
ス２５のスループットが向上される。
は、ＭＰＵ２１とハードディスク（Ｈ．Ｄ）装置６１と
の間に配置され、特に制限されないが、上記実施例と同
様に、公知の半導体集積回路製造技術により、シリコン
などの一つの半導体基板に形成される。そしてこの周辺
機器コントローラ６２は、上記メモリコントローラ２２
は、ＭＰＵ２１のスループットを向上させるため、ＭＰ
Ｕ２１とハードディスク装置６１との間でやり取される
信号状態を保持するとともに、ハードディスク装置６１
での処理継続中、当該処理継続を示す信号をＭＰＵ２１
に対してアサートすることによって、当該ハードディス
ク装置６１についてのバスサイクルを終了させる機能を
有し、そのような機能を実現するための基本的な構成
は、上記実施例の場合と同様とされる。このように、Ｍ
ＰＵ２１とハードディスク装置６１との間に、周辺機器
コントローラ６２を配置した場合には、ＭＰＵバスサイ
クル終了後においてハードディスク装置６１を動作制御
することができるので、ＭＰＵは、ハードディスク装置
６１の動作中においても他のモジュールをアクセスこと
ができ、上記実施例と同様に、ＭＰＵ２１及びＭＰＵバ
ス２５のスループットが向上される。
【００２７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２８】例えば、メモリコントローラ２２内にステ
ータスレジスタを設け、エラー信号ＥＲＲ＊がアサート
され場合に、それを示すフラグを当該ステータスレジス
タにセットするようにしてもよい。その場合、上記ステ
ータスレジスタのフラグ状態をＭＰＵ２１によってチェ
ックするようにすれば、エラー信号ＥＲＲ＊がアサート
されたことについての解析を容易に行うことができる。
また、図１，図２に示されるメモリシステムでは、ＭＰ
Ｕ２１とメモリ２３との間にのみ、システムコントロー
ラの一例とされるメモリコントローラ２２を介在させる
ようにしたが、ＭＰＵ２１とメモリ２４との間、さらに
はＭＰＵ２１と他のモジュールとの間に、そのようなコ
ントローラを介在させることができる。
ータスレジスタを設け、エラー信号ＥＲＲ＊がアサート
され場合に、それを示すフラグを当該ステータスレジス
タにセットするようにしてもよい。その場合、上記ステ
ータスレジスタのフラグ状態をＭＰＵ２１によってチェ
ックするようにすれば、エラー信号ＥＲＲ＊がアサート
されたことについての解析を容易に行うことができる。
また、図１，図２に示されるメモリシステムでは、ＭＰ
Ｕ２１とメモリ２３との間にのみ、システムコントロー
ラの一例とされるメモリコントローラ２２を介在させる
ようにしたが、ＭＰＵ２１とメモリ２４との間、さらに
はＭＰＵ２１と他のモジュールとの間に、そのようなコ
ントローラを介在させることができる。
【００２９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
システムやハードディスクシステムに適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、ＭＰＵとそれによってアクセス可能な各種周辺回路
を含むシステムに適用することができる。
なされた発明をその背景となった利用分野であるメモリ
システムやハードディスクシステムに適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、ＭＰＵとそれによってアクセス可能な各種周辺回路
を含むシステムに適用することができる。
【００３０】本発明は、少なくともマイクロプロセッサ
によって周辺回路がアクセスされることを条件に適用す
ることができる。
によって周辺回路がアクセスされることを条件に適用す
ることができる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３２】すなわち、周辺回路での処理継続中、当該
処理継続を示す信号をＭＰＵに対してアサートし、当該
周辺回路についてのバスサイクルを終了させることによ
り、ＭＰＵのスループットの向上を図ることができる。
処理継続を示す信号をＭＰＵに対してアサートし、当該
周辺回路についてのバスサイクルを終了させることによ
り、ＭＰＵのスループットの向上を図ることができる。
【図１】本発明の一実施例であるメモリシステムにおけ
るメモリコントローラの構成ブロック図である。
るメモリコントローラの構成ブロック図である。
【図２】本発明の一実施例であるメモリシステムの全体
的な構成ブロック図である。
的な構成ブロック図である。
【図３】上記メモリコントローラに含まれる制御回路の
構成ブロック図である。
構成ブロック図である。
【図４】上記メモリシステムの動作タイミング図であ
る。
る。
【図５】本発明の他の実施例であるメモリシステムのブ
ロック図である。
ロック図である。
【図６】本発明の他の実施例であるハードディスクシス
テムのブロック図である。
テムのブロック図である。
１１ メモリ制御部 １２ ラッチ回路 １３ 制御回路 ２１ ＭＰＵ ２２ メモリコントローラ ２３ メモリ ２４ メモリ ２５ ＭＰＵバス ２６ ローカルバス ３１ タイマー回路 ３２ 負論理積回路 ２２ 反転回路 ３４ 負論理積回路 ３５ パルス回路 ５１ ラッチ回路 ５２ ラッチ回路 ６１ ハードディスク装置 ６２ 周辺機器コントローラ ＡＢＵＳ アドレスバス ＤＢＵＳ データバス ＣＢＵＳ コントロールバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 大久保 京夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 齋江 靖彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 江川 英和 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 江藤 陽一郎 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 熊谷 建彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 野尻 辰夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内
Claims (4)
- 【請求項１】 マイクロプロセッサとそれによってアク
セスされる周辺回路との間に介在され、上記マイクロプ
ロセッサと周辺回路との間でやり取される信号状態を保
持するための保持手段と、上記メモリでの処理継続中、
当該処理継続を示す信号を上記マイクロプロセッサに対
してアサートすることによって、当該周辺回路について
のバスサイクルを終了させるための制御手段とを含むこ
とを特徴とするシステムコントローラ。 - 【請求項２】 上記周辺回路での処理継続を示す信号の
アサート期間中に上記マイクロプロセッサから上記メモ
リに対するアクセスが生じた場合に上記マイクロプロセ
ッサに対してエラー信号をアサートする手段を含む請求
項１記載のシステムコントローラ。 - 【請求項３】 上記周辺回路をメモリとした請求項１又
は２記載のシステムコントローラ。 - 【請求項４】 上記周辺機器をハードディスク装置の制
御回路とした請求項１又は２記載のシステムコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20735692A JPH0635839A (ja) | 1992-07-10 | 1992-07-10 | システムコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20735692A JPH0635839A (ja) | 1992-07-10 | 1992-07-10 | システムコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635839A true JPH0635839A (ja) | 1994-02-10 |
Family
ID=16538378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20735692A Withdrawn JPH0635839A (ja) | 1992-07-10 | 1992-07-10 | システムコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019113A1 (fr) * | 2000-08-30 | 2002-03-07 | Matsushita Electric Industrial Co., Ltd. | Controleur d'acces de memoire |
-
1992
- 1992-07-10 JP JP20735692A patent/JPH0635839A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019113A1 (fr) * | 2000-08-30 | 2002-03-07 | Matsushita Electric Industrial Co., Ltd. | Controleur d'acces de memoire |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |