JPH06203181A - マイクロコンピュータのアドレス出力回路 - Google Patents
マイクロコンピュータのアドレス出力回路Info
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- JPH06203181A JPH06203181A JP5000924A JP92493A JPH06203181A JP H06203181 A JPH06203181 A JP H06203181A JP 5000924 A JP5000924 A JP 5000924A JP 92493 A JP92493 A JP 92493A JP H06203181 A JPH06203181 A JP H06203181A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】メモリを外部に拡張できる機能を持つマイクロ
コンピュータのアドレス出力回路において、マイクロコ
ンピュータとそれを組み込んだ応用セットの消費電力を
低減し、さらにマイクロコンピュータが発生する電磁ノ
イズを低減すること。 【構成】マイクロコンピュータ内部でアドレスを伝達す
るアドレスバス１を設け、アドレスを保持するアドレス
ラッチ２を設け、アクセス先として外部メモリを選択し
ていることを表す外部メモリ選択信号３と外部アドレス
出力信号４とが入力され、出力バッファ６と外部アドレ
ス端子７とを設け、マイクロコンピュータが内部メモリ
にアクセスしている時は、外部アドレス端子７は変化し
ない。
コンピュータのアドレス出力回路において、マイクロコ
ンピュータとそれを組み込んだ応用セットの消費電力を
低減し、さらにマイクロコンピュータが発生する電磁ノ
イズを低減すること。 【構成】マイクロコンピュータ内部でアドレスを伝達す
るアドレスバス１を設け、アドレスを保持するアドレス
ラッチ２を設け、アクセス先として外部メモリを選択し
ていることを表す外部メモリ選択信号３と外部アドレス
出力信号４とが入力され、出力バッファ６と外部アドレ
ス端子７とを設け、マイクロコンピュータが内部メモリ
にアクセスしている時は、外部アドレス端子７は変化し
ない。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータの
アドレス出力回路に関し、特にメモリを外部に拡張でき
る機能を有するマイクロコンピュータのアドレス出力回
路に関する。
アドレス出力回路に関し、特にメモリを外部に拡張でき
る機能を有するマイクロコンピュータのアドレス出力回
路に関する。
【０００２】
【従来の技術】マイクロコンピュータは、メモリから命
令を読み込んで、それを解釈し実行する。また、メモリ
からデータを読み込んでそれを処理したり、あるいはメ
モリにデータを書き込んだりする。このようにメモリと
の読み書きをする場合、対象となるメモリのアドレスを
アドレスバスに乗せて、アクセス先を指定する。マイク
ロコンピュータは多くの場合その内部にメモリを持つ
が、メモリ空間を外部に拡張して外部メモリとのデータ
の読み書きができる機能を有するものもある。このよう
なマイクロコンピュータは外部メモリとアクセスするた
めの外部アドレス端子、外部データ端子を有している。
令を読み込んで、それを解釈し実行する。また、メモリ
からデータを読み込んでそれを処理したり、あるいはメ
モリにデータを書き込んだりする。このようにメモリと
の読み書きをする場合、対象となるメモリのアドレスを
アドレスバスに乗せて、アクセス先を指定する。マイク
ロコンピュータは多くの場合その内部にメモリを持つ
が、メモリ空間を外部に拡張して外部メモリとのデータ
の読み書きができる機能を有するものもある。このよう
なマイクロコンピュータは外部メモリとアクセスするた
めの外部アドレス端子、外部データ端子を有している。
【０００３】従来のマイクロコンピュータの外部アドレ
ス出力回路は、図９のようになっている。図９におい
て、アドレスバス１は、マイクロコンピュータがアクセ
スするメモリのアドレスを伝達するバスである。出力バ
ッファ６は、アドレスバス１の内容をマイクロコンピュ
ータの外部へ出力する。外部アドレス端子７は、外部メ
モリへ対してアドレスを出力する端子である。
ス出力回路は、図９のようになっている。図９におい
て、アドレスバス１は、マイクロコンピュータがアクセ
スするメモリのアドレスを伝達するバスである。出力バ
ッファ６は、アドレスバス１の内容をマイクロコンピュ
ータの外部へ出力する。外部アドレス端子７は、外部メ
モリへ対してアドレスを出力する端子である。
【０００４】次に、動作について説明する。図１０は、
従来のマイクロコンピュータの動作を示すタイミング図
である。図１０において、マイクロコンピュータがメモ
リをアクセスする場合、まずアドレスバス１にアクセス
先のメモリのアドレスを乗せてメモリのどこに対してア
クセスするか指定する。アクセス対象となるメモリはマ
イクロコンピュータの内部または外部、またはその両方
に存在する。マイクロコンピュータ外部のメモリをアク
セスする時は、出力バッファ６から外部アドレス端子７
を通して、マイクロコンピュータの外部へアドレスを出
力する。出力バッファ６は、アドレスバス１が直接接続
されているので、アクセスするメモリのアドレスがマイ
クロコンピュータ内部／外部に関係なく、常にアドレス
１の変化に同期して外部アドレス端子７も変化する。
従来のマイクロコンピュータの動作を示すタイミング図
である。図１０において、マイクロコンピュータがメモ
リをアクセスする場合、まずアドレスバス１にアクセス
先のメモリのアドレスを乗せてメモリのどこに対してア
クセスするか指定する。アクセス対象となるメモリはマ
イクロコンピュータの内部または外部、またはその両方
に存在する。マイクロコンピュータ外部のメモリをアク
セスする時は、出力バッファ６から外部アドレス端子７
を通して、マイクロコンピュータの外部へアドレスを出
力する。出力バッファ６は、アドレスバス１が直接接続
されているので、アクセスするメモリのアドレスがマイ
クロコンピュータ内部／外部に関係なく、常にアドレス
１の変化に同期して外部アドレス端子７も変化する。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは、アドレスバス１が直接出力バッファ６に接続
されていた。そのため、マクセス先がマイクロコンピュ
ータの内部／外部に関わらず、常にアドレスバス１に変
化に同期して外部アドレス端子７も変化していた。本来
内部アクセス時には外部にアドレスを出力する必要はな
いが、従来のマイクロコンピュータでは外部にアドレス
が出力されていたため、出力バッファに余計な貫通電流
や出力バッファ駆動電流が流れて、マイクロコンピュー
タの消費電流が増加し、さらに出力バッファから放射さ
れる電磁ノイズが増大して、マイクロコンピュータが組
み込まれたセットの素子を誤動作させるといった悪影響
を与えていた。
ュータは、アドレスバス１が直接出力バッファ６に接続
されていた。そのため、マクセス先がマイクロコンピュ
ータの内部／外部に関わらず、常にアドレスバス１に変
化に同期して外部アドレス端子７も変化していた。本来
内部アクセス時には外部にアドレスを出力する必要はな
いが、従来のマイクロコンピュータでは外部にアドレス
が出力されていたため、出力バッファに余計な貫通電流
や出力バッファ駆動電流が流れて、マイクロコンピュー
タの消費電流が増加し、さらに出力バッファから放射さ
れる電磁ノイズが増大して、マイクロコンピュータが組
み込まれたセットの素子を誤動作させるといった悪影響
を与えていた。
【０００６】本発明の目的は、前記問題点を解決し、消
費電流を増加させず、誤動作が発生しないようにしたマ
イクロコンピュータのアドレス出力回路を提供すること
にある。
費電流を増加させず、誤動作が発生しないようにしたマ
イクロコンピュータのアドレス出力回路を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明の第１の構成は、
外部メモリをアクセスする外部拡張機能を持つマイクロ
コンピュータのアドレス出力回路において、アドレスを
保持するアドレスラッチと、前記アドレスラッチの内容
を外部に出力する出力バッファとを有し、前記アドレス
がマイクロコンピュータの外部メモリ領域か否かを検出
する検出手段と、前記検出手段の出力により前記アドレ
スラッチのラッチ信号を制御する第１の制御手段を有す
ることを特徴とする。
外部メモリをアクセスする外部拡張機能を持つマイクロ
コンピュータのアドレス出力回路において、アドレスを
保持するアドレスラッチと、前記アドレスラッチの内容
を外部に出力する出力バッファとを有し、前記アドレス
がマイクロコンピュータの外部メモリ領域か否かを検出
する検出手段と、前記検出手段の出力により前記アドレ
スラッチのラッチ信号を制御する第１の制御手段を有す
ることを特徴とする。
【０００８】本発明の第２の構成は、前記第１の構成の
マイクロコンピュータのアドレス出力回路において、前
記検出手段の出力により前記出力バッファからアドレス
を出力するか所定のレベルを出力するかを制御する第２
の制御手段を設けている。
マイクロコンピュータのアドレス出力回路において、前
記検出手段の出力により前記出力バッファからアドレス
を出力するか所定のレベルを出力するかを制御する第２
の制御手段を設けている。
【０００９】本発明の第３の構成は、前記第１の構成の
マイクロコンピュータのアドレス出力回路において、前
記検出手段の出力により前記出力バッファからアドレス
を出力するか何も出力せず端子を高インピーダンス状態
にするかを制御する第３の制御手段を設けている。
マイクロコンピュータのアドレス出力回路において、前
記検出手段の出力により前記出力バッファからアドレス
を出力するか何も出力せず端子を高インピーダンス状態
にするかを制御する第３の制御手段を設けている。
【００１０】
【実施例】図１は本発明の第１の実施例のマイクロコン
ピュータの外部バスインターフェイスを示す回路図であ
る。図１において、本実施例では、アドレスバス１は、
マイクロコンピュータがアクセスするメモリのアドレス
を伝達するバスである。アドレスラッチ２は、マイクロ
コンピュータが外部メモリにアクセスする際の外部メモ
リのアドレスを保持する。アドレスラッチ２は、例えば
図２に示すような構成である。
ピュータの外部バスインターフェイスを示す回路図であ
る。図１において、本実施例では、アドレスバス１は、
マイクロコンピュータがアクセスするメモリのアドレス
を伝達するバスである。アドレスラッチ２は、マイクロ
コンピュータが外部メモリにアクセスする際の外部メモ
リのアドレスを保持する。アドレスラッチ２は、例えば
図２に示すような構成である。
【００１１】図２において、図１のアドレスラッチ２
は、クロック（Ｃ）パルスが入力されるトランスファー
ゲート２０と、インバータ２１〜２４とからなり、デー
タ（Ｄ）パルスが入力され出力（Ｑ）がインバータ２４
の出力から得られる。
は、クロック（Ｃ）パルスが入力されるトランスファー
ゲート２０と、インバータ２１〜２４とからなり、デー
タ（Ｄ）パルスが入力され出力（Ｑ）がインバータ２４
の出力から得られる。
【００１２】図１の外部メモリ選択信号３は、マイクロ
コンピュータが外部メモリに対してアクセスしている期
間中アクティブレベルになる。外部アドレス出力信号４
は、マイクロコンピュータが外部メモリに対してアドレ
スを出力している期間中アクティブレベルになる。出力
バッファ６は、アドレスバス１の内容をマイクロコンピ
ュータの外部へ出力する。外部アドレス端子７は、外部
メモリへ対してアドレスを出力する端子である。
コンピュータが外部メモリに対してアクセスしている期
間中アクティブレベルになる。外部アドレス出力信号４
は、マイクロコンピュータが外部メモリに対してアドレ
スを出力している期間中アクティブレベルになる。出力
バッファ６は、アドレスバス１の内容をマイクロコンピ
ュータの外部へ出力する。外部アドレス端子７は、外部
メモリへ対してアドレスを出力する端子である。
【００１３】次に、動作について説明する。図３は本発
明の第１の実施例のマイクロコンピュータの動作を示す
タイミング図である。図３において、マイクロコンピュ
ータがメモリに対してデータの読み書きを行なう場合、
アドレスバス１に、アクセス先のメモリのアドレスが乗
る。アクセス先が外部メモリなら、外部メモリ選択信号
３がアクティブレベルに変化し、その後外部アドレス出
力信号４がアクティブレベルに変化する。外部メモリ選
択信号３と外部アドレス出力信号４とがどちらもアクテ
ィブレベルになると、アドレスラッチ２の内容がアドレ
スバス１の内容に書き変わり、出力バッファ６を通じ
て、外部アドレス端子７からマイクロコンピュータ外部
へ出力される。
明の第１の実施例のマイクロコンピュータの動作を示す
タイミング図である。図３において、マイクロコンピュ
ータがメモリに対してデータの読み書きを行なう場合、
アドレスバス１に、アクセス先のメモリのアドレスが乗
る。アクセス先が外部メモリなら、外部メモリ選択信号
３がアクティブレベルに変化し、その後外部アドレス出
力信号４がアクティブレベルに変化する。外部メモリ選
択信号３と外部アドレス出力信号４とがどちらもアクテ
ィブレベルになると、アドレスラッチ２の内容がアドレ
スバス１の内容に書き変わり、出力バッファ６を通じ
て、外部アドレス端子７からマイクロコンピュータ外部
へ出力される。
【００１４】アクセス先がマイクロコンピュータ内部の
メモリの時は、外部メモリ選択信号３が０なので、アド
レスラッチ２の内容は変化せず、以前の値を保持する。
このようにして、内部メモリアクセスの時は外部アドレ
ス端子７は変化しないようにすることができる。
メモリの時は、外部メモリ選択信号３が０なので、アド
レスラッチ２の内容は変化せず、以前の値を保持する。
このようにして、内部メモリアクセスの時は外部アドレ
ス端子７は変化しないようにすることができる。
【００１５】図４は本発明の第２の実施例のマイクロコ
ンピュータの外部バスインターフェイスを示す回路図で
ある。図４において、本実施例では第１の実施例のアド
レスラッチ２をセットリセット付ラッチで構成すること
で、外部アクセス以外の時の外部アドレス端子７のレベ
ルを論理０または１に固定することができる。
ンピュータの外部バスインターフェイスを示す回路図で
ある。図４において、本実施例では第１の実施例のアド
レスラッチ２をセットリセット付ラッチで構成すること
で、外部アクセス以外の時の外部アドレス端子７のレベ
ルを論理０または１に固定することができる。
【００１６】まず、構成について説明する。
【００１７】図４において、本実施例は、ＲＳ型フリッ
プフロップからなるアドレスラッチ２と、ＡＮＤゲート
４０，４１，４４，インバータ４２，４３と、出力バッ
ファ６と、部アドレス端子７と、アドレスバス１とを備
えている。ここでＡＮＤゲート４４には、外部メモリ選
択信号３，外部アドレス出力信号４が入力される。ま
た、インバータ４２の入力，ＡＮＤゲート４１の入力に
は、端子レベル選択信号５が印加される。
プフロップからなるアドレスラッチ２と、ＡＮＤゲート
４０，４１，４４，インバータ４２，４３と、出力バッ
ファ６と、部アドレス端子７と、アドレスバス１とを備
えている。ここでＡＮＤゲート４４には、外部メモリ選
択信号３，外部アドレス出力信号４が入力される。ま
た、インバータ４２の入力，ＡＮＤゲート４１の入力に
は、端子レベル選択信号５が印加される。
【００１８】アドレスバス１は、マイクロコンピュータ
がアクセスするメモリのアドレスを伝達するバスであ
る。アドレスラッチ２は、マイクロコンピュータが外部
メモリにアクセスする際の外部メモリのアドレスを保持
するセットリセット付のラッチであり、例えば図５に示
すような構成である。
がアクセスするメモリのアドレスを伝達するバスであ
る。アドレスラッチ２は、マイクロコンピュータが外部
メモリにアクセスする際の外部メモリのアドレスを保持
するセットリセット付のラッチであり、例えば図５に示
すような構成である。
【００１９】図５において、本ラッチ２は、インバータ
５３〜５６，トランスファーゲート５０，ＡＮＤゲート
５１，ＮＯＲゲート５２とを有する。
５３〜５６，トランスファーゲート５０，ＡＮＤゲート
５１，ＮＯＲゲート５２とを有する。
【００２０】図４の外部メモリ選択信号３は、マイクロ
コンピュータが外部メモリに対してアクセスしている期
間中アクティブレベルになる。外部アドレス出力信号４
は、マイクロコンピュータが外部メモリに対してアドレ
スを出力している期間中アクティブレベルになる。端子
レベル選択信号５は、マイクロコンピュータ内部のメモ
リにアクセスしている時の外部アドレス端子７の端子レ
ベルを決定する。出力バッファ６は、アドレスバス１の
内容をマイクロコンピュータの外部へ出力する。外部ア
ドレス端子７は、外部メモリへ対してアドレスを出力す
る端子である。
コンピュータが外部メモリに対してアクセスしている期
間中アクティブレベルになる。外部アドレス出力信号４
は、マイクロコンピュータが外部メモリに対してアドレ
スを出力している期間中アクティブレベルになる。端子
レベル選択信号５は、マイクロコンピュータ内部のメモ
リにアクセスしている時の外部アドレス端子７の端子レ
ベルを決定する。出力バッファ６は、アドレスバス１の
内容をマイクロコンピュータの外部へ出力する。外部ア
ドレス端子７は、外部メモリへ対してアドレスを出力す
る端子である。
【００２１】次に、動作について説明する。
【００２２】図６は本発明の第２の実施例のマイクロコ
ンピュータの動作を示すタイミング図である。図６にお
いて、マイクロコンピュータがメモリに対してデータの
読み書きを行なう場合、アドレスバス１に、アクセス先
のメモリのアドレスが乗る。アクセス先が外部メモリな
ら、外部メモリ選択信号３がアクティブレベルに変化
し、その後外部アドレス出力信号４がアクティブレベル
に変化する。外部メモリ選択信号３と外部アドレス出力
信号４とがどちらもアクティブレベルになると、アドレ
スラッチ２の内容がアドレスバス１の内容に書き変わ
り、出力バッファ６を通じて外部アドレス端子７からマ
イクロコンピュータ外部へ出力される。
ンピュータの動作を示すタイミング図である。図６にお
いて、マイクロコンピュータがメモリに対してデータの
読み書きを行なう場合、アドレスバス１に、アクセス先
のメモリのアドレスが乗る。アクセス先が外部メモリな
ら、外部メモリ選択信号３がアクティブレベルに変化
し、その後外部アドレス出力信号４がアクティブレベル
に変化する。外部メモリ選択信号３と外部アドレス出力
信号４とがどちらもアクティブレベルになると、アドレ
スラッチ２の内容がアドレスバス１の内容に書き変わ
り、出力バッファ６を通じて外部アドレス端子７からマ
イクロコンピュータ外部へ出力される。
【００２３】アクセス先がマイクロコンピュータ内部の
メモリの時は、外部メモリ選択信号３が論理０なので、
アドレスラッチ２は端子レベル選択信号５が論理０の時
は０にリセットされ、１の時は１にセットされる。アド
レスラッチの内容はそのまま外部アドレス端子７に反映
され、端子レベル選択信号５に応じて論理０または１に
固定される。
メモリの時は、外部メモリ選択信号３が論理０なので、
アドレスラッチ２は端子レベル選択信号５が論理０の時
は０にリセットされ、１の時は１にセットされる。アド
レスラッチの内容はそのまま外部アドレス端子７に反映
され、端子レベル選択信号５に応じて論理０または１に
固定される。
【００２４】図７は本発明の第３の実施例のマイクロコ
ンピュータの外部バスインターフェースを示す回路図で
ある。図７において、本実施例では、外部メモリ同期信
号で出力バッファのＯＮ／ＯＦＦを制御することによ
り、外部アドレス端子を、アドレスを出力するか高イン
ピーダンス状態にするこ選択することができる。
ンピュータの外部バスインターフェースを示す回路図で
ある。図７において、本実施例では、外部メモリ同期信
号で出力バッファのＯＮ／ＯＦＦを制御することによ
り、外部アドレス端子を、アドレスを出力するか高イン
ピーダンス状態にするこ選択することができる。
【００２５】まず、構成について説明する。
【００２６】本実施例は、出力バッファ６の制御入力と
して、外部メモリ選択信号３を用いている点が図１と異
なり、その他の構成は図１と同様である。
して、外部メモリ選択信号３を用いている点が図１と異
なり、その他の構成は図１と同様である。
【００２７】アドレスバス１はマイクロコンピュータが
アクセスするメモリのアドレスを伝達するバスである。
アドレスラッチ２は、マイクロコンピュータが外部メモ
リにアクセスする際の外部メモリのアドレスを保持す
る。このアドレスラッチ２は、例えば、図２に示すよう
な構成であってよい。
アクセスするメモリのアドレスを伝達するバスである。
アドレスラッチ２は、マイクロコンピュータが外部メモ
リにアクセスする際の外部メモリのアドレスを保持す
る。このアドレスラッチ２は、例えば、図２に示すよう
な構成であってよい。
【００２８】外部メモリ選択信号３は、マイクロコンピ
ュータが外部メモリに対してアクセスしている期間中ア
クティブレベルになる。外部アドレス出力信号４は、マ
イクロコンピュータが外部メモリに対してアドレスを出
力している期間中アクティブレベルになる。出力バッフ
ァ６は、外部メモリ選択信号３がアクティブレベルの時
にアドレスバス１の内容をマイクロコンピュータの外部
へ出力する。外部アドレス端子７は外部メモリへ対して
アドレスを出力する端子である。
ュータが外部メモリに対してアクセスしている期間中ア
クティブレベルになる。外部アドレス出力信号４は、マ
イクロコンピュータが外部メモリに対してアドレスを出
力している期間中アクティブレベルになる。出力バッフ
ァ６は、外部メモリ選択信号３がアクティブレベルの時
にアドレスバス１の内容をマイクロコンピュータの外部
へ出力する。外部アドレス端子７は外部メモリへ対して
アドレスを出力する端子である。
【００２９】次に、動作について説明する。
【００３０】図８は本発明の第１の実施例のマイクロコ
ンピュータの動作を示すタイミング図である。図８にお
いて、マイクロコンピュータがメモリに対してデータの
読み書きを行なう場合、アドレスバス１に、アクセス先
のメモリのアドレスが乗る。アクセス先が外部メモリな
ら、外部メモリ選択信号３がアクディブレベルに変化
し、その後外部アドレス出力信号４がアクティブレベル
に変化する。外部メモリ選択信号３と外部アドレス出力
信号４とがどちらもアクティブレベルになると、アドレ
スラッチ２の内容がアドレスバス１の内容に書き変わ
り、出力バッファ６を通じで外部アドレス端子７からマ
イクロコンピュータ外部へ出力される。アクセス先がマ
イクロコンピュータ内部のメモリの時は、外部メモリ選
択信号３が論理０なのでアドレスラッチ２の内容は変化
せず、以前の値を保持する。また、出力バッファ６が閉
じているので外部アドレス端子７は高インピーダンス状
態になる。
ンピュータの動作を示すタイミング図である。図８にお
いて、マイクロコンピュータがメモリに対してデータの
読み書きを行なう場合、アドレスバス１に、アクセス先
のメモリのアドレスが乗る。アクセス先が外部メモリな
ら、外部メモリ選択信号３がアクディブレベルに変化
し、その後外部アドレス出力信号４がアクティブレベル
に変化する。外部メモリ選択信号３と外部アドレス出力
信号４とがどちらもアクティブレベルになると、アドレ
スラッチ２の内容がアドレスバス１の内容に書き変わ
り、出力バッファ６を通じで外部アドレス端子７からマ
イクロコンピュータ外部へ出力される。アクセス先がマ
イクロコンピュータ内部のメモリの時は、外部メモリ選
択信号３が論理０なのでアドレスラッチ２の内容は変化
せず、以前の値を保持する。また、出力バッファ６が閉
じているので外部アドレス端子７は高インピーダンス状
態になる。
【００３１】本実施例では、マイクロコンピュータが外
部メモリにアクセスしない時は外部アドレス端子が高イ
ンピーダンス状態なので、端子に外付けのプルアップも
しくはプルダウン抵抗がある場合でも抵抗に電流は流れ
ず、前記第２の実施例のようにプルアップ／プルダウン
に応じて端子レベルを設定する必要はないという利点が
ある。
部メモリにアクセスしない時は外部アドレス端子が高イ
ンピーダンス状態なので、端子に外付けのプルアップも
しくはプルダウン抵抗がある場合でも抵抗に電流は流れ
ず、前記第２の実施例のようにプルアップ／プルダウン
に応じて端子レベルを設定する必要はないという利点が
ある。
【００３２】
【発明の効果】以上のように、本発明は、内部メモリに
対するアクセスの時は外部アドレス端子が変化しないの
で、出力バッファに流れる貫通電流や出力バッファの駆
動電流を低減し、さらに出力バッファが放射する電磁ノ
イズを低減することができるという効果があり、特にア
ドレスラッチをセットリセット付ラッチで構成すること
により、内部メモリアクセス時の外部アドレス端子のレ
ベルを論理０または１に固定することができ、このこと
によって外付けのプルダウンまたはプルアップ抵抗があ
る場合、例えばプルアップしている時は端子レベルを論
理１に固定することによって外部アクセス以外の時に抵
抗に流れる電流を削減できるという効果もあり、従っ
て、マイクロコンピュータおよびマイクロコンピュータ
が組み込まれたセットの消費電力低減に大きく貢献する
という効果が得られる。
対するアクセスの時は外部アドレス端子が変化しないの
で、出力バッファに流れる貫通電流や出力バッファの駆
動電流を低減し、さらに出力バッファが放射する電磁ノ
イズを低減することができるという効果があり、特にア
ドレスラッチをセットリセット付ラッチで構成すること
により、内部メモリアクセス時の外部アドレス端子のレ
ベルを論理０または１に固定することができ、このこと
によって外付けのプルダウンまたはプルアップ抵抗があ
る場合、例えばプルアップしている時は端子レベルを論
理１に固定することによって外部アクセス以外の時に抵
抗に流れる電流を削減できるという効果もあり、従っ
て、マイクロコンピュータおよびマイクロコンピュータ
が組み込まれたセットの消費電力低減に大きく貢献する
という効果が得られる。
【図１】本発明の第１の実施例のマイクロコンピュータ
の外部バスインターフェイスを示す回路図である。
の外部バスインターフェイスを示す回路図である。
【図２】図１におけるラッチの例を示す図である。
【図３】本発明の第１の実施例のマイクロコンピュータ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図４】本発明の第２の実施例のマイクロコンピュータ
の外部バスインターフェイスを示す回路図である。
の外部バスインターフェイスを示す回路図である。
【図５】図４におけるセットリセット付ラッチの例を示
す図である。
す図である。
【図６】本発明の第２の実施例のマイクロコンピュータ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図７】本発明の第３の実施例のマイクロコンピュータ
の外部バスインターフェースを示す回路図である。
の外部バスインターフェースを示す回路図である。
【図８】本発明の第１の実施例のマイクロコンピュータ
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【図９】従来のマイクロコンピュータの外部アドレス出
力回路を示す回路図である。
力回路を示す回路図である。
【図１０】従来のマイクロコンピュータのアドレス出力
回路の動作タイミング図である。
回路の動作タイミング図である。
１ アドレスバス ２ アドレスラッチ ３ 外部メモリ選択信号 ４ 外部アドレス出力信号 ５ 端子レベル選択信号 ６ 出力バッファ ７ 外部アドレス端子
Claims (3)
- 【請求項１】 外部メモリをアクセスする外部拡張機能
を持つマイクロコンピュータのアドレス出力回路におい
て、アドレスを保持するアドレスラッチと、前記アドレ
スラッチの内容を外部に出力する出力バッファとを有
し、前記アドレスがマイクロコンピュータの外部メモリ
領域が否かを検出する検出手段と、前記検出手段の出力
により前記アドレスラッチのラッチ信号を制御する第１
の制御手段を有することを特徴とするマイクロコンピュ
ータのアドレス出力回路。 - 【請求項２】 請求項１のマイクロコンピュータのアド
レス出力回路において、前記検出手段の出力により前記
出力バッファからアドレスを出力するか所定のレベルを
出力するかを制御する第２の制御手段を設けたマイクロ
コンピュータのアドレス出力回路。 - 【請求項３】 請求項１のマイクロコンピュータのアド
レス出力回路において、前記検出手段の出力により前記
出力バッファからアドレスを出力するか何も出力せず端
子を高インピーダンス状態にするこを制御する第３の制
御手段を設けたマイクロコンピュータのアドレス出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000924A JPH06203181A (ja) | 1993-01-07 | 1993-01-07 | マイクロコンピュータのアドレス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000924A JPH06203181A (ja) | 1993-01-07 | 1993-01-07 | マイクロコンピュータのアドレス出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06203181A true JPH06203181A (ja) | 1994-07-22 |
Family
ID=11487243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000924A Pending JPH06203181A (ja) | 1993-01-07 | 1993-01-07 | マイクロコンピュータのアドレス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06203181A (ja) |
-
1993
- 1993-01-07 JP JP5000924A patent/JPH06203181A/ja active Pending
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