FR2916066A1 - Procede pour faire fonctionner un dispositif a memoire et dispositif electronique - Google Patents
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Abstract
L'invention concerne un système électronique (10) comprenant un bloc (200) de mémoire qui peut comporter une matrice (210) de cellules de mémoire non volatile agencée en plusieurs sections de cellules de mémoire comprenant chacune de multiples sous-sections de cellules. La mise en oeuvre du dispositif à mémoire peut comprendre la fourniture d'une adresse de mémoire courante pour une opération de lecture courante à partir d'une unité de commande (100), et l'adresse de mémoire courante peut comprendre une partie d'adresse de section courante et une partie d'adresse de sous-section courante. La partie d'adresse de section courante peut être comparée à une partie d'adresse de section précédente d'une opération de lecture précédente et, lorsqu'elles sont différentes, un signal ATTENTE est validé à l'unité de commande (100). A ce moment, une section de données peut être copiée depuis la matrice (210) de cellules de mémoire dans un tampon (230) de section.DOMAINE D'APPLICATION : Mémoires flash pour dispositifs électroniques portables tels qu'ordinateur, assistant personnel numérique, enregistreur/lecteur, téléphone, dispositif de positionnement de type GPS, etc.
Description
L'invention concerne de façon générale des mémoires électroniques, et plus
particulièrement des procédés pour extraire des données de mémoires électroniques et des dispositifs connexes.
Des mémoires flash peuvent être configurées sous forme de mémoires flash de type NON-OU ou sous forme de mémoires flash de type NON-ET. Dans une mémoire flash NON-OU, les cellules de mémoire sont connectées aux lignes de bits en parallèle afin que, si une cellule de mémoire quelconque est activée par la ligne de mots correspondante, la ligne de bit passe au niveau bas. Dans une mémoire flash NON-ET, un certain nombre de transistors sont connectés en série de manière que la structure d'une mémoire flash NON-ET puisse fournir une plus haute densité de cellules de mémoire que celle pouvant être fournie par une mémoire flash NON-OU. De plus, les mémoires flash NON-ET peuvent procurer des temps de programmation et d'effacement plus courts que ceux pouvant être procurés par des mémoires flash NON-OU.
Des opérations de lecture pour des mémoires flash NON-ET sont décrites, par exemple, dans la Publication de Brevet Européen N EP 1619588 Al de Bennett (la publication de Bennett). En particulier, une adresse peut être reçue d'une unité centrale de traitement CPU et bloquée dans un registre d'adresse demandé. L'adresse d'un accès courant réalisé sur une mémoire flash NON-ET peut être bloquée dans un registre d'adresse courante. L'adresse de page dans l'adresse reçue de l'unité CPU peut être lue et comparée à la page courante à laquelle on accède depuis la mémoire flash NON-ET. Si la page demandée n'est pas la même que la page courante, une décision est alors prise pour générer une lecture aléatoire sur la mémoire flash NON-ET en procurant l'adresse de page demandée. L'adresse de page dans le registre d'adresse courante est mise à jour pour refléter la nouvelle adresse de page demandée. L'adresse de multiplet dans le registre courant est mise à jour pour lire un multiplet zéro (ou le premier multiplet dans le segment de la page courante d'adressage lorsque la mémoire flash NON-ET est mise en oeuvre dans des modes de lecture différents). L'opération de lecture décrite ci-dessus est ensuite achevée et des données pour la page adressée sont placées dans le registre de données de façon à être extraites multiplet par multiplet sous la commande d'impulsions RE. A la lecture de chaque multiplet, l'adresse du multiplet est mise à jour dans le registre courant. Conformément à certaines formes de réalisation de la présente invention, un dispositif à mémoire peut comprendre une matrice de cellules de mémoire agencée en plusieurs sections de cellules de mémoire, chaque section de cellules de mémoire comprenant plusieurs sous-sections de cellules de mémoire. La mise en œuvre du dispositif à mémoire peut comprendre la fourniture d'une adresse de mémoire courante pour une opération de lecture courante à partir d'une unité de commande, l'adresse de mémoire courante comprenant une partie d'adresse de section courante et une partie d'adresse de sous-section courante. La partie d'adresse de section courante et une partie d'adresse de section précédente d'une opération de lecture précédente peuvent être comparées, et lorsque les parties d'adresse des sections courante et précédente sont différentes, un signal d'attente peut être validé à l'unité de commande. Pendant la validation du signal d'attente à l'unité de commande, une section de données provenant de la matrice de cellules de mémoire peut être copiée dans un tampon de section dans lequel la section de données est copiée à partir d'une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante. Après la copie de la section de données dans le tampon de section, une sous-section des données peut être transmise de la section de données dans le tampon de section à l'unité de commande. Après la copie de la section de données dans le tampon de section et avant la transmission de la sous-section des données, le signal d'attente peut être invalidé à l'unité de commande. Lorsque les parties d'adresse des sections courante et précédente sont les mêmes, le signal d'attente peut être invalidé. De plus, une section de données provenant de l'opération de lecture précédente peut être maintenue dans le tampon de section, et une sous-section des données dans le tampon de section peut être transmise depuis le tampon de section tout en invalidant le signal d'attente à l'unité de commande. En réponse à la validation du signal d'attente, un signal d'horloge peut être masqué à l'unité de commande lorsque la partie d'adresse de section précédente et la partie d'adresse de section courante sont différentes, et en réponse à l'invalidation du signal d'attente, le signal d'horloge peut être démasqué à l'unité de commande lorsque la partie d'adresse de section précédente et la partie d'adresse de section courante sont les mêmes. Le masquage du signal d'horloge peut comprendre une combinaison du signal d'attente validé avec un signal d'horloge d'entrée à une porte logique afin qu'aucun signal d'horloge ne soit produit à une sortie de la porte logique en réponse à la validation du signal d'attente, et un démasquage du signal d'horloge peut comprendre une combinaison du signal d'attente invalidé avec le signal d'horloge d'entrée à la porte logique afin qu'un signal d'horloge de sortie soit produit à la sortie de la porte logique en réponse à l'invalidation du signal d'attente. Plus particulièrement, la porte logique peut comprendre une porte ET, une porte NON-ET, une porte OU et/ou une porte NON-OU. Chaque section de cellules de mémoire dans la matrice de cellules de mémoire peut comprendre une page de cellules de mémoire, et chaque sous-section de cellules de mémoire peut comprendre un multiplet de cellules de mémoire. Avant de produire l'adresse de mémoire courante pour l'opération de lecture courante, la partie d'adresse de section précédente de l'opération de lecture précédente peut être sauvegardée dans un registre d'adresse précédente, et lorsque les parties d'adresse des sections courante et précédente sont différentes, la partie d'adresse de section courante peut être copiée dans le registre d'adresse précédente. La matrice de cellules de mémoire peut comprendre une matrice de cellules de mémoire à circuit intégré sur un substrat semi-conducteur, la comparaison des parties d'adresse des sections courante et précédente peut comprendre une comparaison des parties d'adresse des sections courante et précédente en utilisant un circuit de comparaison, et le circuit de comparaison peut être situé sur le substrat semi-conducteur.
La matrice de cellules de mémoire peut comprendre de multiples files de cellules de mémoire, chaque file comprenant de multiples transistors de cellules de mémoire connectés en série entre un transistor de sélection de file et un transistor de section de masse. De plus, une section de cellules de mémoire de la matrice de cellules de mémoire peut comprendre de multiples transistors de cellules de mémoire de files différentes connectées électriquement à une même ligne de mots. La matrice de cellules de mémoire comprend de multiples transistors de cellules de mémoire agencés en rangées et colonnes, chaque transistor de cellules de mémoire peut être connecté électriquement entre une ligne de bit et une ligne de source, et une électrode de commande de chaque transistor de cellules de mémoire peut être connectée électriquement à une ligne de mots. Une section de cellules de mémoire de la matrice de cellules de mémoire peut comprendre de multiples transistors de cellules de mémoire ayant des électrodes de commande connectées électriquement à une même ligne de mots. De plus, si l'opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire, le signal d'attente peut être validé à l'unité de commande. Pendant la validation du signal d'attente à l'unité de commande, une section de données provenant de la matrice de cellules de mémoire peut être copiée dans un tampon de section, la section de données étant copiée à partir d'une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante. Après la copie de la section de données dans le tampon de section, une sous- section des données peut être transmise à l'unité de commande depuis la section de données se trouvant dans le tampon de section. Conformément à certaines autres formes de réalisation de l'invention, un dispositif électronique peut comprendre une matrice de cellules de mémoire, un tampon de section connecté électriquement à la matrice de cellules de mémoire, et une unité de commande connectée électriquement à la matrice de cellules de mémoire et au tampon de section. La matrice de cellules de mémoire peut être agencée en de multiples sections de cellules de mémoire, chaque section de cellules de mémoire comprenant de multiples sous-sections de cellules de mémoire. Le tampon de section peut être configuré pour stocker une section de données lues à partir d'une section de cellules de mémoire de la matrice de cellules de mémoire. L'unité de commande peut être configurée pour recevoir une adresse de mémoire courante pour une opération de lecture courante, avec l'adresse de mémoire courante comprenant une partie d'adresse de section courante et une partie d'adresse de sous-section courante, et pour masquer un signal d'horloge à l'unité de commande lorsque la partie d'adresse de section courante et une partie d'adresse de section précédente provenant d'une opération de lecture précédente sont différentes. De plus, le tampon de section peut être configuré pour copier une section de données à partir de la matrice de cellules de mémoire tandis que le signal d'horloge de l'unité de commande de mémoire est masqué, et la section de données peut être copiée à partir d'une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante. Le tampon de section peut également être configuré pour transmettre une sous-section des données depuis la section de données se trouvant dans le tampon de section après que la section de données a été copiée dans le tampon de section. Un circuit de comparaison peut être connecté électriquement à l'unité de commande, le circuit de comparaison étant configuré pour comparer la partie d'adresse de section courante à la partie d'adresse de section précédente d'une opération de lecture précédente. Le circuit de comparaison peut également être configuré pour valider ou invalider un signal d'attente en réponse à la comparaison, et l'unité de commande peut être configurée pour masquer ou démasquer le signal d'horloge en réponse au signal d'attente. La matrice de cellules de mémoire peut comprendre une matrice de cellules de mémoire à circuit intégré sur un substrat semi-conducteur, et le circuit de comparaison peut être situé sur le substrat semi-conducteur. Le signal d'horloge peut être démasqué à l'unité de commande après la copie de la section de données dans le tampon de section et avant la transmission de la sous-section des données. Le tampon de section peut être configuré pour maintenir une section de données provenant de l'opération de lecture précédente dans le tampon de section et pour transmettre une sous-section des données dans le tampon de section sans masquage du signal d'horloge à l'unité de commande lorsque les parties d'adresse des sections courante et précédente sont les mêmes. Le signal d'horloge peut être masqué à l'unité de commande en validant un signal d'attente lorsque la partie d'adresse de section précédente et la partie d'adresse de section courante sont différentes et en masquant le signal d'horloge à l'unité de commande en réponse au signal d'attente validé. L'unité de commande peut être configurée pour masquer le signal d'horloge en combinant le signal d'attente validé avec un signal d'horloge d'entrée à une porte logique afin qu'aucun signal d'horloge ne soit produit à une sortie de la porte logique lorsque le signal d'attente validé est produit, et qu'un signal d'horloge de sortie soit produit à une sortie de la porte logique lorsque le signal d'attente est invalidé. Plus particulièrement, la porte logique peut comprendre une porte ET, une porte NON-ET, une porte OU et/ou une porte NON-OU. Chaque section de cellules de mémoire dans la matrice de cellules de mémoire peut comprendre une page de cellules de mémoire, et chaque sous-section de cellules de mémoire peut comprendre un multiplet de cellules de mémoire. Un registre d'adresse précédente peut être configuré pour sauvegarder la partie d'adresse de section précédente de l'opération de lecture précédente avant de procurer l'adresse de mémoire courante pour l'opération de lecture courante, et pour copier la partie d'adresse de section courante dans le registre d'adresse précédente lorsque les parties d'adresse des sections courante et précédente sont différentes.
La matrice de cellules de mémoire peut comprendre de multiples files de cellules de mémoire, chaque file comprenant de multiples transistors de cellules de mémoire connectés en série entre un transistor de sélection de file et un transistor de sélection de masse. Une section de cellules de mémoire de la matrice de cellules de mémoire peut comprendre de multiples transistors de cellules de mémoire de files différentes connectés électriquement à une même ligne de mots. La matrice de cellules de mémoire peut 35 comprendre de multiples transistors de cellules de mémoire agencés en rangées et colonnes, et chaque transistor de cellules de mémoire peut être connecté électriquement entre une ligne de bit et une ligne de source, et une électrode de commande de chaque transistor de cellules de mémoire peut être connectée électriquement à une ligne de mots.
Plus particulièrement, une section de cellules de mémoire de la matrice de cellules de mémoire peut comprendre de multiples transistors de cellules de mémoire ayant des électrodes de commande connectées électriquement à une même ligne de mots. L'unité de commande peut être configurée pour déterminer si l'opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire, et pour masquer un signal d'horloge à l'unité de commande lorsque l'opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire. Le tampon de section peut être configuré pour copier une section de données à partir de la matrice de cellules de mémoire dans un tampon de section dans lequel la section de données est copiée à partir d'une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante tout en masquant le signal d'horloge de l'unité de commande, et pour transmettre une sous-section des données depuis la section de données se trouvant dans le tampon de section à l'unité de commande après la copie de la section de données dans le tampon de section. Une interface peut être connectée électriquement à l'unité de commande, l'interface réalisant une liaison électrique et mécanique séparable avec un microprocesseur. Une interface radio peut être connectée électriquement à l'unité de commande, l'interface radio réalisant une liaison sans fil avec un microprocesseur. Un bus peut être connecté électriquement à l'unité de commande, et un microprocesseur peut être connecté électriquement au bus, l'unité de commande étant configurée pour fournir au microprocesseur des données provenant de la matrice de cellules de mémoire en passant par le bus. Une interface d'utilisateur peut être connectée électriquement au bus, l'interface d'utilisateur étant configurée pour fournir des données au microprocesseur et pour recevoir des données depuis le microprocesseur.
Selon d'autres formes de réalisation encore de la présente invention, un dispositif électronique peut comprendre une matrice de cellules de mémoire, un tampon de section connecté électriquement à la matrice de cellules de mémoire, et une unité de commande connectée électriquement à la matrice de cellules de mémoire et au tampon de section. La matrice de cellules de mémoire peut être agencée en de multiples files de cellules de mémoire, chaque file comprenant de multiples transistors de cellules de mémoire connectés en série entre un transistor de sélection de file et un transistor de sélection de masse, de multiples transistors de cellules de mémoire de files différentes définissant une section et chaque section comprenant de multiples sous-sections de transistors de cellules de mémoire. Le tampon de section peut être configuré pour stocker une section de données lues à partir d'une section de cellules de mémoire de la matrice de cellules de mémoire. L'unité de commande peut être configurée pour recevoir une adresse de mémoire courante pour une opération de lecture courante depuis une unité de commande de mémoire, l'adresse de mémoire courante comprenant une partie d'adresse de section courante et une partie d'adresse de sous-section courante, et pour masquer un signal d'horloge à l'unité de commande lorsque la partie d'adresse de section courante et une partie d'adresse de section précédente provenant d'une opération de lecture précédente sont différentes. Le tampon de section peut également être configuré pour copier une section de données depuis la matrice de cellules de mémoire tandis que le signal d'horloge de l'unité de commande de mémoire est masqué, la section de données étant copiée à partir d'une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante. Le tampon de section peut en outre être configuré pour transmettre une sous-section des données depuis la section de données se trouvant dans le tampon de section après que la section de données a été copiée dans le tampon de section. Un circuit de comparaison peut être connecté électriquement à l'unité de commande, le circuit de comparaison étant configuré pour comparer la partie d'adresse de section courante à une partie d'adresse de section précédente d'une opération de lecture précédente. Le circuit de comparaison peut en outre être configuré pour valider ou invalider un signal d'attente en réponse à la comparaison des parties d'adresse des sections courante et précédente, et l'unité de commande peut en outre être configurée pour masquer ou démasquer le signal d'horloge en réponse au signal d'attente. La matrice de cellules de mémoire peut également comprendre une matrice de cellules de mémoire à circuit intégré sur un substrat semi- conducteur, et le circuit de comparaison peut être situé sur le substrat semi-conducteur. Le tampon de section peut être configuré pour maintenir une section de données provenant de l'opération de lecture précédente dans le tampon de section et pour transmettre une sous-section des données se trouvant dans le tampon de section sans masquage du signal d'horloge à l'unité de commande lorsque les parties d'adresse des sections courante et précédente sont les mêmes. De plus, chaque section de cellules de mémoire dans la matrice de cellules de mémoire peut comprendre une page de cellules de mémoire, et chaque sous-section de cellules de mémoire peut comprendre un multiplet de cellules de mémoire. L'invention sera décrite plus en détails en regard des dessins annexés à titre d'exemples nullement 35 limitatifs et sur lesquels : la figure 1 est un schéma fonctionnel simplifié illustrant des systèmes de mémoire électroniques selon des formes de réalisation de la présente invention ; la figure 2A est une vue schématique illustrant plus en détails une matrice de cellules de mémoire non volatile de la figure 1 selon des formes de réalisation de l'invention ; la figure 2B est une vue en coupe d'une file de transistors de cellules de mémoire non volatile suivant la 10 ligne de coupe A-A' de la figure 2A ; la figure 3 est une vue schématique illustrant plus en détails un circuit de comparaison d'adresse de la figure 1 selon des formes de réalisation de l'invention ; les figures 4 et 5 sont des diagrammes des temps 15 illustrant des opérations de lecture selon des formes de réalisation de l'invention ; la figure 6 est un organigramme illustrant des opérations de lecture selon des formes de réalisation de l'invention ; 20 la figure 7 est un schéma fonctionnel illustrant des systèmes de mémoire électroniques selon d'autres formes de réalisation encore de l'invention ; et la figure 8 est un schéma fonctionnel simplifié illustrant des systèmes comprenant des systèmes de mémoire 25 électroniques selon des formes de réalisation de l'invention. L'invention sera décrite plus complètement ci- après en référence aux dessins d'accompagnement qui représentent des formes de réalisation de l'invention. 30 Cependant, l'invention peut être matérialisée sous de nombreuses formes différentes et n'entend pas être limitée aux formes de réalisation présentées ici. Ces dernières sont prévues pour rendre cette divulgation complète et pour permettre à l'homme du métier de comprendre tout à fait la 35 portée de l'invention. Sur les dessins, les dimensions et tailles relatives des couches et régions peuvent être exagérées pour plus de clarté. Les mêmes références numériques désignent les mêmes éléments sur toutes les figures. On comprendra que lorsqu'un élément ou une couche est décrit comme étant "sur", "connecté à", ou "relié à", un autre élément ou une autre couche, il peut se trouver directement sur, connecté à, ou relié à l'autre élément, ou autre couche, ou bien avec la présence d'éléments ou couches intermédiaires. En revanche, lorsqu'un élément est décrit comme étant "directement sur", "directement connecté à" ou "directement relié à" un autre élément ou une autre couche, il n'y a pas de présence d'éléments ou de couches intermédiaires. Le terme "et/ou" tel qu'utilisé ici inclut n'importe laquelle et la totalité des combinaisons d'un ou plusieurs points associés énumérés. On comprendra que, bien que les termes premier, deuxième, troisième etc. puissent être utilisés ici pour décrire divers éléments, constituants, régions, couches et/ou sections, ces éléments, constituants, régions, couches et/ou sections ne doivent pas être limités par ces termes. Ceux-ci sont utilisés uniquement pour les distinguer les uns des autres. Ainsi, un premier élément, un premier constituant, une première région, une première couche ou une première section décrit ci-dessous pourrait être appelé deuxième élément, deuxième constituant, deuxième région, deuxième couche ou deuxième section sans s'écarter des enseignements de l'invention. Les termes liés à l'espace tels que "en dessous de", "sous", "inférieur", "au-dessus de", "supérieur" et analogues peuvent être utilisés ici pour faciliter la description d'un élément ou d'une relation par rapport à un ou plusieurs autres éléments ou une ou plusieurs autres détails tels qu'illustrés sur les figures. On comprendra que les termes à connotation spatiale entendent englober différentes orientations du dispositif lors de l'utilisation ou du fonctionnement en plus de l'orientation illustrée sur les figures. Par exemple, si le dispositif illustré sur les figures est retourné à l'envers, des éléments décrits comme "en dessous de" ou "sous" d'autres éléments ou détails seraient alors orientés "au-dessus" des autres éléments ou détails. Ainsi, par exemple, le terme "en dessous" peut comprendre à la fois une orientation au-dessus et au-dessous. Le dispositif peut être par ailleurs orienté (tourné de 90 degrés ou sous toutes autres orientations) et les éléments de description concernant l'espace, utilisés ici, doivent être interprétés en conséquence. Le terme "latéral" tel qu'utilisé ici fait également référence à une direction qui est sensiblement orthogonale à une direction verticale. La terminologie utilisée ici a pour but uniquement de décrire des formes particulières de réalisation, et n'entend pas limiter la présente invention. Les formes singulier "un", "une", "le" et "la" utilisées ici entendent inclure aussi les formes pluriel, sauf si le contexte indique expressément le contraire. On comprendra que le terme "comporte" et/ou "comportant", lorsqu'il est utilisé dans ce mémoire, spécifie la présence de détails, d'entités, d'étapes, d'opérations, d'éléments et/ou de constituants indiqués, mais n'exclut pas la présence ou l'addition d'un ou plusieurs autres détails, entités, étapes, opérations, éléments, constituants et/ou groupes de ceux-ci. Les exemples de formes de réalisation de l'invention sont décrits ici en référence à des illustrations en coupe qui sont des illustrations schématiques de formes de réalisation (et de structures intermédiaires) idéalisées de l'invention. On doit donc envisager des variantes par rapport aux formes des illustrations à la suite, par exemple, de techniques de fabrication et/ou de tolérances. Les formes de réalisation de l'invention ne doivent donc pas être comprises comme étant limitées aux formes particulières de régions illustrées ici, mais comprennent des écarts portant sur les formes pour des raisons, par exemple, de fabrication. Par exemple, une région implantée illustrée sous la forme d'un rectangle aura habituellement des détails arrondis ou courbes et/ou un gradient de concentration d'implantation à ses bords, plutôt qu'un passage binaire d'une région implantée à une région non implantée. De la même manière, une région enterrée formée par une implantation peut aboutir à une certaine implantation dans la région se trouvant entre la région enterrée et la surface à travers laquelle l'implantation a lieu. Les régions illustrées sur les figures sont donc de nature schématique et leurs formes n'entendent pas illustrer la forme réelle d'une région d'un dispositif et ne doivent pas être comprise comme limitant la portée de l'invention. Sauf autrement définis, tous les termes (y compris techniques et scientifiques) utilisés ici ont la même signification que celle communément comprise par l'homme du métier auquel l'invention a trait. Ces termes peuvent donc comprendre des termes équivalents créés par la suite. On comprendra en outre que les termes, tels que définis dans des dictionnaires d'usage courant, doivent être interprétés comme ayant une signification qui est compatible avec leur signification dans le présent mémoire et dans le contexte de la technique pertinente, et ne doivent pas être interprété dans un sens idéalisé ou excessivement formel sauf indication contraire donnée ici. Toutes les publications, les demandes de brevet, les brevets et autres références mentionnées ici sont incorporés à titre de référence en leur totalité. La figure 1 est un schéma fonctionnel simplifié illustrant un système électronique 10 selon des formes de réalisation de l'invention. Le système 10 peut comprendre une unité 100 de commande de mémoire et un bloc 200 de mémoire, et le bloc 200 de mémoire peut comprendre une matrice 210 de cellules de mémoire non volatile, un décodeur 220 de rangée, un tampon 230 de section, une logique 240 de commande et un circuit 250 de comparaison d'adresse. L'unité 100 de commande de mémoire peut également être configurée pour communiquer avec un système hôte 30 par un bus 12 de données. Plus particulièrement, l'unité de commande de mémoire peut être configurée pour communiquer des informations de données/adresses DONNEES/ADRESSES sur le bus 12 et pourrecevoir un signal d'horloge hôte CLK HOTE sur le bus 12.
La matrice 210 de cellules de mémoire non volatile peut comprendre de multiples blocs BLKO à BLKm-1 (où m est le nombre de blocs) de transistors de cellules de mémoire, et chaque bloc peut comprendre de multiples files de transistors de cellules de mémoire connectées à des lignes de bits respectives BLO à Bln-1 (où n est le nombre de lignes de bits), comme montré sur les figures 2A et 2B. Plus particulièrement, chaque file de transistors de cellules de mémoire peut comprendre de multiples transistors MCO à MCi-1 de cellules de mémoire (où i est le nombre de transistors de cellules de mémoire dans une file) connectés électriquement en série entre un transistor SST de sélection de file et un transistor GST de sélection de masse. Le transistor SST de sélection de file réalise un couplage/découplage électrique entre la file et la ligne de bit respective BL, et le transistor GST de sélection de masse réalise un couplage/découplage électrique entre la file et une ligne de source commune CSL pour le bloc. De plus, les transistors de cellules de mémoire de files différentes dans des rangées respectives sont connectés électriquement au décodeur 220 de rangée par l'intermédiaire de lignes de mots respectives WLO à WLi-1, les transistors SST de sélection de file de files différentes dans un même bloc sont connectés au décodeur 220 de rangée par l'intermédiaire d'une ligne SSL de sélection de file, et les transistors GST de sélection de masse de files différentes dans un même bloc sont connectés au décodeur 220 de rangée par l'intermédiaire d'une ligne GSL de sélection de masse. De plus, des transistors de sélection de file de blocs différents sont connectés au tampon 230 de section par l'intermédiaire de lignes de bits respectives BL0 à BLn-1. La ligne GSL de sélection de masse peut donc constituer des électrodes de grilles de commande pour des transistors respectifs GST de sélection de masse d'un bloc, et la ligne SSL de sélection de file peut constituer des électrodes de grilles de commande pour des transistors respectifs SST de sélection de file. Chaque transistor d'accès à une cellule de mémoire peut comprendre une électrode de grille de commande constituée par une ligne de mots respective WLO à WLi-1 et une grille flottante FGO à FGi-1 entre l'électrode de grille de commande et un puits p du substrat semi-conducteur. De plus, chaque rangée de transistors de cellules de mémoire connectée à une même ligne de mots peut définir une section de cellules de mémoire (telle qu'une page de cellules de mémoire), et chaque section de cellules de mémoire peut comprendre de multiples sous-sections de cellules de mémoire (telles que de multiples multiplets de cellules de mémoire). Des structures de mémoire flash non volatile de type NON-ET sont décrites, par exemple, dans la Publication de Brevet Européen EP 1619588 dont la description est incorporée ici dans sa totalité à titre de référence. De plus, chacun des transistors MCO à MCi-1 de cellules de mémoire d'une file peut comprendre une couche isolante à effet tunnel entre la grille flottante et le substrat, une couche diélectrique entre la ligne de mots et la grille flottante, et des régions de source/drain dans le substrat semi-conducteur sur des côtés opposés de la grille flottante. Pendant une opération de lecture de section, des données provenant d'une rangée de cellules de mémoire peuvent être copiées dans le tampon de section 230 en réponse à des signaux de ligne de mots, de ligne de section de masse et de ligne de sélection de file générés par le décodeur 220 de rangée et/ou la logique de commande 240. Si une rangée de transistors de cellules de mémoire définit une page de transistors de cellules de mémoire, l'opération de lecture de section peut être appelée opération de lecture de page, et le tampon de section 230 peut être appelé tampon de page. Dans le système 10 des figures 1, 2A et 2B, une section {telle qu'une page) de données peut être copiée depuis une section de transistors de cellules de mémoire de la matrice 210 de cellules de mémoire non volatile vers le tampon de section 230. Des sous-sections individuelles (telles que des multiplets individuels) de la section peuvent alors être copiées depuis le tampon de section 230 vers l'unité de commande de mémoitre 100 et/ou le système hôte 30. Des sous-sections individuelles de données peuvent ainsi être copiées depuis le tampon de section 230 vers l'unité de commande de mémoire 100 et/ou le système hôte 30 au cours d'une opération de lecture plus rapidement que la copie d'une section de données depuis la matrice de cellules de mémoire non volatile vers le tampon de section 230. Pendant une opération de lecture, une adresse de mémoire courante pour une opération de lecture courante peut être reçue à l'unité de commande 100 depuis le système hôte 30, et l'adresse de mémoire courante ou des parties de cette adresse peuvent être fournies par l'unité de commande 100 à la logique de commande 240 et au circuit 250 de comparaison d'adresse du bloc de mémoire 200. L'adresse de mémoire courante peut comprendre une partie d'adresse de section courante (telle qu'une partie d'adresse de page) et une partie d'adresse de sous-section courante (telle qu'une partie d'adresse de multiplet). Comme montré sur la figure 3, le circuit de comparaison d'adresse peut comprendre un registre 252 stockant une partie d'adresse de section précédente d'une opération de lecture précédente. Plus particulièrement, la partie d'adresse de section précédente stockée dans le registre 252 correspond à une section de données se trouvant dans le tampon de section à la suite d'une opération de lecture précédente. La partie d'adresse de section courante fournie par l'unité de commande de mémoire pour l'opération de lecture courante et la partie d'adresse de section précédente de l'opération de lecture précédente dans le registre 252 peuvent alors être comparées dans le comparateur 254 pour déterminer si les parties d'adresse des sections courante et précédente sont les mêmes ou sont différentes. Si les parties d'adresse des sections courante et précédente sont les mêmes, une sous-section de données définie par la partie d'adresse de sous-section courante peut être copiée depuis le tampon de section 230 vers l'unité de commande de mémoire 100 et/ou le système hôte 30 sans exécution d'une opération de lecture de section pour copier une section de données à partir de la matrice 210 de cellules de mémoire non volatile. Si les parties d'adresse des sections courante et précédente sont différentes, une section de données définie par la partie d'adresse de section courante peut être copiée depuis la matrice 210 de cellules de mémoire non volatile vers le tampon de section 230 avant de copier une sous-section de données définie par la partie d'adresse de sous-section courante depuis le tampon de section 230 vers l'unité de commande de mémoire 100 et/ou le système hôte 30. En particulier, la logique de commande 240 et/ou le décodeur de rangée 220 peuvent générer les signaux appropriés de ligne de sélection de file, de ligne de sélection de masse et de ligne de mots pour l'opération de lecture en réponse aux signaux d'horloge CLK, d'ordre CMD et/ou d'adresse ADDR reçus depuis l'unité de commande 100.
Tant que les parties d'adresse des sections courante et précédente sont les mêmes pour des opérations de lecture successives, une section de données peut être copiée une fois depuis la matrice 210 de cellules de mémoire non volatile vers le tampon de section 230, et les différentes sous-sections de données peuvent être copiées depuis le tampon de section 230 pour les opérations de lecture de sous-sections successives. Etant donné que des données peuvent être copiées relativement rapidement depuis le tampon de section, des opérations de lecture successives à partir d'une même section de données peuvent être effectuées de façon synchrone en copiant les sous-sections de données depuis le tampon de section 230 sans copie à partir de la matrice de cellules de mémoire non volatile pour chaque opération de lecture. Lorsque les parties d'adresse des sections courante et précédente sont les mêmes, le comparateur peut générer une valeur binaire "H" (ou "1") afin que le signal SARS ait une valeur binaire "H" et que le signal ATTENTE ait une valeur "L" (ou "Ou). Autrement dit, le signal ATTENTE peut être invalidé dans l'unité de commande 100 afin que le signal d'horloge hôte CLK ROTE soit fourni par l'intermédiaire d'un circuit logique de masquage (comprenant, par exemple, un inverseur 119 et une porte ET 121) à une unité centrale de traitement (CPU) de l'unité de commande 100 de mémoire. Des opérations de lecture synchrone peuvent ainsi être réalisées à une vitesse relativement élevée pourvu que des opérations de lecture successives spécifient les mêmes parties d'adresse de section courante. En réponse au fait que le signal SARS a la valeur binaire "H", la logique de commande 240 amorce la copie d'une sous-section de données (correspondant à la partie d'adresse de sous-section courante) depuis le tampon de section 230 vers l'unité de commande 100 et/ou le système hôte 30 sans copie d'une section de données depuis la matrice 210 de cellules de mémoire non volatile vers le tampon de section 230. Bien que le circuit logique soit représenté comme comprenant un inverseur 119 et une porte ET 121, la fonctionnalité du circuit logique peut être procurée en utilisant d'autres éléments de circuit tels que des portes NON-ET, OU et/ou NON-OU. Lorsque les parties d'adresse des sections courante et précédente sont différentes, le comparateur peut générer une valeur binaire "L" (ou "e), afin que le signal SARS ait une valeur binaire "L" et que le signal ATTENTE ait une valeur binaire "H" (ou "1"). Autrement dit, le signal ATTENTE peut être validé à l'unité de commande 100 afin que le signal d'horloge hôte CLK HOTE soit bloqué depuis l'unité CPU 123 par le circuit logique de masquage (comprenant, par exemple, l'inverseur 119 et la porte ET 121). Une opération de lecture asynchrone peut ainsi être réalisée à une vitesse relativement basse lorsque des opérations de lecture successives spécifient des parties d'adresse de sections différentes pour laisser le temps de copier la nouvelle section de données depuis la matrice 210 de cellules de mémoire non volatile vers le tampon de section 230.
Après la copie de la section de données depuis la matrice 210 de cellules de mémoire non volatile dans le tampon de section 230 et avant la copie de la sous-section de données depuis le tampon de section 230 vers l'unité de commande 100 et/ou l'hôte, le signal ATTENTE peut être invalidé à l'unité de commande 100 afin que le signal ATTENTE ait une valeur binaire "L" (ou "e). Plus particulièrement, le signal ATTENTE peut être invalidé en copiant la partie d'adresse de section courante dans le registre 252 afin que le comparateur 254 compare à présent la partie d'adresse de section courante à ses deux entrées de façon que le signal d'horloge provenant du système hôte 30 ne soit plus masqué depuis l'unité CPU 123 de l'unité de commande 100. Une sous-section des données provenant du tampon de section 230 définie par la partie d'adresse de sous-section courante peut alors être copiée du tampon de section 230 vers l'unité de commande 100 et/ou le système hôte 30. La partie d'adresse de section courante peut ainsi être copiée dans le registre 252 avant de commencer une opération de lecture suivante. Comme montré sur la figure 3, le signal SARS peut être combiné avec un signal d'opération de lecture nRF à la porte logique 258 (telle qu'une porte NON-OU) pour générer le signal ATTENTE. Pendant une opération de lecture, le signal d'opération de lecture nRF peut avoir une valeur binaire "L", et, autrement, le signal d'opération de lecture nRF peut avoir une valeur binaire "H". Le signal d'opération de lecture nRF ayant une valeur binaire "L", le signal ATTENTE peut être généré en tant qu'inverse du signal SARS. Le signal d'opération de lecture nRF ayant une valeur binaire "H", le signal ATTENTE peut être invalidé (c'est-à-dire avoir une valeur binaire "L") indépendamment de la valeur du signal SARS. Comme montré en outre sur la figure 3, le signal de sortie du comparateur 254 peut être combiné avec un signal INIF à une porte logique 256 (telle qu'une porte ET) pour générer le signal SARS. En particulier, l'unité de commande 100 et/ou la logique de commande 240 peuvent générer le signal INIF ayant une valeur binaire "H" pendant des opérations normales. Si une opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire, le signal INIF peut cependant être généré à une valeur binaire "L" afin que le signal SARS soit porté à la valeur binaire "L" pour obliger à une opération de lecture asynchrone. Lorsque le bloc de mémoire 200 est mis initialement sous tension, aucune donnée significative n'est stockée dans le tampon de section 230 ou dans le registre 252 jusqu'à ce qu'une première opération de lecture ait été complètement exécutée. En utilisant le signal INIF pour invalider des opérations de lecture synchrone après la mise sous tension initiale jusqu'à la fin d'une première opération de lecture asynchrone, des données significatives peuvent être stockées dans le tampon de section 230 et dans le registre 252 avant de permettre des opérations de lecture synchrone. On décrira maintenant les opérations de lecture synchrone et asynchrone en référence aux diagrammes des temps des figures 4 et 5. Plus particulièrement, la figure 4 est un diagramme des temps illustrant des opérations de lecture successives partageant une même partie d'adresse de section, afin que les opérations de lecture puissent être exécutées de façon synchrone. La figure 5 est un diagramme des temps illustrant des opérations de lecture successives ayant des parties d'adresse de section différentes de façon que les opérations de lecture soient exécutées de manière asynchrone. Sur les figures 4 et 5 le signal d'horloge CLK reçu à la logique de commande 240 peut être dérivé du signal d'horloge hôte CLK HOTE provenant du système hôte 30 sans blocage depuis la porte ET 121 utilisée pour masquer le signal d'horloge hôte CLK HOTE depuis la CPU 123 de l'unité de commande 100 de mémoire. Le signal d'horloge CLK peut donc être appliqué à la logique de commande indépendamment de la valeur du signal ATTENTE. La partie d'adresse de section précédente ADDRp stockée dans le registre 252 peut être la partie d'adresse de section provenant d'une opération de lecture précédente la plus récente afin que la partie d'adresse de section précédente définisse une section de données à partir de l'opération de lecture précédente stockée dans le tampon de section 230. La partie d'adresse de section courante ADDR reçue de l'unité 100 de commande de mémoire peut être une partie d'adresse de section pour une opération de lecture courante définissant une section de données pour l'opération de lecture courante. Le signal INIF et le signal nRF peuvent être générés par la logique de commande 240 comme décrit ci-dessus, et le signal SARS et le signal ATTENTE peuvent être générés par le circuit 250 de comparaison d'adresse.
En particulier, la logique de commande 240 peut générer le signal INIF ayant la valeur binaire "H" indiquant qu'une opération de lecture a été effectuée depuis que le bloc de mémoire 200 a été le plus récemment mis sous tension. Le signal INIF ayant la valeur binaire "H", une partie d'adresse de section précédente stockée dans le registre 252 définit une adresse de section de la matrice 210 de cellules de mémoire non volatile correspondant à la section de données stockée dans le tampon de section 230. Autrement dit, la section de données stockée dans le tampon de section 230 est la même que la section de données stockée dans la section de la matrice 210 de cellules de mémoire non volatile définie par la partie d'adresse de section précédente stockée dans le registre 252. En conséquence, le signal SARS peut être validé/invalidé en réponse à un signal de sortie du comparateur 254 pour permettre des opérations de lecture synchrone et/ou asynchrone en réponse à un signal de sortie du comparateur 254. Si le signal INIF a la valeur binaire "L", seules des opérations de lecture asynchrone peuvent être autorisées. Les figures 4 et 5 sont des diagrammes des temps illustrant des opérations de lecture selon des formes de réalisation de l'invention. Plus particulièrement, la figure 4 illustre des opérations de lecture synchrone selon des formes de réalisation de l'invention, tandis que la figure 5 illustre des opérations de lecture asynchrone selon des formes de réalisation de l'invention. Comme montré sur la figure 4, avant un temps TA- 1, une opération de lecture précédente la plus récente peut être exécutée en utilisant une partie d'adresse de section précédente Pagel afin que la partie d'adresse de section précédente Pagel puisse être stockée dans le registre 252 après le temps TA-1, et afin que la section de données provenant de la section de la matrice 210 de cellules de mémoire non volatile définie par la partie d'adresse de section précédente Pagel puisse être stockée dans le tampon de section 230 après le temps TA-1. Du temps TA-1 au temps TA-2, le signal nRF a une valeur binaire "H" indiquant qu'aucune opération de lecture ne doit être effectuée. La logique de commande 240, par exemple, peut générer le signal nRF en réponse à des signaux d'ordre CMD reçus de l'unité 100 de commande de mémoire. Au temps TA-2, une série d'opérations de lecture synchrone peut être amorcée en réponse au flanc descendant du signal nRF, du signal d'horloge CLK et de l'adresse courante ADDR provenant de l'unité de commande de mémoire 100. Comme décrit ci-dessus, chaque adresse ADDR reçue de l'unité de commande de mémoire 100 peut comprendre une partie d'adresse de section et une partie d'adresse de sous-section. Seules les parties d'adresse de section sont représentées dans le diagramme des temps de la figure 4, car seules les parties d'adresse de section sont utilisées pour déterminer si l'opération de lecture synchrone ou asynchrone peut être effectuée.
Au temps TA-2 de la figure 4, la partie d'adresse de section Pagel de l'adresse précédente ADDRp provenant du registre 252 est comparée à la partie d'adresse de section Pagel d'une première adresse courante ADDR provenant de l'unité 100 de commande de mémoire. Etant donné que les parties d'adresse des section précédente et courante sont les mêmes (c'est-à-dire Pagel), le signal SARS effectue une transition d'une valeur binaire "L" à une valeur binaire "H" au temps TA-2, tandis que le signal ATTENTE est maintenu à la valeur binaire "L". Une première opération de lecture courante peut ainsi être effectuée pendant un premier cycle du signal d'horloge CLK après le flanc descendant du signal nRF pour copier une première sous-section de données DAO (définie par une partie de sous-section de la première adresse courante ADDR) depuis le tampon de section 230 vers l'unité de commande 100 de mémoire et/ou le système hôte 30, sans masquage du signal d'horloge hôte CLK HOTE depuis l'unité CPU 123. Des deuxième et troisième opérations de lecture courante successives peuvent ensuite être effectuées avec des deuxième et troisième adresses courantes respectives ADDR ayant les mêmes parties d'adresse de section (c'est-à-dire Pagel), mais des parties d'adresse de sous-section différentes. La deuxième opération de lecture courante peut être effectuée pendant un deuxième cycle du signal d'horloge CLK après le flanc descendant du signal nRF pour copier une deuxième sous-section de données DA1 (définie par une partie de sous-section de la deuxième adresse courante ADDR) depuis le tampon de section 230 vers l'unité de commande 100 de mémoire et/ou le système hôte 30 sans masquage du signal d'horloge hôte CLK HOTE depuis l'unité CPU 123. La troisième opération de lecture courante peut être effectuée pendant un troisième cycle du signal d'horloge CLK après le flanc descendant du signal nRF pour copier une troisième sous-section de données DA2 (définie par une partie de sous-section de la troisième adresse courante ADDR) depuis le tampon de section 230 vers l'unité de commande 100 de mémoire et/ou le système hôte 30 sans masquage du signal d'horloge hôte CLK HOTE depuis l'unité CPU 123.
Après l'achèvement de la troisième opération de lecture courante au bloc TA-3, le signal nRF peut effectuer une transition de la valeur binaire "L" à la valeur binaire "H". De plus, la même partie d'adresse de section précédente Pagel peut rester stockée dans le registre 252, et la même section de données (correspondant à la partie d'adresse de section précédente Pagel) peut rester stockée dans le tampon de section 230. De plus, pendant les trois opérations de lecture synchrone du temps TA-2 au temps TA-3, le signal ATTENTE peut rester invalidé à la valeur binaire "L", afin que le signal d'horloge hôte CLK HOTE ne soit pas masqué depuis l'unité CPU 123 pendant les trois opérations de lecture synchrone. Comme montré sur la figure 5, avant un temps TB-1, l'opération de lecture précédente la plus récente peut être effectuée en utilisant une partie d'adresse de section précédente Pagel afin que la partie d'adresse de section précédente Pagel puisse être stockée dans le registre 252 après le temps TB-1, et afin que la section de données provenant de la section de la matrice 210 de cellules de mémoire non volatile définie par la partie d'adresse de section précédente Pagel puisse être stockée dans le tampon de section 230 après le temps TB-1. Du temps TB-1 à un temps TB-2, le signal nRF a une valeur binaire "H" indiquant qu'aucune opération de lecture ne doit être effectuée. La logique de commande 240, par exemple, peut générer le signal nRF en réponse à des signaux d'ordre CMD reçus de l'unité de commande de mémoire 100. Au temps TB-2, une opération de lecture asynchrone peut être amorcée en réponse au flanc descendant du signal nRF, du signal d'horloge CLK et de l'adresse courante ADDR provenant de l'unité de commande de mémoire 100. Comme décrit ci-dessus, chaque adresse ADDR reçue de l'unité de commande de mémoire 100 peut comprendre une partie d'adresse de section et une partie d'adresse de sous-section. Seules les parties d'adresse de section sont montrées dans le diagramme des temps de la figure 5, car seules les parties d'adresse de section sont utilisées pour déterminer si une opération de lecture synchrone ou asynchrone peut être effectuée.
Au temps TB-2 de la figure 5, la partie d'adresse de section Pagel de l'adresse précédente ADDRp provenant du registre 252 est comparée à la partie d'adresse de section Page2 d'une première adresse courante ADDR provenant de l'unité de commande 100 de mémoire. Etant donné que les parties d'adresse des sections précédente et courante sont différentes (c'est-à-dire que Pagel n'est pas égale à Page2), le signal SARS est maintenu à une valeur binaire "L", tandis que le signal ATTENTE effectue une transition d'une valeur binaire "L" à une valeur binaire "H". Le signal ATTENTE peut ainsi être validé à l'unité 100 de commande de mémoire afin que le signal d'horloge hôte CLK HOTE soit masqué depuis l'unité CPU 123 tandis qu'une opération de lecture asynchrone est exécutée au bloc de mémoire 200. En conséquence, une opération de lecture asynchrone peut être effectuée entre le temps TB-2 et un temps TB-4 sur des cycles multiples du signal d'horloge CLK. De plus, le signal d'horloge hôte CLK HOTE peut être masqué depuis l'unité CPU 123 tandis que le signal d'horloge CLK est maintenu au bloc de mémoire 200. Le signal ATTENTE validé ayant la valeur binaire "H", une section de données définie par la partie d'adresse de section Page2 de la première adresse courante ADDR est copiée de la matrice 210 de cellules de mémoire non volatile vers le tampon de section 230 tandis que le signal d'horloge hôte CLK HOTE est masqué depuis une unité CPU 123. Une fois que la section de données a été copiée dans le tampon de section 230, la partie d'adresse de section Page2 de l'adresse courante ADDR est copiée dans le registre 252 à un temps TB-3. En conséquence, le signal de sortie du comparateur et le signal SARS effectuent une transition à une valeur binaire "H" et le signal ATTENTE effectue une transition à la valeur binaire "L" au temps TB-3. De plus, une première sous-section de données DAO (définie par une partie de sous-section de la première adresse courante ADDR) provenant du tampon de section 230 est copiée dans l'unité de commande 100 de mémoire et/ou le système hôte 30. Une première opération de lecture courante peut ainsi être exécutée de façon asynchrone pendant des cycles multiples du signal d'horloge CLK après le flanc descendant du signal nRF pour copier une première sous- section de données DAO (définie par une partie de sous-section de la première adresse courante ADDR) depuis le tampon 230 de section vers l'unité de commande 100 de mémoire et/ou le système hôte 30, tout en masquant le signal d'horloge hôte CLK HOTE depuis l'unité CPU 123. Une deuxième opération de lecture courante peut ainsi être effectuée de façon synchrone avec une seconde adresse courante ADDR ayant une même partie d'adresse de section (c'est-à-dire Page2), mais une partie d'adresse de sous-section différente. La deuxième opération de lecture courante peut être effectuée pendant un cycle du signal d'horloge CLK commençant à un temps TB-4 pour copier une deuxième sous-section de données DAI (définie par une partie de sous-section de la deuxième adresse courante ADDR) depuis le tampon de section 230 vers l'unité de commande 100 de mémoire et/ou le système hôte 30 sans masquage du signal d'horloge hôte CLK HOTE depuis l'unité CPU 123. Des opérations de lecture suivantes peuvent être effectuées de façon synchrone ou asynchrone suivant que les parties d'adresse de section d'adresses pour des opérations de lecture précédente et courante sont les mêmes ou sont différentes. La figure 6 est un organigramme illustrant des opérations de lecture selon des formes de réalisation de la présente invention. La logique de commande 240 peut amorcer une opération de lecture à un bloc 601 en réponse à un ordre de lecture et à une adresse d'entrée reçue en tant qu'information d'ordre CMD et d'adresse ADDR depuis l'unité de commande 100 de mémoire et/ou le système hôte 30. Comme indiqué plus haut, une partie de section d'une adresse pour une opération de lecture précédente peut être stockée dans le registre 252 du circuit 250 de comparaison d'adresse. Si les parties de sections d'adresses pour les opérations de lecture précédente et courante sont les mêmes au bloc 603, une opération de lecture synchrone peut être effectuée au bloc 605 comme décrit plus haut en référence à la figure 4.
Si les parties de sections d'adresses pour les opérations de lecture précédente et courante sont différentes au bloc 603, une opération de lecture asynchrone peut être effectuée au bloc 607 comme décrit plus haut en référence à la figure 5. Conformément à certaines formes de réalisation de la présente invention, le bloc de mémoire 200 et l'unité de commande 100 de mémoire peuvent être fabriqués séparément sur différents substrats semi-conducteurs, puis assemblés. Le bloc de mémoire 200 et l'unité de commande de mémoire 100, par exemple, peuvent être fabriqués séparément puis assemblés sur une même plaquette à circuit imprimé et/ou dessubstrats semi-conducteurs du bloc de mémoire 200 et de l'unité de commande de mémoire 100 peuvent être empilés. Conformément à d'autres formes de réalisation de l'invention, une unité de commande de mémoire 300 et un bloc de mémoire 400 peuvent être fabriqués sur un même substrat semi-conducteur comme montré sur la figure 7. De plus, un circuit 310 de comparaison d'adresse peut être prévu en tant que partie de l'unité de commande de mémoire 300. Autrement, le bloc de mémoire 400 et l'unité de commande de mémoire 300 peuvent réaliser des opérations de lecture comme décrit ci-dessus en référence aux figures 1 à 6. Sur la figure 7, le signal d'horloge hôte CLK HOTE et l'information de données et d'adresse DONNEES/ADRESSES peuvent être reçus depuis un système hôte. Un circuit 230 de génération d'ordre peut transmettre une information d'ordre et d'adresse CMD et ADDR à une logique de commande 440 du bloc de mémoire 400, et le décodeur de rangée 420, la matrice 410 de cellules de mémoire non volatile et le tampon de section 430 du bloc de mémoire 400 peuvent fonctionner comme décrit ci-dessus en référence aux figures 1 à 6. Le circuit 310 de comparaison d'adresse de l'unité 300 de commande de mémoire peut générer les signaux ATTENTE et SARS comme décrit ci-dessus pour le circuit de comparaison d'adresse 250 de la figure 1 en comparant des parties de sections d'adresses pour des opérations de lecture précédente et courante. De plus, le circuit de masque 350 peut masquer le signal d'horloge hôte CLK HOTE depuis l'unité CPU 360 (unité centrale de traitement) en réponse au signal ATTENTE généré par le circuit 310 de comparaison d'adresse pendant une opération de lecture asynchrone. A d'autres moments (y compris pendant des opérations de lecture synchrone), le circuit de masque 350 permet au signal d'horloge hôte CLK HOTE de passer à travers l'unité CPU 360. Le circuit de masque 350, par exemple, peut comprendre un inverseur et une porte ET comme décrit ci-dessus en référence à la figure 1. La figure 8 est un schéma fonctionnel simplifié d'un dispositif électronique portable et/ou sans fil 500 comprenant une mémoire flash non volatile selon des formes de réalisation de l'invention. Le dispositif électronique 500, par exemple, peut comprendre un microprocesseur 510, une interface d'utilisateur 520, une matrice 560 et/ou un modem 530 connectés par un bus 501. De plus, un dispositif à mémoire flash non volatile 580 peut être connecté au bus 501. Plus particulièrement, le dispositif à mémoire flash non volatile 580 peut être réalisé conformément aux formes de réalisation de l'invention telles que décrites ci-dessus en référence aux figures 1 et/ou 7. L'unité de commande de mémoire 540 peut être réalisée comme décrit ci-dessus en référence à l'unité de commande de mémoire 100 de la figure 1, et le bloc de mémoire 550 peut être réalisé comme décrit ci-dessus en référence au bloc de mémoire 200 de la figure 1. Conformément à d'autres formes de réalisation de l'invention, l'unité de commande de mémoire 540 peut être réalisée comme décrit ci-dessus en référence à l'unité de commande de mémoire 300 de la figure 7, et le bloc de mémoire 550 peut être réalisé comme décrit ci-dessus en référence au bloc de mémoire 400 de la figure 7. Le dispositif électronique 500 peut être un ordinateur de poche ou portable, un assistant numérique personnel, un appareil numérique de lecture/enregistrement audio/vidéo, un radio-téléphone (comprenant un émetteur-récepteur), un dispositif de positionnement/cartographie (y compris un récepteur de positionnement tel qu'un récepteur GPS), etc. De plus, le dispositif à mémoire flash non volatile 580 peut être installé de façon permanente dans le dispositif électronique 500, ou bien le dispositif à mémoire flash non volatile 580 peut être relié de façon amovible au bus 501, afin que le dispositif à mémoire 580 puisse être inséré dans le dispositif électronique 500 et en être enlevé. Il va de soi que de nombreuses modifications peuvent être apportées au procédé et au dispositif décrits et représentés sans sortir du cadre de l'invention.
Claims (40)
1. Procédé pour faire fonctionner un dispositif à mémoire comprenant une matrice (210) de cellules de mémoire agencée en de multiples sections de cellules de mémoire, chaque section de cellules de mémoire comprenant de multiples sous-sections de cellules de mémoire, le procédé étant caractérisé en ce qu'il comprend : - la fourniture d'une adresse de mémoire courante pour une opération de lecture courante depuis une unité de commande (100), l'adresse de mémoire courante comprenant une partie d'adresse de section courante et une partie d'adresse de sous-section courante ; la comparaison de la partie d'adresse de section courante et d'une partie d'adresse de section précédente d'une opération de lecture précédente ; lorsque les parties d'adresse des sections courante et précédente sont différentes, la validation d'un signal d'attente à l'unité de commande ; pendant la validation du signal d'attente à l'unité de commande, la copie d'une section de données depuis la matrice de cellules de mémoire dans un tampon de section (230) dans lequel la section de données est copiée depuis une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante ; et après la copie de la section de données dans le tampon de section, la transmission d'une sous-section des données depuis la section de données se trouvant dans le tampon de section vers l'unité de commande.
2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre : après la copie de la section de données dans le tampon de section et avant la transmission de la sous-section des données, l'invalidation du signal d'attente à l'unité de commande.
3. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre : lorsque les parties d'adresse des sections courante et précédente sont les mêmes, l'invalidation du 5 signal d'attente ; et le maintien d'une section de données depuis l'opération de lecture précédente dans le tampon de section et la transmission d'une sous-section des données dans le tampon de section pendant l'invalidation du signal 10 d'attente à l'unité de commande.
4. Procédé selon la revendication 3, caractérisé en ce qu'il comprend en outre : en réponse à la validation du signal d'attente, le masquage d'un signal d'horloge à l'unité de commande 15 lorsque la partie d'adresse de section précédente et la partie d'adresse de section courante sont différentes ; et en réponse à l'invalidation du signal d'attente, le démasquage du signal d'horloge à l'unité de commande lorsque la partie d'adresse de section précédente et la 20 partie d'adresse de section courante sont les mêmes.
5. Procédé selon la revendication 4, caractérisé en ce que le masquage du signal d'horloge comprend la combinaison du signal d'attente validé avec un signal d'horloge d'entrée à une porte logique afin qu'aucun signal 25 d'horloge ne soit produit à une sortie de la porte logique en réponse à une validation du signal d'attente, et en ce que le démasquage du signal d'horloge comprend la combinaison du signal d'attente invalidé avec le signal d'horloge d'entrée à la porte logique afin qu'un signal 30 d'horloge de sortie soit produit à la sortie de la porte logique en réponse à l'invalidation du signal d'attente.
6. Procédé selon la revendication 5, caractérisé en ce que la porte logique comprend une porte ET, une porte NON-ET, une porte OU et/ou une porte NON-OU. 35
7. Procédé selon la revendication 1, caractérisé en ce que chaque section de cellules de mémoire dans lamatrice de cellules de mémoire comprend une page de cellules de mémoire, et en ce que chaque sous- section de cellules de mémoire comprend un multiplet de cellules de mémoire.
8. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre : avant la production de l'adresse de mémoire courante pour l'opération de lecture courante, la sauvegarde de la partie d'adresse de section précédente de l'opération de lecture précédente dans un registre 252 d'adresse précédente ; et lorsque les parties d'adresse des sections courante et précédente sont différentes, la copie de la partie d'adresse de section courante dans le registre d'adresse précédente.
9. Procédé selon la revendication 1, caractérisé en ce que la matrice de cellules de mémoire comprend une matrice de cellules de mémoire à circuit intégré sur un substrat semi-conducteur, en ce que la comparaison des parties d'adresse des sections courante et précédente comprend la comparaison des parties d'adresse des sections courante et précédente en utilisant un circuit de comparaison (250), et en ce que le circuit de comparaison est situé sur le substrat semi-conducteur.
10. Procédé selon la revendication 1, caractérisé en ce que la matrice de cellules de mémoire comporte de multiples files de cellules de mémoire, chaque file comprenant de multiples transistors de cellules de mémoire connectés en série entre un transistor (SST) de sélection de file et un transistor (GST) de sélection de masse.
11. Procédé selon la revendication 10, caractérisé en ce qu'une section de cellules de mémoire de la matrice de cellules de mémoire comprend de multiples transistors de cellules de mémoire de différentes files connectés électriquement à une même ligne de mots.
12. Procédé selon la revendication 1, caractérisé en ce que la matrice de cellules de mémoire comporte de multiples transistors de cellules de mémoire agencés en rangées et colonnes, en ce que chaque transistor de cellules de mémoire est connecté électriquement entre une ligne de bits (BL) et une ligne de source, et en ce qu'une électrode de commande de chaque transistor de cellules de mémoire est connectée électriquement à une ligne de mots (WL).
13. Procédé selon la revendication 12, caractérisé en ce qu'une section de cellules de mémoire de la matrice de cellules de mémoire comporte de multiples transistors de cellules de mémoire ayant des électrodes de commande connectées électriquement à une même ligne de mots.
14. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre : le fait de déterminer si l'opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire ; lorsque l'opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire, la validation du signal d'attente à l'unité de commande ; pendant la validation du signal d'attente à l'unité de commande, la copie d'une section de données depuis la matrice de cellules de mémoire dans un tampon (230) de section dans lequel la section de données est copiée depuis une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante ; et après la copie de la section de données dans le tampon de section, la transmission d'une sous-section des données depuis la section de données se trouvant dans le tampon de section vers l'unité de commande.
15. Dispositif électronique, caractérisé en ce qu'il comporte :une matrice (210) de cellules de mémoire agencée en de multiples sections de cellules de mémoire (BLK), chaque section de cellules de mémoire comprenant de multiples sous-sections de cellules de mémoire ; un tampon de section (230) connecté électriquement à la matrice de cellules de mémoire, le tampon de section étant configuré de façon à stocker une section de données lues à partir d'une section de cellules de mémoire de la matrice de cellules de mémoire ; et une unité de commande (100) connectée électriquement à la matrice de cellules de mémoire et au tampon de section, l'unité de commande étant configurée de façon à recevoir une adresse de mémoire courante pour une opération de lecture courante depuis une unité de commande de mémoire, l'adresse de mémoire courante comprenant une partie d'adresse de section courante et une partie d'adresse de sous-section courante, et à masquer un signal d'horloge à l'unité de commande lorsque la partie d'adresse de section courante et une partie d'adresse de section précédente provenant d'une opération de lecture précédente sont différentes ; dans lequel le tampon de section est configuré pour copier une section de données à partir de la matrice de cellules de mémoire alors que le signal d'horloge de l'unité de commande de mémoire est masqué, la section de données étant copiée depuis une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante ; et dans lequel le tampon de section est configuré pour transmettre une sous-section des données à partir de la section de données se trouvant dans le tampon de section après que la section de données a été copiée dans le tampon de section.
16. Dispositif électronique selon la revendication 15, 35 caractérisé en ce qu'il comporte en outre :un circuit (250) de comparaison connecté électriquement à l'unité de commande et configuré pour comparer la partie d'adresse de section courante à la partie d'adresse de section précédente d'une opération de lecture précédente.
17. Dispositif électronique selon la revendication 16, caractérisé en ce que le circuit de comparaison est configuré pour valider ou invalider un signal d'attente en réponse à une comparaison des parties d'adresse des sections courante et précédente, et en ce que l'unité de commande est configurée pour masquer ou démasquer le signal d'horloge en réponse au signal d'attente.
18. Dispositif électronique selon la revendication 16, caractérisé en ce que la matrice de cellules de mémoire comprend une matrice de cellules de mémoire à circuit intégré sur un substrat semi-conducteur, et en ce que le circuit de comparaison est situé sur le substrat semi-conducteur.
19. Dispositif électronique selon la revendication 15, caractérisé en ce que le signal d'horloge est démasqué au niveau de l'unité de commande après la copie de la section de données dans le tampon de section et avant la transmission de la sous-section des données.
20. Dispositif électronique selon la revendication 15, caractérisé en ce que le tampon de section est configuré pour maintenir une section de données provenant de l'opération de lecture précédente dans le tampon de section et pour transmettre une sous-section des données dans le tampon de section sans masquer le signal d'horloge au niveau de l'unité de commande lorsque les parties d'adresse des sections courante et précédente sont les mêmes.
21. Dispositif électronique selon la revendication 15, caractérisé en ce que le signal d'horloge est masqué à l'unité de commande par la validation d'un signal d'attente lorsque la partie d'adresse de section précédente et la partie d'adresse de section courante sont différentes et lemasquage du signal d'horloge à l'unité de commande en réponse au signal d'attente validé.
22. Dispositif électronique selon la revendication 21, caractérisé en ce que l'unité de commande est configurée pour masquer le signal d'horloge en combinant le signal d'attente validé avec un signal d'horloge d'entrée à une porte logique afin qu'aucun signal d'horloge ne soit produit à une sortie de la porte logique lorsque le signal d'attente validé est produit, et afin qu'un signal d'horloge de sortie soit produit à une sortie de la porte logique lorsque le signal d'attente est invalidé.
23. Dispositif électronique selon la revendication 21, caractérisé en ce que la porte logique comprend une porte ET, une porte NON-ET, une porte OU et/ou une porte NON-OU.
24. Dispositif électronique selon la revendication 15, caractérisé en ce que chaque section de cellules de mémoire de la matrice de cellules de mémoire comprend une page de cellules de mémoire, et en ce que chaque sous-section de cellules de mémoire comprend un multiplet de cellules de mémoire.
25. Dispositif électronique selon la revendication 15, caractérisé en ce qu'il comporte en outre : un registre (252) d'adresse précédente configuré pour sauvegarder la partie d'adresse de section précédente de l'opération de lecture précédente avant que l'adresse de mémoire courante pour l'opération de lecture courante soit produite, et pour copier la partie d'adresse de section courante dans le registre d'adresse précédente lorsque les parties d'adresse des sections courante et précédente sont différentes.
26. Dispositif électronique selon la revendication 15, caractérisé en ce que la matrice de cellules de mémoire comporte de multiples files de cellules de mémoire, chaque file comprenant de multiples transistors de cellules de mémoire connectés en série entre un transistor (SST) desélection de file et un transistor (GST) de sélection de masse.
27. Dispositif électronique selon la revendication 26, caractérisé en ce qu'une section de cellules de mémoire de la matrice de cellules de mémoire comprend de multiples transistors de cellules de mémoire de files différentes connectés électriquement à une même ligne de mots (WL).
28. Dispositif électronique selon la revendication 15, caractérisé en ce que la matrice de cellules de mémoire comporte de multiples transistors de cellules de mémoire agencés en rangées et colonnes, en ce que chaque transistor de cellules de mémoire est connecté électriquement entre une ligne de bits (BL) et une ligne de source, et en ce qu'une électrode de commande de chaque transistor de cellules de mémoire est connectée électriquement à une ligne de mots (WL).
29. Dispositif électronique selon la revendication 28, caractérisé en ce qu'une section de cellules de mémoire de la matrice de cellules de mémoire comprend de multiples transistors de cellules de mémoire ayant des électrodes de commande connectées électriquement à une même ligne de mots.
30. Dispositif électronique selon la revendication 15, caractérisé en ce que : l'unité de commande est configurée pour déterminer si l'opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire, et pour masquer un signal d'horloge à l'unité de commande lorsque l'opération de lecture courante est une première opération de lecture après la mise sous tension du dispositif à mémoire ; et en ce que le tampon de section est configuré pour copier une section de données à partir de la matrice de cellules de mémoire dans un tampon de section dans lequel la section de données est copiée à partir d'une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante pendantle masquage du signal d'horloge de l'unité de commande, et pour transmettre une sous-section des données depuis la section de données dans le tampon de section vers l'unité de commande après la copie de la section de données dans le tampon de section.
31. Dispositif électronique selon la revendication 15, caractérisé en ce qu'il comporte en outre une interface connectée électriquement à l'unité de commande, l'interface réalisant une liaison électrique et mécanique séparable avec un microprocesseur (510).
32. Dispositif électronique selon la revendication 15, caractérisé en ce qu'il comporte en outre une interface radio connectée électriquement à l'unité de commande, l'interface radio réalisant une liaison sans fil avec un microprocesseur (510).
33. Dispositif électronique selon la revendication 15, caractérisé en ce qu'il comporte en outre un bus (501) connecté électriquement à l'unité de commande, et un microprocesseur connecté électriquement au bus, l'unité de commande étant configurée pour fournir des données de la matrice de cellules de mémoire au microprocesseur en passant par le bus.
34. Dispositif électronique selon la revendication 33, caractérisé en ce qu'il comporte en outre une interface d'utilisateur (520) connectée électriquement au bus, l'interface d'utilisateur étant configurée pour fournir des données au microprocesseur et pour recevoir des données depuis le microprocesseur.
35. Dispositif électronique, caractérisé en ce 30 qu'il comporte : une matrice (210) de cellules de mémoire agencée en de multiples files de cellules de mémoire, chaque file comprenant de multiples transistors de cellules de mémoire connectés en série entre un transistor de sélection 35 de file et un transistor de sélection de masse, de multiples transistors de cellules de mémoire de filesdifférentes définissant une section et chaque section comprenant de multiples sous-sections de transistors de cellules de mémoire ; un tampon de section {230) connecté électriquement à la matrice de cellules de mémoire, le tampon de section étant configuré de façon à stocker une section de données lues à partir d'une section de cellules de mémoire de la matrice de cellules de mémoire ; et une unité de commande (100) connectée électriquement à la matrice de cellules de mémoire et au tampon de section, l'unité de commande étant configurée de façon à recevoir une adresse de mémoire courante pour une opération de lecture courante, l'adresse de mémoire courante comprenant une partie d'adresse de section courante et une partie d'adresse de sous-section courante, et à masquer un signal d'horloge à l'unité de commande lorsque la partie d'adresse de section courante et une partie d'adresse de section précédente provenant d'une opération de lecture précédente sont différentes ; le tampon de section étant configuré pour copier une section de données provenant de la matrice de cellules de mémoire alors que le signal d'horloge de l'unité de commande de mémoire est masqué, la section de données étant copiée depuis une section de cellules de mémoire définie par la partie d'adresse de section courante de l'adresse de mémoire courante ; le tampon de section étant configuré pour transmettre une sous-section des données à partir de la section de données dans le tampon de section après que la section de données a été copiée dans le tampon de section.
36. Dispositif électronique selon la revendication 35, caractérisé en ce qu'il comporte en outre : un circuit de comparaison (250) connecté électriquement à l'unité de commande et configuré pour 35 comparer la partie d'adresse de section courante à unepartie d'adresse de section précédente d'une opération de lecture précédente.
37. Dispositif électronique selon la revendication 36, caractérisé en ce que le circuit de comparaison est configuré pour valider ou invalider un signal d'attente en réponse à la comparaison des parties d'adresse des sections courante et précédente, et en ce que l'unité de commande est configurée pour masquer ou démasquer le signal d'horloge en réponse au signal d'attente.
38. Dispositif électronique selon la revendication 36, caractérisé en ce que la matrice de cellules de mémoire comprend une matrice de cellules de mémoire à circuit intégré sur un substrat semi-conducteur, et en ce que le circuit de comparaison est situé sur le substrat semi- conducteur.
39. Dispositif électronique selon la revendication 35, caractérisé en ce que le tampon de section est configuré pour maintenir une section de données provenant de l'opération de lecture précédente dans le tampon de section et pour transmettre une sous-section des données se trouvant dans le tampon de section sans masquage du signal d'horloge au niveau de l'unité de commande lorsque les parties d'adresse des sections courante et précédente sont les mêmes.
40. Dispositif électronique selon la revendication 35, caractérisé en ce que chaque section de cellules de mémoire dans la matrice de cellules de mémoire comprend une page de cellules de mémoire, et en ce que chaque sous-section de cellules de mémoire comprend un multiplet de cellules de mémoire.
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| DE102008023824A1 (de) | 2008-12-11 |
| GB0808570D0 (en) | 2008-06-18 |
| GB2449182A (en) | 2008-11-12 |
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