JPH0675852A - メモリアクセス高速化回路 - Google Patents
メモリアクセス高速化回路Info
- Publication number
- JPH0675852A JPH0675852A JP25205692A JP25205692A JPH0675852A JP H0675852 A JPH0675852 A JP H0675852A JP 25205692 A JP25205692 A JP 25205692A JP 25205692 A JP25205692 A JP 25205692A JP H0675852 A JPH0675852 A JP H0675852A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- latch circuit
- cycle
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 ライトサククル時にＣＰＵのウエイトサイク
ルを不要にし、メモリアクセスの高速化を図る。 【構成】ＣＰＵと該ＣＰＵのサイクルタイムより長いア
クセスサイクルタイムのメモリとを有するシステムにお
いて、該ＣＰＵから該メモリに対するデータ書き込み時
に動作するチップセレクトラッチ回路と、アドレスラッ
チ回路と、データラッチ回路と、該メモリに対する書き
込み許可信号と該チップセレクトラッチ回路と該アドレ
スラッチ回路と該データラッチ回路の制御を行う制御回
路を備える。 【効果】 メモリに対するライトサイクル時にＣＰＵに
ウエイトサイクルが入らない。このため、メモリアクセ
スの高速化を図ることができ、システム性能が向上す
る。
ルを不要にし、メモリアクセスの高速化を図る。 【構成】ＣＰＵと該ＣＰＵのサイクルタイムより長いア
クセスサイクルタイムのメモリとを有するシステムにお
いて、該ＣＰＵから該メモリに対するデータ書き込み時
に動作するチップセレクトラッチ回路と、アドレスラッ
チ回路と、データラッチ回路と、該メモリに対する書き
込み許可信号と該チップセレクトラッチ回路と該アドレ
スラッチ回路と該データラッチ回路の制御を行う制御回
路を備える。 【効果】 メモリに対するライトサイクル時にＣＰＵに
ウエイトサイクルが入らない。このため、メモリアクセ
スの高速化を図ることができ、システム性能が向上す
る。
Description
【０００１】
【産業上の利用分野】本発明は、アクセススピードの遅
いメモリを有するＣＰＵシステムにおけるメモリアクセ
スの際に、ＣＰＵのウエイトサイクルを減らす装置に関
する。
いメモリを有するＣＰＵシステムにおけるメモリアクセ
スの際に、ＣＰＵのウエイトサイクルを減らす装置に関
する。
【０００２】
【従来の技術】従来のＣＰＵとメモリ接続は図２に示す
ようになっている。図において、ＣＰＵ２０１とメモリ
２０２を有するシステムでは、ＣＰＵ２０１がメモリ２
０２に対してリード／ライトを行なう時、リード時は、
アドレス２０４をデコーダ２０３でデコードして作った
チップセレクト２０７及びアドレス２０４がメモリ２０
２に対して有効になった後、データバス２０５上でメモ
リ２０２から出力されたデータが確定するまでＣＰＵ２
０１はデータを読み込めない。また、ライト時には、チ
ップセレクト２０７及びアドレス２０４がメモリ２０２
に対して有効になった後、メモリ２０２が書き込み可能
な状態になった時点でデータバス２０５上でデータは保
持されていなければならない。この状態でデータの書き
込みは書き込み許可信号２０６を立ち上げた時点で行わ
れる。ここで、ＣＰＵのアクセスサイクルタイムとメモ
リのアクセスサイクルタイムを比較してＣＰＵのアクセ
スサイクルタイムが長い場合、メモリへのアクセスの際
のサイクルタイムはＣＰＵのアクセスサイクルタイムで
決まるためシステムの性能低下を招くことはない。ま
た、特開昭６１−２５３５６０号公報（メモリ装置の書
き込み制御方式）には、書き込み時間が短いメモリに対
して、ウエイトが不要となる処理が示されている。しか
し、前記公報では、書き込み時間の長いメモリでは、ウ
エイトしなければならない。
ようになっている。図において、ＣＰＵ２０１とメモリ
２０２を有するシステムでは、ＣＰＵ２０１がメモリ２
０２に対してリード／ライトを行なう時、リード時は、
アドレス２０４をデコーダ２０３でデコードして作った
チップセレクト２０７及びアドレス２０４がメモリ２０
２に対して有効になった後、データバス２０５上でメモ
リ２０２から出力されたデータが確定するまでＣＰＵ２
０１はデータを読み込めない。また、ライト時には、チ
ップセレクト２０７及びアドレス２０４がメモリ２０２
に対して有効になった後、メモリ２０２が書き込み可能
な状態になった時点でデータバス２０５上でデータは保
持されていなければならない。この状態でデータの書き
込みは書き込み許可信号２０６を立ち上げた時点で行わ
れる。ここで、ＣＰＵのアクセスサイクルタイムとメモ
リのアクセスサイクルタイムを比較してＣＰＵのアクセ
スサイクルタイムが長い場合、メモリへのアクセスの際
のサイクルタイムはＣＰＵのアクセスサイクルタイムで
決まるためシステムの性能低下を招くことはない。ま
た、特開昭６１−２５３５６０号公報（メモリ装置の書
き込み制御方式）には、書き込み時間が短いメモリに対
して、ウエイトが不要となる処理が示されている。しか
し、前記公報では、書き込み時間の長いメモリでは、ウ
エイトしなければならない。
【０００３】
【発明が解決しようとする課題】ところが、高速で動作
するＣＰＵとそのＣＰＵよりもアクセスサイクルタイム
の長いメモリを有するシステムにおけるメモリアクセス
の場合、メモリのアクセスサイクルタイムに合わせてＣ
ＰＵにウエイトサイクルを挿入しなければ正常なデータ
のリード／ライトを行うことはできない。リードサイク
ルについてはＣＰＵがメモリからのデータを必要として
いるために、ＣＰＵが次のサイクルへ進むことはできな
い。このためデータが確定するまでウエイトサイクルを
挿入して待たざるをえない。しかし、ライトサイクルで
はＣＰＵ自身は次のサイクルに移ることができるにもか
かわらず、メモリがデータを書き込み終わるまでウエイ
トしている。従って、システムの性能はウエイトサイク
ルを挿入した分低下し、メモリへのアクセスが増えるほ
どその性能低下の度合いは大きくなる。そこで、本発明
は、ライトサククル時にＣＰＵのウエイトサイクルを不
要にし、メモリアクセスの高速化を図ることを目的とす
る。
するＣＰＵとそのＣＰＵよりもアクセスサイクルタイム
の長いメモリを有するシステムにおけるメモリアクセス
の場合、メモリのアクセスサイクルタイムに合わせてＣ
ＰＵにウエイトサイクルを挿入しなければ正常なデータ
のリード／ライトを行うことはできない。リードサイク
ルについてはＣＰＵがメモリからのデータを必要として
いるために、ＣＰＵが次のサイクルへ進むことはできな
い。このためデータが確定するまでウエイトサイクルを
挿入して待たざるをえない。しかし、ライトサイクルで
はＣＰＵ自身は次のサイクルに移ることができるにもか
かわらず、メモリがデータを書き込み終わるまでウエイ
トしている。従って、システムの性能はウエイトサイク
ルを挿入した分低下し、メモリへのアクセスが増えるほ
どその性能低下の度合いは大きくなる。そこで、本発明
は、ライトサククル時にＣＰＵのウエイトサイクルを不
要にし、メモリアクセスの高速化を図ることを目的とす
る。
【０００４】
【課題を解決しようとする手段】上記課題を解決するた
めに本発明では、ＣＰＵと該ＣＰＵのサイクルタイムよ
り長いアクセスサイクルタイムのメモリとを有するシス
テムにおいて、該ＣＰＵから該メモリに対するデータ書
き込み時に動作するチップセレクトラッチ回路と、アド
レスラッチ回路と、データラッチ回路と、該メモリに対
する書き込み許可信号と該チップセレクトラッチ回路と
該アドレスラッチ回路と該データラッチ回路のラッチ信
号とチップセレクト信号のホールドおよびリリースを行
う制御回路とを備える。
めに本発明では、ＣＰＵと該ＣＰＵのサイクルタイムよ
り長いアクセスサイクルタイムのメモリとを有するシス
テムにおいて、該ＣＰＵから該メモリに対するデータ書
き込み時に動作するチップセレクトラッチ回路と、アド
レスラッチ回路と、データラッチ回路と、該メモリに対
する書き込み許可信号と該チップセレクトラッチ回路と
該アドレスラッチ回路と該データラッチ回路のラッチ信
号とチップセレクト信号のホールドおよびリリースを行
う制御回路とを備える。
【０００５】
【作用】上記手段により、ＣＰＵはライトサイクルの次
のサイクルに移っても、チップセレクトとデータをホー
ルドして、メモリのアクセスタイムに合わせて書き込み
許可信号を有効にすることでメモリに対する書き込みは
正常に行える。このときＣＰＵはウエイトサイクルを必
要としない。従って、ライトサイクル時に挿入していた
ウエイトサイクルを省くことができる。
のサイクルに移っても、チップセレクトとデータをホー
ルドして、メモリのアクセスタイムに合わせて書き込み
許可信号を有効にすることでメモリに対する書き込みは
正常に行える。このときＣＰＵはウエイトサイクルを必
要としない。従って、ライトサイクル時に挿入していた
ウエイトサイクルを省くことができる。
【０００６】
【実施例】本発明の実施例を図１に示す。図１において
破線で囲んだ部分が本発明のメモリアクセス高速化回路
１０１である。１０２がチップセレクトラッチ回路、１
０３がアドレスラッチ回路、１０４がデータラッチ回
路、１０５が制御回路である。ライトサイクルにはいる
とＣＰＵ側書き込み許可信号１１１がそのサイクルがラ
イトサイクルであることを示すようにＬＯＷレベルにな
る。制御回路は、このＣＰＵ側書き込み許可信号１１１
とチップセレクト信号１１７を監視して、メモリ１０７
に対する書き込みであることが判るとＣＰＵ１０６のサ
イクルが終わる前にラッチ信号１１６を有効にして、チ
ップセレクトラッチ回路１０２、アドレスラッチ回路１
０３、データラッチ回路１０４でそれぞれの信号をホー
ルドする。その後メモリ１０７のアクセスサイクルタイ
ムに達するとメモリー側書き込み許可信号１１５を立ち
上げることでメモリ１０７にデータの書き込みを行う。
しかる後、ラッチ信号１１６を無効にして、チップセレ
クトラッチ回路１０２、アドレスラッチ回路１０３、デ
ータラッチ回路１０４でそれぞれの信号をリリースす
る。このときすでにＣＰＵ１０６は次のサイクルに入っ
ているが、前サイクルでのメモリ１０７にたいするデー
タの書き込みは正確に行われたことになる。
破線で囲んだ部分が本発明のメモリアクセス高速化回路
１０１である。１０２がチップセレクトラッチ回路、１
０３がアドレスラッチ回路、１０４がデータラッチ回
路、１０５が制御回路である。ライトサイクルにはいる
とＣＰＵ側書き込み許可信号１１１がそのサイクルがラ
イトサイクルであることを示すようにＬＯＷレベルにな
る。制御回路は、このＣＰＵ側書き込み許可信号１１１
とチップセレクト信号１１７を監視して、メモリ１０７
に対する書き込みであることが判るとＣＰＵ１０６のサ
イクルが終わる前にラッチ信号１１６を有効にして、チ
ップセレクトラッチ回路１０２、アドレスラッチ回路１
０３、データラッチ回路１０４でそれぞれの信号をホー
ルドする。その後メモリ１０７のアクセスサイクルタイ
ムに達するとメモリー側書き込み許可信号１１５を立ち
上げることでメモリ１０７にデータの書き込みを行う。
しかる後、ラッチ信号１１６を無効にして、チップセレ
クトラッチ回路１０２、アドレスラッチ回路１０３、デ
ータラッチ回路１０４でそれぞれの信号をリリースす
る。このときすでにＣＰＵ１０６は次のサイクルに入っ
ているが、前サイクルでのメモリ１０７にたいするデー
タの書き込みは正確に行われたことになる。
【０００７】
【発明の効果】以上述べたように本発明によれば、メモ
リに対するライトサイクル時にＣＰＵにウエイトサイク
ルが入らない。このため、メモリアクセスの高速化を図
ることができ、システム性能が向上するという効果があ
る。
リに対するライトサイクル時にＣＰＵにウエイトサイク
ルが入らない。このため、メモリアクセスの高速化を図
ることができ、システム性能が向上するという効果があ
る。
【図１】本発明の実施例
【図２】従来のＣＰＵとメモリの接続例である。
１０１ メモリアクセス高速化回路 １０２ チップセレクトラッチ回路 １０３ アドレスラッチ回路 １０４ データラッチ回路 １０５ 制御回路 １０６ ＣＰＵ １０７ メモリ １０８ デコーダ １０９ アドレス信号 １１０ データ信号 １１１ ＣＰＵ側書き込み許可信号 １１２ ラッチドチップセレクト信号 １１３ ラッチドアドレス信号 １１４ ラッチドデータ信号 １１５ メモリ側書き込み許可信号 １１６ ラッチ信号 １１７ チップセレクト信号 ２０１ ＣＰＵ ２０２ メモリ ２０３ デコーダ ２０４ アドレス信号 ２０５ データ信号 ２０６ 書き込み許可信号 ２０７ チップセレクト信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伴仲 由美恵 福岡県北九州市八幡西区黒崎城石２番１号 株式会社安川電機内
Claims (1)
- 【請求項１】 ＣＰＵと該ＣＰＵのサイクルタイムより
長いアクセスサイクルタイムのメモリとを有するシステ
ムにおいて、 該ＣＰＵから該メモリに対するデータ書き込み時に動作
するチップセレクトラッチ回路と、アドレスラッチ回路
と、データラッチ回路と、 該メモリに対する書き込み許可信号と該チップセレクト
ラッチ回路と該アドレスラッチ回路と該データラッチ回
路のラッチ信号とチップセレクト信号のホールドおよび
リリースを行う制御回路とを備えたことを特徴とするメ
モリアクセス高速化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25205692A JPH0675852A (ja) | 1992-08-26 | 1992-08-26 | メモリアクセス高速化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25205692A JPH0675852A (ja) | 1992-08-26 | 1992-08-26 | メモリアクセス高速化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675852A true JPH0675852A (ja) | 1994-03-18 |
Family
ID=17231954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25205692A Pending JPH0675852A (ja) | 1992-08-26 | 1992-08-26 | メモリアクセス高速化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019113A1 (fr) * | 2000-08-30 | 2002-03-07 | Matsushita Electric Industrial Co., Ltd. | Controleur d'acces de memoire |
| KR101106526B1 (ko) * | 2009-12-10 | 2012-01-20 | 큰산기술 주식회사 | 체크밸브를 갖는 지하수공의 오염방지장치 |
| US10562758B2 (en) | 2016-10-21 | 2020-02-18 | Hyundai Motor Company | Valve apparatus of urea tank for vehicle |
-
1992
- 1992-08-26 JP JP25205692A patent/JPH0675852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019113A1 (fr) * | 2000-08-30 | 2002-03-07 | Matsushita Electric Industrial Co., Ltd. | Controleur d'acces de memoire |
| KR101106526B1 (ko) * | 2009-12-10 | 2012-01-20 | 큰산기술 주식회사 | 체크밸브를 갖는 지하수공의 오염방지장치 |
| US10562758B2 (en) | 2016-10-21 | 2020-02-18 | Hyundai Motor Company | Valve apparatus of urea tank for vehicle |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6542957B2 (en) | Memory of controlling page mode access | |
| JP3057934B2 (ja) | 共有バス調停機構 | |
| CN101390169B (zh) | 嵌入式存储器中的位线预充电 | |
| US7167946B2 (en) | Method and apparatus for implicit DRAM precharge | |
| US6484244B1 (en) | Method and system for storing and processing multiple memory commands | |
| US20020122335A1 (en) | Burst access memory system | |
| EP0080902A2 (en) | Semiconductor memory device | |
| JPH0675852A (ja) | メモリアクセス高速化回路 | |
| JPH09106670A (ja) | 半導体メモリ装置とそのカラムデコーダ回路 | |
| US6002632A (en) | Circuits, systems, and methods with a memory interface for augmenting precharge control | |
| KR100831491B1 (ko) | 어드레스 디코드 | |
| CN114327005B (zh) | 芯片的复位管理方法及模块和Flash复位装置及芯片结构 | |
| JPH10302475A (ja) | メモリ制御装置 | |
| JP3769033B2 (ja) | 半導体メモリ装置 | |
| EP0063612A1 (en) | Numerical control unit | |
| JP2005149547A (ja) | メモリ制御装置及び集積回路 | |
| JPH09282887A (ja) | 半導体記憶装置 | |
| JPH05342096A (ja) | プログラマブルコントローラのプログラム実行方法 | |
| JPH07121351A (ja) | 半導体ｒａｍ | |
| WO2000022531A1 (en) | System and method for improving memory access | |
| JPH01229326A (ja) | 情報処理装置 | |
| JPH0810443B2 (ja) | メモリ制御回路 | |
| JPH0540686A (ja) | 記憶装置 | |
| JPH0619832A (ja) | デュアルポートメモリ | |
| JPH06119275A (ja) | リカバリータイム自動挿入回路 |