JPH0619832A - デュアルポートメモリ - Google Patents

Abstract

(57)【要約】 【構成】 開示されたデュアルポートＲＡＭ３は、書込
まれるべきデータ信号を一旦保持するライトデータラッ
チ回路６，７と、競合するメモリセルにストアされてい
たデータ信号を保持するリードデータラッチ回路４ａ，
５ａとを含む。２つのポートを介して同一のメモリセル
に対し書込要求と読出要求とが競合するとき、書込デー
タ信号がライトデータラッチ回路に一旦保持される一
方、競合するメモリセルからリードデータラッチ回路に
データ信号が読出される。 【効果】 書込要求と読出要求とが同一のメモリセルに
対し同時に発生しても、データ記憶回路９においてアク
セスの衝突が生じないので、外部ＣＰＵ１，２に競合を
避けるための動作上の制約を与えない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デュアルポートメモ
リに関し、特に、競合するアクセス要求を避けるために
外部回路に対し制約をあたえないデュアルポートメモリ
に関する。

【０００２】

【従来の技術】デュアルポートＲＡＭは、２つのアクセ
スポート（または入出力ポート）を有しており、たとえ
ばマルチプロセッサシステムなどにおいて、複数のプロ
セッサによって共用できるメモリとして広く使用されて
いる。複数のプロセッサなどによってアクセスが可能で
あることから、一般に、２つのアクセスポートを介して
同時にアクセス、すなわち書込および／または読出を行
なうことができる。

【０００３】図７は、従来のデュアルポートＲＡＭにお
けるアドレス一致検出回路の論理回路図である。図８
は、従来のデュアルポートＲＡＭにおけるデータ出力回
路の論理回路図である。図７および図８に示した回路
は、特開昭６２−１７５９９２号公報に開示されてい
る。

【０００４】図７を参照して、アドレス一致検出回路
は、アドレス信号ＡＤａ０ないしＡＤａｎおよびＡＤｂ
０ないしＡＤｂｎを受ける排他的論理和ゲート（以下
「ＥＸＯＲゲート」という）１００ないし１０ｎと、Ｅ
ＸＯＲゲート１００ないし１０ｎの出力に接続されたＯ
Ｒゲート１１と、ＯＲゲート１１の出力信号およびアク
セスポートＡのための書込イネーブル信号／ＷＥａを受
けるように接続されたＮＯＲゲート１２とを含む。各Ｅ
ＸＯＲゲート１００ないし１０ｎは、ポートＡを介して
のアクセスのためのアドレス信号ＡＤａ０ないしＡＤａ
ｎおよびアクセスポートＢを介してのアクセスのための
アドレス信号ＡＤｂ０ないしＡＤｂｎを受ける。

【０００５】動作において、たとえば、２つのアクセス
ポートＡおよびＢを介しての書込要求と読出要求とが同
一のメモリセルに対して生じた場合（すなわち競合が生
じた場合）、ＯＲゲート１１が、２つのアドレス信号Ａ
Ｄａ０ないしＡＤａｎおよびＡＤｂ０ないしＡＤｂｎの
一致を検出する。したがって、ＮＯＲゲート１２は、ア
クセスポートＡのための書込イネーブル信号／ＷＥａに
応答して、ポートＡを介しての書込動作中「１」の出力
信号φＢを出力する。出力信号φＢは、図８に示したデ
ータ出力回路に与えられる。

【０００６】図８を参照して、データ出力回路は、ＮＯ
Ｒゲート１３ないし１６と、インバータ１７とを含む。
ＮＯＲゲート１３および１４によって、ラッチ回路が構
成される。ＮＯＲゲート１５および１６のそれぞれの一
方端子は、前述の出力信号φＢを受ける。ＮＯＲゲート
１５および１６のそれぞれの他方端子は、メモリセルア
レイから読出されてきた出力データ信号ＤＯｂおよび／
ＤＯｂを受ける。

【０００７】図７に示したアドレス一致検出回路から
「１」の出力信号φＢが与えれたとき、ＮＯＲゲート１
５および１６はいずれも「０」の信号を出力するので、
ＮＯＲゲート１３および１４によって構成されたラッチ
回路のデータは変更されない。すなわち、ポートＢのデ
ータ出力回路、すなわち図８に示したデータ出力回路は
安定した出力信号ＤＯ＊ｂを出力する。この様子は図９
において示されている。

【０００８】図９に示した例では、ポートＡを介しての
書込動作が終了した後、ポートＢの出力データ信号ＤＯ
＊ｂが古いデータから新しいデータに変更される。した
がって、ポートＢを介しての読出動作は、古いデータ信
号が安定して保持されている期間において、または新し
いデータ信号が安定して保持された後において行なわな
ければならない。

【０００９】図１０は、従来のマルチポートＲＡＭを示
すブロック図である。図１０に示したマルチポートＲＡ
Ｍは、特開昭６３−１８３６７８号公報に開示される。
図１０を参照して、マルチポートＲＡＭ１９は、３つの
ＣＰＵ１，２および１８により共用される。マルチポー
トＲＡＭ１９は、図示されないメモリセルアレイを含む
データ記憶回路２０と、ＣＰＵ１，２，１８から与えら
れるアドレス信号をラッチするアドレスラッチ回路２２
ａ，２２ｂ，２２ｃと、ラッチされたアドレス信号のい
ずれかを選択するアドレスセレクタ２１と、書込データ
をラッチする書込データラッチ回路２４ａ，２４ｂ，２
４ｃと、書込データドライバ２５ａ，２５ｂ，２５ｃ
と、読出データドライバ（またはデータポート）２３
ａ，２３ｂ，２３ｃと、メモリ制御部２６とを含む。

【００１０】動作において、ＣＰＵ１，２，１８のうち
複数のＣＰＵからのアクセス要求が競合したとき、メモ
リ制御部２６の制御の下で、アドレス信号と書込データ
信号とがそれぞれ対応するラッチ回路２２ａ，２２ｂ，
２２ｃ，２４ａ，２４ｂ，２４ｃにより一旦保持され
る。保持されたアドレス信号およびデータ信号を用いて
順次にデータ記憶回路２０へのアクセスが行なわれ、デ
ータ記憶回路２０でのシステムの競合が防がれる。

【００１１】

【発明が解決しようとする課題】このように、従来のデ
ュアルポートＲＡＭおよびマルチポートＲＡＭでは、こ
れらのＲＡＭ内に設けられた制御回路により、一旦デー
タ信号およびアドレス信号などが保持され、またはそれ
らの信号が遅延されてアクセス要求が処理される。した
がって、デュアルポートＲＡＭおよびマルチポートＲＡ
Ｍに接続されるＣＰＵに、外部からの（すなわちこれら
のＲＡＭからの）アクセス待ち要求に対応できる機能を
有することが要求される。たとえば、ＣＰＵにＲＥＡＤ
Ｙ機能を持たせることが要求される。言い換えると、こ
のような機能を有していないＣＰＵに、前述のようなデ
ュアルポートＲＡＭおよびマルチポートＲＡＭを接続す
ることができなかった。また、上記のようなデータ信号
およびアドレス信号の待ち時間が存在するため、そのよ
うな待ち時間が存在しても問題が生じないような技術分
野だけに、このようなデュアルポートＲＡＭおよびマル
チポートＲＡＭの使用が限定されるという問題もあっ
た。

【００１２】たとえば、デュアルタイム処理を行なうコ
ンピュータシステムでは、いかなる場合においても同一
のタイミングで処理を実行しなければならない場合があ
る。このような場合において、たとえ最小限の待ち時間
であったとしても、どのようなタイミングで待ち時間が
発生するのかが不明であればこれらのＲＡＭを使用する
ことができない。

【００１３】一方、一般にＬＳＩの端子の数の増加は製
品価格の上昇につながるため、特に小規模なシステムで
用いられるマイクロコンピュータでは、ＲＥＡＤＹ端子
が省かれることが望まれる。このようなシステムでは、
システムとしてのスループットを向上させるためにデュ
アルポートＲＡＭが有効であっても、それを使用するこ
とはできないという事態を生じていた。

【００１４】この発明は、上記のような課題を解決する
ためになされたもので、競合するアクセス要求があって
も外部回路に対し何ら動作上の制約を与えないデュアル
ポートメモリを提供することを目的とする。

【００１５】

【課題を解決するための手段】この発明に係るデュアル
ポートメモリは、第１および第２のアクセスポートを介
してアクセス可能なメモリセルアレイを含むデータ記憶
回路と、アドレス信号に応答して、第１および第２のア
クセスポートを介しての書込動作と読出動作とが同じメ
モリセルにおいて競合することを検出する競合検出手段
と、外部から与えられる書込命令信号の能動化に応答し
て、書込まれるべきデータ信号を保持する書込データ保
持手段と、書込命令信号の能動化に応答して、競合メモ
リセルにストアされていたデータ信号を読出し、保持す
る読出データ保持手段と、書込命令信号の不能化に応答
して、書込データ保持手段内に保持されていたデータ信
号を競合メモリセルに書込むデータ書込手段と、競合検
出手段に応答して、読出データ保持手段内に保持されて
いたデータ信号を読出すデータ読出手段とを含む。

【００１６】

【作用】この発明におけるデュアルポートメモリでは、
競合検出手段が、アドレス信号に応答して、メモリセル
アレイ内の同じメモリセルにおいて書込動作と読出動作
とが競合することを検出する。書込データ保持手段は、
書込命令信号の能動化に応答して、競合メモリセルに書
込まれるべきデータ信号を一旦保持する。一方、読出デ
ータ保持手段は、書込命令信号の能動化に応答して、競
合メモリセルにストアされていたデータ信号を読出し、
保持する。データ読出手段は、競合検出手段に応答し
て、読出データ保持手段内に保持されていたデータ信号
を読出す。このように、書込まれるべきデータ信号が一
旦書込データ保持手段内に保持され、その間に競合メモ
リセルにストアされていたデータ信号が読出データ保持
手段内に保持されるので、競合メモリセル、すなわち同
一のメモリセルに対して書込動作と読出動作とが同時に
行なわれるのが防がれる。したがって、外部回路に対し
て、書込動作および読出動作による競合を防ぐための動
作上の制約を与えない。

【００１７】

【実施例】図１は、この発明の一実施例を示すデュアル
ポートＲＡＭのブロック図である。図１を参照して、デ
ュアルポートＲＡＭ３は、それぞれバスラインＢＡおよ
びＢＢを介して２つのＣＰＵ１および２に接続される。
デュアルポートＲＡＭ３は、図示されていないメモリセ
ルアレイを含むデータ出力回路９を含む。データ記憶回
路は、デュアルポートＲＡＭ３の２つのアクセスポート
ＡおよびＢを介してＣＰＵ１および２からそれぞれアク
セスすることができる。

【００１８】デュアルポートＲＡＭ３は、ポートＡ側に
おいて、スイッチング回路５１を介してデータ記憶回路
９から読出されたデータ信号を受けるリードデータラッ
チ回路４ａと、スイッチング回路５２および５３を介し
てラッチ回路４ａに接続されたリードデータラッチ回路
４ｂと、スイッチング回路５５を介して書込まれるべき
データ信号を受けるライトデータラッチ回路６とを含
む。ラッチ回路６内にラッチされたデータ信号は、スイ
ッチング回路５６を介してデータ記憶回路９に与えられ
る。一方、ポートＢ側において、デュアルポートＲＡＭ
３は、スイッチング回路６１を介してデータ記憶回路９
から読出されたデータ信号を受けるリードデータラッチ
回路５ａと、スイッチング回路６２および６３を介して
ラッチ回路５ａに接続されたリードデータラッチ回路５
ｂと、スイッチング回路６５を介して書込まれるべきデ
ータ信号を受けるライトデータラッチ回路７とを含む。
ラッチ回路７内にラッチされたデータ信号は、スイッチ
ング回路６６を介してデータ記憶回路９に与えられる。

【００１９】デュアルポートＲＡＭ３は、さらに、ＣＰ
Ｕ１および２からそれぞれ与えられるアドレス信号ＡＤ
ａおよびＡＤｂが一致したことを検出することにより、
アクセスの競合が生じたことを検出するアクセス競合検
出回路８ａと、スイッチング回路５１ないし５６および
６１ないし６６を制御するための制御信号ＳＥＬ，Ｗ
Ｒ，ＷＲＥＮ，ＲＤ，ＲＤＮなどを発生するための制御
信号発生回路８ｂとを含む。

【００２０】スイッチング回路５１は、制御信号発生回
路８ｂから与えられるスイッチング制御信号ＲＤＥＮ
ａ′に応答して動作する。スイッチング回路５２および
５４は、信号ＳＥＬａおよび／ＳＥＬａに応答してそれ
ぞれ動作する。スイッチング回路５３は、信号ＲＤＥＮ
ａに応答して動作する。スイッチング回路５５は、信号
ＷＲａに応答して動作する。スイッチング回路５６は、
信号ＷＲＥＮａに応答して動作する。スイッチング回路
６１は、信号ＲＤＥＮｂ′に応答して動作する。スイッ
チング回路６２および６４は、信号ＳＥＬｂおよび／Ｓ
ＥＬｂに応答してそれぞれ動作する。スイッチング回路
６３は、信号ＲＤＥＮｂに応答して動作する。スイッチ
ング回路６５は、信号ＷＲｂに応答して動作する。スイ
ッチング回路６６は、信号ＷＲＥＮｂに応答して動作す
る。

【００２１】図２は、図１に示したデュアルポートＲＡ
Ｍ３の基本的な書込動作を説明するためのタイミングチ
ャートである。また、図３は、その制御フローを示す制
御フロー図である。図１ないし図３を参照して、以下
に、デュアルポートＲＡＭ３の基本的な書込動作につい
て説明する。

【００２２】図２を参照して、時刻ｔ０において、書込
アドレス信号ＡＤＷが与えられる。時刻ｔ１において、
外部から与えられる書込命令信号／ＷＲがアサート（す
なわち能動化）される。信号／ＷＲ＊は、信号／ＷＲよ
りも広いパルス幅を有しており、かつ信号／ＷＲが立下
がった後信号／ＷＲ＊が立上がるまでにメモリセルへの
書込が可能な時間長さに設定されている。信号／ＷＲ＊
は、システムクロック信号を用いて外部で発生される
か、またはアドレスラッチイネーブル信号のようなタイ
ミング信号を用いて発生される。

【００２３】時刻ｔ１の後に、書込まれるべきデータ信
号ＤＷが、システムバスラインＢＡまたはＢＢを介して
与えられる。

【００２４】信号／ＷＲの立下がりに応答して、信号Ｒ
ＤＥＮ′は時刻ｔ１においてアサートされる（図３のス
テップ２０１）。信号ＲＤＥＮ′のアサートに応答し
て、アドレス信号ＡＤＷによって指定されたメモリセル
から読出されたデータ信号がスイッチング回路５１また
は６１を介してリードデータラッチ回路４ａまたは５ａ
に与えられる。一方、書込まれるべきデータ信号ＤＷ
は、信号／ＷＲの立下がりに応答して、スイッチング回
路５５または６５を介してライトデータラッチ回路６ま
たは７に与えられる（図３のステップ２０２）。

【００２５】すなわち、一方のアクセスポートを介して
のデータ書込の対象となっているメモリセルにストアさ
れているデータ信号を、他方のアクセスポート側のリー
ドデータラッチ回路４ａまたは５ａに転送され、信号／
ＷＲの立上がりに応答して、信号ＷＲおよびＲＤＥＮ′
がネゲートされる。その直後に、信号ＷＲＥＮがアサー
トされ（図３のステップ２０３）、ライトデータラッチ
回路６または７にラッチされていた書込データ信号ＤＷ
がデータ記憶回路９に転送される。信号２ＷＲ＊の立上
がりに応答して、データ記憶回路９内のメモリセルへの
書込動作が完了する（図３のステップ２０４）。このよ
うに、基本的な書込動作では、書込データ信号ＤＷが一
旦ライトデータラッチ回路６または７において保持され
た後、データ記憶回路９内のメモリセルアレイに書込ま
れる。

【００２６】一方、基本的な読出動作では、図示されて
いないが、信号／ＷＲと同じタイミングで発生される信
号ＲＤの期間において読出動作が完了される。したがっ
て、基本的な書込動作は、図２に示した期間Ｚ１＋Ｚ２
において行なわれるのに対し、基本的な読出動作は、期
間Ｚ１に相当する時間で行なわれることになる。

【００２７】次に、一方のアクセスポートを介しての書
込動作と他方のアクセスポートを介しての読出動作とが
競合した場合における動作について説明する。以下の説
明では、一例として、ポートＡを介してＣＰＵ１から書
込動作が要求され、ポートＢを介してＣＰＵ２から読出
動作が要求される場合について説明する。

【００２８】図４は、図１に示したビデオＲＡＭ３にお
けるアクセス競合時の動作を説明するためのタイミング
チャートである。また、図５は、そのときの制御フロー
を示す制御フロー図である。図４および図５を参照し
て、以下に、アクセス競合時の動作について説明する。

【００２９】読出動作が開始されるとき、すなわちアク
セスポートＢを介しての読出のための信号／ＲＤｂの立
下がりに応答して、信号ＲＤｂおよびＲＤＥＮｂがアサ
ートされる。同時に、もう一方のアクセスポートＡの状
態がアクセス競合検出回路８ａにより検出される（図５
のステップ３０１）。もう一方のアクセスポートＡが同
一のメモリセルへの書込を要求しているとき（図５のス
テップ３０２）、言い換えると２つのアクセスポートＡ
およびＢを介してのアクセスのためのアドレス信号が同
じであり、かつ信号／ＷＲａが低レベルであるとき、図
１に示したアクセス競合検出回路８ａが「１」の競合検
出信号ＳＥＬｂを出力する（図５のステップ３０３）。
図１に示したスイッチング回路６２は、「１」の信号Ｓ
ＥＬｂに応答してオンするので、リードデータラッチ回
路５ａにおいて保持されていたデータ信号がリードデー
タラッチ回路５ｂに与えられ（図５のステップ３０
３）、ポートＢを介して外部に出力される。このときの
様子は、図４のタイミングチャートの場合３において示
される。

【００３０】もし、同一のメモリセルへのアクセスの競
合が生じていないとき、「０」の信号ＳＥＬｂが出力さ
れるので、図１に示したリードデータラッチ回路５ａを
経由することなく、すなわちスイッチング回路６４を介
して、データ記憶回路９から読出されたデータ信号がリ
ードデータラッチ回路５ｂに与えられ（図５のステップ
３０５）、外部に出力される（図４の場合１，２および
４）。

【００３１】また、読出動作中において、常にもう一方
のポートＡの状態がアクセス競合検出回路８ａによって
検出されている。アクセスポートＢを介しての読出動作
中に、アクセスポートＡから同一のメモリセルに対して
書込動作の要求が生じたとき、すなわちアクセスの競合
が生じたとき、アクセスポートＡの信号ＷＲａのネゲー
トと同時にアクセスポートＢの信号ＲＤＥＮｂがネゲー
トされる（図４の場合２）。図１に示したリードデータ
ラッチ回路５ａの読出中は、信号ＷＲＥＮｂのネゲート
と同時に信号ＲＤＥＮｂ′もネゲートされ（図４の場合
３）、アクセスボートＢを介して出力されるデータ信号
が不定となることが防止される。したがって、時間遅延
のない読出動作が行なわれ得る。

【００３２】次に、上記のアクセス競合中の動作におい
て、書込データ信号ＤＷの確定が遅れた場合の動作につ
いて図６を参照して説明する。図６を参照して、通常の
書込動作が開始されたとき、すなわち信号／ＷＲａが立
下がったとき、もう一方のポートＢの信号ＲＤＥＮｂ′
が「１」になる。書込動作の対象となっていたメモリセ
ルにストアされていたデータ信号が、スイッチング回路
６１を介してリードデータラッチ回路５ａに与えられ、
その後信号ＷＲＥＮｂの立上がりに応答して信号ＲＤＥ
Ｎｂ′がネゲートされる。したがって、このとき書込動
作と読出動作とが競合しても、読出動作がボートＢ側の
第１のリードデータラッチ回路５ａを介して行なわれる
ので、書込データ信号ＤＷの遅延（図６に示したＸ）に
より、信号／ＲＤｂの立下がりからポートＢの読出デー
タ信号の確定までの時間（すなわち読出開始からのアク
セスタイム）が影響されない。

【００３３】このように、一方のアクセスポートを介し
ての書込動作要求と他方のアクセスポートを介しての読
出動作要求とが、同一のメモリセルに対して生じたと
き、書込まれるべきデータ信号が一旦ライトデータラッ
チ回路において保持される一方、競合が生じているメモ
リセルから読出されたデータ信号がリードデータラッチ
回路に保持される。その後、ライトデータラッチ回路に
おいて保持されていたデータ信号が競合メモリセルに書
込まれる一方、リードデータラッチ回路に保持されてい
た読出データ信号が外部に出力される。このように、外
部のＣＰＵ１および２から同時にアクセス要求が生じた
場合でも、図１に示したデュアルポートＲＡＭ３は、デ
ータ記憶回路９におけるアクセスの衝突を生じさせない
ので、外部のＣＰＵ１および２の側でこのアクセスにお
ける衝突を避けるための動作上の制約が生じない。言い
換えると、外部のＣＰＵ１および２として、ＲＥＡＤＹ
機能を有していないＣＰＵに図１に示したデュアルポー
トＲＡＭ３を接続することが可能となり、したがって、
リアルタイム処理が要求される分野においてデュアルポ
ートＲＡＭ３を広く適用することが可能となる。

【００３４】

【発明の効果】以上のように、この発明によれば、書込
命令信号の能動化に応答して、書込まれるべきデータ信
号を保持する書込データ保持手段と、競合メモリセルに
ストアされていたデータ信号を保持する読出データ保持
手段とを設けたので、同時に書込要求と読出要求とが同
じメモリセルに対して競合しても、データ記憶回路にお
いて実際にアクセスの衝突が生じることはなく、したが
って、外部回路に対し動作上の制約を与えることのない
デュアルポートメモリが得られた。

【図面の簡単な説明】

【図１】この発明の一実施例を示すデュアルポートＲＡ
Ｍのブロック図である。

【図２】図１に示したデュアルポートＲＡＭの基本的な
書込動作を説明するためのタイミングチャートである。

【図３】図１に示したデュアルポートＲＡＭの基本的な
書込動作を説明するための制御フロー図である。

【図４】図１に示したデュアルポートＲＡＭにおけるア
クセス競合時の動作を説明するためのタイミングチャー
トである。

【図５】図１に示したデュアルポートＲＡＭにおけるア
クセス競合時の動作を説明するための制御フロー図であ
る。

【図６】図１に示したデュアルポートＲＡＭにおける書
込データの確定が遅れた場合の動作を説明するためのタ
イミングチャートである。

【図７】従来のデュアルポートＲＡＭにおけるアドレス
一致検出回路の論理回路図であく。

【図８】従来のデュアルポートＲＡＭにおけるデータ出
力回路の論理回路図である。

【図９】図７および図８に示した回路の動作を説明する
ためのタイミングチャートである。

【図１０】従来のマルチポートＲＡＭを示すブロック図
である。

【符号の説明】

１，２ ＣＰＵ ３ デュアルポートＲＡＭ ４ａ，４ｂ，５ａ，５ｂ リードデータラッチ回路 ６，７ ライトデータラッチ回路 ８ａ アクセス競合検出回路 ８ｂ 制御信号発生回路 ９ データ記憶回路 ５１−５６，６１−６６ スイッチング回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１および第２のアクセスポートを介し
   てアクセス可能なメモリセルアレイを含むデータ記憶回
   路と、 アドレス信号に応答して、前記第１および第２のアクセ
   スポートを介しての書込動作と読出動作が前記メモリセ
   ルアレイ内の同じメモリセルにおいて競合することを検
   出する競合検出手段と、 外部から与えられる書込命令信号の能動化に応答して、
   書込まれるべきデータ信号を保持する書込データ保持手
   段と、 外部から与えられる書込命令信号の能動化に応答して、
   前記競合メモリセルにストアされていたデータ信号を読
   出し、保持する読出データ保持手段と、 外部から与えられる書込命令信号の不能化に応答して、
   前記書込データ保持手段内に保持されていたデータ信号
   を前記競合メモリセルに書込むデータ書込手段と、 前記競合検出手段に応答して、前記読出データ保持手段
   内に保持されていたデータ信号を読出すデータ読出手段
   とを含む、デュアルポートメモリ。