JPH07121351A - 半導体ｒａｍ - Google Patents
半導体ｒａｍInfo
- Publication number
- JPH07121351A JPH07121351A JP26705493A JP26705493A JPH07121351A JP H07121351 A JPH07121351 A JP H07121351A JP 26705493 A JP26705493 A JP 26705493A JP 26705493 A JP26705493 A JP 26705493A JP H07121351 A JPH07121351 A JP H07121351A
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- JP
- Japan
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- ram
- circuit
- data
- write
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- Pending
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Abstract
(57)【要約】
【目的】 （１）メモリ内容に基づく演算を高速に行
い、（２）他のＲＡＭあるいはメモリブロックに対し
て、書き込みを制御する信号を出力する演算機能内蔵の
ＲＡＭを提供する。 【構成】 選択されたメモリセルの内容はビット及びビ
ット反転信号線に現れ、センス回路１４によって、内容
が１／０判定に十分なレベルまで増幅される。この後、
センス回路１４から読み出された信号Ｄｏｕｔ０、Ｄｏ
ｕｔ１、Ｄｏｕｔｋとデータ線Ｄ０、Ｄ１、Ｄｋのデー
タとを比較回路１６で比較し、設定された比較条件を満
たせば（例えば、データ線の値がセンス回路１４から読
み出された信号の値より大きければ）、データ線Ｄ０、
Ｄ１、Ｄｋのデータを書き込むために、書き込み回路１
５をアクティブ状態にし、強制的にデータ書き込みを行
う。
い、（２）他のＲＡＭあるいはメモリブロックに対し
て、書き込みを制御する信号を出力する演算機能内蔵の
ＲＡＭを提供する。 【構成】 選択されたメモリセルの内容はビット及びビ
ット反転信号線に現れ、センス回路１４によって、内容
が１／０判定に十分なレベルまで増幅される。この後、
センス回路１４から読み出された信号Ｄｏｕｔ０、Ｄｏ
ｕｔ１、Ｄｏｕｔｋとデータ線Ｄ０、Ｄ１、Ｄｋのデー
タとを比較回路１６で比較し、設定された比較条件を満
たせば（例えば、データ線の値がセンス回路１４から読
み出された信号の値より大きければ）、データ線Ｄ０、
Ｄ１、Ｄｋのデータを書き込むために、書き込み回路１
５をアクティブ状態にし、強制的にデータ書き込みを行
う。
Description
【０００１】
【産業上の利用分野】本発明は、演算機能を内蔵するＲ
ＡＭに関する。
ＡＭに関する。
【０００２】
【従来の技術】画像の表示装置を制御するシステムにお
いて、複数の画像データが同一画像位置で表示する際の
重ね合わせ規則として、それぞれの画像の持つ特定情報
の、例えば論理演算等の結果に基づき、画像を作成する
処理が必要となる。マルチメディア端末、携帯用情報端
末、ゲーム機のみならず、プリンタ等のハードコピー部
分野において必要となる。このような処理に必要となる
のが演算機能を内蔵するＲＡＭである。
いて、複数の画像データが同一画像位置で表示する際の
重ね合わせ規則として、それぞれの画像の持つ特定情報
の、例えば論理演算等の結果に基づき、画像を作成する
処理が必要となる。マルチメディア端末、携帯用情報端
末、ゲーム機のみならず、プリンタ等のハードコピー部
分野において必要となる。このような処理に必要となる
のが演算機能を内蔵するＲＡＭである。
【０００３】通常のＲＡＭはデータ入出力端子としてデ
ータを入出力共用する構成を取っており、標準デバイス
あるいはコアブロックとして幅広い分野で使用されてい
る。これらの用途では、メモリ内容に基づく処理は専用
機能部で別個に処理されることが通常であり、ロジック
として、メモリ部外に配置し、あるいはデバイス内部で
メモリコアとして使用する場合は、メモリブロック外部
に配置していた。
ータを入出力共用する構成を取っており、標準デバイス
あるいはコアブロックとして幅広い分野で使用されてい
る。これらの用途では、メモリ内容に基づく処理は専用
機能部で別個に処理されることが通常であり、ロジック
として、メモリ部外に配置し、あるいはデバイス内部で
メモリコアとして使用する場合は、メモリブロック外部
に配置していた。
【０００４】図２は従来のＲＡＭあるいはメモリブロッ
クの構成図である。ＲＡＭ２０はビット情報を格納する
メモリセル部１３、アドレス信号Ａ０〜Ａｉを受けメモ
リセル部１３にアドレスのデコード信号を供給するアド
レスデコーダ１１、メモリセル部１３内のビット線及び
ビット線の反転信号をプリチャージするビット線プリチ
ャージ回路１２、メモリセル内のビット情報を読み出
し、データ線Ｄ０、Ｄ１、Ｄｋに読みだし情報を出力す
るセンス回路１４、及び、データ線Ｄ０、Ｄ１、Ｄｋの
情報をメモリセルに書き込む書き込み回路１５から構成
されている。演算用回路ブロック３０は、ＲＡＭ２０か
ら読み出された情報と演算用ブロックであらかじめ用意
された情報との間で演算処理を行う。
クの構成図である。ＲＡＭ２０はビット情報を格納する
メモリセル部１３、アドレス信号Ａ０〜Ａｉを受けメモ
リセル部１３にアドレスのデコード信号を供給するアド
レスデコーダ１１、メモリセル部１３内のビット線及び
ビット線の反転信号をプリチャージするビット線プリチ
ャージ回路１２、メモリセル内のビット情報を読み出
し、データ線Ｄ０、Ｄ１、Ｄｋに読みだし情報を出力す
るセンス回路１４、及び、データ線Ｄ０、Ｄ１、Ｄｋの
情報をメモリセルに書き込む書き込み回路１５から構成
されている。演算用回路ブロック３０は、ＲＡＭ２０か
ら読み出された情報と演算用ブロックであらかじめ用意
された情報との間で演算処理を行う。
【０００５】上記した構成にて成るＲＡＭおよび演算回
路ブロックは以下のように動作する。図示していないチ
ップセレクトが非アクティブの状態では、メモリ内部の
ビット線及びビット線の反転信号がプリチャージされ
る。次にアドレス入力信号Ａ０〜Ａｉはアドレスデコー
ダ回路１１でデコードされ、チップセレクトがアクティ
ブになった時点でアクセスしたいメモリアドレスを選択
する。選択されたメモリセルの内容はビット及びビット
反転信号線に現れ、センス回路１４によって、内容が１
／０判定に十分なレベルまで増幅される。ＲＡＭ２０と
演算用回路ブロック３０は通常別個に配置されている。
ＲＡＭをアクセスすることにより、処理すべきアドレス
に格納された情報を読みだし、ＲＡＭ２０からは離れた
位置にある演算用回路ブロック３０にて、その読みださ
れた情報は、演算用ブロックであらかじめ用意された情
報との間で演算処理される。
路ブロックは以下のように動作する。図示していないチ
ップセレクトが非アクティブの状態では、メモリ内部の
ビット線及びビット線の反転信号がプリチャージされ
る。次にアドレス入力信号Ａ０〜Ａｉはアドレスデコー
ダ回路１１でデコードされ、チップセレクトがアクティ
ブになった時点でアクセスしたいメモリアドレスを選択
する。選択されたメモリセルの内容はビット及びビット
反転信号線に現れ、センス回路１４によって、内容が１
／０判定に十分なレベルまで増幅される。ＲＡＭ２０と
演算用回路ブロック３０は通常別個に配置されている。
ＲＡＭをアクセスすることにより、処理すべきアドレス
に格納された情報を読みだし、ＲＡＭ２０からは離れた
位置にある演算用回路ブロック３０にて、その読みださ
れた情報は、演算用ブロックであらかじめ用意された情
報との間で演算処理される。
【０００６】
【発明が解決しようとする課題】以上の従来技術では、
ＲＡＭあるいはメモリブロック内のきめ細かい回路設計
を施すことは出来ず、高速処理に対しては、ＲＡＭある
いはメモリブロックそのものに高速性を持たせる必要が
あった。又、ＲＡＭあるいはメモリブロックから他のＲ
ＡＭあるいはメモリブロックに対して、書き込みを制御
する信号を出力することはなかった。
ＲＡＭあるいはメモリブロック内のきめ細かい回路設計
を施すことは出来ず、高速処理に対しては、ＲＡＭある
いはメモリブロックそのものに高速性を持たせる必要が
あった。又、ＲＡＭあるいはメモリブロックから他のＲ
ＡＭあるいはメモリブロックに対して、書き込みを制御
する信号を出力することはなかった。
【０００７】本発明は、（１）メモリ内容に基づく演算
を高速に行い、（２）他のＲＡＭあるいはメモリブロッ
クに対して、書き込みを制御する信号を出力する演算機
能内蔵のＲＡＭを提供することを目的とする。
を高速に行い、（２）他のＲＡＭあるいはメモリブロッ
クに対して、書き込みを制御する信号を出力する演算機
能内蔵のＲＡＭを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体ＲＡＭ
は、表示制御装置における半導体ＲＡＭであって、所定
のアドレス位置のメモリセルの内容を読み出す手段と、
前記メモリセルの内容と書き込みデータを比較する手段
と、前記比較において所定の条件が成立したときのみ書
き込みを行う手段を具備することを特徴とする。
は、表示制御装置における半導体ＲＡＭであって、所定
のアドレス位置のメモリセルの内容を読み出す手段と、
前記メモリセルの内容と書き込みデータを比較する手段
と、前記比較において所定の条件が成立したときのみ書
き込みを行う手段を具備することを特徴とする。
【０００９】また、前記比較が論理比較であってもよ
い。
い。
【００１０】また、前記所定の条件が成立したとき、前
記半導体ＲＡＭ自身のみならず他の半導体ＲＡＭの書き
込み条件を制御する出力信号を生成する手段を具備して
もよい。
記半導体ＲＡＭ自身のみならず他の半導体ＲＡＭの書き
込み条件を制御する出力信号を生成する手段を具備して
もよい。
【００１１】また、前記比較する手段がメモリ部分に距
離的に隣接していてもよい。
離的に隣接していてもよい。
【００１２】
【作用】所定のアドレス位置のメモリセルの内容を読み
出す。メモリセルの内容と書き込みデータを比較し、比
較時において所定の条件が成立したときのみメモリセル
に書き込みを行う。所定の条件が成立しないときは、メ
モリセルは以前の値を維持する。
出す。メモリセルの内容と書き込みデータを比較し、比
較時において所定の条件が成立したときのみメモリセル
に書き込みを行う。所定の条件が成立しないときは、メ
モリセルは以前の値を維持する。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００１４】図１は本発明の実施例によるＲＡＭのブロ
ック図である。ＲＡＭ１０はビット情報を格納するメモ
リセル部１３、アドレス信号Ａ０〜Ａｉを受けメモリセ
ル部１３にアドレスのデコード信号を供給するアドレス
デコーダ１１、メモリセル部１３内のビット線及びビッ
ト線の反転信号をプリチャージするビット線プリチャー
ジ回路１２、メモリセル内のビット情報を読み出し、デ
ータ線Ｄ０、Ｄ１、Ｄｋに読みだし情報を出力するセン
ス回路１４、データ線Ｄ０、Ｄ１、Ｄｋの情報をメモリ
セルに書き込む書き込み回路１５、センス回路１４から
読み出された信号Ｄｏｕｔ０、Ｄｏｕｔ１、Ｄｏｕｔｋ
とデータ線Ｄ０、Ｄ１、Ｄｋから入力された情報Ｄｉｎ
０、Ｄｉｎ１、Ｄｉｎｋを比較する比較回路１６、外部
からの信号Ｒ／Ｗの否定信号と比較回路の出力信号ＧＥ
を入力とし、書き込み信号を出力するＡＮＤゲート１７
及び書き込み信号を増幅するバッファ１８から構成され
ている。
ック図である。ＲＡＭ１０はビット情報を格納するメモ
リセル部１３、アドレス信号Ａ０〜Ａｉを受けメモリセ
ル部１３にアドレスのデコード信号を供給するアドレス
デコーダ１１、メモリセル部１３内のビット線及びビッ
ト線の反転信号をプリチャージするビット線プリチャー
ジ回路１２、メモリセル内のビット情報を読み出し、デ
ータ線Ｄ０、Ｄ１、Ｄｋに読みだし情報を出力するセン
ス回路１４、データ線Ｄ０、Ｄ１、Ｄｋの情報をメモリ
セルに書き込む書き込み回路１５、センス回路１４から
読み出された信号Ｄｏｕｔ０、Ｄｏｕｔ１、Ｄｏｕｔｋ
とデータ線Ｄ０、Ｄ１、Ｄｋから入力された情報Ｄｉｎ
０、Ｄｉｎ１、Ｄｉｎｋを比較する比較回路１６、外部
からの信号Ｒ／Ｗの否定信号と比較回路の出力信号ＧＥ
を入力とし、書き込み信号を出力するＡＮＤゲート１７
及び書き込み信号を増幅するバッファ１８から構成され
ている。
【００１５】上記した構成にて成るＲＡＭは以下のよう
に動作する。図示していないチップセレクトが非アクテ
ィブの状態では、メモリ内部のビット線及びビット線の
反転信号がプリチャージされる。次にアドレス入力信号
Ａ０〜Ａｉはアドレスデコーダ回路１１でデコードさ
れ、チップセレクトがアクティブになった時点でアクセ
スしたいメモリアドレスを選択する。選択されたメモリ
セルの内容はビット及びビット反転信号線に現れ、セン
ス回路１４によって、内容が１／０判定に十分なレベル
まで増幅される。この後、センス回路１４から読み出さ
れた信号Ｄｏｕｔ０、Ｄｏｕｔ１、Ｄｏｕｔｋとデータ
線Ｄ０、Ｄ１、Ｄｋのデータとを比較回路１６で比較
し、設定された比較条件を満たせば（例えば、データ線
の値がセンス回路１４から読み出された信号の値より大
きければ）、データ線Ｄ０、Ｄ１、Ｄｋのデータを書き
込むために、書き込み回路１５をアクティブ状態にし、
強制的にデータ書き込みを行う。書き込み回路１５をア
クティブ状態にする信号は、書き込み信号であっても良
いし、ＲＡＭ外部への書き込み制御信号で合っても良
い。
に動作する。図示していないチップセレクトが非アクテ
ィブの状態では、メモリ内部のビット線及びビット線の
反転信号がプリチャージされる。次にアドレス入力信号
Ａ０〜Ａｉはアドレスデコーダ回路１１でデコードさ
れ、チップセレクトがアクティブになった時点でアクセ
スしたいメモリアドレスを選択する。選択されたメモリ
セルの内容はビット及びビット反転信号線に現れ、セン
ス回路１４によって、内容が１／０判定に十分なレベル
まで増幅される。この後、センス回路１４から読み出さ
れた信号Ｄｏｕｔ０、Ｄｏｕｔ１、Ｄｏｕｔｋとデータ
線Ｄ０、Ｄ１、Ｄｋのデータとを比較回路１６で比較
し、設定された比較条件を満たせば（例えば、データ線
の値がセンス回路１４から読み出された信号の値より大
きければ）、データ線Ｄ０、Ｄ１、Ｄｋのデータを書き
込むために、書き込み回路１５をアクティブ状態にし、
強制的にデータ書き込みを行う。書き込み回路１５をア
クティブ状態にする信号は、書き込み信号であっても良
いし、ＲＡＭ外部への書き込み制御信号で合っても良
い。
【００１６】設定された比較条件を満たさないとき、書
き込みは行われず、元のデータは保持される。本発明は
通常のＳＲＡＭ回路とは書き込み時に動作が異なる。
き込みは行われず、元のデータは保持される。本発明は
通常のＳＲＡＭ回路とは書き込み時に動作が異なる。
【００１７】比較回路までの信号線の負荷、例えば容量
負荷は、比較回路とメモリセル部の位置を隣接させてい
ることにより、最小にすることができ、動作スピードの
最小化を図ることができる。図３のように上記書き込み
信号（書き込み制御信号）は、外部メモリブロックの書
き込み信号（書き込み制御信号）として使用することが
できる。
負荷は、比較回路とメモリセル部の位置を隣接させてい
ることにより、最小にすることができ、動作スピードの
最小化を図ることができる。図３のように上記書き込み
信号（書き込み制御信号）は、外部メモリブロックの書
き込み信号（書き込み制御信号）として使用することが
できる。
【００１８】
【発明の効果】本発明の半導体ＲＡＭは、所定のアドレ
ス位置のメモリセルの内容を読み出す手段と、前記メモ
リセルの内容と書き込みデータを比較する手段と、前記
比較において所定の条件が成立したときのみ書き込みを
行う手段を具備するので、メモリ内容に基づく演算を高
速に行うためのきめ細かい回路設計を可能とする。
ス位置のメモリセルの内容を読み出す手段と、前記メモ
リセルの内容と書き込みデータを比較する手段と、前記
比較において所定の条件が成立したときのみ書き込みを
行う手段を具備するので、メモリ内容に基づく演算を高
速に行うためのきめ細かい回路設計を可能とする。
【００１９】また、前記比較が論理比較である場合、そ
のロジック構成が簡単であるため、メモリブロックサイ
ズに対して少しの追加だけで構成出来るので、全体のサ
イズの最小化に寄与する。
のロジック構成が簡単であるため、メモリブロックサイ
ズに対して少しの追加だけで構成出来るので、全体のサ
イズの最小化に寄与する。
【００２０】また、前記所定の条件が成立したとき、前
記半導体ＲＡＭ自身のみならず他の半導体ＲＡＭの書き
込み条件を制御する出力信号を生成する手段を具備する
ので、他のメモリブロックの書き込みを制御できる。
記半導体ＲＡＭ自身のみならず他の半導体ＲＡＭの書き
込み条件を制御する出力信号を生成する手段を具備する
ので、他のメモリブロックの書き込みを制御できる。
【００２１】また、前記比較する手段がメモリ部分に距
離的に隣接している場合、配置配線位置を最適に出来、
従来と同一の設計であってもより高速の処理を可能とす
る。
離的に隣接している場合、配置配線位置を最適に出来、
従来と同一の設計であってもより高速の処理を可能とす
る。
【図１】本発明によるＲＡＭあるいはメモリブロックの
構成図である。
構成図である。
【図２】従来のＲＡＭあるいはメモリブロックの構成図
である。
である。
【図３】他のメモリブロックと組み合わせて使用した例
である。
である。
１０、２０ ＲＡＭ １１ アドレスデコーダ １２ ビット線プリチャージ回路 １３ メモリセル部 １４ センス回路 １５ 書き込み回路 １６ 比較回路 １７ ＡＮＤゲート １８ バッファ ３０ 演算回路ブロック
Claims (4)
- 【請求項１】 表示制御装置における半導体ＲＡＭであ
って、所定のアドレス位置のメモリセルの内容を読み出
す手段と、前記メモリセルの内容と書き込みデータを比
較する手段と、前記比較において所定の条件が成立した
ときのみ書き込みを行う手段を具備することを特徴とす
る半導体ＲＡＭ。 - 【請求項２】 前記比較が論理比較である請求項１に記
載の半導体ＲＡＭ。 - 【請求項３】 前記所定の条件が成立したとき、前記半
導体ＲＡＭ自身のみならず他の半導体ＲＡＭの書き込み
条件を制御する出力信号を生成する手段を具備する請求
項１に記載の半導体ＲＡＭ。 - 【請求項４】 前記比較する手段がメモリ部分に距離的
に隣接している請求項１に記載の半導体ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26705493A JPH07121351A (ja) | 1993-10-26 | 1993-10-26 | 半導体ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26705493A JPH07121351A (ja) | 1993-10-26 | 1993-10-26 | 半導体ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07121351A true JPH07121351A (ja) | 1995-05-12 |
Family
ID=17439404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26705493A Pending JPH07121351A (ja) | 1993-10-26 | 1993-10-26 | 半導体ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515452A (ja) * | 2003-01-13 | 2006-05-25 | ラムバス・インコーポレーテッド | 符号化書き込みマスキング |
| US7921245B2 (en) | 2003-01-13 | 2011-04-05 | Rambus Inc. | Memory system and device with serialized data transfer |
-
1993
- 1993-10-26 JP JP26705493A patent/JPH07121351A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006515452A (ja) * | 2003-01-13 | 2006-05-25 | ラムバス・インコーポレーテッド | 符号化書き込みマスキング |
| JP2008276809A (ja) * | 2003-01-13 | 2008-11-13 | Rambus Inc | 符号化書き込みマスキング |
| US7921245B2 (en) | 2003-01-13 | 2011-04-05 | Rambus Inc. | Memory system and device with serialized data transfer |
| US7925808B2 (en) | 2003-01-13 | 2011-04-12 | Rambus Inc. | Memory system and device with serialized data transfer |
| JP4717798B2 (ja) * | 2003-01-13 | 2011-07-06 | ラムバス・インコーポレーテッド | 符号化書き込みマスキング |
| US8347047B2 (en) | 2003-01-13 | 2013-01-01 | Rambus Inc. | Memory system and device with serialized data transfer |
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