JPH0793280A - メモリ内蔵型プロセッサｌｓｉ - Google Patents
メモリ内蔵型プロセッサｌｓｉInfo
- Publication number
- JPH0793280A JPH0793280A JP5240973A JP24097393A JPH0793280A JP H0793280 A JPH0793280 A JP H0793280A JP 5240973 A JP5240973 A JP 5240973A JP 24097393 A JP24097393 A JP 24097393A JP H0793280 A JPH0793280 A JP H0793280A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- instruction
- processor
- block
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 メモリ内蔵型プロセッサの消費電力を低減化
する方法を提供する。 【構成】 メモリ内蔵型プロセッサ１はプロセッサ２と
メモリブロック３を１チップに集積したものである。４
はチップ外部または内部から供給される命令であり、こ
の命令中のビットか、または命令をデコードした信号に
よって、メモリアクセス命令であるかどうかを判定す
る。命令４がメモリアクセス命令のとき、メモリブロッ
ク３を活性化し、メモリアクセスが行われる。命令４が
メモリアクセス命令でないときは、メモリブロック３を
非活性状態にすることによって、消費される電力を最小
限に抑える。
する方法を提供する。 【構成】 メモリ内蔵型プロセッサ１はプロセッサ２と
メモリブロック３を１チップに集積したものである。４
はチップ外部または内部から供給される命令であり、こ
の命令中のビットか、または命令をデコードした信号に
よって、メモリアクセス命令であるかどうかを判定す
る。命令４がメモリアクセス命令のとき、メモリブロッ
ク３を活性化し、メモリアクセスが行われる。命令４が
メモリアクセス命令でないときは、メモリブロック３を
非活性状態にすることによって、消費される電力を最小
限に抑える。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの低消費電力化
に関するものである。
に関するものである。
【０００２】
【従来の技術】１チップ上にプロセッサとメモリを集積
することによって、内部でのメモリアクセスの高速性を
活かして、チップの性能を上げることが出来る。また、
チップ内部に複数のメモリブロックとプロセッサを集積
し、内部での高いデータ転送能力を使って、チップの性
能を上げることが出来る。メモリは、活性化状態と非活
性化状態では活性化状態のときの方がはるかに多くの電
力を消費する。従来、メモリとプロセッサを１チップに
集積するＬＳＩにおいて、メモリブロックを常に活性化
しておくか、アドレスによって、対応するメモリブロッ
クを活性化する方法が採られていた。
することによって、内部でのメモリアクセスの高速性を
活かして、チップの性能を上げることが出来る。また、
チップ内部に複数のメモリブロックとプロセッサを集積
し、内部での高いデータ転送能力を使って、チップの性
能を上げることが出来る。メモリは、活性化状態と非活
性化状態では活性化状態のときの方がはるかに多くの電
力を消費する。従来、メモリとプロセッサを１チップに
集積するＬＳＩにおいて、メモリブロックを常に活性化
しておくか、アドレスによって、対応するメモリブロッ
クを活性化する方法が採られていた。
【０００３】
【発明が解決しようとする課題】従来のメモリとプロセ
ッサを１チップに集積するＬＳＩにおけるメモリブロッ
クを常に活性化する方法は、メモリアクセス命令以外の
ときに、メモリが活性化状態になっており、無駄な電力
が消費されていた。また、複数のプロセッサと複数のメ
モリブロックを１チップに集積したＬＳＩでは、メモリ
アクセス命令以外のときに複数のメモリブロックが活性
化されているため、多くの消費電力が無駄に消費されて
しまう問題がある。アドレスによって、対応するメモリ
ブロックを活性化する方法では、複数のメモリブロック
を同時に活性化するには、複数のアドレスを発生する必
要がある。
ッサを１チップに集積するＬＳＩにおけるメモリブロッ
クを常に活性化する方法は、メモリアクセス命令以外の
ときに、メモリが活性化状態になっており、無駄な電力
が消費されていた。また、複数のプロセッサと複数のメ
モリブロックを１チップに集積したＬＳＩでは、メモリ
アクセス命令以外のときに複数のメモリブロックが活性
化されているため、多くの消費電力が無駄に消費されて
しまう問題がある。アドレスによって、対応するメモリ
ブロックを活性化する方法では、複数のメモリブロック
を同時に活性化するには、複数のアドレスを発生する必
要がある。
【０００４】
【課題を解決するための手段】本発明によるメモリ内蔵
型プロセッサＬＳＩは、上記問題点を解決するため、メ
モリとプロセッサを１チップに集積するＬＳＩであっ
て、プロセッサに与える命令によって、メモリアクセス
を検出し、メモリを活性化させる手段を備えることを特
徴とする。
型プロセッサＬＳＩは、上記問題点を解決するため、メ
モリとプロセッサを１チップに集積するＬＳＩであっ
て、プロセッサに与える命令によって、メモリアクセス
を検出し、メモリを活性化させる手段を備えることを特
徴とする。
【０００５】
【実施例】本発明によるＬＳＩの実施例について、図面
を用いて説明する。
を用いて説明する。
【０００６】図１は、本発明によるＬＳＩの一実施例を
示すブロック図である。
示すブロック図である。
【０００７】図１において、１はプロセッサ２とメモリ
ブロック３を１チップに集積するメモリ内蔵型ＬＳＩで
ある。４はチップ外部または内部から供給される命令で
ある。図２は、命令４のビット構成を示し、命令４は、
プロセッサ２に与える演算オペランド４１とメモリアク
セスオペランド４２から構成される。メモリアクセスオ
ペランド４２の最上位ビットが１のときメモリアクセス
を行い、０のときはメモリアクセスをしない。命令４が
メモリアクセス命令のとき、メモリブロック３を活性化
し、メモリアクセスが行われる。命令４がメモリアクセ
ス命令でないときは、メモリブロック３を非活性状態に
する。図３はメモリブロック３のブロック図を示してい
る。以下、ブロックセレクト信号３ーａが１のとき、す
なわちメモリアクセスの場合について説明する。メイン
ワード線からの信号とセクションアドレス３−ｇはセク
ションワードデコーダ３２でデコードされ、１本のワー
ド線を選択する。カラムアドレスは、カラムデコーダで
デコードされ、ビット線を選択する。リード／ライト選
択信号３−ｂとパルス３ーｃは、信号発生器３６で、メ
モリリードの前にプリチャージを行うための信号または
メモリライト後にビット線をイコライズするための信号
をプリチャージ＆イコライズ回路３７に与える。メモリ
リードのときは、ビット線のプリチャージ後、セクショ
ンデコーダ３２とカラムデコーダ３３によってメモリセ
ルアレイ３１の中の対応するメモリセルのデータが読み
だされ、読みだされたデータはカラムセレクタ３４を通
り、センスアンプ３５で増幅されリードデータ３−ｄと
して読み出される。メモリライトのときは、ライトデー
タ３−ｅは入力データバッファ３８を通り、カラムセレ
クタ３４を通って、セクションデコーダ３２とカラムデ
コーダ３３によって決定されたメモリセルアレイ３１の
中の対応するメモリセルに書き込まれる。書き込み後に
は、ビット線のイコライズが行われる。一方、ブロック
セレクト信号３−ａが０のときは、セクションワードデ
コーダ３２、カラムデコーダ３３、入力データバッファ
３８に入力される信号は、入力の最初のｎａｎｄゲート
によって、出力をｈｉｇｈに固定される。これによっ
て、ブロックセレクト信号がｌｏｗの状態が続くと動作
しない。また、センスアンプ３５はブロックセレクト信
号３−ａがｌｏｗになると、増幅のための電流が止めら
れる。以上のよう１２メモリブロック３は、ブロックセ
レクト信号３−ａがｈｉｇｈのとき、活性化し、ｌｏｗ
のとき不活性化される。つまり、メモリ内蔵型ＬＳＩ１
においては、命令４のメモリアクセスするかどうかを示
す最上位ビットがブロックセレクト信号３−ａに入力さ
れるので、メモリアクセス命令が無いときはメモリブロ
ック３が不活性化され、消費電力を削減することが出来
る。
ブロック３を１チップに集積するメモリ内蔵型ＬＳＩで
ある。４はチップ外部または内部から供給される命令で
ある。図２は、命令４のビット構成を示し、命令４は、
プロセッサ２に与える演算オペランド４１とメモリアク
セスオペランド４２から構成される。メモリアクセスオ
ペランド４２の最上位ビットが１のときメモリアクセス
を行い、０のときはメモリアクセスをしない。命令４が
メモリアクセス命令のとき、メモリブロック３を活性化
し、メモリアクセスが行われる。命令４がメモリアクセ
ス命令でないときは、メモリブロック３を非活性状態に
する。図３はメモリブロック３のブロック図を示してい
る。以下、ブロックセレクト信号３ーａが１のとき、す
なわちメモリアクセスの場合について説明する。メイン
ワード線からの信号とセクションアドレス３−ｇはセク
ションワードデコーダ３２でデコードされ、１本のワー
ド線を選択する。カラムアドレスは、カラムデコーダで
デコードされ、ビット線を選択する。リード／ライト選
択信号３−ｂとパルス３ーｃは、信号発生器３６で、メ
モリリードの前にプリチャージを行うための信号または
メモリライト後にビット線をイコライズするための信号
をプリチャージ＆イコライズ回路３７に与える。メモリ
リードのときは、ビット線のプリチャージ後、セクショ
ンデコーダ３２とカラムデコーダ３３によってメモリセ
ルアレイ３１の中の対応するメモリセルのデータが読み
だされ、読みだされたデータはカラムセレクタ３４を通
り、センスアンプ３５で増幅されリードデータ３−ｄと
して読み出される。メモリライトのときは、ライトデー
タ３−ｅは入力データバッファ３８を通り、カラムセレ
クタ３４を通って、セクションデコーダ３２とカラムデ
コーダ３３によって決定されたメモリセルアレイ３１の
中の対応するメモリセルに書き込まれる。書き込み後に
は、ビット線のイコライズが行われる。一方、ブロック
セレクト信号３−ａが０のときは、セクションワードデ
コーダ３２、カラムデコーダ３３、入力データバッファ
３８に入力される信号は、入力の最初のｎａｎｄゲート
によって、出力をｈｉｇｈに固定される。これによっ
て、ブロックセレクト信号がｌｏｗの状態が続くと動作
しない。また、センスアンプ３５はブロックセレクト信
号３−ａがｌｏｗになると、増幅のための電流が止めら
れる。以上のよう１２メモリブロック３は、ブロックセ
レクト信号３−ａがｈｉｇｈのとき、活性化し、ｌｏｗ
のとき不活性化される。つまり、メモリ内蔵型ＬＳＩ１
においては、命令４のメモリアクセスするかどうかを示
す最上位ビットがブロックセレクト信号３−ａに入力さ
れるので、メモリアクセス命令が無いときはメモリブロ
ック３が不活性化され、消費電力を削減することが出来
る。
【０００８】図４は、メモリ内蔵型プロセッサ１の内部
をプロセッサアレイ５とメモリブロックアレイ６で構成
している。プロセッサアレイ５は、複数の要素プロセッ
サ５１から構成され、メモリブロックアレイ６は複数の
メモリブロック６１から構成される。命令４は全プロセ
ッサに共通の信号を供給する。命令４がメモリアクセス
命令のときは、全てのメモリブロック６１を活性化し、
各要素プロセッサ５１は対応するメモリブロック６１に
アクセスする。命令４がメモリアクセス命令でないとき
は、全てのメモリブロック６１を非活性化し、各プロセ
ッサ５１からのメモリアクセスは行われない。
をプロセッサアレイ５とメモリブロックアレイ６で構成
している。プロセッサアレイ５は、複数の要素プロセッ
サ５１から構成され、メモリブロックアレイ６は複数の
メモリブロック６１から構成される。命令４は全プロセ
ッサに共通の信号を供給する。命令４がメモリアクセス
命令のときは、全てのメモリブロック６１を活性化し、
各要素プロセッサ５１は対応するメモリブロック６１に
アクセスする。命令４がメモリアクセス命令でないとき
は、全てのメモリブロック６１を非活性化し、各プロセ
ッサ５１からのメモリアクセスは行われない。
【０００９】図５は、図４において、各々の要素プロセ
ッサ５１に対応して命令発行部５２を持つときの構成図
である。このとき、各要素プロセッサ５１毎にメモリア
クセス命令かどうかの判定を行って、対応するメモリブ
ロック６１を活性化するかどうかを決める。
ッサ５１に対応して命令発行部５２を持つときの構成図
である。このとき、各要素プロセッサ５１毎にメモリア
クセス命令かどうかの判定を行って、対応するメモリブ
ロック６１を活性化するかどうかを決める。
【００１０】
【発明の効果】以上説明したように、本発明によるＬＳ
Ｉは、命令によって、メモリブロックの活性化を行うた
め、メモリアクセス命令が無いときにはメモリブロック
を非活性状態にすることによって、消費電力の低減化が
実現できる。また、チップ内部でメモリアクセスを判断
できるため、外部に付加回路を必要としない。また、複
数のメモリブロックを同時に活性化させることも容易に
行える。
Ｉは、命令によって、メモリブロックの活性化を行うた
め、メモリアクセス命令が無いときにはメモリブロック
を非活性状態にすることによって、消費電力の低減化が
実現できる。また、チップ内部でメモリアクセスを判断
できるため、外部に付加回路を必要としない。また、複
数のメモリブロックを同時に活性化させることも容易に
行える。
【図１】本発明の一実施例であるメモリ内蔵型プロセッ
サＬＳＩの構成を示すブロック図である。
サＬＳＩの構成を示すブロック図である。
【図２】命令のビット割当てを示す図である。
【図３】メモリブロックのブロック図を示す図である。
【図４】プロセッサ部、メモリ部の別の実施例を示すブ
ロック図である。
ロック図である。
【図５】プロセッサ部、メモリ部の別の実施例を示すブ
ロック図である。
ロック図である。
１ メモリ内蔵型ＬＳＩ ２ プロセッサ ３ メモリブロック ３１ メモリセル ３２ セクションワードデコーダ ３３ カラムデコーダ ３４ カラムセレクタ ３５ センスアンプ ３６ 信号発生器 ３７ プリチャージ＆イコライズ回路 ３８ 入力データバッファ ３−ａ ブロックセレクト信号 ３−ｂ リード／ライト選択信号 ３−ｃ パルス ３−ｄ リードデータ ３−ｅ ライトデータ ３−ｆ セクションアドレス ３−ｇ カラムアドレス ４ 命令 ４１ 演算オペランド ４２ メモリアクセスオペランド ５ プロセッサアレイ ５１ 要素プロセッサ ５２ 命令発行部 ６ メモリブロックアレイ ６１ メモリブロック
Claims (1)
- 【請求項１】 メモリとプロセッサを１チップに集積す
るＬＳＩであって、プロセッサに与える命令によって、
メモリアクセスを検出し、メモリを活性化させる手段を
備えることを特徴とするメモリ内蔵型プロセッサＬＳ
Ｉ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240973A JPH0793280A (ja) | 1993-09-28 | 1993-09-28 | メモリ内蔵型プロセッサｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240973A JPH0793280A (ja) | 1993-09-28 | 1993-09-28 | メモリ内蔵型プロセッサｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793280A true JPH0793280A (ja) | 1995-04-07 |
Family
ID=17067419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5240973A Pending JPH0793280A (ja) | 1993-09-28 | 1993-09-28 | メモリ内蔵型プロセッサｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014211673A (ja) * | 2013-04-17 | 2014-11-13 | カシオ計算機株式会社 | マイクロコンピュータ、および記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277111A (ja) * | 1989-01-17 | 1990-11-13 | Sanyo Electric Co Ltd | コンピュータシステムメモリコントローラ |
-
1993
- 1993-09-28 JP JP5240973A patent/JPH0793280A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02277111A (ja) * | 1989-01-17 | 1990-11-13 | Sanyo Electric Co Ltd | コンピュータシステムメモリコントローラ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014211673A (ja) * | 2013-04-17 | 2014-11-13 | カシオ計算機株式会社 | マイクロコンピュータ、および記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961029 |