JP3125747B2 - 半導体記憶装置およびその制御回路ならびに制御方法 - Google Patents

半導体記憶装置およびその制御回路ならびに制御方法

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JP3125747B2 JP10145664A JP14566498A JP3125747B2 JP 3125747 B2 JP3125747 B2 JP 3125747B2 JP 10145664 A JP10145664 A JP 10145664A JP 14566498 A JP14566498 A JP 14566498A JP 3125747 B2 JP3125747 B2 JP 3125747B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
をＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）に置き換えて使用する半導体記憶
装置に関する。
【０００２】
【従来の技術】ＳＲＡＭは、コントロール信号とアドレ
ス信号をＣＰＵから送ることによりデータを直接取り出
すことができるため、従来はキャッシュメモリとしてＳ
ＲＡＭが用いられることが多かった。そのため、キャッ
シュメモリをコントロールするＣＰＵは、ＳＲＡＭとの
インタフェースしか備えていないものが多い。
【０００３】しかし、キャッシュメモリの記憶容量を増
やすためまたは同じ記憶容量でチップ面積を小さくする
ためには単位面積あたりの記憶容量の少ないＳＲＡＭの
代わりに単位面積あたりの記憶容量の多いＤＲＡＭをキ
ャッシュメモリとして設ける必要がある。また、ＤＲＡ
Ｍにはリフレッシュ動作を行うことが必要となるためＳ
ＲＡＭとのインタフェースしか備えていないＣＰＵに対
してそのままＤＲＡＭを用いることはできない。
【０００４】そして、ＤＲＡＭをキャッシュメモリとし
て用いる場合には、リフレッシュ動作を制御するための
制御信号を新たに設けなくてはならずＣＰＵを変更しな
くてはならない。また、ＣＰＵを変更せずに毎サイクル
リフレッシュを行なうことによりＤＲＡＭのリフレッシ
ュを行なうことも可能ではあるが、アクセス時間が２倍
になり高速性が求められるキャッシュメモリとしては現
実的には使用することができない。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、ＳＲＡＭとのインタフェースしか備えて
いないＣＰＵに対してＤＲＡＭを用いることができない
という問題点があった。本発明の目的は、ＤＲＡＭを有
しているにもかかわらずＳＲＡＭとのインタフェースし
か備えていないＣＰＵとでも接続することができ、高速
なアクセスをすることができる半導体記憶装置を提供す
ることである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、アドレス信号がある特
定の番地のアドレスを指定している場合にアドレス検出
信号をアクティブとするアドレス検出回路と、前記ある
特定の番地以外のアドレスを繰り返し生成してリフレッ
シュアドレス信号として出力するリフレッシュアドレス
生成回路と、前記アドレス信号に含まれるロウアドレス
の変化を検出するロウアドレス変化検出回路と、前記ロ
ウアドレス変化検出回路がロウアドレスの変化を検出す
ると、コントロール信号を予め定められた一定の期間だ
けアクティブとするコントロール回路と、前記アドレス
検出信号がインアクティブの場合には前記アドレス信号
を選択して出力し、前記アドレス検出信号がアクティブ
の場合には前記リフレッシュアドレス信号を選択して出
力するアドレスセレクタと、前記アドレス検出信号がア
クティブとなると記憶していたデータ内容を出力するＳ
ＲＡＭと、前記コントロール信号がアクティブとなると
動作し、前記アドレスセレクタから出力された信号の示
すアドレスに記憶しているデータを出力するＤＲＡＭ
と、前記ＤＲＡＭから出力されたデータを一旦保持して
から出力するバッファメモリと、前記アドレス検出信号
がインアクティブの場合には前記バッファメモリから出
力されたデータを外部データ出力信号として出力し、前
記アドレス検出信号がアクティブの場合には前記ＳＲＡ
Ｍから出力されたデータを前記外部データ出力信号とし
て出力するデータセレクタとから構成されている。
【０００７】本発明では、アドレス信号により特定の番
地を指定して読み出し動作を行うことにより、アドレス
検出回路はアドレス検出信号をアクティブとする。その
ため、アドレスセレクタはリフレッシュアドレス信号を
ＤＲＡＭに出力し、ＳＲＡＭは記憶していたデータ内容
をデータセレクタに出力する。そして、ＳＲＡＭから出
力されたデータはデータセレクタから外部データ出力信
号として出力される。このため、アドレス信号により特
定の番地を指定して読み出し動作を行うだけでＤＲＡＭ
のリフレッシュ動作を行うことができ、ＳＲＡＭをＤＲ
ＡＭの特定の番地の領域として動作するようにしたもの
である。したがって、ＳＲＡＭとのインタフェースしか
備えていないＣＰＵに対してでも接続することができ
る。
【０００８】また、本発明の他の半導体記憶装置は、ア
ドレス信号がある特定の番地のアドレスを指定している
場合にアドレス検出信号をアクティブとするアドレス検
出回路と、前記ある特定の番地以外のアドレスを繰り返
し生成してリフレッシュアドレス信号として出力するリ
フレッシュアドレス生成回路と、前記アドレス信号に含
まれるロウアドレスの変化を検出するロウアドレス変化
検出回路と、前記ロウアドレス変化検出回路がロウアド
レスの変化を検出すると、コントロール信号を予め定め
られた一定の期間だけアクティブとするコントロール回
路と、前記アドレス検出信号がインアクティブの場合に
は前記アドレス信号を選択して出力し、前記アドレス検
出信号がアクティブの場合には前記リフレッシュアドレ
ス信号を選択して出力するアドレスセレクタと、前記ア
ドレス検出信号がアクティブとなると記憶していたデー
タ内容を出力するＳＲＡＭと、前記コントロール信号が
アクティブとなると動作し、前記アドレスセレクタから
出力された信号の示すアドレスに記憶しているデータを
出力するＤＲＡＭとから構成されている記憶部と、前記
記憶部から出力されたデータを一旦保持してから外部デ
ータ出力信号として出力するバッファメモリとから構成
されている。
【０００９】本発明は、ＳＲＡＭとＤＲＡＭを１つの回
路である記憶部として形成したので半導体記憶装置の面
積を削減することができる。
【００１０】また、本発明の他の半導体記憶装置は、前
記記憶部における前記ＳＲＡＭは、前記ＤＲＡＭを構成
しているセンスアンプと同一の回路構成により形成され
ている。
【００１１】そのため、ＳＲＡＭとＤＲＡＭから成る記
憶部を、必要最小限度の面積で構成することができる。
【００１２】また、本発明の他の半導体記憶装置は、ア
ドレス信号のある特定の１ビット以外のビットにより示
されるアドレスが、ある特定のアドレスを指定している
場合に出力信号をアクティブとするアドレス検出回路
と、前記アドレス信号のうちの前記特定の１ビットの変
化を検出すると出力信号をアクティブとするアドレス遷
移検出回路と、前記アドレス検出回路からの出力信号と
前記アドレス遷移検出回路からの出力信号がともにアク
ティブになるとリフレッシュモード信号をアクティブと
する論理回路と、前記特定の１ビット以外のビットによ
り示されるアドレスを含む番地以外のアドレスを繰り返
し生成してリフレッシュアドレス信号として出力するリ
フレッシュアドレス生成回路と、前記アドレス信号に含
まれるロウアドレスの変化を検出するロウアドレス変化
検出回路と、前記ロウアドレス変化検出回路がロウアド
レスの変化を検出すると、コントロール信号を予め定め
られた一定の期間だけアクティブとするコントロール回
路と、前記リフレッシュモード信号がインアクティブの
場合には前記アドレス信号を選択して出力し、前記リフ
レッシュモード信号がアクティブの場合には前記リフレ
ッシュアドレス信号を選択して出力するアドレスセレク
タと、前記リフレッシュモード信号がアクティブとなり
前記ある特定の１ビットが“１”の場合に、記憶してい
たデータ内容を出力する第１のＳＲＡＭと、前記リフレ
ッシュモード信号がアクティブとなり前記ある特定の１
ビットが“０”の場合に、記憶していたデータ内容を出
力する第２のＳＲＡＭと、前記コントロール信号がアク
ティブとなると動作し、前記アドレスセレクタから出力
された信号の示すアドレスに記憶しているデータを出力
するＤＲＡＭと、前記ＤＲＡＭから出力されたデータを
一旦保持してから出力するバッファメモリと、前記リフ
レッシュモード信号がインアクティブの場合には前記バ
ッファメモリから出力されたデータを外部データ出力信
号として出力し、前記リフレッシュモード信号がアクテ
ィブの場合には前記第１または第２のＳＲＡＭから出力
されたデータを前記外部データ出力信号として出力する
データセレクタとから構成されている。
【００１３】本発明におけるアドレス遷移検出回路は、
ある特定の１ビットが変化した場合のみ出力信号をアク
ティブとする。そのため、アドレス信号によりあるアド
レスを指定した後に、特定の１ビット以外のビットによ
り示されるアドレスがある特定のアドレスであり、かつ
特定の１ビットが前回指定したアドレスとは異なるビッ
トであるアドレスを指定することによりリフレッシュ動
作が行われる。
【００１４】したがって、アドレス信号が連続してある
特定のアドレスを指定した場合でも、連続してリフレッ
シュ動作を行うことがないため、リフレッシュ動作が連
続して行われてしまうことにより、大きな消費電流が流
れ続けることを防ぐことができる。
【００１５】また、本発明の他の半導体記憶装置は、前
記コントロール回路が、前記アドレス検出信号がアクテ
ィブからインアクティブとなった際に、前記コントロー
ル信号をアクティブとするタイミングを予め定められた
一定の時間だけ遅らせる。
【００１６】本発明は、アドレス信号がＤＲＡＭに確実
に入力されてからコントロール信号が出力されるように
したので、動作の信頼性を向上することができる。
【００１７】また、請求項３記載の発明は、前記コント
ロール信号がアクティブとなると動作し、前記アドレス
セレクタから出力された信号の示すアドレスに記憶して
いるデータをＴＡＧデータ出力信号として出力するＴＡ
Ｇ部をさらに有している。
【００１８】本発明は、ＴＡＧデータ出力信号を出力す
るためのＴＡＧ部を設けて、ＣＰＵはＴＡＧデータ出力
信号が期待値と異なる場合にのみ他のメモリの読み出し
を行うようにしたものである。
【００１９】したがって、本発明の半導体記憶装置をキ
ャッシュメモリとして使用することができる。
【００２０】また、上記目的を達成するために本発明の
半導体記憶装置の制御回路は、一定間隔でリフレッシュ
動作を行なうことが必要である半導体記憶装置に対し
て、アドレス信号を介してある特定のアドレスを指定す
ることによりリフレッシュ動作を行なわせる半導体記憶
装置の制御回路において、外部装置が前記アドレス信号
に対して出力したアドレスを監視し、該アドレスが前記
特定のアドレスである場合には、リフレッシュ動作が不
要である旨の信号を出力する監視手段と、前記監視手段
からリフレッシュ動作が不要である旨の信号を入力した
場合には、該信号を入力した時から一定期間内は、デコ
ードした命令コードが指示する命令が前記特定のアドレ
スの読み込みを行う命令である場合でもその命令を実行
せずに、次の命令の実行を行う命令デコード手段とを有
することを特徴とする。
【００２１】本発明は、外部装置が半導体記憶装置に対
してリフレッシュ動作を行なわせるための特定のアドレ
スの読み出しを行なってからある一定期間は、命令デコ
ード手段による半導体記憶装置に対するリフレッシュ動
作の指示が行なわれないようにしたものである。したが
って、必要の無いリフレッシュ動作を行うことがないた
め、消費電流を削減することができる。
【００２２】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
【００２３】（第１の実施形態）図１は本発明の第１の
実施形態の半導体記憶装置１１とＣＰＵ１２との接続を
示した図である。
【００２４】本実施形態の半導体記憶装置１１は、ＣＰ
Ｕ１２によりコントロールされデータの読み出し／書き
込みを行っている。
【００２５】ＣＰＵ１２は、判定部１３と、出力バッフ
ァ１５とを有していて、半導体記憶装置１１に記憶され
たデータの読み出し／書き込みを行う際には、図示され
ない回路によりアドレス信号１０１を出力して読み出し
／書き込みを行うアドレスを指定する。
【００２６】判定部１３は、半導体記憶装置１１から出
力されたＴＡＧデータ出力信号１０４が予め記憶してい
る期待値と一致すれば判定信号１０５をアクティブと
し、一致しなければ判定信号１０５をインアクティブと
する。
【００２７】出力バッファ１５は、半導体記憶装置１１
から出力された外部データ出力信号１０２を入力し、判
定信号１０５がアクティブの場合は、外部データ出力信
号１０２をＣＰＵ１２の内部に出力し、判定信号１０５
がインアクティブの場合には外部データ出力信号１０２
を出力しないようにする。
【００２８】ＣＰＵ１２は、判定部１３によりＴＡＧデ
ータ出力信号１０４が期待値と一致しないと判定された
場合には、図示されていない回路により外部のメインメ
モリ等の他のメモリの読み出しを行うための動作を実行
する。
【００２９】半導体記憶装置１１は、図２に示されるよ
うに、リフレッシュアドレス生成回路１と、アドレス検
出回路２と、ロウアドレス変化検出回路３と、コントロ
ール回路４と、アドレスセレクタ５と、ＴＡＧ部６と、
ＳＲＡＭ７と、ＤＲＡＭ８と、バッファメモリ９と、デ
ータセレクタ１０とから構成されている。
【００３０】アドレス検出回路２は、アドレス信号１０
１が０番地のアドレスを指定している場合にアドレス検
出信号１０３をアクティブとする。
【００３１】リフレッシュアドレス生成回路１は、０番
地以外のアドレスを繰り返し生成してリフレッシュアド
レス信号１０７として出力する。
【００３２】ロウアドレス変化検出回路３は、アドレス
信号１０１に含まれるロウアドレスの変化を検出する。
このロウアドレス変化検出回路３を設けてロウアドレス
の変化を検出してしているのは、ＤＲＡＭは一連の動作
を全て終了させないとデータが壊れてしまうのでロウア
ドレスが切り替わったことを検出してＴＡＧ部６、ＤＲ
ＡＭ８の動作を制御するためである。
【００３３】コントロール回路４は、ロウアドレス変化
検出回路３がロウアドレスの変化を検出すると、コント
ロール信号１０６を予め定められた一定の期間だけアク
ティブとする。
【００３４】アドレスセレクタ５は、アドレス検出信号
１０３がインアクティブの場合にはアドレス信号１０１
を選択して出力し、アドレス検出信号１０３がアクティ
ブの場合にはリフレッシュアドレス信号１０７を選択し
て出力する。
【００３５】ＴＡＧ部６は、コントロール信号１０６が
アクティブとなると動作し、アドレスセレクタ５から出
力された信号の示すアドレスに記憶しているデータをＴ
ＡＧデータ出力信号１０４として出力する。
【００３６】ＳＲＡＭ７は、アドレス検出信号１０３が
アクティブとなると記憶していたデータ内容をデータセ
レクタ１０に出力する。
【００３７】ＤＲＡＭ８は、コントロール信号１０６が
アクティブとなると動作し、アドレスセレクタ５から出
力された信号の示すアドレスに記憶しているデータをバ
ッファメモリ９に出力するバッファメモリ９は、ＳＲＡ
Ｍにより構成されていて、ＤＲＡＭ８から出力されたデ
ータを一旦保持してからデータセレクタ１０に出力す
る。このバッファメモリ９は、ＳＲＡＭに限定されるも
のではなく、ＤＲＡＭ８からのデータを一旦保持する機
能を有していればフリップフロップ等で構成するように
してもよい。データセレクタ１０は、アドレス検出信号
１０３がインアクティブの場合にはバッファメモリ９か
ら出力されたデータを外部データ出力信号１０２として
出力し、アドレス検出信号１０３がアクティブの場合に
はＳＲＡＭ７から出力されたデータを外部データ出力信
号１０２として出力する。
【００３８】次に、本実施形態の動作について図１、図
２および図３を参照して説明する。先ず、アドレス信号
１０１が０番地以外のアドレスを示して読み出し動作を
行う場合について説明する。
【００３９】この場合には、アドレス検出回路２はアド
レス検出信号１０３をインアクティブとするので、アド
レスセレクタ５はアドレス信号１０１を選択して出力
し、データセレクタ１０はバッファメモリ９からのデー
タ出力を外部データ出力信号１０２として出力する。
【００４０】そのため、ＤＲＡＭ８のアドレス信号１０
１によって指定されたアドレスに記憶されているデータ
は、一旦バッファメモリ９に記憶された後にデータセレ
クタ１０を介して外部データ出力信号１０２として出力
される。
【００４１】次に、アドレス信号１０１が０番地を示し
て読み出し動作を行う場合について説明する。
【００４２】この場合には、アドレス検出回路２はアド
レス検出信号１０３をアクティブとするので、アドレス
セレクタ５はリフレッシュアドレス生成回路１によって
生成されたリフレッシュアドレス信号１０７を選択して
出力し、データセレクタ１０はＳＲＡＭ７からのデータ
出力を外部データ出力信号１０２として出力する。
【００４３】そして、ＳＲＡＭ７ではアドレス検出信号
１０３がアクティブとなったことにより記憶していたデ
ータ内容を出力する。データセレクタ１０では、ＳＲＡ
Ｍ７から出力されたデータ信号を選択して外部データ出
力信号１０２として出力する。
【００４４】また、リフレッシュアドレス生成回路１か
ら出力されたリフレッシュアドレス信号１０７はアドレ
スセレクタ５によって選択され、ＤＲＡＭ８に出力され
るので、ＤＲＡＭ８では、０番地以外のアドレスに記憶
されているデータのリフレッシュ動作が行われる。
【００４５】この場合の動作を図３に模式的に示す。
【００４６】図３に示すように、外部のＣＰＵ１２から
見ると、ＳＲＡＭ７はＤＲＡＭ８の０番地のアドレス領
域として動作し、ＳＲＡＭ７のデータの読み出しが行わ
れている間にＤＲＡＭ８の０番地以外のアドレスの領域
のリフレッシュ動作が行われるのである。ここで、斜線
で示されたＤＲＡＭ８の０番地のアドレスの領域はデー
タの記憶領域としては使用されない。
【００４７】次に、この半導体記憶装置１１に対してデ
ータの書き込みを行う場合について説明する。
【００４８】この場合には、ＣＰＵ１２は書き込みを行
うアドレスをアドレス信号１０１によって指定し、書き
込みを行うデータを外部データ出力信号１０２として出
力する。
【００４９】アドレス信号１０１によって０番地以外の
番地が指定された場合には、アドレス検出回路２はアド
レス信号１０３をインアクティブとするため、データセ
レクタ１０は外部データ出力信号１０２をバッファメモ
リ９を介してＤＲＡＭ８に出力され、アドレス信号１０
１はアドレスセレクタ５によって選択されＤＲＡＭ８に
出力される。そして、ＤＲＡＭ８ではアドレス信号１０
１によって指定されたアドレスの領域にデータを書き込
むことができる。
【００５０】そして、アドレス信号１０１によって０番
地を指定した場合には、アドレス検出回路２はアドレス
検出信号１０３をアクティブとするため、データセレク
タ１０は外部データ出力信号１０２をＳＲＡＭ７に出力
する。そのため、ＳＲＡＭ７ではそのデータ内容を記憶
内容として記憶する。
【００５１】また、読み出し／書き込み動作に共通し
て、アドレス信号１０１に含まれるロウアドレスが変化
するとロウアドレス変化検出回路３はロウアドレスの変
化を検出し、コントロール回路１４はコントロール信号
１０６を一定期間アクティブとする。そのため、ＴＡＧ
部６、ＤＲＡＭ８では記憶しているデータが壊れないよ
うな制御が行われる。
【００５２】上述のようにして、ＣＰＵ１２は定期的に
アドレス信号１０１によって０番地を指定して読み出し
動作を行うだけでＤＲＡＭ８のリフレッシュを行うこと
ができる。また、本実施形態の半導体記憶装置は、外部
から見ると０番地のアドレスに対してもデータの読み出
し／書き込みを行うことができる。そのため、ＣＰＵ１
２がＳＲＡＭとのインタフェースしか有していない場合
でも本実施形態の半導体記憶装置１１を接続することが
できる。
【００５３】ＳＲＡＭ７の記憶容量は、アドレスの０番
地のみのデータを記憶するだけでよいので、その占める
面積はごくわすかである。そのため、本実施形態の半導
体記憶装置はＳＲＡＭのみを用いてキャッシュメモリを
構成した場合に比べてその面積を大幅に小さくすること
ができる。
【００５４】（第２の実施形態）図４は本発明の第２の
実施形態の半導体記憶装置２１の構成を示したブロック
図である。図２中と同番号は同じ構成要素を示す。
【００５５】本実施形態の半導体記憶装置は、図２の第
１の実施形態の半導体記憶装置１１に対して、コントロ
ール回路４をコントロール回路１４に置き換えたもので
ある。
【００５６】コントロール回路１４は、図２のコントロ
ール回路４の機能に加えて、アドレス検出信号１０３を
入力するようにし、アドレス検出信号１０３がアクティ
ブからインアクティブに変化した際にはコントロール信
号１０６をアクティブとするタイミングを予め定められ
た時間だけずらすようにしたものである。
【００５７】アドレス信号１０１は、アドレスセレクタ
５を介していることによりＴＡＧ部６、ＤＲＡＭ８に入
力されるタイミングは、アドレス検出信号１０３がアク
ティブからインアクティブとなるタイミングから少し遅
れてしまう。そして、アドレス信号１０１が０番地から
０番地以外を示すように変化してコントロール信号１０
６がアクティブとなった際にＤＲＡＭ８、ＴＡＧ部６に
アドレス信号１０１が入力されていないと正常な動作が
行われない。
【００５８】本実施形態は、アドレス検出信号１０３が
アクティブからインアクティブとなった際には、コント
ロール回路１４はコントロール信号１０６をアクティブ
とするタイミングを一定の時間ずらすことによりアドレ
ス信号１０１がＤＲＡＭ８とＴＡＧ部６に確実に入力さ
れてからコントロール信号１０６がアクティブとなるよ
うにしたものである。そのため、本実施形態は、上記第
１の実施形態の効果に加えて、動作の信頼性を向上する
ことができるという効果を有する。
【００５９】（第３の実施形態）上記第１および第２の
半導体記憶装置では、アドレス信号１０１により０番地
のアドレスが指定されることによりリフレッシュ動作が
行われるものである。しかし、ＣＰＵ１２によりたまた
ま０番地に書込んだデータをアクセスし続けるような動
作が行われた場合には、リフレッシュ動作が連続して行
われることとなる。しかし、リフレッシュ動作時には、
通常のデータの読み出しの際に流れる消費電流よりも大
きな消費電流を必要とするため、リフレッシュ動作が連
続して行われてしまうと、大きな消費電流が流れ続ける
ことになってしまう。本実施形態の半導体記憶装置は、
このような問題を解決するためのものである。
【００６０】本実施形態の半導体記憶装置３１を図５に
示す。図２中と同番号は同じ構成要素を示す。
【００６１】本実施形態の半導体記憶装置３１は、図２
の第１の実施形態の半導体記憶装置１１に対して、アド
レス検出回路２およびＳＲＡＭ７を削除し、アドレス検
出回路３２と、アドレス遷移検出回路３３と、論理積回
路３４と、ＳＲＡＭ３６、３７を新たに設けたものであ
る。
【００６２】ここで、本実施形態では、アドレス信号１
０１は、Ａ０〜Ａ１４の１５ビットからなる信号である
として以下の説明を行う。
【００６３】アドレス遷移検出回路３３は、アドレス信
号１０１のうちのＡ１４ビットを入力し、そのビットが
変化した場合に出力信号をハイレベルとする。
【００６４】また、アドレス遷移検出回路３３は、図６
に示すように、データフリップフロップ回路（Ｄ−Ｆ／
Ｆ）６１と、排他的論理和回路６２とを有している。
【００６５】Ｄ−Ｆ／Ｆ６１は、アドレス信号１０１の
Ａ１４ビットとクロック信号を入力し、クロック信号の
立ち上がりまたは立ち下がりでクロック信号１０１のＡ
１４ビットをラッチしている。
【００６６】排他的論理和回路６２は、Ｄ−Ｆ／Ｆ６１
からの出力と、アドレス信号１０１のＡ１４ビットとの
間の排他的論理和を演算し、その演算結果を出力してい
る。アドレス検出回路３２は、アドレス信号１０１のう
ちのＡ０〜Ａ１３の１４ビットを入力し、Ａ０〜Ａ１３
ビットが全て“０”となった場合に、出力信号をハイレ
ベルとしている。
【００６７】また、アドレス検出回路３２は、図７に示
すように、ｎチャネルＭＯＳトランジスタ７１0〜７１
13と、ｐチャネルＭＯＳトランジスタ７３と、バッファ
回路７２とから構成されている。
【００６８】ｐチャネルＭＯＳトランジスタ７３は、ゲ
ートがグランドに接続されることによりオンし、バッフ
ァ回路７２の入力をハイレベルとしている。
【００６９】ｎチャネルＭＯＳトランジスタ７１0〜７
１13は、ゲートにアドレス信号１０１のＡ０〜Ａ１３ビ
ットがそれぞれ入力され、入力されているビットが
“１”となるとオンしてバッファ回路７２の入力をグラ
ンドレベルとしている。
【００７０】バッファ回路７２は、入力されている信号
の論理をそのまま出力している。
【００７１】論理積回路３４は、アドレス検出回路３２
からの出力信号と、アドレス遷移検出回路３３からの出
力信号との間で論理積演算を行ない、その演算結果をリ
フレッシュモード信号１０８として出力する。
【００７２】ＳＲＡＭ３６は、リフレッシュモード信号
１０８がアクティブとなり、アドレス信号１０１のＡ１
４ビットが“１”の場合に記憶していたデータ内容をデ
ータセレクタ１０に出力する。
【００７３】ＳＲＡＭ３７は、リフレッシュモード信号
１０８がアクティブとなり、アドレス信号１０１のＡ１
４ビットが“０”の場合に記憶していたデータ内容をデ
ータセレクタ１０に出力する。
【００７４】また、図２の第１の実施形態では、アドレ
スセレクタ５、データセレクタ１０には、アドレス検出
信号１０３が入力されていたが、本実施形態ではアドレ
ス検出信号１０３の代わりににリフレッシュモード信号
１０８が入力されているがその動作は同様である。
【００７５】次に、本実施形態の半導体記憶装置の動作
について説明する。
【００７６】本実施形態の半導体記憶装置では、アドレ
ス信号１０１を０番地とした後に、１番地とするかまた
は、アドレス信号１０１を１番地とした後に、０番地と
することによりリフレッシュ動作が行われる。
【００７７】先ず、アドレス信号１０１を０番地とした
後に１番地とすることによりリフレッシュ動作を行う場
合について説明する。
【００７８】アドレス信号１０１を０番地とした場合に
は、図８（ａ）に示すようにＡ０〜Ａ１４の全てのビッ
トは“０”となる。そして、次にアドレス信号１０１を
１番地とするとＡ０〜Ａ１３のビットは“０”のままで
あるためアドレス検出回路３２はハイレベルの信号を出
力する。そして、Ａ１４ビットは“０”から“１”に変
化したためアドレス遷移検出回路３３もハイレベルの信
号を出力する。
【００７９】そのため、論理積回路３４はリフレッシュ
モード信号１０８をアクティブとする。そして、リフレ
ッシュモード信号１０８がアクティブとなり、アドレス
信号１０１のＡ１４ビットが“１”となったため、ＳＲ
ＡＭ３６は記憶していたデータ内容をデータセレクタ１
０に出力する。データセレクタ１０は、リフレッシュモ
ード信号１０８がアクティブであるため、ＳＲＡＭ３６
からのデータを外部データ出力信号１０２として出力す
る。
【００８０】また、リフレッシュモード信号１０８がア
クティブとなったことにより、アドレスセレクタ５は、
リフレッシュアドレス生成回路１によって生成されたリ
フレッシュアドレス信号１０７を選択して出力する。そ
のためＤＲＡＭ８では、リフレッシュ動作が行われる。
【００８１】この場合には、アドレス信号１０１を１番
地とする前のアドレス信号が０番地以外の場合でも、Ａ
１４ビットが“０”となっているアドレスの場合にはリ
フレッシュ動作が行われる。
【００８２】また、図８（ｂ）に示したアドレス信号１
０１を１番地とした後に０番地とした場合におけるリフ
レッシュ動作が行われる動作は上記と同様であるためそ
の説明は省略する。この場合には、ＳＲＡＭ３６の代わ
りにＳＲＡＭ３７に記憶されているデータ内容が外部デ
ータ出力信号１０２として出力される。
【００８３】本実施形態の半導体記憶装置３１では、ア
ドレス信号１０１を０番地とした後に１番地とするかま
たは、アドレス信号１０１を１番地とした後に０番地と
することによりリフレッシュ動作が行われる。しかし、
アドレス信号１０１を連続して０番地または１番地とし
た場合には、リフレッシュ動作は行われない。そのた
め、リフレッシュ動作が連続して行われてしまうことに
より、大きな消費電流が流れ続けることを防ぐことがで
きる。
【００８４】（第４の実施形態）上記第１〜第３の実施
形態では、ＣＰＵ１２は半導体記憶装置に対してリフレ
ッシュ動作を行なわせるために、常に一定間隔である特
定の番地の読み出しを行なわなければならない。しか
し、この半導体記憶装置に対してデータの読み出しを行
うのはＣＰＵ１２だけではなく他の外部装置もＣＰＵ１
２を介して半導体記憶装置が記憶しているデータの読み
出しを行う場合がある。
【００８５】このような場合に、外部装置がリフレッシ
ュ動作を行なわせるための特定のアドレスのデータの読
み込みを行なった場合には、その後一定期間はリフレッ
シュ動作は不要である。しかし、それにもかかわらずＣ
ＰＵ１２は常に一定期間毎にリフレッシュ動作を行なっ
ているため無駄なリフレッシュ動作が行われてしまうこ
とになる。
【００８６】しかし、前述したようにリフレッシュ動作
の際には消費電流が大きくなるためこのような無駄なリ
フレッシュ動作が行われると、半導体記憶装置全体の消
費電流が大きなものとなってしまう。
【００８７】本実施形態における、半導体記憶装置の制
御回路は、このような問題を解決するためのものであ
る。
【００８８】本実施形態の制御回路であるＣＰＵ１２
は、図９を参照すると、キャッシュメモリ・インタフェ
ース回路８１と、演算処理部８２と、命令デコーダ８３
と、監視回路８４と、命令バッファ８５とを有してい
る。
【００８９】キャッシュメモリ・インタフェース回路８
１は、半導体記憶装置１１をキャッシュメモリとして使
用するためのインタフェース回路であり、半導体記憶装
置１１に対するアドレスの指定、データの読み出し／書
込み等の制御を行なっている。また、図示されてはいな
いがこのキャッシュメモリ・インタフェース回路８１に
は、図１の判定部１３、出力バッファ１５も含まれてい
る。また、外部装置はキャッシュメモリ・インタフェー
ス回路８１を介して半導体記憶装置１１に対してアドレ
ス信号１０１を出力することができるようになってい
る。
【００９０】演算処理部８２は、命令デコーダ８３から
の指示に従い、各種の演算処理を行なっている。
【００９１】命令バッファ８５は、ＣＰＵ１２が行う命
令処理のための命令コードが順次記憶されるためのもの
である。
【００９２】命令デコーダ８３は、命令バッファ８５に
記憶されている命令コードをデコードし、その命令コー
ドにより示される命令を演算処理部８２、キャッシュメ
モリ・インタフェース回路８１に実行させるための処理
を行なっている。そして、命令デコーダ８３は、監視回
路８４からリフレッシュ動作が不要である旨の信号を入
力した場合には、その信号を入力した時から一定の期間
内は、命令バッファ８５から入力した指示が半導体記憶
装置１１に対してリフレッシュ動作を行なわせるための
特定のアドレスの読み込みを行う命令である場合でもそ
の命令を実行しないで、次の命令の実行を行う。
【００９３】監視回路８４は、外部装置がキャッシュメ
モリ・インタフェース回路８１を介してアドレス信号１
０１に対して出力したアドレスを監視し、そのアドレス
が半導体記憶装置１１に対してリフレッシュ動作を行な
わせるための特定のアドレスである場合には、命令デコ
ーダ８３に対してリフレッシュ動作が不要である旨の信
号を出力する。
【００９４】次に、本実施形態の動作について図９を参
照して詳細に説明する。
【００９５】通常の動作時には、命令デコーダ８３は、
命令バッファ８５に記憶されている命令コードをデコー
ドし、その命令コードにより示される命令を演算処理部
８２、キャッシュメモリ・インタフェース回路８１に実
行させるための処理を行なう。
【００９６】そして、外部装置がキャッシュメモリ・イ
ンタフェース回路８１を介して特定のアドレスを示すア
ドレス信号１０１を半導体記憶装置１１に対して出力し
た場合には、監視回路８４がそのことを検出し、命令デ
コーダ８３に対してリフレッシュ動作が不要である旨の
信号を出力する。
【００９７】そして、命令デコーダ８３では、監視回路
８４からのリフレッシュ動作が不要である旨の信号を入
力すると、その信号を入力した時から一定の期間内は、
命令バッファ８５から入力した指示が半導体記憶装置１
１に対してリフレッシュ動作を行なわせるための特定の
アドレスの読み込みを行う命令である場合でもその命令
を実行しないで、次の命令の実行を行う。
【００９８】本実施形態は、外部装置が半導体記憶装置
１１に対してリフレッシュ動作を行なわせるための特定
のアドレスの読み出しを行なってからある一定期間は、
命令デコーダ８３はＣＰＵ１２から半導体記憶装置１１
に対するリフレッシュ動作の指示を行なわないようにし
たものである。したがって、必要の無いリフレッシュ動
作が行なわれるとがないため、消費電流を削減すること
ができる。
【００９９】（第５の実施形態）上記第１〜第４の実施
形態の半導体記憶装置では、ＤＲＡＭの特定の番地の記
憶領域として動作させるためのＳＲＡＭが設けられてい
た。このＳＲＡＭは特定の番地のみのデータを記憶する
だけでよいので、その占める面積は全ての記憶領域をＳ
ＲＡＭにより構成した場合と比較するとごくわずかであ
る。しかし、このＳＲＡＭはＤＲＡＭとは別に構成しな
ければいけないため、ＳＲＡＭがＤＲＡＭとは別に設け
られていることにより半導体記憶装置の面積は増加して
しまっている。さらに、上記第３の実施形態のように２
つの番地のデータを記憶させるためのＳＲＡＭを形成し
なければならない場合にはＳＲＡＭによる面積の増加は
大きなものとなる。
【０１００】本実施形態は、この問題を解決するための
ものであり、ＳＲＡＭを設けたことによる面積の増加を
最小限とするためのものである。
【０１０１】図１０は、本実施形態の半導体記憶装置４
１の構成を示したブロック図である。図２中と同番号は
同じ構成要素を示す。
【０１０２】本実施形態の半導体記憶装置４１は、図２
の第１の実施形態の半導体記憶装置１１に対して、ＳＲ
ＡＭ７とＤＲＡＭ８を記憶部８６に置き換え、データセ
レクタ１０を削除し、バッファメモリ９の出力信号を直
接外部データ出力信号１０２としたものである。
【０１０３】記憶部８６は、図２におけるＤＲＡＭ８の
一部にＳＲＡＭが形成されていて、アドレス検出信号１
０３がアクティブとなるとそのＳＲＡＭに記憶されてい
るデータがバッファメモリ９に出力され、それ以外のＤ
ＲＡＭとして形成されている部分ではリフレッシュ動作
が行われるものである。
【０１０４】次に、この記憶部８６の具体的な構成を説
明するが、その前に通常のＤＲＡＭ８の構造を図１１お
よび図１２を参照して説明する。
【０１０５】図１１は従来のＤＲＡＭ８の構成を示した
ブロック図、図１２（ａ）は１１のＤＲＡＭ８の構造を
模式的に示した図、図１２（ｂ）は図１１中のセンスア
ンプ９１0の構成を示した回路図である。
【０１０６】このような通常のＤＲＡＭ８は、デジット
線ＤＬ、／ＤＬの間に、ビット線ＢＬ、／ＢＬとワード
線１１５の交点に設けられているメモリセル１１０1〜
１１０4が一定間隔で設けられている。そして、このメ
モリセル１１０1〜１１０4の両側にはそれぞれ、ビット
線ＢＬ、／ＢＬ間の電圧を増幅してデジット線ＤＬ、／
ＤＬに出力するためのセンスアンプ９１0〜９１3、・・
が２つずつ設けられている。
【０１０７】そして、各センスアンプ９１0、９１1・・
には、それぞれ列選択信号ＲＳ０0、ＲＳ１0、・・が接
続されていて、接続されている列選択信号がアクティブ
となっている場合のみビット線ＢＬ、／ＢＬ間の電圧を
増幅してデジット線ＤＬ、／ＤＬに出力している そして、デジット線ＤＬ、／ＤＬ間の電圧をさらに増幅
するためのデータアンプ９４1が、デジット線ＤＬ、／
ＤＬの端部に設けられている。そして、ＤＲＡＭ８に
は、同様な構造の記憶領域が複数設けられていて、それ
ぞれのデータアンプ９４1〜９４nからの出力は、セレク
タ１２２1〜１２２nによて選択され出力バッファ１２１
を介した後に外部に出力されている。
【０１０８】このＤＲＡＭ８を模式的に示すと、図１２
（ａ）のような構造となっている。次に、センスアンプ
９１0の構造を、図１２（ｂ）を参照して説明する。セ
ンスアンプ９１0は、ｐチャネルＭＯＳトランジスタ１
１１〜１１４、９７、９８と、ｎチャネルＭＯＳトラン
ジスタ９５、９６とから構成されている。
【０１０９】ＳＡＰ、ＳＡＮはセンスアンプを動作させ
ない場合には、１／２ＶＣＣ（電源電圧）の電位となっ
ていて、センスアンプを動作させる場合には、ＳＡＰは
ＶＣＣ電位となり、ＳＡＮはグランド電位となる。
【０１１０】ビット線ＢＬの電位がビット線／ＢＬの電
位より高い場合には、ｎチャネルＭＯＳトランジスタ９
７がオンし、ビット線／ＢＬの電位をグランド電位とす
る。そのため、ｐチャネルＭＯＳトランジスタ９６がオ
ンし、ビット線ＢＬがＶＣＣ電位となる。
【０１１１】そのため、ｎチャネルＭＯＳトランジスタ
１１４はオンし、ｎチャネルＭＯＳトランジスタ１１２
はオフとなる。ここで、列選択信号ＲＳ０0がアクティ
ブとなると、ｎチャネルＭＯＳトランジスタ１１１、１
１３が共にオンすることによりデジット線ＤＬはグラン
ド電位となり、デジット線／ＤＬはハイレベルのままと
なる。
【０１１２】ここで、ビット線ＢＬ、／ＢＬに出力され
た論理と、デジット線ＤＬ、／ＤＬに出力される論理は
逆になっているが、メモリセルにデータ内容を記憶させ
る際に論理を反転して記憶させているため、出力される
データ内容はメモリセルに記憶させたデータ内容と一致
することになる。
【０１１３】また、ビット線／ＢＬの電位がビット線Ｂ
Ｌの電位より高い場合には、ｎチャネルＭＯＳトランジ
スタ９８がオンし、ビット線ＢＬの電位をグランド電位
とする。そのため、ｐチャネルＭＯＳトランジスタ９５
がオンし、ビット線／ＢＬがＶＣＣ電位となる。この後
に、デジット線ＤＬ、／ＤＬにデータが出力される動作
は上記で説明したのと同様であるためその説明は省略す
る。
【０１１４】このようにセンスアンプ９１0は、ビット
線ＢＬ、／ＢＬ間に発生した電圧を増幅して、列選択信
号ＲＳ０0がアクティブとなると、その電圧を反転した
電圧をデジット線ＤＬ、／ＤＬに出力している。
【０１１５】次、本実施形態における記憶部８６の構造
について説明する。
【０１１６】図１３は図１０における記憶部８６の構成
を示したブロック図、図１４（ａ）は図１３の記憶部８
６の構造を模式的に示した図、図１４（ｂ）は図１３中
のＳＲＡＭ９９0の構成を示した回路図である。
【０１１７】記憶部８６は、図１１に示したＤＲＡＭ８
に対して、ＳＲＡＭ９９0、９９1を新たに設けたもので
ある。図１４（ａ）の模式図を参照すると、従来のＤＲ
ＡＭ８に対して、センスアンプ９３0、９３1とデータア
ンプ９４1の間に、ＳＲＡＭ９９0、９９1が設けられて
いる。
【０１１８】このＳＲＡＭ９９0の回路構成を図１４
（ｂ）を用いて説明する。
【０１１９】ＳＲＡＭ９９0は、図１２（ｂ）で説明し
た、センスアンプ９１0と回路構成は全く同一であり、
印加されている電圧がＳＡＰの代わりにＶＣＣとなり、
ＳＡＮの代わりにグランド電位（ＧＮＤ）となっている
ものである。
【０１２０】ＳＡＰ、ＳＡＮはセンスアンプを動作させ
ない場合には１／２ＶＣＣの電位となるのに対して、Ｓ
ＲＡＭ９９0、９９1にはＶＣＣおよびＧＮＤが常時印加
されている。
【０１２１】このため、ｐチャネルＭＯＳトランジスタ
５５、５６およびｎチャネルＭＯＳトランジスタ５７、
５８により構成される回路はフリップフロップ回路とし
て動作し、ビット線ＢＬ、／ＢＬにより書込まれたデー
タ内容が記憶される。
【０１２２】また、このＳＲＡＭ９９0におけるｎチャ
ネルＭＯＳトランジスタ５１〜５４は、図１２（ｂ）に
示したセンスアンプ９１0におけるｎチャネルＭＯＳト
ランジスタ１１１〜１１４に対応していて、記憶された
データ内容が読み出される動作はセンスアンプ９１0と
同様であるためその説明は省略する。
【０１２３】また、図１４（ｂ）には、このフリップフ
ロップ回路にデータ内容を書込むための書き込みゲート
回路は図示されていないが、この書き込みゲート回路は
一般的に使用されている回路を用いることができるもの
である。
【０１２４】本実施形態の半導体記憶装置４１は、セン
スアンプ９１0、９１1、・・と同様な回路構成でＳＲＡ
Ｍ９９0、９９1を構成しているためＳＲＡＭを設けたこ
とによる面積の増加を必要最小限とすることができる。
この理由は、センスアンプはＤＲＡＭの重要／部品の１
つであり、その設計ルールは最適化されているため、フ
リップフロップ回路としては最も小さくすることができ
るからである。
【０１２５】また、ＳＲＡＭとＤＲＡＭを異なる回路に
より構成した場合には、それぞれにデータアンプが必要
であるが、本実施形態の半導体記憶装置４１では１つの
データアンプ９４1を共用することができるからであ
る。
【０１２６】図２の第１の実施形態または図４の第２の
実施形態では、ＳＲＡＭ７をＳＲＡＭ９９0、９９1のい
ずれかに対応させることによりＳＲＡＭ７とＤＲＡＭ８
を１つの記憶部８６として構成することができる。
【０１２７】また、図５における第３の実施形態では、
ＳＲＡＭ３６、３７をそれぞれＳＲＡＭ９９0、９９1に
対応させることによりＳＲＡＭ３６、３７とＤＲＡＭ８
を１つの記憶部８６として構成することができる。その
ため、ＳＲＡＭを２つ設けなければならない場合には、
得られる効果はさらに大きなものとなる。
【０１２８】また、図１３に示したように１つのコラム
内において２つのセンスアンプが隣接して設けられてい
るようなＤＲＡＭでは、コラムアドレスの一部によって
どちらのセンスアンプがアクティブとなるかが選択され
る。そのため、このような構造のＤＲＡＭに対して、本
実施形態および第１、２、３の実施形態を適用した場合
には、ロウアドレス変化検出回路３に相当する回路で
は、ロウアドレスだけでなくロウアドレスおよびコラム
アドレスの変化を検出するようにし、ロウアドレスまた
はコラムアドレスのどちらかの変化が検出された場合に
はコントロール回路４またはコントロール回路１４はコ
ントロール信号１０６を一定期間だけアクティブとする
ようにしなければならない。
【０１２９】また、上記第１および第２の実施形態で
は、ＳＲＡＭ７をＤＲＡＭ８の０番地の領域として用い
ていたが、本発明はこれに限定されるものではなく他の
番地を用いた場合にも適用することができるものであ
る。但し、この場合でもＳＲＡＭ７をＤＲＡＭ８の０番
地または最終番地のメモリとして使用する場合が最も回
路を簡単に構成することができる。
【０１３０】また、上記第３の実施形態では、ＳＲＡＭ
３６をＤＲＡＭ８の１番地の領域として用い、ＳＲＡＭ
３７をＤＲＡＭ８の０番地の領域として用いていたが、
本発明はこれに限定されるものではなく他の番地を用い
た場合にも適用することができるものである。但し、こ
の場合でもＳＲＡＭ３６、３７をＤＲＡＭ８の０、１番
地または最終番地と最終番地の１つ前の番地のメモリと
して使用する場合が最も回路を簡単に構成することがで
きる。
【０１３１】また、上記第１から第５の実施形態では、
半導体記憶装置１１、２１、３１、４１をキャッシュメ
モリとして使用する場合について説明したが、キャシュ
メモリ以外の通常のメモリとして使用する場合には、Ｔ
ＡＧ部６は不要となる。
【０１３２】さらに、第２の実施形態における図４のコ
ントロール回路１４を、第３、第５の実施形態の半導体
記憶装置においても使用することができるものである。
この場合にも第２の実施形態と同様な効果を得ることが
できる。
【０１３３】
【発明の効果】以上説明したように、本発明は、単位面
積あたりの記憶容量が大きいＤＲＡＭを、ＳＲＡＭとの
インタフェースしか備えていないＣＰＵと接続すること
ができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置１１
とＣＰＵ１２との接続を示した図である。
【図２】図１中の半導体記憶装置１１の構成を示したブ
ロック図である。
【図３】図２の半導体記憶装置１１におけるリフレッシ
ュ動作を説明するための図である。
【図４】本発明の第２の実施形態の半導体記憶装置２１
の構成を示したブロック図である。
【図５】本発明の第３の実施形態の半導体記憶装置３１
の構成を示したブロック図である。
【図６】図５中のアドレス遷移検出回路３３の構成を示
したブロック図である。
【図７】図５中のアドレス検出回路３２の構成を示した
ブロック図である。
【図８】アドレス信号１０１が０番地から１番地に変更
される様子を説明するための図（図８（ａ））および１
番地から０番地に変更される様子を説明するための図
（図８（ｂ））である。
【図９】本発明の第４の実施形態の半導体記憶装置の制
御回路の構成を示したブロック図である。
【図１０】本発明の第５の実施形態の半導体記憶装置４
１の構成を示したブロック図である。
【図１１】従来のＤＲＡＭ８の構成を示したブロック図
である。
【図１２】図１１のＤＲＡＭ８の構造を模式的に示した
図（図１２（ａ））および図１１中のセンスアンプ９１
0の構成を示した回路図（図１２（ｂ））である。
【図１３】図１０における記憶部８６の構成を示したブ
ロック図である。
【図１４】図１３の記憶部８６の構造を模式的に示した
図（図１４（ａ））および図１３中のＳＲＡＭ９９0の
構成を示した回路図（図１４（ｂ））である。
【符号の説明】
１ リフレッシュアドレス生成回路 ２ アドレス検出回路 ３ ロウアドレス検出回路 ４ コントロール回路 ５ アドレスセレクタ ６ ＴＡＧ部 ７ ＳＲＡＭ ８ ＤＲＡＭ ９ バッファメモリ １０ データセレクタ １１ 半導体記憶装置 １２ ＣＰＵ １３ 判定部 １４ コントロール回路 １５ 出力バッファ ２１ 半導体記憶装置 ３１ 半導体記憶装置 ３２ アドレス検出回路 ３３ アドレス遷移検出回路 ３４ 論理積回路 ３６、３７ ＳＲＡＭ ４１ 半導体記憶装置 ５１〜５４ ｎチャネルＭＯＳトランジスタ ５５、５６ ｐチャネルＭＯＳトランジスタ ５７、５８ ｎチャネルＭＯＳトランジスタ ６１ データフリップフロップ回路（Ｄ−Ｆ／Ｆ） ６２ 排他的論理和回路 ７１0〜７１13 ｎチャネルＭＯＳトランジスタ ７２ バッファ回路 ７３ ｐチャネルＭＯＳトランジスタ ８１ キャッシュメモリ・インタフェース回路 ８２ 演算処理部 ８３ 命令デコーダ ８４ 監視回路 ８５ 命令バッファ ８６ 記憶部 ９１0〜９１3 センスアンプ ９２0〜９２3 センスアンプ ９３0、９３1 センスアンプ ９４1〜９４n データアンプ ９５、９６ ｐチャネルＭＯＳトランジスタ ９７、９８ ｎチャネルＭＯＳトランジスタ ９９0、９９1 ＳＲＡＭ １０１ アドレス信号 １０２ 外部データ出力信号 １０３ アドレス検出信号 １０４ ＴＡＧデータ出力信号 １０５ 判定信号 １０６ コントロール信号 １０７ リフレッシュアドレス信号 １０８ リフレッシュモード信号 １１０1〜１１０4 メモリセル １１１〜１１４ ｎチャネルＭＯＳトランジスタ １２０ ワード線 １２１ 出力バッファ １２２1〜１２２n セレクタ ＲＳ０0〜ＲＳ０3・・ＲＳ０n+1〜ＲＳ３n+1 列選択
信号

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 アドレス信号がある特定の番地のアドレ
    スを指定している場合にアドレス検出信号をアクティブ
    とするアドレス検出回路と、 前記ある特定の番地以外のアドレスを繰り返し生成して
    リフレッシュアドレス信号として出力するリフレッシュ
    アドレス生成回路と、 前記アドレス信号に含まれるロウアドレスの変化を検出
    するロウアドレス変化検出回路と、 前記ロウアドレス変化検出回路がロウアドレスの変化を
    検出すると、コントロール信号を予め定められた一定の
    期間だけアクティブとするコントロール回路と、 前記アドレス検出信号がインアクティブの場合には前記
    アドレス信号を選択して出力し、前記アドレス検出信号
    がアクティブの場合には前記リフレッシュアドレス信号
    を選択して出力するアドレスセレクタと、 前記アドレス検出信号がアクティブとなると記憶してい
    たデータ内容を出力するＳＲＡＭと、 前記コントロール信号がアクティブとなると動作し、前
    記アドレスセレクタから出力された信号の示すアドレス
    に記憶しているデータを出力するＤＲＡＭと、 前記ＤＲＡＭから出力されたデータを一旦保持してから
    出力するバッファメモリと、 前記アドレス検出信号がインアクティブの場合には前記
    バッファメモリから出力されたデータを外部データ出力
    信号として出力し、前記アドレス検出信号がアクティブ
    の場合には前記ＳＲＡＭから出力されたデータを前記外
    部データ出力信号として出力するデータセレクタとから
    構成されている半導体記憶装置。
  2. 【請求項２】 アドレス信号がある特定の番地のアドレ
    スを指定している場合にアドレス検出信号をアクティブ
    とするアドレス検出回路と、 前記ある特定の番地以外のアドレスを繰り返し生成して
    リフレッシュアドレス信号として出力するリフレッシュ
    アドレス生成回路と、 前記アドレス信号に含まれるロウアドレスおよびコラム
    アドレスの変化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路がロウアドレスまたはコラム
    アドレスの変化を検出すると、コントロール信号を予め
    定められた一定の期間だけアクティブとするコントロー
    ル回路と、 前記アドレス検出信号がインアクティブの場合には前記
    アドレス信号を選択して出力し、前記アドレス検出信号
    がアクティブの場合には前記リフレッシュアドレス信号
    を選択して出力するアドレスセレクタと、 前記アドレス検出信号がアクティブとなると記憶してい
    たデータ内容を出力するＳＲＡＭと、 前記コントロール信号がアクティブとなると動作し、前
    記アドレスセレクタから出力された信号の示すアドレス
    に記憶しているデータを出力するＤＲＡＭと、 前記ＤＲＡＭから出力されたデータを一旦保持してから
    出力するバッファメモリと、 前記アドレス検出信号がインアクティブの場合には前記
    バッファメモリから出力されたデータを外部データ出力
    信号として出力し、前記アドレス検出信号がアクティブ
    の場合には前記ＳＲＡＭから出力されたデータを前記外
    部データ出力信号として出力するデータセレクタとから
    構成されている半導体記憶装置。
  3. 【請求項３】 アドレス信号がある特定の番地のアドレ
    スを指定している場合にアドレス検出信号をアクティブ
    とするアドレス検出回路と、 前記ある特定の番地以外のアドレスを繰り返し生成して
    リフレッシュアドレス信号として出力するリフレッシュ
    アドレス生成回路と、 前記アドレス信号に含まれるロウアドレスの変化を検出
    するロウアドレス変化検出回路と、 前記ロウアドレス変化検出回路がロウアドレスの変化を
    検出すると、コントロール信号を予め定められた一定の
    期間だけアクティブとするコントロール回路と、 前記アドレス検出信号がインアクティブの場合には前記
    アドレス信号を選択して出力し、前記アドレス検出信号
    がアクティブの場合には前記リフレッシュアドレス信号
    を選択して出力するアドレスセレクタと、 前記アドレス検出信号がアクティブとなると記憶してい
    たデータ内容を出力するＳＲＡＭと、前記コントロール
    信号がアクティブとなると動作し、前記アドレスセレク
    タから出力された信号の示すアドレスに記憶しているデ
    ータを出力するＤＲＡＭとから構成されている記憶部
    と、 前記記憶部から出力されたデータを一旦保持してから外
    部データ出力信号として出力するバッファメモリとから
    構成されている半導体記憶装置。
  4. 【請求項４】 アドレス信号がある特定の番地のアドレ
    スを指定している場合にアドレス検出信号をアクティブ
    とするアドレス検出回路と、 前記ある特定の番地以外のアドレスを繰り返し生成して
    リフレッシュアドレス信号として出力するリフレッシュ
    アドレス生成回路と、 前記アドレス信号に含まれるロウアドレスおよびコラム
    アドレスの変化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路がロウアドレスまたはコラム
    アドレスの変化を検出すると、コントロール信号を予め
    定められた一定の期間だけアクティブとするコントロー
    ル回路と、 前記アドレス検出信号がインアクティブの場合には前記
    アドレス信号を選択して出力し、前記アドレス検出信号
    がアクティブの場合には前記リフレッシュアドレス信号
    を選択して出力するアドレスセレクタと、 前記アドレス検出信号がアクティブとなると記憶してい
    たデータ内容を出力するＳＲＡＭと、前記コントロール
    信号がアクティブとなると動作し、前記アドレスセレク
    タから出力された信号の示すアドレスに記憶しているデ
    ータを出力するＤＲＡＭとから構成されている記憶部
    と、 前記記憶部から出力されたデータを一旦保持してから外
    部データ出力信号として出力するバッファメモリとから
    構成されている半導体記憶装置。
  5. 【請求項５】 前記記憶部における前記ＳＲＡＭは、前
    記ＤＲＡＭを構成しているセンスアンプと同一の回路構
    成により形成されている請求項３または４記載の半導体
    記憶装置。
  6. 【請求項６】 前記ある特定のアドレスが０番地のアド
    レスである請求項１から５のいずれか１項記載の半導体
    記憶装置。
  7. 【請求項７】 前記ある特定のアドレスが前記ＤＲＡＭ
    の最終番地のアドレスである請求項１から５のいずれか
    １項記載の半導体記憶装置。
  8. 【請求項８】 アドレス信号のある特定の１ビット以外
    のビットにより示されるアドレスが、ある特定のアドレ
    スを指定している場合に出力信号をアクティブとするア
    ドレス検出回路と、 前記アドレス信号のうちの前記特定の１ビットの変化を
    検出すると出力信号をアクティブとするアドレス遷移検
    出回路と、 前記アドレス検出回路からの出力信号と前記アドレス遷
    移検出回路からの出力信号がともにアクティブになると
    リフレッシュモード信号をアクティブとする論理回路
    と、 前記特定の１ビット以外のビットにより示されるアドレ
    スを含む番地以外のアドレスを繰り返し生成してリフレ
    ッシュアドレス信号として出力するリフレッシュアドレ
    ス生成回路と、 前記アドレス信号に含まれるロウアドレスの変化を検出
    するロウアドレス変化検出回路と、 前記ロウアドレス変化検出回路がロウアドレスの変化を
    検出すると、コントロール信号を予め定められた一定の
    期間だけアクティブとするコントロール回路と、 前記リフレッシュモード信号がインアクティブの場合に
    は前記アドレス信号を選択して出力し、前記リフレッシ
    ュモード信号がアクティブの場合には前記リフレッシュ
    アドレス信号を選択して出力するアドレスセレクタと、 前記リフレッシュモード信号がアクティブとなり前記あ
    る特定の１ビットが“１”の場合に、記憶していたデー
    タ内容を出力する第１のＳＲＡＭと、 前記リフレッシュモード信号がアクティブとなり前記あ
    る特定の１ビットが“０”の場合に、記憶していたデー
    タ内容を出力する第２のＳＲＡＭと、 前記コントロール信号がアクティブとなると動作し、前
    記アドレスセレクタから出力された信号の示すアドレス
    に記憶しているデータを出力するＤＲＡＭと、 前記ＤＲＡＭから出力されたデータを一旦保持してから
    出力するバッファメモリと、 前記リフレッシュモード信号がインアクティブの場合に
    は前記バッファメモリから出力されたデータを外部デー
    タ出力信号として出力し、前記リフレッシュモード信号
    がアクティブの場合には前記第１または第２のＳＲＡＭ
    から出力されたデータを前記外部データ出力信号として
    出力するデータセレクタとから構成されている半導体記
    憶装置。
  9. 【請求項９】 アドレス信号のある特定の１ビット以外
    のビットにより示されるアドレスが、ある特定のアドレ
    スを指定している場合に出力信号をアクティブとするア
    ドレス検出回路と、 前記アドレス信号のうちの前記特定の１ビットの変化を
    検出すると出力信号をアクティブとするアドレス遷移検
    出回路と、 前記アドレス検出回路からの出力信号と前記アドレス遷
    移検出回路からの出力信号がともにアクティブになると
    リフレッシュモード信号をアクティブとする論理回路
    と、 前記特定の１ビット以外のビットにより示されるアドレ
    スを含む番地以外のアドレスを繰り返し生成してリフレ
    ッシュアドレス信号として出力するリフレッシュアドレ
    ス生成回路と、 前記アドレス信号に含まれるロウアドレスおよびコラム
    アドレスの変化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路がロウアドレスまたはコラム
    アドレスの変化を検出すると、コントロール信号を予め
    定められた一定の期間だけアクティブとするコントロー
    ル回路と、 前記リフレッシュモード信号がインアクティブの場合に
    は前記アドレス信号を選択して出力し、前記リフレッシ
    ュモード信号がアクティブの場合には前記リフレッシュ
    アドレス信号を選択して出力するアドレスセレクタと、 前記リフレッシュモード信号がアクティブとなり前記あ
    る特定の１ビットが“１”の場合に、記憶していたデー
    タ内容を出力する第１のＳＲＡＭと、 前記リフレッシュモード信号がアクティブとなり前記あ
    る特定の１ビットが“０”の場合に、記憶していたデー
    タ内容を出力する第２のＳＲＡＭと、 前記コントロール信号がアクティブとなると動作し、前
    記アドレスセレクタから出力された信号の示すアドレス
    に記憶しているデータを出力するＤＲＡＭと、 前記ＤＲＡＭから出力されたデータを一旦保持してから
    出力するバッファメモリと、 前記リフレッシュモード信号がインアクティブの場合に
    は前記バッファメモリから出力されたデータを外部デー
    タ出力信号として出力し、前記リフレッシュモード信号
    がアクティブの場合には前記第１または第２のＳＲＡＭ
    から出力されたデータを前記外部データ出力信号として
    出力するデータセレクタとから構成されている半導体記
    憶装置。
  10. 【請求項１０】 アドレス信号のある特定の１ビット以
    外のビットにより示されるアドレスが、ある特定のアド
    レスを指定している場合に出力信号をアクティブとする
    アドレス検出回路と、 前記アドレス信号のうちの前記特定の１ビットの変化を
    検出すると出力信号をアクティブとするアドレス遷移検
    出回路と、 前記アドレス検出回路からの出力信号と前記アドレス遷
    移検出回路からの出力信号がともにアクティブになると
    リフレッシュモード信号をアクティブとする論理回路
    と、 前記特定の１ビット以外のビットにより示されるアドレ
    スを含む番地以外のアドレスを繰り返し生成してリフレ
    ッシュアドレス信号として出力するリフレッシュアドレ
    ス生成回路と、 前記アドレス信号に含まれるロウアドレスの変化を検出
    するロウアドレス変化検出回路と、 前記ロウアドレス変化検出回路がロウアドレスの変化を
    検出すると、コントロール信号を予め定められた一定の
    期間だけアクティブとするコントロール回路と、 前記リフレッシュモード信号がインアクティブの場合に
    は前記アドレス信号を選択して出力し、前記リフレッシ
    ュモード信号がアクティブの場合には前記リフレッシュ
    アドレス信号を選択して出力するアドレスセレクタと、 前記リフレッシュモード信号がアクティブとなり前記あ
    る特定の１ビットが“１”の場合に記憶していたデータ
    内容を出力する第１のＳＲＡＭと、前記リフレッシュモ
    ード信号がアクティブとなり前記ある特定の１ビットが
    “０”の場合に記憶していたデータ内容を出力する第２
    のＳＲＡＭと、前記コントロール信号がアクティブとな
    ると動作し、前記アドレスセレクタから出力された信号
    の示すアドレスに記憶しているデータを出力するＤＲＡ
    Ｍとから構成されている記憶部と、 前記記憶部から出力されたデータを一旦保持してから外
    部データ出力信号として出力するバッファメモリとから
    構成されている半導体記憶装置。
  11. 【請求項１１】 アドレス信号のある特定の１ビット以
    外のビットにより示されるアドレスが、ある特定のアド
    レスを指定している場合に出力信号をアクティブとする
    アドレス検出回路と、 前記アドレス信号のうちの前記特定の１ビットの変化を
    検出すると出力信号をアクティブとするアドレス遷移検
    出回路と、 前記アドレス検出回路からの出力信号と前記アドレス遷
    移検出回路からの出力信号がともにアクティブになると
    リフレッシュモード信号をアクティブとする論理回路
    と、 前記特定の１ビット以外のビットにより示されるアドレ
    スを含む番地以外のアドレスを繰り返し生成してリフレ
    ッシュアドレス信号として出力するリフレッシュアドレ
    ス生成回路と、 前記アドレス信号に含まれるロウアドレスおよびコラム
    アドレスの変化を検出するアドレス変化検出回路と、 前記アドレス変化検出回路がロウアドレスまたはコラム
    アドレスの変化を検出すると、コントロール信号を予め
    定められた一定の期間だけアクティブとするコントロー
    ル回路と、 前記リフレッシュモード信号がインアクティブの場合に
    は前記アドレス信号を選択して出力し、前記リフレッシ
    ュモード信号がアクティブの場合には前記リフレッシュ
    アドレス信号を選択して出力するアドレスセレクタと、 前記リフレッシュモード信号がアクティブとなり前記あ
    る特定の１ビットが“１”の場合に記憶していたデータ
    内容を出力する第１のＳＲＡＭと、前記リフレッシュモ
    ード信号がアクティブとなり前記ある特定の１ビットが
    “０”の場合に記憶していたデータ内容を出力する第２
    のＳＲＡＭと、前記コントロール信号がアクティブとな
    ると動作し、前記アドレスセレクタから出力された信号
    の示すアドレスに記憶しているデータを出力するＤＲＡ
    Ｍとから構成されている記憶部と、 前記記憶部から出力されたデータを一旦保持してから外
    部データ出力信号として出力するバッファメモリとから
    構成されている半導体記憶装置。
  12. 【請求項１２】 前記記憶部における前記第１および第
    ２のＳＲＡＭは、前記ＤＲＡＭを構成しているセンスア
    ンプと同一の回路構成により形成されている請求項１０
    または１１記載の半導体記憶装置。
  13. 【請求項１３】 前記アドレス信号のうちの前記特定の
    １ビットが最下位ビットであり、前記アドレス信号のあ
    る特定の１ビット以外のビットにより示されるアドレス
    が、全てのビットが“０”のアドレスである請求項８か
    ら１２のいずれか１項記載の半導体記憶装置。
  14. 【請求項１４】 前記アドレス信号のうちの前記特定の
    １ビットが最下位ビットであり、前記アドレス信号のあ
    る特定の１ビット以外のビットにより示されるアドレス
    が、全てのビットが“１”のアドレスである請求項８か
    ら１２のいずれか１項記載の半導体記憶装置。
  15. 【請求項１５】 前記コントロール回路は、前記リフレ
    ッシュモード信号がアクティブからインアクティブとな
    った際に、前記コントロール信号をアクティブとするタ
    イミングを予め定められた一定の時間だけ遅らせる請求
    項１から１４のいずれか１項記載の半導体記憶装置。
  16. 【請求項１６】 前記コントロール信号がアクティブと
    なると動作し、前記アドレスセレクタから出力された信
    号の示すアドレスに記憶しているデータをＴＡＧデータ
    出力信号として出力するＴＡＧ部をさらに有する請求項
    １から１５のいずれか１項記載の半導体記憶装置。
  17. 【請求項１７】 前記バッファメモリがＳＲＡＭである
    請求項１から１６のいずれか１項記載の半導体記憶装
    置。
  18. 【請求項１８】 前記バッファメモリが複数のフリップ
    フロップにより構成されている請求項１から１６のいず
    れか１項記載の半導体記憶装置。
  19. 【請求項１９】 一定間隔でリフレッシュ動作を行なう
    ことが必要である半導体記憶装置に対して、アドレス信
    号を介してある特定のアドレスを指定することによりリ
    フレッシュ動作を行なわせる半導体記憶装置の制御回路
    において、 外部装置が前記アドレス信号に対して出力したアドレス
    を監視し、該アドレスが前記特定のアドレスである場合
    には、リフレッシュ動作が不要である旨の信号を出力す
    る監視手段と、 前記監視手段からリフレッシュ動作が不要である旨の信
    号を入力した場合には、該信号を入力した時から一定期
    間内は、デコードした命令コードが指示する命令が前記
    特定のアドレスの読み込みを行う命令である場合でもそ
    の命令を実行せずに、次の命令の実行を行う命令デコー
    ド手段とを有することを特徴とする半導体記憶装置の制
    御回路。
  20. 【請求項２０】 一定間隔でリフレッシュ動作を行なう
    ことが必要である半導体記憶装置に対して、アドレス信
    号を介してある特定のアドレスを指定することによりリ
    フレッシュ動作を行なわせる半導体記憶装置の制御方法
    において、 外部装置が前記アドレス信号に対して出力したアドレス
    を監視し、 該アドレスが前記特定のアドレスである場合には、該ア
    ドレスが出力されてから一定期間内は、デコードした命
    令コードが指示する命令が前記特定のアドレスの読み込
    みを行う命令である場合でもその命令を実行せずに、次
    の命令の実行を行うことを特徴とする半導体記憶装置の
    制御方法。
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