KR20060044286A - 디코딩 회로 및 방법 및 전자 디바이스 및 통신 네트워크및 프로그램 - Google Patents

디코딩 회로 및 방법 및 전자 디바이스 및 통신 네트워크및 프로그램 Download PDF

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KR20060044286A
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패트릭 발데나이레
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 터보 디코더 분야에 관한 것이다. 이 디코더는 제 1 디코더(14) 및 제 2 디코더(16)를 포함하며, 이 각 디코더는 입력 데이터 및 다른 디코더로부터 입력되는 외부 입력 데이터로부터 외부 출력 데이터(extrinsic output data)를 계산할 수 있다. 본 발명에 따른 디코딩 회로는 외부 데이터를 저장하는 단일 메모리(31)를 포함한다. 디코더가 다른 디코더로부터 입력되는 외부 입력 데이터로부터 외부 출력 데이터를 계산하고 이를 단일 메모리 내의 소정의 어드레스에 기록할 때에, 이 외부 출력 데이터는 동일한 어드레스에 기록된다.

Description

디코딩 회로 및 방법 및 전자 디바이스 및 통신 네트워크 및 프로그램{MEMORY FOR TURBO DECODER}
본 발명은 입력 데이터를 반복적으로 디코딩하는 디코딩 회로에 관한 것으로서, 이 회로는 적어도 제 1 디코더 및 제 2 디코더를 포함하고, 각 디코더는 입력 데이터 및 다른 디코더로부터 입력되는 외부 입력 데이터로부터 외부 출력 데이터(extrinsic output data)를 계산할 수 있다.
본 발명은 또한 이러한 디코딩 회로로 데이터를 디코딩하는 방법에 관한 것이다.
본 발명은 또한 이러한 방법의 단계들을 실행하는 프로그램 코드 인스트럭션을 포함하는 프로그램에 관한 것이다.
본 발명은 가령 인공 위성 통신 시스템 또는 UMTS 표준 방식을 사용하는 시스템에서 사용된다. 가령, 3 세대 이동 전화가 이러한 디코딩 회로를 사용할 수 있다.
수 많은 통신 시스템은 터보 코드를 사용하여 데이터를 송신기에서 수신기로 전송한다. 데이터는 터보 코드로서 송신기에 의해 코딩되며 수신기 단부에서 반복적으로 디코딩된다. UTMS 통신 표준 방식을 사용하는 전화 통신 네트워크가 이러한 시스템의 실례이다. 송신기와 수신기 사이에서 데이터는 채널을 통해서 전송된다. 이 채널은 수신기에 의해 수신된 데이터 내에 에러를 생성할 수 있는 잡음을 생성할 수도 있다.
터보 코드를 사용하게 되면 수신기 단부에서 에러가 적절하게 보정된다. 따라서, 이러한 통신 시스템은 상대적으로 낮은 에러 레이트를 낳는다.
도 1은 터보 코드를 사용하는 통신 시스템의 실례를 도시한다. 이러한 시스템은 인코딩 디바이스(ENC), 전송 채널(CHAN) 및 디코딩 디바이스(DEC)를 포함한다. 인코딩 디바이스(ENC)의 레벨에서, 데이터 벡터 S1가 제 1 계통적 순환형 코더(a first systematic recursive coder)(11)에 의해 코딩되어 제 1 패리티 벡터(a first parity vector) P1를 생성한다. 이와 병행하여, 데이터 벡터 S1의 데이터는 제 1 인터리버(12)에 의해서 인터리빙되며(interleaved) 이의 결과인 벡터는 제 2 계통적 순환형 코더(13)에 의해서 코딩되어 제 2 패리티 벡터 P2를 생성한다.
벡터를 데이터 인터리빙하는 것은 다른 벡터를 얻기 위해서 사전규정된 순서로 이 벡터의 성분들을 치환(permuting)하는 것을 포함한다. 이후부터는, 벡터의 데이터를 인터리빙하는 것과 벡터를 인터리빙하는 것이 설명을 간단하게 하기 위해서 구별없이 논의될 것이다.
데이터 벡터 S1, 제 1 패리티 벡터 P1 및 제 2 패리티 벡터 P2는 전송 채널(CHAN)을 통해서 디코딩 디바이스(DEC)로 전송된다.
디코딩 디바이스(DEC)는 제 1 디코더(14), 제 2 디코더(16), 제 2 인터리버(15), 제 3 인터리버(17) 및 디인터리버(de-interleaver)(18)를 포함한다. 도 1의 실례에서, 디코더(14,16)는 SISO(soft-input-soft-output) 디코더이다.
이 디코딩 디바이스(DEC)는 반복적으로 동작한다. 이 반복 동작 동안, 제 1 디코더(14)는 수신된 데이터 벡터 S1, 수신된 제 1 패리티 벡터 P1 및 제 2 디코더(16)로부터 입력된 외부 데이터 벡터로부터 제 1 외부 출력 데이터 벡터를 계산한다. 아직 제 2 디코더(16)로부터 입력된 외부 데이터 벡터가 존재하지 않는다면, 이 벡터는 가령 단위 벡터와 같은 사전규정된 벡터로 대체된다. 이는 디코딩이 처음으로 반복될 때에 가능하다.
제 1 외부 출력 데이터 벡터는 제 2 인터리버(15)에 의해서 인터리빙되며 이로부터 생성된 벡터는 제 2 디코더(16)에 전송된다. 이어서, 제 2 디코더(16)는 제 2 패리티 벡터 P2, 그 자신의 입력으로서 데이터 벡터 S1를 갖는 제 3 인터리버(17)로부터 입력된 벡터 S2 및 제 2 인터리버(17)로부터 입력된 벡터로부터 제 2 외부 출력 데이터 벡터를 계산한다. 이 제 2 외부 출력 데이터 벡터는 이어서 디인터리버(18)에 의해 디인터리빙되며 이로써 생성된 벡터는 제 1 디코더(14)로 전송된다. 이로써, 이러한 순환 동작이 수행된다.
도 2는 디코딩 디바이스(DEC)를 구현시키는 아키텍쳐의 실례를 도시한다. 이 디코딩 디바이스(DEC)는 디코더(20), 제 1 메모리(21) 및 제 2 메모리(22)를 포함한다.
디코더(20)는 제 1 디코더(14) 및 제 2 디코더(16)의 역할을 번갈아서 수행 한다. 디코더(20)는 다음과 같은 두 모드로 동작한다.
1. SISO1 모드에서 디코더(20)는 도 1의 제 1 디코더(14)처럼 동작한다.
2. SISO2 모드에서 디코더(20)는 도 1의 제 2 디코더(16)처럼 동작한다.
반복 동작 동안, SISO1 모드에서 디코더(20)는 도 1에서 자세하게 기술된 바와 같이 입력 벡터를 처리하여 제 1 외부 출력 데이터 벡터를 계산한다. 이어서, 디코더(20)는 SISO2 모드로 동작하여 입력 벡터를 처리하고 제 2 외부 출력 데이터 벡터를 계산한다. 이로써, 디코더(20)는 소정의 메모리로부터 외부 데이터를 판독하고 이 메모리로 외부 데이터를 기록할 필요가 있다. 이 외부 데이터는 제 1 메모리(21) 및 제 2 메모리(22) 내에 저장된다.
디코더(20)가 SISO1 모드로 동작할 때에, 이는 제 2 메모리(22) 내에 저장된 외부 데이터 벡터를 디인터리빙하여 판독한다(23). 이어서 디코더(20)는 제 1 외부 출력 데이터 벡터를 계산하고 이 제 1 외부 출력 데이터 벡터를 제 1 메모리(21) 내에 선형적으로 기록한다(24). 이어서, 디코더(20)는 SISO2 모드로 진행한다.
이 디코더(20)가 SISO2 모드로 동작할 때에, 이는 제 1 메모리(21) 내에 저장된 외부 데이터 벡터를 인터리빙하여 판독한다(25). 이어서, 디코더(20)는 제 2 외부 출력 데이터 벡터를 계산하고 이 제 2 외부 출력 데이터 벡터를 제 2 메모리(22) 내에 선형적으로 기록한다(26).
이러한 디인터리빙하여 판독하는 단계(23) 및 인터리빙하여 판독하는 단계(25)는 도 2에 도시되지 않았지만 디인터리버 및 인터리버에 의해 각기 수행된다.
이러한 디코딩 시스템의 단점은 외부 데이터 벡터를 저장하기 위해서 2 개의 메모리가 필요하다는 것이다. 가령, UMTS 표준 방식에서 사용된 터보 디코더에서는, 외부 데이터 벡터는 5114 개의 데이터를 포함한다. 따라서, 이러한 외부 데이터를 저장하는 데 필요한 메모리 세트의 크기는 상당하며 이러한 터보 디코더를 수용하는 회로에서 상당한 크기의 실리콘 표면을 필요로 하기 때문에 이러한 디코더는 바람직하지 않다.
이러한 메모리 세트는 외부 데이터 메모리 시스템을 구성한다.
발명의 개요
본 발명의 목적은 외부 데이터 메모리 시스템의 크기가 감소된 디코딩 회로를 제공하는 것이다.
본 발명에 따르면서 서두에서 언급된 처리 시스템은 소정의 어드레스에 외부 데이터를 저장하는 단일 메모리를 포함하며, 소정의 디코더가 다른 디코더로부터 입력된 외부 입력 데이터로부터 계산한 외부 출력 데이터는 상기 외부 입력 데이터의 어드레스에 저장되고, 제 1 디코더는 이 단일 메모리로부터 제 1 순서로 외부 데이터를 판독하고, 제 2 디코더는 단일 메모리부터 제 2 순서로 외부 데이터를 판독한다.
본 발명에 따라서, 외부 데이터 벡터를 저장하는 단일 메모리만을 사용할 수 있다. 실제로, 외부 데이터의 벡터들은 가령 선형 순서와 같은 제 1 순서로 단일 메모리 내에 저장된다. 이는 외부 데이터 벡터의 제 1 성분이 단일 메모리의 제 1 어드레스에 저장되고 제 1 성분은 제 2 어드레스에 저장되며 이러한 방식으로 계속 저장됨을 의미한다.
제 1 디코더가 외부 입력 데이터 벡터를 단일 메모리로부터 판독할 때에, 이 디코더는 이를 선형 방식으로 판독하는데 즉 제 1 성분을 판독하고 이어서 제 2 성분을 판독하고 이어서 계속적으로 이러한 방식으로 판독한다. 제 1 디코더가 상기 입력 데이터 벡터의 제 1 성분에 대응하는 외부 출력 데이터 벡터의 성분을 계산하고 이어서 이 외부 출력 데이터 벡터의 성분을 상기 입력 데이터 벡터의 제 1 성분이 저장된 어드레스에, 즉 단일 메모리의 제 1 어드레스에 기록한다.
제 2 디코더가 외부 입력 데이터 벡터를 단일 메모리로부터 판독할 때에, 이 디코더는 이를 인터리빙형 방식으로 판독하는데, 사전규정된 인터리빙된 순서로 그 벡터의 성분들을 판독한다. 제 2 디코더가 외부 입력 데이터 벡터의 성분에 대응하는 외부 출력 데이터 벡터의 성분을 계산하고 이어서 이 외부 출력 데이터 벡터의 성분을 상기 외부 입력 데이터 벡터의 대응하는 성분이 저장된 어드레스에 기록한다.
본 발명의 다른 예시적인 실시예에서, 제 1 디코더 및 제 2 디코더는 제 1 디코더의 동작에 대응하는 제 1 모드 및 제 2 디코더의 동작에 대응하는 제 2 모드로 번갈아서 동작하는 단일 디코더에 의해 형성된다. 이 실시예에서는 오직 하나의 디코더가 필요하며 이는 디코딩 회로의 크기를 줄인다.
단일 메모리는 바람직하게는 판독 포트 및 기록 포트를 포함한다. 이로써 디코더가 단일 메모리 내의 데이터를 동시에 판독 및 기록할 수 있다. 이로써, 디 코딩 시간이 감소된다.
유리하게는, 단일 메모리는 디코더의 제어 주파수 클록보다 2 배 빠른 주파수 클록에 의해 제어된다. 이로써, 심지어 단일 메모리가 단일 포트를 가질 때에도, 디코더는 디코더의 하나의 제어 클록 주기 동안 단일 메모리 내의 데이터를 판독 및 기록할 수 있다. 이로써, 디코딩 시간은 종래 디코딩 회로에서 필요한 시간과 같게 된다.
바람직하게는, 디코딩 회로는 디코더의 제어 클록 주기 동안 외부 입력 데이터 벡터의 성분을 임시 저장하는 레지스터를 더 포함한다. 이로써, 디코더는 단일 메모리로부터 외부 데이터를 판독하는 데 있어서 종래 기술에서 소요된 시간과 동일한 시간으로 이를 수행할 수 있다. 이로써, 본 발명은 종래 기술 디코더를 재프로그래밍할 필요없이 이 디코더와 함께 사용될 수 있다.
본 발명의 이러한 측면 및 다른 측면은 이후에 기술되는 실시예를 참조하여 예시적으로 분명하게 설명될 것이다.
도 1은 종래 기술 통신 시스템의 기본적 회로도,
도 2는 도 1의 디코딩 디바이스의 블록도,
도 3a는 본 발명의 실시예의 블록도,
도 3b는 본 발명의 다른 실시예의 블록도,
도 4는 본 발명의 다른 유리한 실시예의 블록도,
도 5는 도 4의 디코딩 디바이스의 동작을 설명하는 타이밍 도면.
도 3a는 본 발명에 따른 디코딩 회로를 도시한다. 이 회로는 제 1 디코더(14), 제 2 디코더(16), 제 2 인터리버(18), 제 1 디인터리버(15) 및 단일 메모리(31)를 포함한다.
이 회로는 이후에 설명될 바와 같이 반복적으로 동작한다. 이 반복 동작은 제 1 절반의 반복 동작과 제 2 절반의 반복 동작을 포함한다.
제 1 절반의 반복 동작 동안, 제 1 디코더(14)는 이전의 반복 동작에서 제 2 디코더(16)에 의해 계산된 외부 데이터를 판독하여 외부 출력 데이터 벡터를 계산한다. 단일 메모리(31)는 제 1 디코더(14)가 판독할 외부 데이터인 성분을 갖는 벡터를 포함한다. 각 성분은 이후에 상세하게 설명될 바와 같이 데이터 벡터 S1 내에 포함된 디코딩될 데이터에 대응한다.
데이터 벡터 S1가 10 개의 성분 S10 내지 S19를 포함한다고 가정해보자. 이 데이터 벡터 S1은 S1 = [ S10 S11 S12 S13 S14 S15 S16 S17 S18 S19] 로 표현된다.
이 데이터 벡터 S1에 대응하는 패리티 벡터 P1은 P1 = [ P10 P11 P12 p 13 P14 P15 P16 P17 P18 P19] 로 표현된다.
선행하는 반복 동작 동안 제 2 디코더(16)에 의해 계산된 외부 데이터 벡터는 단일 메모리 내에 기록되며 다음과 같이 표현된다.
La2 = [ La20 La21 La22 La23 La24 La25 La26 La27 La28 La29]
본 경우에 단일 메모리(31)는 어드레스 @0 내지 @9를 포함한다. 성분 La20는 어드레스 @0에 저장되고, 성분 La21는 어드레스 @1에 저장되며 이러한 방식으로 계속 저장된다. 성분 La20은 데이터 S10에 대응하는 외부 데이터이며, 성분 La21 은 데이터 S11에 대응하는 외부 데이터이고, 이러한 방식으로 계속된다.
데이터 벡터 S1의 각 성분에 대응하는 외부 출력 데이터의 계산은 다음과 같이 수행된다. 제 1 디코더(14)는 외부 데이터 벡터 La2의 각 성분을 하나씩 판독하고 벡터 La2의 각 성분에 대해서 제 1 함수 f1에 따라서 벡터 S1 및 P1의 대응하는 성분에 의존하는 값 α를 계산한다. 가령, 제 1 디코더(14)는 값 α10 = f1(La20, S10, P10)을 계산한다. 따라서 다음과 같은 a1이 획득된다.
α1 = [ α10 α11 α12 α13 α14 α15 α16 α17 α18 α19]
이 벡터 α1은 도 3a에 도시되지 않은 추가 메모리에 저장된다.
이어서, 디코더(14)는 La2의 각 성분에 대해 제 2 함수 f2에 따라서 벡터 S1 및 P1의 대응하는 성분에 의존하는 값 β를 계산한다. 이러한 계산은 값 α가 계산된 순서와 반대되는 순서로 행해진다. 이를 수행하기 위해서, 제 1 디코더(14)는 값 β19 = f2(La29, S19, P19)을 먼저 계산한다. 값 β가 계산될 때마다, 제 1 디 코더(14)는 제 3 함수 f3에 따라서 값 β 및 이에 대응하는 값 α에 의존하는 값 La를 계산한다. 이 디코더(14)는 값 La19 = f3(α19 , β19)를 계산하여 이 데이터를 단일 메모리(31)의 어드레스 @9에 기록한다. 제 1 디코더(14)는 이어서 값 La18 = f3(α18 , β18)를 계산하여 이 데이터를 단일 메모리(31)의 어드레스 @8에 기록하며 이러한 계산이 계속된다. 이러한 방식으로 다음과 같은 외부 데이터 벡터 La1이 단일 메모리(31) 내에서 획득된다.
La1 = [ La10 La11 La12 La13 La14 La15 La16 La17 La18 La19]
외부 데이터의 계산은 본 기술 분야의 당업자에게 잘 알려져 있다. 가령, 이는 S.A.Barbulescu에 의해 1995년 8월에 출판된 "Iterative decoding of turbo codes and other concatenated codes, Uiversity of South Australia, PhD Dissertation"에서 개시되어 있다.
또한, 본 기술 분야의 당업자에게 잘 알려진 이른바 "슬라이딩 윈도우"로 지칭되는 계산 기술을 사용할 수도 있다. 이 기술은 벡터를 윈도우들 내부로 분할하는 단계를 포함한다. 상술된 실례에서, 가령 2 개의 윈도우가 고려되고, 하나는 벡터의 처음의 5 개의 성분을 포함하고 나머지 하나는 나머지 5 개의 성분을 포함한다. 외부 데이터의 계산은 다음과 같이 수행된다.
제 1 디코더(14)가 먼저 값 α10 , α11 , α12 , α13 , α14 를 계산한다. 이어서, 값 β14 및 값 La14를 계산한다. 이어서, 값 La14를 단일 메모리(31) 의 어드레스 @4에 기록하고 이와 동시에 단일 메모리(31)의 어드레스 @5에서 값 La25를 판독한다.
이를 위해서 단일 메모리(31)는 상이한 어드레스 내로 동시에 데이터를 기록 및 판독할 수 있는 수단을 포함한다. 바람직하게는 단일 메모리(31)는 판독 포트와 기록 포트를 포함한다. 판독 포트는 데이터를 판독하는데 적합한 포트이지만 이 포트로 데이터가 기록될 수도 있다. 이와 마찬가지로, 기록 포트는 데이터를 기록하는데 적합한 포트이지만 이 포트로부터 데이터가 판독될 수도 있다. 데이터를 동시에 판독 및 기록하는 다른 수단은 도 4 및 도 5에서 기술될 것이다.
제 2 절반의 반복 동작 동안, 제 2 디코더(16)가 단일 메모리(31)로부터 외부 데이터 벡터 La1의 성분을 판독한다. 이러한 판독 동작은 제 2 인터리버(15)에 의해서 사전규정된 인터리빙된 순서로 수행된다. 가령, 제 2 디코더(16)는 La12 La19 La11 La15 La14 La18 La10 La17 La13 La16 성분을 연속적으로 판독한다. 도 3a에 도시되지 않은 제 3 인터리버(17)에 의해 인터리빙된 벡터 S1에 대응하는 벡터 S2 및 제 1 인터리빙된 패리티 벡터에 대응하는 제 2 패리티 벡터 P2에 의해서, 제 2 디코더(16)는 상술된 방식과 동일한 방식으로 값 α22 α29 α21 α25 α24 α28 α20 α27 α23 α26을 계산한다. 가령, α22 = f1(La12, S22, P22)이다.
이어서, 제 2 디코더(16)는 값 β26 = f2(La16, S26, P26 ) 및 La'26 = f3(α26, β26)을 계산하는데 이 값은 데이터 S16에 대응하는 외부 출력 데이터이다. 이어 서, 제 2 디코더(16)는 이 값 La'26을 단일 메모리(31)의 어드레스 @6, 즉 외부 데이터 La16이 위치한 어드레스에 기록한다. 이는 디인터리버(18)에 의해 수행된다. 이는 일단 제 2 디코더(16)가 값 La'26을 계산했으면 대응하는 외부 입력 데이터 La16을 더 이상 가질 필요가 없어서 이 값 La'26을 그 내부에 기록하기 위해서 단일 메모리(31)의 어드레스 @6을 사용할 수 있기 때문에 가능하다.
제 2 디코더(16)는 이어서 값 β23 = f2(La13, S23, P23 ) 및 La'23 = f3(α23, β23)을 계산하여 이 값을 단일 메모리(31)의 어드레스 @3에 기록하며 이러한 계산을 계속한다. 이로써, 다음과 같이 표현되는 외부 데이터 벡터 La'2를 단일 메모리(31) 내에서 획득할 수 있다.
La'2 = [ La'20 La'21 La'22 La'23 La'24 La' 25 La'26 La'27 La'28 La'29]
이 벡터 La'2는 이어서 다음 반복 동작에서 제 1 디코더(14)에 의해서 사용된다.
또한, 제 2 디코더(16)에 대해서 "슬라이딩 윈도우" 기술을 사용할 수 있다.
본 발명에 의해서, 제 1 디코더(14) 및 제 2 디코더(16)에 의해 계산된 외부 출력 데이터는 언제나 단일 메모리(31) 내에 선형적으로 저장된다. 사전규정된 회수의 반복 동작 후에, 디코딩이 정지되고 외부 데이터가 도 3a에서는 도시되지 않은 최종 회로에 의해서 판독된다. 이로써, 디코딩이 제 1 디코더가 그의 외부 출력 데이터를 계산한 후에 정지되면, 간단한 선형 판독은 이 최종 회로가 이 외부 데이터를 판독할 수 있게 한다. 디코딩이 제 2 디코더가 그의 외부 출력 데이터를 계산한 후에 정지되는 경우도 마찬가지이다. 이로써, 최종 회로는 디인터리빙하여 판독할 필요가 없다.
이는 종래 기술과 비교하여 유리한 점이다. 실제로, 종래 기술에서는, 디코딩이 제 2 디코더가 그의 외부 출력 데이터를 계산한 후에 정지되면, 이 최종 회로는 도 2의 제 2 메모리로부터 데이터를 디인터리빙하여 판독해야 한다. 이는 디인터리버를 추가적으로 필요로 하며 디코딩 회로의 전력 소모면에서 큰 단점이 된다.
또한, 본 발명은 단일 메모리(31) 내에 선형적으로 저장된 외부 데이터 벡터로만 한정되는 것은 아니다. 가령, 이 외부 데이터 벡터를 인터리빙 방식으로 저장할 수도 있다. 이 경우에 제 1 디코더(14)는 단일 메모리(31)로부터 데이터를 디인터리빙 방식으로 판독하며 제 2 디코더(16)는 단일 메모리(31)로부터 데이터를 선형적으로 판독한다.
도 3b는 단일 디코더(20)를 포함하는 디코딩 회로를 도시한다. 이 디코더는 도 3a의 제 1 디코더(14) 및 제 2 디코더(16)의 역할을 번갈아서 수행한다.
슬라이딩 윈도우 기술을 사용하면 단일 메모리(31) 내에서 데이터를 동시에 판독 및 기록할 수 있어야 한다. 단일 메모리(31)가 하나의 단일 포트를 갖는 경우, 이는 디코더(20)를 제어하는 클록 주파수에 2 배가 되는 주파수를 갖는 클록으로 단일 메모리(31)를 제어함으로써 가능하다.
도 4는 이러한 디코딩 회로를 도시한다. 디코더(20)는 주파수 f를 갖는 제 1 클록 CLK에 의해 제어된다. 단일 메모리(31)는 2*f 클록 주파수를 갖는 제 2 클록 CLK2x에 의해 제어된다.
제 2 클록 CLK2의 주기에, 단일 메모리(31)는 데이터를 판독 또는 기록할 수 있다. 이로써, 제 2 클록 CLK2x의 2 개의 주기에서, 단일 메모리(31)는 데이터를 판독하고 이어서 다른 데이터를 기록할 수 있거나 이와 반대로 데이터를 기록하고 다른 데이터를 판독할 수 있다. 제 2 클록 CLK2x의 2 개의 주기는 제 1 클록 CLK의 한 개의 주기에 대응한다. 따라서, 제 1 클록 CLK의 주기에, 단일 메모리는 2 개의 상이한 데이터를 판독 및 기록할 수 있다. 이는 제 1 클록 CLK의 한 주기에 디코더(20)는 단일 메모리(31) 내의 상이한 어드레스에서 두 개의 데이터를 판독 및 기록할 수 있음을 의미한다. 이로써, 디코더(20)는 슬라이딩 윈도우 기술을 용이하게 구현할 수 있는데 그 이유는 이 기술이 디코더(20)를 제어하는 단일 클록 주기에서, 즉 본 경우에서는 제 1 클록 CLK에서 두 개의 상이한 데이터를 판독 및 기록할 수 있어야 하기 때문이다.
그러나, 도 5에 도시된 바와 같이, 단일 메모리(31)의 출력 데이터는 제 2 클록 CLK2x의 오직 한 주기, 즉 제 1 클록 CLK의 1/2 주기 동안만 유효하다. 따라서, 상술된 디코딩 회로를 사용하기 위해서는, 이 제어 클록의 오직 1/2 주기 동안 디코더(20)가 데이터를 판독할 수 있도록 이 디코더(20)를 재프로그램할 필요가 있다.
이러한 단점을 극복하기 위해서, 디코딩 회로는 바람직하게는 제 1 클록 CLK에 의해 제어되는 레지스터(41)를 포함한다. 데이터가 단일 메모리(31)를 떠날 때에, 이 데이터는 레지스터(41) 내에 록킹되어(locked) 제 1 클록 CLK의 한 주기 동안 유효하게 유지된다. 따라서, 디코더(20)는 이 제 1 클록 CLK의 주기 동안 이 데이터를 판독할 수 있다. 이로써, 디코더(20)를 재프로그램할 필요가 없게 된다. 본 발명의 제 3 실시예의 변형은 이로써 종래 기술 디코더와 함께 사용될 수 있다.
도 5는 도 4의 디코딩 회로의 동작을 설명하는 타이밍 도면이다. 이 타미잉 도면은 제 1 클록 CLK, 제 2 클록 CLK2x, 단일 메모리(31)의 포트를 활성화시킬 수 있는 인에이블 신호 EN, 기록 신호 WR, 어드레스 신호 add, 입력 신호 in, 출력 신호 out 및 레지스터 신호 reg를 포함한다.
단일 메모리(31)의 포트는 인에이블 신호 EN을 수신하는 인에이블 입력부, 기록 신호 WR을 수신하는 판독/기록 입력부, 어드레스 신호 add를 수신하는 어드레스 입력부, 입력 신호 in의 값을 갖는 입력 포트 및 출력 신호 out의 값을 갖는 출력 포트를 갖는다.
제 1 클록 신호 CLK은 순간 t1 내지 순간 t7에서 상승 에지 및 하강 에지를 가지며, 순간 t1이 상승 에지에 대응한다.
순간 t1 바로 이후에, 신호 EN은 값 1을 가지며, 신호 WR은 값 0을 갖고, 신호 add은 값 @1을 갖는다. 이는 디코더(20)가 단일 메모리(31)의 어드레스 @1에 위치한 데이터를 판독하기를 원함을 의미한다. 이로써, 단일 메모리(31)를 제어하는 클록, 즉 제 2 클록 CLK2x의 다음 상승 에지에서, 어드레스 @1에 위치한 데이터가 단일 메모리(31)의 출력 포트로 이동한다. 이는 순간 t2 바로 이후에 발생 한다(출력 신호 out = rd@1).
단일 메모리(31)의 출력 포트의 이 데이터는 제 2 클록 CLK2x의 다음 상승 에지까지 즉 순간 t3까지 유효하게 유지된다. 따라서, 이 데이터는 오직 제 1 클록 CLK의 절반의 주기 동안만 유효하다. 이 데이터를 제 1 클록 CLK의 전체 주기 동안 유효하게 하기 위해서, 이 데이터는 순간 t3에 레지스터(41) 내에 록킹된다. 이를 위해서, 레지스터(41)는 단일 메모리(31)를 제어하는 클록, 즉 제 1 클록 CLK의 각 상승 에지에서 단일 메모리(31)의 출력 포트의 값을 복사한다. 따라서, 순간 t3에서, 레지스터는 단일 메모리(31)의 출력 포트의 값을 복사하며(레지스터 신호 reg = rd @1), 이 값을 제 1 클록 CLK의 다음 주기까지 보유한다. 따라서, 이 값은 순간 t3과 순간 t5 사이인 제 1 클록 CLK의 주기 동안 유효하게 유지된다. 이 제 1 클록 CLK의 이 주기 동안, 디코더(20)는 이 데이터를 판독할 수 있다. 따라서, 이 디코더(20)에 대해서는 모든 사항이 단일 메모리(31)가 제 1 클록 CLK에 제어되는 것처럼 일어나게 된다.
순간 t2과 순간 t3 사이에서, 기록 신호 WR은 값 1을 가지며 신호 add는 값 @2를 갖는다. 이는 데이터가 단일 메모리(31)의 어드레스 @2에 기록됨을 의미한다. 이 데이터(wr@2)는 순간 t2과 순간 t3 사이에 단일 메모리(31)의 입력 포트로 이동한다(입력 신호 in = wr@2).
순간 t3 바로 후에 데이터(wr@2)는 단일 메모리(31)의 어드레스 @2에 기록된다. 출력 포트는 이 값(wr@2)을 가질 것이다(출력 신호 out = wr@2).
순간 t3과 순간 t4 사이에서, 기록 신호 WR은 값 0을 가지며 신호 add는 값 @3을 갖는다. 이는 데이터가 단일 메모리(31)의 어드레스 @3로부터 판독됨을 의미한다. 따라서, 제 2 클록 CLK2x의 다음 상승 에지에서, 어드레스 @3에 위치한 데이터는 단일 메모리(31)의 출력 포트로 이동한다. 이는 순간 t4 바로 이후에 발생한다(출력 신호 out = rd@3).
순간 t4과 순간 t5 사이에서, 기록 신호 WR은 값 1을 가지며 신호 add는 값 @4를 갖는다. 이는 데이터가 단일 메모리(31)의 어드레스 @4에 기록됨을 의미한다. 이 데이터(wr@4)는 순간 t4과 순간 t5 사이에 단일 메모리(31)의 입력 포트로 이동한다(입력 신호 in = wr@4).
순간 t5 바로 후에 데이터(wr@4)는 단일 메모리(31)의 어드레스 @4에 기록된다. 출력 포트는 이 값(wr@4)을 가질 것이다(출력 신호 out = wr@4).
레지스터(41)를 제어하는 클록이 하이 상태로 존재할 때에 단일 메모리(31)로부터 데이터를 판독하기 시작하고 레지스터(41)를 제어하는 클록이 로우 상태로 존재할 때에 단일 메모리(31)로 데이터를 기록하기 시작하는 것이 중요하다. 실제로, 레지스터(41)를 제어하는 클록이 하이 상태로 존재할 때에 데이터를 판독하기 시작함으로써, 판독될 데이터는 레지스터(41)를 제어하는 클록이 로우 상태로 존재할 때와 이 클록이 상승 에지를 가질 때에 출력 포트 상에서 유효하다. 이로써, 레지스터(41) 내에 이 데이터를 록킹할 수 있다.
만일 레지스터(41)를 제어하는 클록이 로우 상태로 존재할 때에 판독 동작이 시작된다면, 판독될 데이터는 레지스터(41)를 제어하는 클록이 하이 상태로 존재할 때에는 출력 포트 상에서는 유효하게 되지만 이 클록이 상승 에지를 갖는 경우에는 더 이상 유효하지 않게 된다. 이로써, 이 데이터를 레지스터(41) 내에 록킹할 수 없다.
본 발명에 따른 디코딩 회로는 이동 전화와 같은 전자 디바이스 내에서 사용될 수 있다. 따라서, 본 발명에 따른 디코딩 회로는 코딩된 신호를 전송하는 송신기와,전송 채널과, 상기 신호를 수신하는 수신기를 포함하는 통신 네트워크에서 사용될 수 있다.
본 발명은 또한 본 발명에 따른 디코딩 회로를 포함하는 전자 회로에서 사용될 수 있는 디코딩 방법에 관한 것이다. 이 방법은 제 1 디코더가 여러 어드레스를 포함하는 단일 메모리 내에 저장된 외부 입력 데이터를 선형적으로 판독하고 상기 각 외부 입력 데이터로부터 외부 출력 데이터를 계산하여 상기 각 외부 출력 데이터를 상기 대응하는 외부 입력 데이터를 포함하는 어드레스에 기록하는 제 1 단계와, 상기 제 2 디코더가 상기 단일 메모리 내에 저장되며 상기 제 1 단계 동안 상기 제 1 디코더에 의해 계산된 상기 외부 출력 데이터에 대응하는 상기 외부 입력 데이터를 인터리빙 방식(an interleaved fashion)으로 판독하여 외부 출력 데이터를 계산하고 상기 각 외부 출력 데이터를 상기 대응하는 외부 입력 데이터를 포함하는 어드레스에 기록하는 제 2 단계를 포함한다.
원칙적으로, 적합하게 프로그램된 집적 회로에 의해서 이 디코딩 방법을 구현할 수 있다. 프로그램 메모리 내에 포함된 인스트럭션 세트가 집적 회로로 하여금 상술된 단계들을 수행하게 한다. 이 인스트럭션 세트는 가령 이 인스트럭션 세트가 코딩되어 있는 디스크와 같은 데이터 캐리어를 판독함으로써 프로그램 메모 리 내부로 로딩될 수 있다. 이러한 판독은 가령 인터넷과 같은 통신 네트워크를 통해서 수행될 수 있다. 이 경우에, 서비스 제공자는 이 서비스에 관심이 있는 대상에게 인스트럭션 세트를 제공한다.
용어 "포함한다" 및 이의 활용은 이 용어 다음에 오는 요소 또는 단계 이외의 요소 또는 단계의 존재를 배제하지 않도록 광범위하게 해석되어야 한다.

Claims (10)

  1. 입력 데이터(S1,P1,P2)를 반복적으로 디코딩하는 디코딩 회로에 있어서,
    적어도 제 1 디코더(14) 및 제 2 디코더(16)━상기 각 디코더는 상기 입력 데이터(S1,P1,P2) 및 다른 디코더로부터 입력되는 외부 입력 데이터로부터 외부 출력 데이터(extrinsic output data)를 계산할 수 있음━와,
    소정의 어드레스에 상기 외부 데이터를 저장하는 단일 메모리(31)를 포함하되,
    소정의 디코더가 다른 디코더로부터 입력된 외부 입력 데이터로부터 계산한 외부 출력 데이터는 상기 외부 입력 데이터의 어드레스에 저장되고,
    상기 제 1 디코더(14)는 상기 단일 메모리(31)로부터 제 1 순서로 상기 외부 데이터를 판독하며,
    상기 제 2 디코더(16)는 상기 단일 메모리(31)부터 제 2 순서로 외부 데이터를 판독하는
    디코딩 회로.
  2. 제 1 항에 있어서,
    상기 제 1 순서는 선형 순서(a linear order)이며,
    상기 제 2 순서는 인터리빙된 순서(an interleaved order)인
    디코딩 회로.
  3. 제 1 항에 있어서,
    상기 제 1 디코더 및 제 2 디코더는 상기 제 1 디코더(14)의 동작에 대응하는 제 1 모드 및 상기 제 2 디코더(16)의 동작에 대응하는 제 2 모드로 번갈아서 동작하는 하나의 디코더(20)에 의해 형성되는
    디코딩 회로.
  4. 제 1 항에 있어서,
    상기 단일 메모리(31)는 판독 포트 및 기록 포트를 구비한
    디코딩 회로.
  5. 제 1 항에 있어서,
    상기 단일 메모리(31)는 상기 디코더(14,16)의 제어 주파수 클록(CLK)보다 2 배 빠른 주파수 클록(CLK2x)에 의해 제어되는
    디코딩 회로.
  6. 제 1 항에 있어서,
    상기 디코더의 제어 클록 주기 동안 외부 입력 데이터 벡터의 성분을 임시 저장하는 레지스터(41)를 더 포함하는
    디코딩 회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 따른 디코딩 회로를 포함하는 전자 디바이스.
  8. 통신 네트워크에 있어서,
    코딩된 신호를 전송하는 송신기와,
    전송 채널과,
    상기 신호를 수신하는 수신기와,
    제 1 항 내지 제 6 항 중 어느 한 항에 따른 디코딩 회로를 적어도 포함하는
    통신 네트워크.
  9. 적어도 제 1 디코더(14) 및 제 2 디코더(16)━상기 각 디코더는 입력 데이터 및 다른 디코더로부터 입력되는 외부 입력 데이터로부터 외부 출력 데이터를 계산할 수 있음━를 포함하는 회로를 통해서 상기 입력 데이터를 반복적으로 디코딩하는 디코딩 방법에 있어서,
    상기 제 1 디코더(14)가 여러 어드레스를 포함하는 단일 메모리(31) 내에 저장된 외부 입력 데이터를 선형적으로 판독하고 상기 각 외부 입력 데이터로부터 외부 출력 데이터를 계산하여 상기 각 외부 출력 데이터를 상기 대응하는 외부 입력 데이터를 포함하는 어드레스에 기록하는 제 1 단계와,
    상기 제 2 디코더(16)가 상기 단일 메모리(31) 내에 저장되며 상기 제 1 단계 동안 상기 제 1 디코더(14)에 의해 계산된 상기 외부 출력 데이터에 대응하는 상기 외부 입력 데이터를 인터리빙 방식(an interleaved fashion)으로 판독하여 외부 출력 데이터를 계산하고 상기 각 외부 출력 데이터를 상기 대응하는 외부 입력 데이터를 포함하는 어드레스에 기록하는 제 2 단계를 포함하는
    디코딩 방법.
  10. 프로세서 상에 실행될 때에 제 9 항에 따른 방법의 단계들을 실행하는 프로그램 코드 인스트럭션을 포함하는 프로그램.
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