JP2005526443A - ターボデコーダ用メモリ - Google Patents

Abstract

本発明は、ターボデコーダの分野に関する。このようなデコーダは、第１デコーダ（１４）と、第２デコーダ（１６）とを備え、各デコーダは、他方のデコーダから来る外部入力データから外部出力データを計算することができる。本発明に係る復号回路は、外部データを格納するシングルメモリ（３１）を備える。デコーダが、他方のデコーダから来てシングルメモリの所定のアドレスに格納された外部入力データから外部出力データを計算すると、この外部出力データは、次にこの同一アドレスに書き込まれる。

Description

本発明は、入力データを反復して復号するための復号回路に関し、前記回路は、少なくとも第１デコーダと、第２デコーダとを備え、各デコーダは、入力データと、他のデコーダから来る外部入力データとから、外部出力データを計算することができる。

本発明は、また、このような復号回路によりデータを復号するための復号方法に関する。

本発明は、最後に、この方法のステップを実行するためのプログラムコード命令を備えたプログラムに関する。

本発明は、例えば、衛星通信システムまたはＵＭＴＳ規格を利用したシステムに適用を見出す。例えば、第３世代携帯電話は、このような復号回路を利用できよう。

多くの通信システムにおいて、ターボコードを利用してトランスミッタからレシーバへデータが送られる。データは、トランスミッタによってターボコードを用いて符号化され、レシーバ側で反復して復号される。ＵＭＴＳ規格を利用した電気通信ネットワークは、このようなシステムの一例である。トランスミッタとレシーバの間で、データはチャネル上を通過する。このチャネルは、ノイズを発生させる可能性があり、ノイズは、レシーバで受信されるデータに誤りを起こさせるかもしれない。

ターボコードの使用により、レシーバ側での適切な誤り訂正が可能となる。よって、このような通信システムは、比較的低い誤り率をもたらす。

図１は、ターボコードを利用した通信システムの例を表す。このようなシステムは、符号化装置ＥＮＣと、送信チャネルＣＨＡＮと、復号装置ＤＥＣとを備える。符号化装置ＥＮＣのレベルにて、第１システマチックリカーシブコーダ１１によってデータベクトルＳ１が符号化され、第１パリティベクトルＰ１を生成する。これに並行して、データベクトルＳ１のデータが、第１インターリーバ１２によってインターリーブされ、その結果のベクトルが、第２システマチックリカーシブコーダ１３により符号化されて、第２のパリティベクトルＰ２を生成する。

ベクトルのデータインターリーブは、このベクトルの成分を、所定の順序で並べ替え、他のベクトルを得ることを含む。以下において、説明を簡素化するために、ベクトルのデータのインターリーブ、又は、ベクトルのインターリーブを、区別せずに述べる。

まず、データベクトルＳ１と、第１パリティベクトルＰ１と、第２パリティベクトルＰ２とが、送信チャネルＣＨＡＮ上で、復号装置ＤＥＣに送られる。

復号装置ＤＥＣは、第１デコーダ１４と、第２デコーダ１６と、第２インターリーバ１５と、第３インターリーバ１７と、デインターリーバ１８と、を備える。図１の例では、デコーダ１４および１６は、ソフトインプット・ソフトアウトプット（ＳＩＳＯ）復号器である。

この復号装置ＤＥＣは、反復して動作する。１回の反復中に、第１デコーダ１４は、受信したデータベクトルＳ１と、第１受信パリティベクトルＰ１と、第２デコーダ１６から来る外部データベクトルとから第１外部出力データベクトルを計算する。第２デコーダ１６から外部データベクトルがまだ来てない場合は、これを所定のベクトル、例えば単位ベクトルで置き換える。これは、復号の初回の反復の際に起こりうる。

第１外部出力データベクトルは、第２インターリーバ１５によりインターリーブされ、その結果として生じるベクトルが、第２デコーダ１６に送られる。第２デコーダ１６は、次いで、第２パリティベクトルＰ２と、データベクトルＳ１を入力として有する第３インターリーバ１７から来るベクトルＳ２と、第２インターリーバ１５から来るベクトルとから、第２外部出力データベクトルを計算する。第２外部出力データベクトルは、次に、デインターリーバ１８によってデインターリーブされ、結果として生じるベクトルが第１デコーダ１４に送られる。その後、新たな反復を行うことができる。

図２は、復号装置ＤＥＣの実施を可能とするアーキテクチャの例を表す。復号装置ＤＥＣは、デコーダ２０と、第１メモリ２１と、第２メモリ２２とを備える。

デコーダ２０は、第１デコーダ１４および第２デコーダ１６の役割を交互に果たす。したがって、デコーダ２０は、次の２つのモードで動作する。

−デコーダ２０が図１の第１デコーダ１４として機能する、ＳＩＳＯ１モード
−デコーダ２０が図１の第２デコーダ１６として機能する、ＳＩＳＯ２モード
１回の反復中に、ＳＩＳＯ１モードにあるデコーダ２０は、図１で詳述したように入力ベクトルを処理し、第１外部出力データベクトルを計算する。デコーダ２０は、次にＳＩＳＯ２モードに移り、入力ベクトルを処理し、第２外部出力データベクトルを計算する。このように、デコーダ２０は、メモリから外部データを読み込み、メモリに外部データを書き込む必要がある。外部データは、第１および第２メモリ２１，２２に格納される。

デコーダ２０がＳＩＳＯ１モードにある場合、第２メモリ２２に格納された外部データベクトルのデインターリーブ読み込み２３を実行する。次に、第１外部出力データベクトルを計算し、この第１外部出力データベクトルの第１メモリ２１への直線的な書き込み２４を行う。次いで、デコーダ２０は、ＳＩＳＯ２モードに移行する。

デコーダ２０がＳＩＳＯ２モードにある場合、第１メモリ２１に格納された外部データベクトルのインターリーブ読み込み２５を行う。次に、第２外部出力データベクトルを計算し、この第２外部出力データベクトルの第２メモリ２２への直線的な書き込み２６を行う。

デインターリーブ読み込み２３と、インターリーブ読み込み２５とは、図２に示されていないデインターリーバとインターリーバとにより、それぞれ行われる。

この復号システムの欠点は、外部データベクトルを格納するために２つのメモリを必要とする点にある。使用される、例えばＵＭＴＳ規格のターボデコーダにおいて、外部データベクトルは５１１４のデータを含む。その結果、外部データの格納に必要なメモリのセットは、かなりの大きさとなり、これは、このようなターボデコーダを収容する回路に、かなりの大きさのシリコン表面を必要とするため、扱いにくいものとなる。

このメモリのセットは、外部データメモリシステムを構成する。

本発明の目的は、外部データメモリシステムのサイズが縮小された復号回路を提案することである。

冒頭の段落で定義された、本発明に係る処理システムは、所定のアドレスに外部データを格納するためのシングルメモリを備え、デコーダにより他方のデコーダから来る外部入力データから計算された外部出力データが、外部入力データのアドレスに格納され、第１デコーダが、シングルメモリから第１の順序で外部データを読み込み、第２デコーダが、シングルメモリから第２の順序で外部データを読み込むことを特徴とする。

本発明によると、シングルメモリを使用して、外部データベクトルを格納することが可能である。実際には、外部データのベクトルが、第１の順序、例えば直線的な順序でシングルメモリに格納される。これは、外部データベクトルの第１の成分が、シングルメモリの第１アドレスに格納され、第２成分が、第２のアドレスに格納され、以下同様に続くことを意味する。

第１デコーダがシングルメモリ内の外部入力データベクトルを読み込む際には、直線的に、つまり、第１の成分、次いで第２と読み、以下同様である。第１デコーダは、入力データベクトルの第１の成分に対応する外部出力データベクトルの成分を計算すると、この外部出力データベクトルの成分を、入力データベクトルの第１成分が格納されていたアドレス、つまりシングルメモリの第１アドレスに書き込む。

第２デコーダがシングルメモリ内の外部入力データベクトルを読み込む際には、インターリーブに読む。これは、所定のインターリーブ順序で成分を読むことを意味する。第２デコーダは、外部入力データベクトルの成分に対応する外部出力データベクトルの成分を計算すると、この外部出力データベクトルの成分を、対応する外部入力データベクトルの成分が格納されていたアドレスに書き込む。

本発明の他の非限定の実施形態によれば、第１および第２デコーダは、第１デコーダの動作に対応する第１モードと、第２デコーダの動作に対応する第２モードとで交互に動作する単一のデコーダにより提供される。この実施形態によれば、１つのデコーダのみが必要であるため、復号回路のサイズを縮小することができる。

シングルメモリは、好ましくは、読み込みポートと書き込みポートとを備える。これにより、デコーダがシングルメモリ内のデータを同時に読み書きすることができ、復号時間を減少させることができる。

有利なことには、シングルメモリは、デコーダの制御周波数クロックよりも２倍の速さの周波数クロックで制御される。これによりデコーダは、シングルメモリが単一のポートしか持たない場合でも、デコーダの１回の制御クロックサイクル中に、シングルメモリからのデータの読み込みと、シングルメモリへのデータの書き込みとを行うことが可能になる。よって、復号時間は、従来技術の復号回路で必要とされていた復号時間よりも長くはならない。

好ましくは、復号回路は、デコーダの制御クロックサイクル中に、外部入力データベクトルの成分を一時的に格納するレジスタを更に備える。これによりデコーダは、シングルメモリから外部データを読み込むために、従来技術で捨てていた時間に等しい時間を持つ。これにより、従来技術のデコーダにおいて、再プログラムを行わずに本発明を利用することが可能となる。

図３ａは、本発明に係る復号回路を示している。回路は、第１デコーダ１４と、第２デコーダ１６と、第２インターリーバ１８と、第１デインターリーバ１５と、シングルメモリ３１とを備える。

この回路は、以下に述べるように反復して動作する。１回の反復は、第１および第２の半反復を含む。

第１の半反復において、第１デコーダ１４は、外部出力データベクトルを計算するために、前の反復にて第２デコーダ１６によって計算された外部データを読み込む必要がある。シングルメモリ３１はベクトルを含み、ベクトルの成分は、第１デコーダ１４が読み込む外部データである。各成分は、後に詳細に示すように、データベクトルＳ１に含まれた復号されるデータに対応する。

データベクトルＳ１が、１０個の成分Ｓ１０〜Ｓ１９を含むと仮定する。このデータベクトルＳ１は、Ｓ１＝［Ｓ１０ Ｓ１１ Ｓ１２ Ｓ１３ Ｓ１４ Ｓ１５ Ｓ１６ Ｓ１７ Ｓ１８ Ｓ１９］と記述される。Ｐ１＝［Ｐ１０ Ｐ１１ Ｐ１２ Ｐ１３ Ｐ１４ Ｐ１５ Ｐ１６ Ｐ１７ Ｐ１８ Ｐ１９］と記述されるパリティベクトルＰ１が、このデータベクトルＳ１に対応する。

先行する反復において第２デコーダ１６によって計算された外部データベクトルは、シングルメモリ３１に格納され、Ｌａ２＝［Ｌａ２０ Ｌａ２１ Ｌａ２２ Ｌａ２３ Ｌａ２４ Ｌａ２５ Ｌａ２６ Ｌａ２７ Ｌａ２８ Ｌａ２９］と記述される。

この場合、シングルメモリ３１は、１０個のアドレス＠０〜＠９を備える。成分Ｌａ２０は、アドレス＠０に格納され、成分Ｌａ２１は、アドレス＠１に格納され、以下同様に続く。成分Ｌａ２０は、データＳ１０に対応する外部データであり、成分Ｌａ２１は、データＳ１１に対応する外部データであり、以下同様である。

データベクトルＳ１の各成分に対応する外部出力データの計算は、以下の方法で行われる。第１デコーダ１４が、外部データベクトルＬａ２の各成分を１つずつ読み込み、ベクトルＬａ２の各成分に対し、ベクトルＳ１およびＰ１の対応する成分に依存する値αを、第１関数ｆ１に基づいて計算する。例えば、第１デコーダ１４は、値α１０＝ｆ１（Ｌａ２０，Ｓ１０，Ｐ１０）を計算する。こうしてベクトルα１が求められ、これは、α１＝［α１０ α１１ α１２ α１３ α１４ α１５ α１６ α１７ α１８ α１９］と記述される。このベクトルα１は、図３ａには示されていない追加メモリに格納される。

次いで、第１デコーダ１４は、Ｌａ２の各成分に対し、ベクトルＳ１およびＰ１の対応する成分に依存する値βを第２関数ｆ２に基づいて計算する。このような計算は、値αが計算された順番とは逆の順番で行われる。これを行う際、第１デコーダ１４は、値β１９＝ｆ２（Ｌａ２９，Ｓ１９，Ｐ１９）の計算から開始する。値βが計算されるたびに、第１デコーダ１４は、この値βと、対応する値αとに依存する値Ｌａを第３関数ｆ３に基づいて計算する。こうして、第１デコーダ１４は、値Ｌａ１９＝ｆ３（α１９，β１９）を計算し、このデータをシングルメモリ３１のアドレス＠９に書き込む。第１デコーダは、次に、値Ｌａ１８＝ｆ３（α１８，β１８）を計算し、このデータをシングルメモリ３１のアドレス＠８に書き込み、以下同様に続ける。この方法によって、第１メモリ３１において外部データベクトルＬａ１が得られ、これはＬａ１＝［Ｌａ１０ Ｌａ１１ Ｌａ１２ Ｌａ１３ Ｌａ１４ Ｌａ１５ Ｌａ１６ Ｌａ１７ Ｌａ１８ Ｌａ１９］と記述される。

外部データの計算は、当業者に周知である。これは例えば、１９９５年８月に発行された、Ｓ．Ａ．バーブレスキュ（Ｂａｒｂｕｌｅｓｃｕ）による＜＜ターボコードおよび他の連結コードの反復復号、南オーストラリア大学、博士学位論文（Iterative decoding of turbo codes and other concatenated codes, University of South Australia, PhD Dissertation）＞＞と題された論文に述べられている。

当業者に周知の“スライディングウィンドウ（Sliding Windows）”と呼ばれる計算技術が利用可能であることも、理解されるべきである。この技術は、ベクトルのウィンドウへの分割を含む。上の例では、例えば、一方がベクトルの最初の５つの成分を含み、他方が後の５つの成分を含む２つのウィンドウを考慮することができる。外部データの計算は、以下のように行われる。

まず、第１デコーダ１４が、値α１０，α１１，α１２，α１３およびα１４を計算する。次いで、値β１４と値Ｌａ１４とを計算する。その後、値Ｌａ１４をシングルメモリ３１のアドレス＠４に書き込み、同時に、シングルメモリ３１のアドレス＠５から値Ｌａ２５を読み込む。

このように、シングルメモリ３１は、異なるアドレスにおけるデータ書き込みおよび同時読み込み手段を備える。好ましくは、シングルメモリ３１は、読み込みポートと書き込みポートとを備える。読み込みポートは、データの読み込みに適したポートを意味すると理解され、これは、このポートへのデータの書き込みを除外しないものとする。同様に、書き込みポートは、データの書き込みに適したポートを意味すると理解され、これは、このポートを通したデータの読み込みを除外しないものとする。他のデータ書き込みおよび同時読み込み手段を、以下に説明し、図４および図５に示す。

第２の半反復において、第２デコーダ１６は、シングルメモリ３１から、外部データベクトルＬａ１の成分を読み込む。このような読み込みは、第２インターリーバ１５により、所定のインターリーブ順序でインターリーブに行われる。例えば、第２デコーダ１６は、成分Ｌａ１２，Ｌａ１９，Ｌａ１１，Ｌａ１５，Ｌａ１４，Ｌａ１８，Ｌａ１０，Ｌａ１７，Ｌａ１３およびＬａ１６を連続して読み込むことができる。図３ａには示されていない第３インターリーバ１７によってインターリーブされたベクトルＳ１に対応するベクトルＳ２と、第１インターリーブパリティベクトルに対応する第２パリティベクトルＰ２とによって、第２デコーダ１６が、値α２２，α２９，α２１，α２５，α２４，α２８，α２０，α２７，α２３およびα２６を上述の方法と同様の方法で計算する。例えば、α２２＝ｆ１（Ｌａ１２，Ｓ２２，Ｐ２２）。

次に、第２デコーダ１６は、値β２６＝ｆ２（Ｌａ１６，Ｓ２６，Ｐ２６）と、データＳ１６に対応する外部出力データである値Ｌａ’２６＝ｆ３（α２６，β２６）とを計算する。次いで、第２デコーダ１６は、この値Ｌａ’２６をシングルメモリ３１の外部データＬａ１６が位置していたアドレス、すなわち、アドレス＠６に書き込む。これは、デインターリーバ１８によって行われる。このことが可能なのは、第２デコーダ１６が一度値Ｌａ’２６を計算すると、対応する外部入力データＬａ１６はもはや必要がなくなるので、シングルメモリ３１のアドレス＠６を使用して、そこに値Ｌａ’２６を書き込むことができるためである。

次いで、第２デコーダ１６は、値β２３＝ｆ２（Ｌａ１３，Ｓ２３，Ｐ２３）と、値Ｌａ’２３＝ｆ３（α２３，β２３）とを計算し、この値をアドレス＠３に書き込み、以下同様に続ける。こうして、シングルメモリ３１において、Ｌａ’２＝［Ｌａ’２０ Ｌａ’２１ Ｌａ’２２ Ｌａ’２３ Ｌａ’２４ Ｌａ’２５ Ｌａ’２６ Ｌａ’２７ Ｌａ’２８ Ｌａ’２９］と記述される外部データベクトルＬａ’２が得られる。

この外部データのベクトルＬａ’２は、その後、第１デコーダ１４により、次の反復に用いることができる。

第２デコーダ１６においても、‘スライディングウィンドウ’技術を用いることが可能である。

本発明によって、第１デコーダ１４と、第２デコーダ１６とにより計算された外部出力データが、常に直線的にシングルメモリ３１に格納されることに留意されたい。所定の回数の反復後、復号が止められ、図３ａには示されていない最終回路により外部データが読み込まれる。その結果、第１デコーダがその外部出力データを計算した後に復号が止められた場合、簡潔な直線的読み込みによって、最終回路がこれらの外部データを読み込むことが可能となる。これは、第２デコーダがその外部出力データを計算した後に復号が止められた場合においても、同様である。よって、最終回路は、デインターリーブ読み込みを行う必要がない。

これは、従来技術よりも有利な点を提供する。実際に、従来技術では、第２デコーダがその外部出力データを計算した後に復号が止められた場合、最終回路が、図２の第２メモリからデインターリーブ読み込みを行う。これは、追加的なデインターリーバを必要とし、復号回路の電力消費量のレベルにおいて顕著な欠点を有する。

また、本発明が、外部データベクトルのシングルメモリ３１への直線的な格納に限定されないことも理解されたい。例えば、外部データベクトルを、インターリーブに格納することを考慮してもよい。この場合、第１デコーダ１４が、シングルメモリ３１からデインターリーブな読み込みを行い、第２デコーダ１６が、シングルメモリ３１から直線的な読み込みを行う。

図３ｂは、単一のデコーダ２０を備えた復号回路を表している。このデコーダは、図３ａの第１デコーダ１４と第２デコーダ１６の役割を交互に果たす。

‘スライディングウィンドウ’技術の使用は、シングルメモリ３１におけるデータの読み込みと書き込みを、同時に行えることを必要とする。これは、シングルメモリ３１が１つのポートのみを有する場合、シングルメモリ３１を、デコーダ２０を制御するクロック周波数の２倍の周波数のクロックで制御することにより可能となる。

図４は、このような復号回路を表している。デコーダ２０は、周波数ｆを有する第１クロックＣＬＫにより制御される。シングルメモリ３１は、ｆの２倍の周波数を有する第２クロックＣＬＫ２ｘにより制御される。

第２クロックＣＬＫ２ｘのサイクルにおいて、シングルメモリ３１は、データの読み込みまたは書き込みを行うことができる。その結果、第２クロックＣＬＫ２ｘの２回のサイクルにおいて、シングルメモリ３１が、データの読み込み、次いで他のデータの書き込み、またはその逆を行うことができる。第２クロックＣＬＫ２ｘの２回のサイクルは、第１クロックＣＬＫの１回のサイクルに対応している。したがって、第１クロックＣＬＫのサイクルにおいて、シングルメモリ３１は２つの異なるデータを読み書きできる。これは、第１クロックＣＬＫの１回のサイクル中に、デコーダ２０は、シングルメモリ３１の異なるアドレスにおいて２つのデータの読み書きができることを意味する。スライディングウィンドウ技術が、デコーダ２０を制御する１回のクロックサイクル、つまり、この場合は第１クロックＣＬＫで、２つの異なるデータの読み書きを必要としているため、デコーダ２０は、この技術を容易に実施することができる。

しかしながら、図５に示すように、シングルメモリ３１の出力データは、この場合、第２クロックＣＬＫ２ｘの１回のサイクル、つまり第１クロックＣＬＫの半分のサイクルのみにおいて有効である。その結果、上述の復号回路を利用するためには、デコーダ２０を再プログラムして、その制御クロックの半分のサイクル中のみにおいて、データの読み込みを行えるようにする必要がある。

この欠点を解決するために、復号回路は、好ましくは第１クロックＣＬＫにより制御されるレジスタ４１を備える。データがシングルメモリ３１から離れると、このレジスタにてロックされ、第１クロックＣＬＫの１回のサイクルの間有効に保たれる。よって、デコーダ２０は、第１クロックＣＬＫのサイクルの間、このデータを読むことができる。その結果、デコーダ２０を再プログラムする必要がなくなる。これにより、この本発明の第３実施形態の変形を、従来技術のデコーダにおいて使用することができる。

図５は、図４の復号回路の動作の理解を可能にするタイミング線図である。このタイミング線図は、第１クロックＣＬＫと、第２クロックＣＬＫ２ｘと、シングルメモリ３１のポートの有効化を可能にするイネーブル信号ＥＮと、書き込み信号ＷＲと、アドレス信号ａｄｄと、入力信号ｉｎと、出力信号ｏｕｔと、レジスタ信号ｒｅｇとを含む。

メモリ３１のポートは、イネーブル信号ＥＮを受けるイネーブル入力と、書き込み信号ＷＲを受ける読み書き入力と、アドレス信号ａｄｄを受けるアドレス入力と、その値が入力信号ｉｎである入力ポートと、その値が出力信号ｏｕｔである出力ポートとを有する。

第１クロック信号ＣＬＫは、立ち上がりおよび立ち下がりエッジを、時刻ｔ１〜ｔ７において有し、時刻ｔ１は、立ち上がりエッジに対応する。

−時刻ｔ１の直後に、信号ＥＮは１の値を、信号ＷＲは０の値を、信号ａｄｄは＠１の値をとる。これは、デコーダ２０が、シングルメモリ３１のアドレス＠１に位置するデータの読み込みを意図していることを意味する。その結果、シングルメモリ３１を制御するクロック、すなわち第２クロックＣＬＫ２ｘの次の立ち上がりエッジでは、アドレス＠１に位置するデータが、シングルメモリ３１の出力ポートに導かれる。これは、時刻ｔ２の直後に起こる（ｏｕｔ＝ｒｅａｄ＠１）。

このシングルメモリ３１の出力ポートのデータは、第２クロックＣＬＫ２ｘの次の立ち上がりエッジ、すなわち時刻ｔ３まで有効のままとなる。その結果、このデータは、第１クロックＣＬＫの半分のサイクルの間のみ有効となる。このデータを第１クロックＣＬＫのサイクル全体で有効にするために、時刻ｔ３で、このデータをレジスタ４１にてロックさせる。これを行うために、レジスタ４１が用いられる。レジスタ４１は、これを制御するクロック、つまりこの場合は第１クロックＣＬＫの各立ち上がりエッジにおいて、シングルメモリ３１の出力ポートの値をコピーする。このように、時刻ｔ３において、レジスタがシングルメモリ３１の出力ポートの値（ｒｅｇ＝ｒｄ＠１）をコピーし、この値を第１クロックＣＬＫの次のサイクルまで保持する。こうしてこの値は、第１クロックＣＬＫのサイクル中、時刻ｔ３とｔ５の間で有効のままとなる。この第１クロックＣＬＫのサイクル中に、デコーダ２０は、このデータを読み込むことができる。その結果、デコーダ２０に対して、あたかもシングルメモリ３１が第１クロックＣＬＫによって制御されたかのように、全てが行われる。

−時刻ｔ２と時刻ｔ３の間で、書き込み信号ＷＲは１の値をとり、信号ａｄｄは＠２の値をとる。これは、データがシングルメモリ３１のアドレス＠２において書き込まれることを意味する。このｗｒ＠２で表されたデータは、時刻ｔ２と時刻ｔ３の間に、シングルメモリ３１の入力ポートへ導かれる（ｉｎ＝ｗｒ＠２）。

−時刻ｔ３の直後に、データｗｒ＠２が、シングルメモリ３１のアドレス＠２に書き込まれる。こうして、出力ポートが、このｗｒ＠２の値をとることに留意されたい（ｏｕｔ＝ｗｒ＠２）。

−時刻ｔ３および時刻ｔ４の間に、書き込み信号ＷＲは０の値をとり、信号ａｄｄは＠３の値をとる。これは、デコーダ２０が、シングルメモリ３１のアドレス＠３に位置するデータを読み込むことを意味する。その結果、第２クロックＣＬＫ２ｘの次の立ち上がりエッジでは、アドレス＠３に位置するデータがシングルメモリ３１の出力ポートに導かれる。これは、時刻ｔ４の直後に起こる（ｏｕｔ＝ｒｅａｄ＠３）。

−時刻ｔ４と時刻ｔ５の間に、書き込み信号ｗｒは１の値をとり、信号ａｄｄは＠４の値をとる。これは、シングルメモリ３１のアドレス＠４にデータが書き込まれることを意味する。ｗｒ＠４によって表されるこのデータは、時刻ｔ４と時刻ｔ５の間に、シングルメモリ３１の入力ポートへ導かれる（ｉｎ＝ｗｒ＠４）。

−時刻ｔ５の直後に、データｗｒ＠４が、シングルメモリ３１のアドレス＠４に書き込まれる。こうして、出力ポートが、このｗｒ＠４の値をとることに留意されたい（ｏｕｔ＝ｗｒ＠４）。

レジスタ４１を制御するクロックがハイ状態にあるときに、シングルメモリ３１からの読み込みを開始し、レジスタ４１を制御するクロックがロー状態にあるときに、書き込みを開始することが重要であることに留意されたい。実際には、レジスタ４１を制御するクロックがハイ状態にあるときに読み込みを開始することにより、読み込まれるデータは、レジスタ４１を制御するクロックがロー状態にあり、かつこのクロックが立ち上がりエッジを持つときに出力ポートにて有効となる。よって、このデータをレジスタ４１でロックすることができる。

レジスタ４１を制御するクロックがロー状態にあるときに読み込み動作が開始された場合、読み込まれるデータは、レジスタ４１を制御するクロックがハイ状態にあるときに出力ポートにて有効となるが、このクロックが立ち上がりエッジを持っていた場合は、もはや有効ではなくなる。よって、このデータをレジスタ４１でロックすることはできない。

本発明に係る復号回路は、携帯電話などの電子機器に利用することができる。よって、本発明に係る復号回路は、少なくとも、符号化信号を送信できるトランスミッタと、送信チャネルと、前記信号を受信できるレシーバとを備えた通信ネットワークにおいて利用することができる。

本発明は、また、本発明に係る復号回路を備えた電子回路において用いることが可能な復号方法に関する。この復号方法は、
−第１デコーダが、アドレスを備えるシングルメモリに格納された外部入力データを直線的に読み込み、各外部入力データから外部出力データを計算し、各外部出力データを、対応する外部入力データが含まれるアドレスに書き込む第１ステップと、
−第２デコーダが、シングルメモリに格納され、かつ、第１ステップで第１デコーダにより計算された外部出力データに対応する外部入力データを、インターリーブに読み込み、外部出力データを計算し、各外部出力データを、対応する外部入力データが含まれるアドレスに書き込む第２ステップと、を備える。

原則的に、この復号方法は、適切にプログラムされた集積回路によって実施することが可能である。プログラムメモリに含まれる命令のセットは、集積回路に命令し、前述の様々なステップを実行させることができる。命令のセットは、例えば命令のセットが符号化されたディスク等のデータ記憶媒体の読み込みにより、プログラムメモリにロードすることができる。読み込みは、例えばインターネット等の通信ネットワークを介して実行することができる。この場合、サービスプロバイダが、当事者が自由に使えるように命令のセットを配置する。

動詞“備える”およびその活用形は、広く解釈されるものとする。すなわち、前記動詞の後に列記されたもの以外の要素の存在のみならず、前記動詞の後に既に列記され、冠詞“ａ”または“ａｎ”が前置された要素が、複数存在することを除外しないものとする。

本発明の、これらおよび他の側面は、以下に述べる実施形態を参照して、非限定的な例によって明らかにされ、説明される。
図１は、従来技術の通信システムの基本回路図である。 図２は、図１の復号装置の特徴を示すブロック図である。 図３ａは、本発明の実施形態の特徴を示すブロック図である。 図３ｂは、本発明の他の実施形態の特徴を示すブロック図である。 図４は、本発明の他の有利な実施形態の特徴を示すブロック図である。 図５は、図４の復号装置の動作を示すタイミング図である。

Claims (10)

1. 入力データを反復して復号するための復号回路であって、前記回路は、少なくとも第１デコーダと、第２デコーダとを備え、各デコーダは、入力データと、他方の前記デコーダから来る外部入力データとから、外部出力データを計算することができる復号回路において、
   所定のアドレスに外部データを格納するためのシングルメモリを備え、
   デコーダにより他方の前記デコーダから来る外部入力データから計算された外部出力データが、前記外部入力データのアドレスに格納され、
   前記第１デコーダが、前記シングルメモリから第１の順序で前記外部データを読み込み、
   前記第２デコーダが、前記シングルメモリから第２の順序で前記外部データを読み込む、ことを特徴とする復号回路。
2. 前記第１の順序は、直線的な順序であり、前記第２の順序は、インターリーブ順序である、ことを特徴とする請求項１に記載の復号回路。
3. 前記第１および第２デコーダが、前記第１デコーダの動作に対応する第１モードと、前記第２デコーダの動作に対応する第２モードとで交互に動作する単一のデコーダにより形成される、ことを特徴とする請求項１に記載の復号回路。
4. 前記シングルメモリが、読み込みポートと、書き込みポートとを有することを特徴とする請求項１に記載の復号回路。
5. 前記シングルメモリが、前記デコーダの制御周波数クロックよりも２倍の速さの周波数クロックにより制御されることを特徴とする請求項１に記載の復号回路。
6. 前記デコーダの制御クロックサイクル中に、外部入力データベクトルの成分を一時的に格納するためのレジスタをさらに備えることを特徴とする請求項１に記載の復号回路。
7. 請求項１乃至請求項６のいずれかに記載の復号回路を備えることを特徴とする電子機器。
8. 通信ネットワークであって、少なくとも、
   符号化信号を送信できるトランスミッタと、
   送信チャネルと、
   前記信号を受信できるレシーバと、
   請求項１乃至６のいずれかに記載の復号回路と、
   を備えることを特徴とする通信ネットワーク。
9. 少なくとも、第１デコーダと、第２デコーダとを備え、各デコーダは、入力データと、他方の前記デコーダから来る外部入力データとから外部出力データを計算することができる回路、を介して入力データを反復して復号するための復号方法であって、
   −前記第１デコーダが、アドレスを備えるシングルメモリに格納された外部入力データを直線的に読み込み、各外部入力データから外部出力データを計算し、各外部出力データを、対応する前記外部入力データが含まれるアドレスに書き込む第１ステップと、
   −前記第２デコーダが、前記シングルメモリに格納され、かつ、前記第１ステップで前記第１デコーダにより計算された前記外部出力データに対応する前記外部入力データを、インターリーブに読み込み、外部出力データを計算し、各外部出力データを、対応する前記外部入力データが含まれる前記アドレスに書き込む第２ステップと、
   を備えることを特徴とする方法。
10. プログラムであって、
    前記プログラムがプロセッサにおいて実行された際に、請求項９に記載の方法のステップを実行するためのプログラムコード命令を備えることを特徴とするプログラム。

Images