CN1388928A - 存储器存取控制装置 - Google Patents

Abstract

本发明提供一种存储器存取控制装置,检测从处理器(10)对存储器(17)的存取请求是写入请求还是读出请求,在存取请求表示对存储器(17)的读出请求的情况下,将处理器(10)的工作时钟停止规定的时钟循环数,而在时钟控制请求信号表示从处理器(10)对存储器(17)的写入请求的情况下,不停止处理器(10)的工作时钟。

Description

存储器存取控制装置

                               技术领域

本发明涉及由作为处理装置的处理器使处理器内部的时钟停止来对存储器进行存取的存储器存取控制装置。

                               背景技术

目前，在处理器对存储器进行存取的情况下，处理器内部的时钟会停止。这是因为在图1A所示的对存储器的读存取中，在将时钟脉冲作为触发脉冲来开始存取，到处理器内部从存储器取出读出数据，需要几个时钟的时间。即，在具有流水线的处理器内部，在存储器存取期间(access stage)中，在从存储器取出数据前需要停止工作时钟的控制。

将处理器停止工作的时钟循环数设定为对存储器的读存取(read access)、写存取(write access)没有区别的相同循环数。因此，如图1B所示，处理器即使在对存储器的写存取中也按照与读存取情况相同的循环数停止操作来进行存储器存取。

但是，在从处理器对存储器的写存取中，如果从处理器内部输出写数据、存取地址和控制信号，那么可以进行对存储器的写入。即，处理器在写存取中，可以对存储器进行写入而不停止工作时钟。

但是，在现有的存储器存取方法中，处理器不仅对存储器进行读存取，而且在进行写存取的情况下，也停止处理器的工作时钟。因此，在处理器对存储器进行写存取的情况下，存在处理器的处理能力下降的问题。

                         发明内容

本发明的目的在于提供一种存储器存取控制装置，在从处理器对存储器进行写存取的情况下，可以进行写存取而不停止处理器的工作时钟。

本发明的存储器存取控制装置包括：检测部，检测从处理器对存储器的存取请求是写入请求还是读出请求，并输出与该检测结果对应的时钟控制请求信号；以及时钟控制部，在时钟控制请求信号表示对存储器的读出请求的情况下，使处理器的工作时钟停止规定的时钟循环数，而在时钟控制请求信号表示从处理器对存储器的写入请求的情况下，不停止处理器的工作时钟；其中，在处理器对存储器进行存取时，处理器按时钟控制部控制的工作时钟来进行工作。

根据该结构，在从处理器对存储器进行写存取的情况下，可以进行存取而不停止处理器的工作时钟，所以可以提高处理器的处理能力。

此外，本发明的存储器存取控制装置包括：检测部，检测从处理器对存储器的存取请求是写入请求还是读出请求，并输出与该检测结果对应的时钟控制请求信号；以及时钟控制部，按照时钟控制请求信号是表示对存储器的读出请求的情况还是时钟控制请求信号表示从处理器对存储器的写入请求的情况，将处理器的工作时钟停止分别设定的规定的时钟循环数；其中，在处理器对存储器进行存取时，处理器按时钟控制部控制的工作时钟来进行工作。

根据该结构，在从处理器对存储器的读存取时和写存取时，可以分别设定停止工作时钟的循环数。因此，在写存取时可以进行存取而不停止处理器的工作时钟，所以可以提高处理器的处理能力。

此外，本发明的存储器存取控制装置采用以下结构：包括任意设定使处理器的工作时钟停止的时钟循环数的时钟停止循环设定部，时钟控制部使工作时钟停止设定于时钟停止循环设定部中的停止的时钟循环数。

根据该结构，对于配置在处理器周边的存储器来说，可以高效率地设定用于存储器存取而需要停止的某个时钟循环数。因此，可以提高处理器的处理能力。

本发明的存储器存取控制装置采用以下结构：包括触发器，分别以相同的级数保持从处理器输出的对存储器进行存取所需的控制信号、对存储器的存取地址和对存储器的写入数据，并输出到存储器。

根据该结构，对于远离处理器配置的存储器的写存取来说，可以进行对存储器的存取而不停止处理器的工作时钟，所以可以提高处理器的处理能力。

本发明的移动台装置采用包括上述存储器存取控制装置的结构。

通过在该结构中包括可以高速进行存储器存取的处理器，可以提供能够高效率地进行通信的移动台装置。

本发明的存储器存取控制方法采用以下构成：在处理器对存储器进行存取时，检测从处理器对存储器的存取请求是写入请求还是读出请求，处理器按时钟控制部控制的工作时钟来工作，以便在存取请求表示对存储器的读出请求的情况下，将处理器的工作时钟停止规定的时钟循环数，而在时钟控制请求信号表示从处理器对存储器的写入请求的情况下，不停止所述处理器的工作时钟。

                       附图说明

图1A是表示现有的对存储器的读存取操作的定时图；

图1B是表示现有的对存储器的写存取操作的定时图；

图2是表示本发明实施例1的存储器存取控制装置的结构方框图；

图3A是表示实施例1的写存取操作的定时图；

图3B是表示实施例1的读存取操作的定时图；

图4是表示本发明实施例2的存储器存取控制装置的结构方框图；

图5是表示本发明实施例3的存储器存取控制装置的结构方框图；

图6是表示本发明实施例3的存储器存取控制装置的结构一例的方框图；

图7是表示实施例3的写存取操作的定时图；

图8是表示实施例3的读存取操作的定时图；以及

图9是表示本发明实施例4的移动台装置的结构方框图。

                          具体实施方式

本发明的存储器存取控制装置着眼于以下事实：在处理器对存储器进行写存取的情况下，可以进行对存储器的写入而不停止工作时钟。即，本发明的存储器存取控制装置在处理器对存储器进行写存取的情况下不停止处理器的工作时钟。具体地说，本发明的存储器存取控制装置在写存取时和读存取时，采用分别设定停止处理器的工作时钟的循环数的形态。由此，在写存取时可以进行存取而不停止处理器的工作时钟，可以提高处理器的处理能力。

以下，参照附图来详细说明本发明的存储器存取控制装置。

(实施例1)

以下，用图2来说明本发明的实施例1。图2是表示本发明实施例1的存储器存取控制装置的方框图。

从图可知，在处理器10的内部设置有命令解码部11。命令解码部11对输入的命令代码110进行解码，将对存储器17的写存取信号111和读存取信号112输出到读/写检测部12。

读/写检测部12根据从命令解码部11输出的写存取信号111和读存取信号112，来判断对存储器17的存取是写存取还是读存取，输出表示写存取或读存取的时钟控制请求信号113。时钟控制请求信号113是用于根据处理器10对存储器17进行写存取还是进行读存取，来决定在存储器存取时停止的循环数的信号。

地址解码部13对命令代码110中包含的存取地址进行解码，输出要进行存取的与存储器17对应的存储器选择信号114。

时钟发生部14输出处理器10的系统时钟(CLK)115。系统时钟(CLK)115是不停止的时钟。

时钟控制部15根据从读/写检测部12输出的时钟控制请求信号113和从地址解码部13输出的存储器选择信号114，来控制时钟115并输出处理器10的工作时钟(PLCK)116。时钟控制部15在需要停止工作时钟(PLCK)116的情况下，相对于来自时钟发生部14的时钟115，输出设定的循环数停止的时钟116。该循环数对应于处理器10和存储器间的流水线中的存储器存取期间的长度。

存取控制部16根据从命令解码部11输出的写存取信号111或读存取信号112、以及从地址解码部13输出的存储器选择信号114，在流水线的存储器存取期间输出存储器存取所需的允许写信号{WE}117和允许读信号{RE}118及片选(chip select)信号{CS}119。用{}括起来的信号表示低活动率的信号。

然后，处理器10通过将允许写信号{WE}117、允许读信号{RE}118、片选信号{CS}119、地址(AD)120、以及写数据(DO)121输出到存储器17，在流水线的存储器存取期间对存储器17进行存取。

下面，对于上述结构的存储器存取控制装置，用图2、图3A、图3B来说明写存取时使时钟停止的循环数为0、而读存取时使时钟停止的循环数为3个循环来进行存储器存取的工作情况。

在实施例1中，以写存取时使时钟停止的循环数为0、而读存取时使时钟停止的循环数为3个循环作为缺省设定形态来进行说明，但在除此之外的循环数也可以作为缺省设定。停止的循环数最好按照处理器10和存储器17的距离来设定。例如，在处理器10和存储器17的距离大的情况下，增多停止的循环数。这是因为如果处理器10和存储器17的距离远，那么从处理器10对存储器进行存取，并从存储器17将数据返回到处理器10的时间增长。

图3A是表示实施例1的写存取时的操作的定时图。图3A是表示实施例1的读存取时的操作的定时图，在图3A、图3B中还分别同时表示相对于写存取操作和读存取操作的命令的流水线结构。图3A表示以四连续持续写存取命令时的流水线的定时，与最初的写存取命令对应的流水线期间分别用F(0)、D(0)、MA(0)、EX(0)来表示。各流水线期间分别是：F是取出命令代码110的命令取出期间，D是对命令代码110进行解码的命令解码期间，MA是根据已解码的命令代码110对存储器17进行存取的存储器存取期间，EX是对存储器进行存取后执行各种处理的执行期间。

以后，与连续的写存取命令对应的流水线期间同样为F(1)...EX(1)、F(2)...EX(2)、F(3)...EX(3)。另一方面，图3B所示的有关读存取命令的流水线期间同样也用F(0)、D(0)、MA(0)、EX(0)来表示。

命令解码部11在流水线的命令解码期间对命令代码110进行解码并输出对存储器17的写存取信号111和读存取信号112。读/写检测部12根据从命令解码部11输出的写存取信号111和读存取信号112，输出时钟控制请求信号113。时钟控制请求信号113在对存储器17的写存取的情况下为“Low(低)”电平，而在读存取的情况下为“High(高)”电平。

地址解码部13在流水线的命令解码期间，对命令代码110中包含的存取地址进行解码，输出与要进行存取的存储器对应的存储器选择信号114。作为存取对象的存储器是存储器17的情况下，相对于存储器17的存储器选择信号114为“High”电平，而在作为存取对象的存储器是存储器17以外的情况下，相对于存储器17的存储器选择信号114为“Low”电平。

由此，如果时钟控制请求信号113的输出为“Low”电平，并且存储器选择信号114为“High”电平的期间，那么时钟控制部15可以判断为处理器10处于对存储器17进行写存取的情况。在该写存取的情况下，时钟控制部15在流水线的命令解码期间，对于从时钟发生部14输出的不停止的时钟115，输出处理器的工作时钟116，而不对处理器的工作时钟施加停止控制。这是因为在写存取时使时钟停止的循环数是0。

如果时钟控制请求信号113的输出为“High”电平，并且存储器选择信号114为“High”电平的期间，那么时钟控制部15可以判断为处理器10处于对存储器17进行读存取的情况。在该读存取的情况下，时钟控制部15对于从时钟发生部14输出的未停止的时钟115，在流水线的存储器存取期间输出使时钟115停止三个循环量时钟的时钟116。这是因为在读存取时使时钟停止的循环数是3。于是，在读存取时，在存储器存取期间中停止处理器内部的操作并进行存储器存取。

另一方面，存取控制部16根据来自命令解码部11的写存取信号111和读存取信号112、以及从地址解码部13输出的存储器选择信号114，来输出存储器存取所需的允许写信号{WE}117和允许读信号{RE}118及片选信号{CS}119。

从图3A还可知，在对存储器17的写存取时，允许写信号117和片选信号119在存储器存取期间都成为“Low”电平的信号。在存储器存取期间中，存储器17将从时钟发生部14输出的时钟115的变化作为触发脉冲，将写数据(D0)121写入在存取地址(AD)120中。在图3A中，进行四次写操作，所以允许写信号117成为四个时钟量的“Low”电平。

从图3A可知，在读存取时，允许读信号118和片选信号119在存储器存取期间都成为“Low”电平的信号。存储器17在时钟控制部15为了使处理器的工作时钟停止而延长的存储器存取期间，将从时钟发生部14输出的时钟115的变化作为触发脉冲，从地址(AD)120指定的地址将读数据(DI)122读入到处理器内部。

于是，实施例1的存储器存取控制装置在对存储器的读存取时和写存取时，在流水线的存储器存取期间可以分别设定使时钟停止的循环数。因此，在写存取时可以进行存取而不停止处理器的工作时钟，所以可以提高处理器的处理能力。

(实施例2)

本发明的实施例2具有实施例1的存储器存取控制装置，而且包括能够任意地设定使工作时钟停止的循环数的部件。

以下，用图4来说明实施例2的存储器存取控制装置。图4是表示实施例2的存储器存取控制装置的方框图。

从图中可知，处理器20在内部设有命令解码部21。命令解码部21对输入的命令代码210进行解码并将对存储器27的写存取信号211和读存取信号212输出到读/写检测部22。

读/写检测部22根据从命令解码部21输出的写存取信号211和读存取信号212，判断对存储器27的存取是写存取还是读存取，输出表示写存取或读存取的时钟控制请求信号213。时钟控制请求信号213是用于根据处理器20对存储器27进行写存取还是进行读存取，来决定在存储器存取时停止的循环数的信号。

地址解码部23对命令代码210中包含的存取地址进行解码，输出与要进行存取的存储器27对应的存储器选择信号214。

时钟发生部24输出处理器20的系统时钟(CLK)215。系统时钟(CLK)215是不停止的时钟。

时钟控制部25根据从读/写检测部22输出的时钟控制请求信号213和从地址解码部23输出的存储器选择信号214，来控制时钟215并输出处理器20的工作时钟(PLCK)216。时钟控制部25在需要停止工作时钟(PLCK)216的情况下，相对于来自时钟发生部24的时钟215，输出停止设定的循环数的时钟216。该循环数对应于处理器20和存储器间的流水线中的存储器存取期间的长度。

时钟停止循环设定部28是设定在存储器存取时使时钟停止时的循环数的部件。时钟停止循环设定部28为用户可从外部设定任意的循环数的部件。因此，可以按照处理器20和存储器27的距离任意地设定停止的循环数。例如，在处理器20和存储器27的距离大的情况下，可以增多停止的循环数。

因此，在时钟控制部25需要停止时钟的情况下，相对于来自时钟发生部24的时钟215，按照时钟停止循环设定部28设定的停止循环数，在流水线的存储器存取期间输出时钟停止的工作时钟216。

存取控制部26根据从命令解码部21输出的写存取信号211和读存取信号212、以及从地址解码部23输出的存储器选择信号214，在流水线的存储器存取期间输出存储器存取所需的允许写信号{WE}217和允许读信号{RE}218及片选信号{CS}219。

然后，通过将从处理器20输出的允许写信号{WE}217、允许读信号{RE}218、片选信号{CS}219、地址(AD)220、以及写数据(DO)221输出到存储器27，在流水线的存储器存取期间对存储器27进行存取。

下面，用图4来说明实施例2的存储器存取控制装置的工作情况。

命令解码部21在流水线的命令解码期间对命令代码210进行解码并输出对存储器27的写存取信号211和读存取信号212。读/写检测部22根据从命令解码部21输出的写存取信号211和读存取信号212，输出时钟控制请求信号213。时钟控制请求信号213在对存储器27的写存取的情况下为“Low”电平，而在读存取的情况下为“High”电平。

地址解码部23在流水线的命令解码期间，对命令代码210中包含的存取地址进行解码，输出与要进行存取的存储器对应的存储器选择信号214。在作为存取对象的存储器是存储器27的情况下，假设相对于存储器27的存储器选择信号214为“High”电平，而在作为存取对象的存储器是存储器27以外的情况下，相对于存储器27的存储器选择信号214为“Low”电平。

由此，如果时钟控制请求信号213的输出为“Low”电平，并且存储器选择信号214为“High”电平的期间，那么时钟控制部25可以判断为处理器20处于对存储器27进行写存取的情况。在该写存取的情况下，在流水线的命令解码期间，时钟控制部25根据时钟停止循环设定部27设定的在写存取时需要停止的时钟循环数，输出对于从时钟发生部24输出的不停止的时钟215施加时钟停止控制的处理器的工作时钟216。

如果时钟控制请求信号213的输出为“High”电平，并且存储器选择信号214为“High”电平的期间，那么时钟控制部25可以判断为处理器10处于对存储器27进行读存取的情况。在该读存取的情况下，时钟控制部25根据由时钟停止循环设定部28设定的、在读存取时需要停止的时钟循环数，输出对于从时钟发生部24输出的不停止的时钟215施加时钟停止控制的处理器的工作时钟216。

另一方面，存取控制部26根据来自命令解码部21的写存取信号211和读存取信号212、以及从地址解码部23输出的存储器选择信号214，来输出存储器存取所需的允许写信号{WE}217和允许读信号{RE}218及片选信号{CS}219。

在对存储器27进行写存取时，允许写信号217和片选信号219在存储器存取期间都成为“Low”电平的信号。在存储器存取期间，存储器27将从时钟发生部24输出的时钟215的变化作为触发脉冲，将写数据(D0)221写入在存取地址(AD)220中。

在读存取时，允许读信号218和片选信号219在存储器存取期间都成为“Low”电平的信号。通过时钟控制部25，为了使处理器的工作时钟停止，在延长的存储器存取期间中将从时钟发生部24输出的时钟215的变化作为触发脉冲，根据地址(AD)220指定的地址，将读数据(DI)222从存储器27读入到处理器内部。

于是，实施例2的存储器存取控制装置可以通过用户高效率地任意设定用于存储器存取所需的时钟循环数，所以可以提高处理器的处理能力。

而且，在对存储器的读存取时和写存取时，在流水线的存储器存取期间可以分别设定使时钟停止的循环数，所以可以提高处理器的处理能力。

根据实施例2，通过用户操作可任意地改变停止的时钟数，所以根据处理器和其周边配置的存储器的位置关系等，可以高效率地设定存储器存取需停止的工作时钟的时钟循环数。因此，可以提高处理器的处理能力而与硬件的设计无关。因此，存储器存取控制装置的通用性增强。

(实施例3)

本发明的实施例3将实施例1或实施例2中的处理器和存储器之间通过触发器来连接。由此，来自处理器的存取时间与必要的对存储器的写存取相关联，可始终以相同的定时来输出控制信号和存取数据及写数据。

以下，用图5来说明实施例3的存储器存取控制装置。图5是表示实施例3的存储器存取控制装置的方框图。

从图可知，处理器30在内部设有命令解码部31。命令解码部31对输入的命令代码310进行解码，并将对存储器37的写存取信号311和读存取312输出到读/写检测部32。

读/写检测部32根据从命令解码部31输出的写存取信号311和读存取信号312，判断对存储器37的存取是写存取还是读存取，输出表示写存取或读存取的时钟控制请求信号313。时钟控制请求信号313是用于根据处理器30对存储器37进行写存取还是进行读存取，来决定在存储器存取时停止的循环数的信号。

地址解码部33对命令代码310中包含的存取地址进行解码，输出与要进行存取的存储器37对应的存储器选择信号314。

时钟发生部34输出处理器30的系统时钟(CLK)315。系统时钟(CLK)315是不停止的时钟。

时钟控制部35根据从读/写检测部32输出的时钟控制请求信号313和从地址解码部33输出的存储器选择信号314，来控制时钟315并输出处理器30的工作时钟(PLCK)316。时钟控制部35在需要停止工作时钟(PLCK)316的情况下，相对于来自时钟发生部34的时钟315，输出设定的循环数停止的时钟316。

存取控制部36根据从命令解码部31输出的写存取信号311和读存取信号312、以及从地址解码部33输出的存储器选择信号314，在流水线的存储器存取期间输出存储器存取所需的允许写信号{WE}317和允许读信号{RE}318及片选信号{CS}319。

处理器30和存储器37通过触发器38来连接。触发器38在处理器30和存储器37间分别相同级数地保持从处理器30输出的允许写信号317、允许读信号318、片选信号319、存取地址(AD)320、以及写数据321(DO)。而且，触发器38将从时钟发生部34输出的时钟315作为触发脉冲，输出允许写信号{WE_Q}323、允许读信号{RE_Q}324、片选信号{CS_Q}325、地址(AD_Q)326、写数据(DO_Q)327。

然后，在对存储器37的写存取时，存储器37根据从触发器38输出的允许写信号{WE_Q}323、允许读信号{RE_Q}324、片选信号{CS_Q}325、地址(AD_Q)326、写数据(DO_Q)327来进行存取。然后，存储器37将从时钟发生部34输出的时钟315的变化作为触发脉冲，在存取地址(AD_Q)326中写入写数据(DO_Q)327。

下面，对于上述结构的存储器存取控制装置，用图6、图7、图8来说明读存取时使时钟停止的循环数为0、读存取时使时钟停止的循环数为3个循环，进行触发器的级数为1级的形态中的存储器存取情况下的操作。

图6是表示实施例3的存储器存取控制装置一例的图。在图6的例中，在处理器30和存储器37之间连接1级的触发器48。在图6中，对于与图5中说明过的部分相同的部分附以相同的标号，并省略说明。

图7、图8是表示本发明实施例3的操作的定时图。在图7、图8中还表示处理器包括的流水线。F是命令取出期间，D是命令解码期间，MA是存储器存取期间，EX是执行期间。

命令解码部31在流水线的命令解码期间对命令代码310进行解码并输出对存储器37的写存取信号311和读存取信号312。读/写检测部32根据从命令解码部31输出的写存取信号311和读存取信号312，输出时钟控制请求信号313。时钟控制请求信号313在对存储器37的写存取的情况下为“Low”电平，而在读存取的情况下为“High”电平。

地址解码部33在流水线的命令解码期间，对命令代码310中包含的存取地址进行解码，输出与要进行存取的存储器对应的存储器选择信号314。在作为存取对象的存储器是存储器37的情况下，假设相对于存储器37的存储器选择信号313为“High”电平，而在作为存取对象的存储器是存储器37以外的情况下，相对于存储器37的存储器选择信号313为“Low”电平。

由此，如果时钟控制请求信号313的输出为“Low”电平，并且存储器选择信号314为“High”电平的期间，那么时钟控制部35可以判断为处理器30处于对存储器37进行写存取的情况。在该写存取的情况下，在流水线的命令解码期间，时钟控制部35对于从时钟发生部34输出的不停止的时钟315，输出处理器的工作时钟316而不在处理器的工作时钟中施加停止控制。这是因为在写存取时，时钟停止的循环数为0。

如果时钟控制请求信号313的输出为“High”电平，并且存储器选择信号314为“High”电平的期间，那么时钟控制部35可以判断为处理器30处于对存储器37进行读存取的情况。在该读存取的情况下，时钟控制部35相对于从时钟发生部34输出的不停止的时钟315，在流水线的存储器存取期间输出使时钟315停止3个循环量时钟的时钟316。这是因为在读存取时使时钟停止的循环数为3。于是，在读存取时，在存储器存取期间停止处理器内部的操作，进行存储器存取。

另一方面，存取控制部36根据来自命令解码部31的写存取信号311和读存取信号312、以及从地址解码部33输出的存储器选择信号314，来输出存储器存取所需的允许写信号{WE}317和允许读信号{RE}318及片选信号{CS}319。

如图7所示，在对存储器37进行写存取时，允许写信号317和片选信号319在存储器存取期间都成为“Low”电平的信号。而且，允许写信号317、片选信号319和存取地址(AD)320及写数据(DO)321以时钟315的上升沿作为触发脉冲，按相同的定时由触发器48锁存、输出。

从图7可知，在对存储器37进行写存取时，允许写信号323和片选信号325在存储器存取期间都成为“Low电平的信号。在存储器存取期间，将从触发器48输出的允许写信号{WE_Q}323和片选信号{CS_Q}325以及观察到错开1个循环的存储器存取期间的时钟325的变化作为触发脉冲，在存储器37中的存取地址(AD_Q)326所示的地址中写入写数据327(DO_Q)。

下面说明上述的所谓的观察后错开1个循环。在图7中，在存储器37和处理器30之间插入触发器48的情况下，开始的写操作通常由MA(0)来执行。但是，将触发器48在存储器37和处理器30之间插入一级的情况下，由流水线的EX(0)来执行。即，在从流水线观察到处理器30时，对存储器37的写操作实际上在错开1个循环的EX(0)期间执行。因此，本实施例的存储器存取与原来进行存取的MA(0)期间错开。将这种情况称为观察后错开1个循环。

从图8可知，在对存储器37的读存取时，在通过时钟控制部35为了停止处理器的工作时钟而延长的存储器存取期间中，允许写信号318和片选信号319都成为“Low”信号。而且，允许写信号318、片选信号319和存取地址(AD)32以时钟315的上升沿作为触发脉冲，按相同的定时由触发器48锁存。处理器30将观察到作为触发器48的输出的、允许写信号{RE_Q}324和片选信号{CS_Q}325以及观察到错开1个循环的存储器存取期间的时钟314的变化作为触发脉冲，根据来自存储器37的由地址(AD_Q)326所示的地址将读数据(DI)322写入到处理器内部。

于是，本实施例的存储器存取控制装置通过来自处理器的存取时间与必要的对存储器的写存取相关联，通过触发器将处理器和存储器之间相连接，可始终按相同的定时来输出控制信号和存取数据及写数据。因此，通过处理器和存储器间的延长，可以避免因数据和控制信号的定时偏差而使对存储器的写入出错，并且可以不停止处理器的工作时钟来进行存取，所以可以提高处理器的处理能力。

特别是根据实施例3，即使对于远离处理器配置的存储器进行写存取，也可以对存储器进行存取而不停止处理器的工作时钟。由此，可以提高处理器的处理能力。

具体地说，处理器30用于对于存储器37进行存取的信号{WE}、{CS}、(AD)、(DO)等具有各自不同的布线延长，在到达存储器37的情况下，例如存储器37前的(AD)的布线延长处于终端，(DO)的布线延长几乎没有的情况下，即使以相同的定时从处理器30输出(AD)和(DO)的情况下，在到达存储器37时(AD)和(DO)的定时错开，有在无意义的地址中写入数据的危险。特别是如果处理器30和存储器37间的布线长，那么发生这种问题的可能性就更大。但是，根据实施例3，设有触发器38，所以即使处理器30和存储器37之间的布线增长，按相同的定时也可以使用于处理器30对存储器37进行存取的信号{WE}、{CS}、(AD)、(DO)等到达存储器37。由此，防止发生上述的问题。

(实施例4)

在实施例4中，说明采用包括实施例1、实施例2和实施例3所示的存储器存取控制装置的处理器的移动台装置。图9是表示本实施例的移动台装置的结构方框图。

如图所示，移动台装置50包括天线51、接收部52、发送部53、解调部54、调制部55、解码处理部56、编码处理部57、话音编解码部58、数据输入输出部59、扬声器60、以及话筒61。解码处理部56包括处理器561、存储器562、以及信号处理电路563，编码处理部57包括处理器571、存储器572、以及信号处理电路573。

接收部52对于经天线装置51接收到的接收信号进行下变频等无线接收处理。解调部54对于接收部52的输出进行CDMA等的规定的解调处理。在调制部55中设置扩频装置551，所以可以适用于CDMA通信。

在解码处理部56中，处理器561通过存储器562在信号处理电路563间进行接收数据的解码处理。此时从处理器561对存储器562的存取使用实施例1、实施例2或实施例3所示的存储器存取控制装置来进行。解码处理部56解码过的数据被输出到话音编解码部58和数据输入输出装置59。

话音编解码部58对解码处理部56的输出中的话音信号进行解码，从扬声器60发出解码过的话音。数据输入输出部59对解码处理部的输出的对话音信号以外的信号进行解码，获得接收数据。

话音编解码部58对通过话筒61取入的话音信号进行编码，输出到编码处理部57。数据输入输出部59取出话音信号以外的发送信号，输出到编码处理部57。

在编码处理部57中，处理器571通过存储器572在信号处理电路573间进行数据的解码处理。此时的从处理器571对存储器572的存取使用实施例1、实施例2或实施例3所示的存储器存取控制装置来进行。编码处理部57编码过的数据被输出到调制部55。

调制部55对来自编码处理部57的输出进行CDMA等的规定的调制处理，输出到发送部53。此外，在解调部54中设置解扩装置541，所以可以适用于CDMA通信。

发送部53对调制部55的输出信号进行上变频等规定的无线发送处理，经天线51进行发送。

下面用图9来说明上述结构的移动台装置50的发送时的工作情况。话音发送时，将从话筒61取入的话音信号进行AD变换并送至话音编解码部58。AD变换过的话音信号由话音编解码部58进行编码，该编码数据被输入到编码处理处理部57。然后，编码数据在处理器571和信号处理电路573之间被卷积编码。进而，将卷积编码过的数据进行速率匹配处理，实施重复处理或删截处理。然后，通过交织来进行数据的排列交换，被输出到调制部55。

此时，处理器571和信号处理电路573间的数据输入输出通过存储器572来进行。在此时的从处理器571到存储器572的存取中，使用实施例1、实施例2或实施例3所示的存储器存取控制装置来进行。

在排列交换过的数据由调制部55进行数字调制后，进行DA变换并输出到发送部53。数值调制过的数据在发送部53中被变换为无线信号，经天线51被无线发送。

另一方面，在非话音数据的发送时，通过数据输入输出部59输入的非话音数据在编码处理部57中按照数据的传送速度来实施卷积编码处理等的纠错编码处理。将速率匹配和交织过的非话音数据进行与上述话音数据处理相同的处理，并被无线发送。

下面说明接收时的工作情况。通过天线51接收到的电波由接收部52实施下变频、AD变换等规定的无线接收处理，并输出到解调部54。进行过无线接收处理的数据在解调部54中进行解调，并输出到解码处理部56。解调过的数据在解码处理部56中在处理器561和信号处理电路563之间进行解交织，与发送时的交织相反地排列交换。而且，在将解交织过的数据进行速率匹配处理，实施维特比解码等纠错处理后，在数据为话音数据的情况下被输出到话音编解码部68。

在非话音数据的情况下，被输出到数据输入输出部59。此时，处理器561和信号处理电路563间的数据输入输出通过存储器562来进行。在此时的从处理器561对存储器562的存取中，使用实施例1、实施例2或实施例3所示的存储器存取控制装置来进行。

然后，话音数据由话音编解码部58进行解码，通过扬声器60输出话音。非话音数据通过数据输入输出部59被输出到外部。

于是，实施例4的移动台装置50对于与非话音数据有关的解码处理部和编码处理部，分别利用包括实施例1、实施例2和实施例3的存储器存取控制装置的处理器，可以进行高速的存储器存取。由此，可以获得能够进行高速处理的移动台装置。

实施例4在调制部55中包括扩频装置542，在解调部54中包括解扩装置541，所以可以适用于CDMA通信。

本说明书基于2000年8月30日申请的(日本)特愿2000-261817，其内容全部包含于此。

                    产业上的可利用性

如以上说明，根据本发明，在需要处理器内部停止时钟来进行存储器存取的存储器和进行存取的情况下，通过采用在写存取时和读存取时包括分别设定使处理器的工作时钟停止的循环数来进行存储器存取的控制部的结构，能够在写存取时进行存取而不停止处理器的工作时钟，所以可以提高处理器的处理能力。

Claims (11)

1.一种存储器存取控制装置，包括：检测部，检测从处理器对存储器的存取请求是写入请求还是读出请求，并输出与该检测结果对应的时钟控制请求信号；以及时钟控制部，在所述时钟控制请求信号表示对所述存储器的读出请求的情况下，使所述处理器的工作时钟停止规定的时钟循环数，而在所述时钟控制请求信号表示从所述处理器对所述存储器的写入请求的情况下，不停止所述处理器的工作时钟；其特征在于，在所述处理器对所述存储器进行存取时，所述处理器按所述时钟控制部控制的工作时钟来进行工作。

2.如权利要求1所述的存储器存取控制装置，其特征在于，包括任意设定使所述处理器的工作时钟停止的时钟循环数的时钟停止循环设定部，所述时钟控制部使所述工作时钟停止设定于所述时钟停止循环设定部中的所述停止的时钟循环数。

3.如权利要求1所述的存储器存取控制装置，其特征在于，包括触发器，分别以相同的级数保持从所述处理器输出的、对所述存储器进行存取所需的控制信号和对所述存储器的存取地址及对所述存储器的写入数据，并输出到所述存储器。

4.如权利要求2所述的存储器存取控制装置，其特征在于，所述处理器和所述存储器的距离越大，所述停止的时钟循环数越多。

5.一种存储器存取控制装置，包括：检测部，检测从处理器对存储器的存取请求是写入请求还是读出请求，并输出与该检测结果对应的时钟控制请求信号；以及时钟控制部，按照所述时钟控制请求信号是表示对所述存储器的读出请求的情况还是所述时钟控制请求信号表示从所述处理器对所述存储器的写入请求的情况，将所述处理器的工作时钟停止分别设定的规定的时钟循环数；其特征在于，在所述处理器对所述存储器进行存取时，所述处理器按所述时钟控制部控制的工作时钟来进行工作。

6.如权利要求5所述的存储器存取控制装置，其特征在于，包括任意设定使所述处理器的工作时钟停止的时钟循环数的时钟停止循环设定部，所述时钟控制部使所述工作时钟停止设定于所述时钟停止循环设定部中的所述停止的时钟循环数。

7.如权利要求5所述的存储器存取控制装置，其特征在于，包括触发器，分别以相同的级数保持从所述处理器输出的对所述存储器进行存取所需的控制信号、对所述存储器的存取地址和对所述存储器的写入数据，并输出到所述存储器。

8.一种存储器存取控制方法，其特征在于，在处理器对存储器进行存取时，检测从所述处理器对所述存储器的存取请求是写入请求还是读出请求，所述处理器按所述时钟控制部控制的工作时钟来工作，以便在所述存取请求表示对所述存储器的读出请求的情况下，将所述处理器的工作时钟停止规定的时钟循环数，而在所述时钟控制请求信号表示从所述处理器对所述存储器的写入请求的情况下，不停止所述处理器的工作时钟。

9.如权利要求9所述的存储器存取控制方法，其特征在于，使用触发器，分别以相同的级数保持从所述处理器输出的对所述存储器进行存取所需的控制信号、对所述存储器的存取地址和对所述存储器的写入数据，并从所述触发器向所述存储器输出所述控制信号、对所述存储器的存取地址和对所述存储器的写入数据。

10.一种移动台装置，其特征在于，包括通过存储器对接收数据进行解码的处理器，对所述处理器和所述存储器采用权利要求8所述的存储器存取控制方法。

11.一种移动台装置，其特征在于，包括通过存储器对发送数据进行编码的处理器，对所述处理器和所述存储器采用权利要求8所述的存储器存取控制方法。

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