CN101354907B - 减小上电峰值电流的多芯片封装 - Google Patents

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Abstract

本申请公开了减小上电峰值电流的多芯片封装。在一种具有多个存储芯片的多芯片封装中，每个存储芯片包括：存储e-fuse数据的存储单元阵列、响应于读取信号而对所述e-fuse数据执行读取操作的读出控制电路、接收第一控制信号的第一内部焊盘、响应于所述第一控制信号来生成用于定义所述读取操作的读取周期的读取信号并生成跟随所述读取周期的第二控制信号的读出控制器，以及从所述读出控制器接收所述第二控制信号的第二内部焊盘，其中，所述多个存储芯片串行连接，并且所述多个存储芯片中的每一个存储芯片中相应的读出控制电路和读出控制器进行合作以实现对所述多个存储芯片的e-fuse数据的顺序读取。

Description

减小上电峰值电流的多芯片封装
相关专利申请的交叉引用 
本申请要求于2007年7月23日提交的韩国专利申请No.10-2007-73591的优先权，其全部内容在此处以引用的方式合并进来。 
技术领域
这里公开的本发明涉及半导体存储器件，更具体地讲，涉及在单一封装板上容纳多个存储芯片的多芯片封装。 
背景技术
组件和元器件的高性能、高密度、成本意识以及小型化一直是设计、制造或开发半导体装置的团体的目标和考虑对象。近年来，大多数半导体器件都在0.18微米(μm)或更低的规则下来制造。尽管如此，他们仍然在推进以更高的集成密度和更小的尺寸实现半导体器件的目标。为了减小总体尺寸和产品成本，已经提出了用于将两个或更多个单位半导体芯片安装在单一的封装板上的技术。这样的封装技术预期在减小半导体器件的尺寸方面非常有效。这种多芯片封装技术可用于将处理器和存储器芯片、逻辑芯片和存储器芯片、或多个存储器芯片一起安装在单一封装板上。因此，其在降低半导体装置的产品成本和总体尺寸方面是有效的。 
在单一封装板上安装相同类型的存储器芯片(电路小片(die)或器件)会使得存储容量增加。根据多芯片封装技术，包括在单一封装中的存储器芯片被配置成共享外部管脚(例如电源、地址、控制和数据管脚)。由于这个原因，单一封装的存储器芯片通过可选的焊盘(pad)来相互区分。 
近来，他们在不断地研究在其中容纳不同种类的半导体芯片的单一封装，以及通过将两个甚至更多个芯片安装在单一封装板上来扩展存储容量的多芯片封装。 
发明内容
本发明的实施例涉及提高了工作稳定性的多芯片封装。本发明的实施例还涉及能够减小过大峰值电流的多芯片封装。 
在一个实施例中，本发明提供了一种多芯片封装，包括多个存储芯片，每个存储芯片包括：存储单元阵列，存储e-fuse数据；读出电路，响应于读取信号而对所述e-fuse数据执行读取操作；第一内部焊盘，接收第一控制信号；电平检测器，用于当外部电源电压增加到预定的电平时，输出检测信号，读出控制器，当来自于电平检测器的检测信号被激活时，响应于所述第一控制信号来生成用于定义所述读取操作的读取周期的读取信号，并且在所述读取周期完成之后生成第二控制信号；以及第二内部焊盘，从所述读出控制器接收所述第二控制信号。所述多个存储芯片串行连接，并且所述多个存储芯片中的每一个存储芯片中相应的读出电路和读出控制器进行合作以实现对所述多个存储芯片的e-fuse数据的顺序读取，以及其中，所述多个存储芯片中的第一存储芯片的第一内部焊盘连接到地或电源电压，其余存储芯片的第一内部焊盘连接到其前一存储芯片的第二内部焊盘，以接收该第二内部焊盘传送的第二控制信号作为第一控制信号。 
在另一个实施例中，本发明提供了一种多芯片封装，该多芯片封装包括多个存储芯片，每一个存储芯片包括：存储单元阵列，存储e-fuse数据；读出电路，响应于读取信号而对所述e-fuse数据执行读取操作；第一内部焊盘，连接到公共控制信号；读出控制器，响应于所述公共控制信号来生成用于定义所述读取操作的读取周期的读取信号，并且在所述读取周期完成之后生成第二控制信号；以及第二和第三内部焊盘，分别连接到地或电源电压以区分所述多个存储芯片中的每一个存储芯片。所述多个存储芯片串行连接，并且所述多个存储芯片中的每个芯片中的相应的读出电路和读出控制器进行合作以实现对多个存储芯片上的e-fuse数据的顺序读取。 
在再一个实施例中，本发明提供了一种计算逻辑系统，该计算逻辑系统包括：微处理器和存储控制器，其通过总线相连并且进行合作从而在以多芯片封装实现的存储器件中存储数据，其中，所述多芯片封装包括多个存储芯片，每个存储芯片包括：存储单元阵列，存储e-fuse数据；读出电路，响应于读取信号而对所述e-fuse数据执行读取操作；第一内部焊盘，接收第一控制信号；电平检测器，用于当外部电源电压增加到预定的电平时，输出检测信号，读出控制器，当来自于电平检测器的检测信号被激活时，响应于所述 第一控制信号来生成用于定义所述读取操作的读取周期的读取信号，并且在所述读取周期完成之后生成第二控制信号；以及第二内部焊盘，从所述读出控制器接收所述第二控制信号。所述多个存储芯片串行连接，并且所述多个存储芯片中的每一个存储芯片中相应的读出电路和读出控制器进行合作以实现对所述多个存储芯片的e-fuse数据的顺序读取，以及其中，所述多个存储芯片中的第一存储芯片的第一内部焊盘连接到地或电源电压，其余存储芯片的第一内部焊盘连接到其前一存储芯片的第二内部焊盘，以接收该第二内部焊盘传送的第二控制信号作为第一控制信号。 
附图说明
图1是说明在单一封装板上容纳两个存储芯片的双芯片封装模块的配置的框图； 
图2是说明在上电(power-up)时在多芯片封装中消耗的峰值电流的变化的曲线图； 
图3是说明根据本发明一个实施例的多芯片封装的框图，该多芯片封装被配置为减小在上电时在读取e-fuse数据中消耗的峰值电流； 
图4是说明图3所示的存储芯片的结构的框图； 
图5是说明在图3所示的存储芯片中工作的信号的时序图； 
图6是说明根据本发明另一个实施例的多芯片封装的配置的框图； 
图7是说明在图6所示的多芯片封装的存储芯片中包括的读出控制电路的电路图； 
图8是说明在读出控制电路中工作的信号的时序图； 
图9是说明根据本发明再一个实施例的多芯片封装的配置的框图； 
图10是说明在图9所示的多芯片封装的存储芯片中包括的读出控制电路的电路图； 
图11是说明从图9中所示的存储芯片输出的信号的时序图； 
图12是说明根据本发明再一个实施例的多芯片封装的配置的框图； 
图13是说明在图12所示的多芯片封装的存储芯片中包括的读出控制电路的电路图；以及 
图14是说明采用根据本发明实施例的一个或多个多芯片封装的计算逻辑系统的框图。 
具体实施方式
多芯片封装是在单一封装板上容纳多个存储芯片的一类非常普遍的半导体存储器件。高性能、高密度、成本意识以及元件和器件单元小型化已经成为半导体存储器件设计和制造中公认的驱动力。的确，在近几年，大多数半导体存储器件已经使用0.18微米(μm)的设计规则来制造。 
尽管有过去的努力，半导体存储器件的设计者仍不断地寻求半导体存储器件以更低成本向更高集成度和更小元件尺寸方向发展。为了减小整个尺寸 和制造成本的目的，已使用一些制造技术将两个或更多的单位半导体“芯片”安装在单一的封装板上。这样的封装技术对于减小整个半导体器件在主体系统中的尺寸非常有效。这种多芯片封装技术可用于在单一封装板上安装处理器/控制器和多个存储芯片和/或相关的逻辑芯片。 
类似的存储芯片(无论是实现为裸片(naked die)还是封装好的(部分或完全封装的)器件)功能性地安装在单一的封装板上会增加存储容量。使用传统的多芯片封装技术通常要求使用配置成共享外部管脚(pin)(例如，电源、地址、控制和数据管脚)的单一封装板内的多个存储芯片。由于这个原因，在单一封装板内的存储芯片通过可选的焊盘(pad)来相互区分。 
图1是说明在单一封装板上容纳两个存储芯片的双芯片封装模块的配置的框图。 
如图1所示，在双芯片封装模块中，两个存储芯片110和120安装在单一封装板100上，这两个存储芯片通过可选焊盘被区分为上存储芯片120和下存储芯片110。例如，下存储芯片110的可选焊盘连接到地电压端，而上存储芯片120的可选焊盘连接到电源电压端，当来自外部的地址输入设定为指定下存储芯片110时(例如，输入地址的最高有效位等同于下存储芯片110的可选焊盘的值)，通过输入地址能够访问下存储芯片110。并且，当来自外部的地址输入被设定为指定上存储芯片120时(例如，输入地址的最高有效位等同于上存储芯片120的可选焊盘的值)，通过输入地址能够访问上存储芯片120。 
请注意，利用可比较的例子，现在将参考附图描述本发明的实施例。然而，本发明可以以不同方式来实现，并且不应当将本发明解释为仅仅限定于所描述的实施例。事实上，这些实施例是作为教导性例子出现的。在附图和所伴随的书面描述中，相同的附图标记和符号用于指代相同或相似的元素。 
进一步须注意的是，激光熔断方式的熔丝(laser-blown fuses)向来一直应用于各种逻辑处理器中，诸如控制存储冗余、芯片识别(die identification)等等。最近，激光熔断方式的熔丝已经被电可编程的熔丝所取代。电可编程的熔丝(在下文中被称为e-fuse)可用于在组件存储单元阵列中特定区域中存储关于存储芯片操作(例如功率调整、可选功能、修复、坏块识别等等)的信息(即e-fuse数据)。由于E-fuse数据被存储在一系列的锁存器中，因此e-fuse数据可以在随后被恢复，例如，通过e-fuse读取处理过程，通常在上电操作 期间会被导通。 
当包括多个存储芯片的多芯片封装上电时，在单一工作相位和周期内，多个存储芯片读取e-fuse数据。因此，如图2所示，在上电操作期间，多芯片封装所消耗的电流量迅速地增长。例如，假设多芯片封装包括四个存储芯片，则在上电操作期间该多芯片封装所消耗的电流将是单一存储芯片所消耗电流的四倍。因此，相对于单芯片而言，该多芯片封装可能消耗高达四倍的峰值电流。这种与上电操作有关的过高的峰值电流可能会导致多个存储芯片中一个或更多的存储芯片的某些元件出现故障。 
图3是说明根据本发明一个实施例的多芯片封装的框图，该多芯片封装被配置为减小在上电操作期间与读取所存储的e-fuse数据相关的峰值电流消耗。 
参照图3，多芯片封装300包括四个存储芯片310～340，但存储芯片的数量仅仅是为了解释所进行的随机选择。在多个存储芯片310～340中的每一个芯片中包括两个用于减少上电峰值电流消耗的内部焊盘，并且包括外部焊盘，通过该外部焊盘提供外部电源电压。这里，再一次说明，选择两个内部焊盘仅仅是其它与本发明的教导相一致的设计选择的示例。 
第一存储芯片310包括内部焊盘311、312和外部焊盘313。第二存储芯片320包括内部焊盘321、322和外部焊盘323。第三存储芯片330包括内部焊盘331、332和外部焊盘333。第四存储芯片340包括内部焊盘341、342和外部焊盘343。 
多个存储芯片310～340中的每一个存储芯片利用内部焊盘串行连接。在所示的实施例中，第一存储芯片310和第二存储芯片320通过内部焊盘312和321相互连接。第二存储芯片320通过内部焊盘322和331连接到第三存储芯片，并且第三存储芯片330通过内部焊盘332和341连接到第四存储芯片340。在所示的例子中，第一存储芯片310的内部焊盘311连接到地。或者，第一存储芯片310的内部焊盘311也可以连接到电源电压。 
多个串行连接的存储芯片310～340在上电操作期间顺序读取e-fuse数据，而不是像传统技术那样同时读取e-fuse数据。通过顺序读取存储在第一存储芯片310中的e-fuse数据，然后读取存储在第二存储芯片320中的e-fuse数据，接着读取存储在第三存储芯片中的e-fuse数据，等等，上电峰值电流保持为远远低于传统技术所预期的电流，因此防止了相关的故障。 
图4是说明图3中示出的第一存储芯片310的示范内部结构的框图。多个存储芯片310～340中的其他存储芯片可以被类似配置。 
参照图4，第一存储芯片310包括电平检测器411，读出控制器412，存储单元阵列413，读出电路415和锁存电路416。在所示出的实施例中，读出控制器412和读出电路415集合组成读出控制电路。存储单元阵列413包括存储e-fuse数据的e-fuse数据区414。存储在e-fuse数据区414中的e-fuse数据可以与任意数目的存储器件操作、操作参数定义和功能(例如功率调整、可选特征定义、存储单元修复、失效的存储单元块定义)相关或有关。 
当外部电源电压EVC增加到预定的电平时，电平检测器411输出检测信号给读出控制器412。当来自于电平检测器411的检测信号被激活时，读出控制器412响应于通过第一内部焊盘311接收到的信号LP0，而输出读取调用信号RD_INV0和RP0信号。 
读出电路415响应于从读出控制器412接收的读取操作开始信号RD_INV0进行操作，以从e-fuse数据区414读取e-fuse数据。由读出电路415从e-fuse数据区414读取的e-fuse数据可被存储在锁存电路416中。 
下面将结合图5所示的时序图描述诸如在图4中所示的第一存储芯片310的示范操作。 
参照图4和图5，当多芯片封装300经历上电操作，在此期间外部电源电压EVC上升到预定电平。一旦外部电源电压EVC达到该预定电平，则读出控制器412响应于通过内部焊盘311接收的控制信号LP0生成读取信号RD_INV0。读取信号RD_INV0在预定的读取周期中保持被激活(例如保持为高)。读出电路415响应被激活的读取信号RD_INV0进行操作，以从e-fuse数据区414读取e-fuse数据。在读周期完成之后，一旦读取信号RD_INV0变成去激活(例如变为低)，读出控制器412在内部焊盘312上生成脉冲信号RP0。 
如图3所示，从第一存储芯片310提供的脉冲信号RP0经过内部焊盘321作为控制信号被通信传送给第二存储芯片320。以这种方式，多芯片封装300中的多个存储芯片310～340能够顺序读取E-fuse数据。 
图6为根据本发明另一个实施例的多芯片封装600的配置的框图。 
参照图6，多芯片封装600中的多个存储芯片610～640中的每一个存储芯片包括第一和第二内部焊盘。尽管多个存储芯片610～640串行连接，内部 焊盘连接并不是在相邻的存储芯片之间交替地从第一焊盘到第二焊盘以及从第二焊盘到第一焊盘。事实上，相邻的第一内部焊盘(621和631)和相邻的第二内部焊盘(612和622，632和642)连接。在这种情况下，对每个存储芯片来说第一(和第二)内部焊盘被认为是相对于所有其他存储芯片上的第一(和第二)内部焊盘具有相似的布局。即多个存储芯片中的每一个存储芯片被认为具有“相似的内部焊盘连接方式”。 
因此，在图6所示实施例中布置的多个存储芯片610～640可被看成在多芯片封装600中的堆叠式布置。也就是说，为了防止多个存储芯片610～640中的相邻存储芯片的互连出现混乱(being tangled)，所示出的实施例，如图6所示，以交叉的方式连接第一到第一以及第二到第二内部焊盘。图6中所示的多个存储芯片610～640中各自存储芯片的内部电路结构可以与图4所示的相同。 
图7为进一步说明图6中所示的多芯片封装中的存储芯片内包含的读出控制电路的电路图。 
参照图7，读出控制器700包括：第一接口710、第二接口720和控制逻辑电路730。第一接口710连接到第一内部焊盘611。第一接口710响应于在第一内部焊盘611接收的第一控制信号LP0，和/或由控制逻辑电路730提供的读取终止信号RD_C0和使能信号EN0的组合，输出第一读取信号RD_S0A。 
在所示出的实施例中，第一接口710包括：上拉电阻711、NMOS晶体管712、714和715、和PMOS晶体管713。上拉电阻711的一端连接到第一内部焊盘611。NMOS晶体管712连接在上拉电阻711和地之间，并且由读取终止信号RD_C0控制。晶体管713～715串行连接接在电源电压和地之间，PMOS晶体管713和NMOS晶体管714的栅极连接到第一内部焊盘611。第一读取信号RD_S0A是从PMOS晶体管713和NMOS晶体管714之间的节点输出的。NMOS晶体管715的栅极耦合到使能信号EN0。 
第二接口720连接到第二内部焊盘612。第二接口720响应于从第二内部焊盘612接收的第二控制信号RP0，和/或由控制逻辑电路730提供的读取终止信号RD_C0和使能信号EN0的组合，输出第二读取信号RD_S0B。第二接口720具有与第一接口710本质上同样的电路结构。 
控制逻辑电路730响应于第一读取信号RD_S0A和第二读取信号RD_S0B，生成读取信号RD_INV0、使能信号EN0、和读取终止信号RD_C0。 当第一读取信号RD_S0A和第二读取信号RD_S0B中的一个被激活时(例如变为高)，控制逻辑电路730输出使能信号EN0和读取终止信号RD_C0。 
图8为与图7所示的读出控制器700的操作相关的信号的时序图。 
参照图6到图8，当上电时，施加到第一存储芯片610的第一内部焊盘611的第一控制信号LP0被激活(例如保持为低)同时其他第一内部焊盘621～641和所有的第二内部焊盘612～642未被激活(例如保持为高)。 
当第一控制信号LP0被施加到第一存储芯片610的第一内部焊盘611时，PMOS晶体管713导通，从而激活第一读取信号RD_S0A(例如变为高)。然后，控制逻辑电路730激活(例如保持为高电平)读取信号RD_INV0，该读取信号RD_INV0响应于被激活的第一读取信号RD_S0A而在预定的读取周期中保持被激活。然后，读出电路614响应于读取信号RD_INV0进行操作，以从相应的e-fuse数据区读取e-fuse数据。 
在第一读取信号RD_S0A被激活的同时，控制逻辑电路730使得使能信号EN0被去激活(例如变为低)。NMOS晶体管715和725响应于使能信号EN0而截止。 
在预定的读周期完成后，控制逻辑电路730允许读取信号RD_INV0被去激活(例如变为低)，并且相应地输出被激活的(例如为高)脉冲信号作为读取终止信号RD_C0。当读取终止信号RD_C0被激活时，NMOS晶体管712和722导通。然后，从第二内部焊盘612输出脉冲信号RP1作为串行连接的存储芯片序列的下一个存储芯片的第一控制信号以助于e-fuse数据的读取。 
然而，脉冲信号RP1被施加到第二存储芯片620的第二内部焊盘622以助于从第二存储芯片读取e-fuse数据。这种方式沿着串行连接的存储器芯片序列中往后延续。 
如图6所示，由于第一接口710和第二接口720在结构上相同，内部焊盘611和621中的一个用于接收相应的第一控制信号(例如RP0、RP1等)而其他的内部焊盘用于输出第二脉冲信号(例如LP1、LP2等)。因此，尽管多个存储芯片610～640可以被设计成具有公共结构和同样的连接方式，可以改变在多芯片封装600中各个存储芯片610～640之间相关内部焊盘的连接，以助于简单堆叠的连接结构。 
如同图3和图4中所示的实施例，参照图6和图7所描述的实施例也能够通过顺序读取多芯片封装600中的多个存储芯片610～640的e-fuse数据来 降低上电操作期间的峰值电流消耗。 
图9为根据本发明的另一个实施例实现的多芯片封装的配置的框图。 
参照图9，多芯片封装900包括多个存储芯片910～940。多个存储芯片910～940中的每一个存储芯片都包括3个内部焊盘。例如，第一存储芯片910包括内部焊盘911、912和913，其中第二内部焊盘912和第三内部焊盘913分别连接到地或者电源电压(例如VCC)上。第二和第三内部焊盘的不同连接法可以区分多个存储芯片910～940中相应的存储芯片。然而，在多个存储芯片910～940中，第一内部焊盘911与其他第一内部焊盘(例如921、931和941)公共相连。 
图10是说明如图9所示的根据本发明的实施例的读出控制器914的电路图，该读出控制器914包括在多芯片封装900中的相应存储芯片中。 
参照图10，读出控制器914包括：上拉电阻1011；NMOS晶体管1012、1014和1015；PMOS晶体管1013；计数器1016；和控制逻辑电路1017。上拉电阻1011的一端连接到第一内部焊盘911。NMOS晶体管1012连接在上拉电阻1011和地之间，并且受到从读出电路915接收的读取终止信号RD_C0的控制。 
晶体管1013～1015串联相接在电源电压与地之间。PMOS晶体管1013和NMOS晶体管1014的栅极连接到第一内部焊盘911，并且NMOS晶体管1015的栅极连接到由控制逻辑电路1017提供的使能信号EN0。计数器1016进行工作，以对出现在晶体管1013和1014之间的节点N1上的时序信号的下降沿的数目进行计数，然后将计数值提供给控制逻辑电路1017。当来自于计数器1016的计数值等于由出现在第二和第三内部焊盘912和913上的第一和第二控制信号指示的值时，控制逻辑电路1017输出读取信号RD_INV0，该读取信号RD_INV0在预定的读取周期内保持被激活。控制逻辑电路1017在此周期内还激活使能信号EN0。 
下面将结合图11中所示的时序关系进一步描述图10所示的读出控制器914的操作。 
参照图9至图11，在上电时，通过上拉电阻1011，在第一存储芯片910的第一内部焊盘911接收到激活的第一控制信号LP0。如果计数器1016的初始值是0，由于计数器1016所指示的值“0”等同于由通过第二和第三焊盘912和913所施加的第一和第二控制信号所指示的值“00”，控制逻辑电路1017输 出激活的读取信号RD_INV0，该读取信号在预定的读周期中一直保持。控制逻辑电路1017还激活使能信号EN0。 
只要读取信号RD_INV0被激活，读出电路915就进行e-fuse数据的读取操作。响应于被激活的读取信号RD_INV0，NMOS晶体管1012导通以保持出现在第一内部焊盘911上的控制信号为有效(例如为低)。然而，一旦e-fuse数据的读取周期完成，读取信号RD_INV0即被去激(例如变为低)，NMOS晶体管1012截止，以通过上拉电阻1011输出出现在第一内部焊盘911上的控制信号的去激活形式(例如为高)。 
在此期间，只要通过相应的第一内部焊盘911～941接收到的所施加的公共控制信号LP0～LP3发生从被激活到去激活的转换(即在图11所示的时序图中的时间点t1～t3)，存储芯片910～940中相应的计数器就执行计数操作。 
例如，当出现在节点N1的时序信号在时间点t1发生转换时，第二存储芯片920的计数器开始其计数操作。由于从计数器1016提供的计数值现在为“1”，并且由施加到第二和第三内部焊盘922和923的第一和第二控制信号所指示的值也是“01”，因此第二存储芯片920中的控制逻辑电路1017生成激活的读取信号RD_INV0，这一方法贯穿应用于多个存储芯片中所有的存储芯片。 
图12为根据本发明的另一个实施例的多芯片封装的配置的框图。 
图12中所示的多芯片封装1200包括多个存储芯片1210～1240。除了一ready/busy(准备好/忙，R/B)信号被公共施加到每一个第一内部焊盘1211～1241之外，多个存储芯片1210～1240中的每个存储芯片的连接方式均与前面图9中的实施例相似。在所示出的实施例中，该公共施加的ready/busy信号通过上拉电阻而连接。图12的多芯片封装1200与图9的多芯片封装900相似，其区别特征在于：上拉电阻1201位于多个存储芯片1210～1240之外。换言之，存储芯片1210～1240不包括相应的上拉电阻。 
图13的电路图用于进一步解释用于图12所示的多芯片封装1200的第一存储芯片1210的读出控制器1214。读出控制器1214类似于图10的读出控制器914，但是没有上拉电阻。然而，就象前面所讲的实施例那样，图12中所示出的实施例的优点在于能够减小存储芯片1210～1240在e-fuse数据读取操作中的过大峰值电流。 
图14示意性示出了采用与本发明的实施例相符的多芯片封装的计算系 统1400。计算系统1400包括微处理器1410、用户接口1420、诸如基带芯片组的调制解调器1460、存储控制器1440和闪存器件1450，所有这些都连接到总线1401。闪存器件1450可以被配置为采用如图3、图6、图9和/或图12所示出的多芯片封装的形式。 
闪存器件1450可用于存储N位数据，其中N为正整数，由微处理器1410和/或存储控制器1440来处理。如果如图14所示的计算系统是移动设备，它可以进一步包括提供电源的电池1430。虽然图14中没有示出，但计算系统1400还可以进一步包括应用芯片组、照相机(摄像机)图像处理器(例如CMOS图像传感器；CIS)、移动DRAM等。使用非易失性类似的存储器来来存储数据，存储控制器1440和闪存器件1450可以组成固态驱动器或盘。在一些实施例中，存储控制器1440和闪存器件1450可以安装在单一的封装板上。 
按照本发明的存储芯片可以利用多种不同类型的封装被安装在计算系统1400上。例如，本发明的存储芯片可以采用任何封装类型设置于计算系统1400上，这些封装类型例如为，堆叠式封装(Package-on-Package，PoP)、球栅阵列(Ball Grid Arrays，BGAs)、芯片尺寸封装(Chip Scale Packages，CSPs)、带引线的塑料芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(Plastic Dual In-line Package，PDIP)、Waffle封装的晶片(Die in WafflePack)、Waffle形式的晶片(Die in Wafer Form)、芯片直接贴装(Chip-On-Board，COB)、陶瓷双列直插(CERamic Dual in-line Package，CERDIP)、陶瓷四方扁平封装(Plastic Metric Quad Flat Pack，MQFP)、薄型四方扁平封装(Thin QuadFlat Pack，TQFP)、小外形封装(Small Outline，SOIC)、缩小的小外形封装(Shrink Small Outline Package，SSOP)、薄型小外形封装(Thin Small Outline，TSOP)、TQFP、系统级封装(System In Package，SIP)、多芯片封装(Multi-ChipPackage，MCP)、圆晶尺寸制造封装(Wafer-level Fabricated Package，WFP)、圆晶尺寸处理堆栈封装(Wafer-level Processed Stack Package，WSP)或圆晶尺寸处理封装(Wafer-level Processed Package，WSP)。 
根据本发明的实施例，实施多芯片封装的优点包括，通过顺序读取多个存储芯片中每一个存储芯片而不是一次同时读取所有的存储芯片，可以减小在读取e-fuse数据操作期间的峰值电流。 
上面所公开的主题应被认为是示例性的，而非限制性的，并且所附的权 利要求意在覆盖落入本发明范围内的所有如修改、改善和其他的实施例。因此，在法律允许的最大程度下，本发明的保护范围由权利要求和其等效物的可允许的最宽的解释来确定，而且不应该限制或局限于前面的具体描述。 

Claims (13)

1.一种多芯片封装，包括：
多个存储芯片，每个存储芯片包括：
存储单元阵列，存储e-fuse数据，
读出电路，响应于读取信号而对所述e-fuse数据执行读取操作，
第一内部焊盘，接收第一控制信号，
电平检测器，用于当外部电源电压增加到预定的电平时，输出检测信号，
读出控制器，当来自于电平检测器的检测信号被激活时，响应于所述第一控制信号来生成用于定义所述读取操作的读取周期的读取信号，并且在所述读取周期完成之后生成第二控制信号，以及
第二内部焊盘，从所述读出控制器接收所述第二控制信号；
其中，所述多个存储芯片串行连接，并且所述多个存储芯片中的每一个存储芯片中相应的读出电路和读出控制器进行合作以实现对所述多个存储芯片的e-fuse数据的顺序读取，以及
其中，所述多个存储芯片中的第一存储芯片的第一内部焊盘连接到地或电源电压，其余存储芯片的第一内部焊盘连接到其前一存储芯片的第二内部焊盘，以接收该第二内部焊盘传送的第二控制信号作为第一控制信号。
2.如权利要求1所述的多芯片封装，其中，所述多个存储芯片包括第一和第二存储芯片，
对于所述多个存储芯片中的每一个存储芯片，均包括以相同连接方式连接的第一和第二内部焊盘；以及
所述第一存储芯片的第二内部焊盘连接到所述第二存储芯片的第一内部焊盘。
3.如权利要求1所述的多芯片封装，其中所述多个存储芯片中的每一个存储芯片还包括连接到外部电源电压的外部焊盘。
4.一种多芯片封装，包括：
多个存储芯片，每个芯片包括：
存储单元阵列，存储e-fuse数据，
读出电路，响应于读取信号而对所述e-fuse数据执行读取操作，
第一内部焊盘，连接到公共控制信号，
读出控制器，响应于所述公共控制信号来生成用于定义所述读取操作的读取周期的读取信号，并且在所述读取周期完成之后生成第二控制信号，以及
第二和第三内部焊盘，分别连接到地或电源电压以区分所述多个存储芯片中的每一个存储芯片，
其中，所述多个存储芯片串行连接，并且所述多个存储芯片中的每个芯片中的相应的读出电路和读出控制器进行合作以实现对多个存储芯片上的e-fuse数据的顺序读取。
5.如权利要求4所述的多芯片封装，其中，所述读出控制器包括：
接口电路，经由所述第一内部焊盘接收所述公共控制信号并接收所述读取信号，并且响应于这些信号而生成计数值；以及
控制逻辑电路，经由第一和第二内部焊盘分别接收地电压或电源电压以及来自于所述接口电路的计数值，以响应于这些信号而生成读取信号和使能信号。
6.如权利要求5所述的多芯片封装，其中，所述接口电路包括：
上拉电阻，连接到所述第一内部焊盘；
第一晶体管，连接在所述上拉电阻和地之间，并且由所述读取信号来控制；
第二、第三和第四晶体管，串行连接在电源电压和地之间，所述第二和第三晶体管的栅极连接到所述上拉电阻，并且所述第四晶体管的栅极接收所述使能信号；以及
计数器，生成与出现在所述第二和第三晶体管之间的节点上的时序信号的逻辑转换相关的计数值。
7.如权利要求6所述的多芯片封装，其中，当所述时序信号的转换次数等于由出现在所述第二和第三内部焊盘上的电源电压或地连接所指示的值时，所述控制逻辑电路输出读取信号。
8.如权利要求4所述的多芯片封装，其中，所述公共控制信号还连接到位于所述多个存储芯片外部的一个上拉电阻。
9.如权利要求8所述的多芯片封装，其中，所述读出控制器包括：
接口电路，经由所述第一内部焊盘接收所述公共控制信号并接收所述读取信号，并且响应于这些信号而生成计数值；以及
控制逻辑电路，经由第一和第二内部焊盘分别接收地电压或电源电压以及来自于所述接口电路的计数值，以响应于这些信号而生成读取信号和使能信号。
10.如权利要求9所述的多芯片封装，其中，所述接口电路包括：
第一晶体管，连接到接收来自于所述外部上拉电阻的公共控制信号的所述第一内部焊盘和地，并且由所述读取信号来控制；
第二、第三和第四晶体管，串行连接在电源电压和地之间，所述第二和第三晶体管的栅极连接到所述上拉电阻，并且所述第四晶体管的栅极接收所述使能信号；以及
计数器，生成与出现在所述第二和第三晶体管之间的节点上的时序信号的逻辑转换相关的计数值。
11.如权利要求10所述的多芯片封装，其中，当所述时序信号的转换次数等于由出现在所述第二和第三内部焊盘上的电源电压或地连接所指示的值时，所述控制逻辑电路输出读取信号。
12.一种计算逻辑系统，包括：
微处理器和存储控制器，通过总线相连并且进行合作从而在以多芯片封装实现的存储器件中存储数据，其中，所述多芯片封装包括：
多个存储芯片，每个存储芯片包括：
存储单元阵列，存储e-fuse数据，
读出电路，响应于读取信号而对所述e-fuse数据执行读取操作，
第一内部焊盘，接收第一控制信号，
电平检测器，用于当外部电源电压增加到预定的电平时，输出检测信号，
读出控制器，当来自于电平检测器的检测信号被激活时，响应于所述第一控制信号来生成用于定义所述读取操作的读取周期的读取信号，并且在所述读取周期完成之后生成第二控制信号，以及
第二内部焊盘，从所述读出控制器接收所述第二控制信号；
其中，所述多个存储芯片串行连接，并且所述多个存储芯片中的每一个存储芯片中相应的读出电路和读出控制器进行合作以实现对所述多个存储芯片的e-fuse数据的顺序读取，以及
其中，所述多个存储芯片中的第一存储芯片的第一内部焊盘连接到地或电源电压，其余存储芯片的第一内部焊盘连接到其前一存储芯片的第二内部焊盘，以接收该第二内部焊盘传送的第二控制信号作为第一控制信号。
13.如权利要求12所述的计算逻辑系统，其中，所述存储器件是闪存器件。
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