KR100723486B1 - 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템 - Google Patents

심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템 Download PDF

Info

Publication number
KR100723486B1
KR100723486B1 KR1020050039718A KR20050039718A KR100723486B1 KR 100723486 B1 KR100723486 B1 KR 100723486B1 KR 1020050039718 A KR1020050039718 A KR 1020050039718A KR 20050039718 A KR20050039718 A KR 20050039718A KR 100723486 B1 KR100723486 B1 KR 100723486B1
Authority
KR
South Korea
Prior art keywords
memory
tabs
signal
edge
memory module
Prior art date
Application number
KR1020050039718A
Other languages
English (en)
Other versions
KR20060117017A (ko
Inventor
이기훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050039718A priority Critical patent/KR100723486B1/ko
Priority to TW095116501A priority patent/TWI307511B/zh
Priority to JP2006132815A priority patent/JP2006318476A/ja
Priority to US11/432,131 priority patent/US7633767B2/en
Publication of KR20060117017A publication Critical patent/KR20060117017A/ko
Application granted granted Critical
Publication of KR100723486B1 publication Critical patent/KR100723486B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S439/00—Electrical connectors
    • Y10S439/941—Crosstalk suppression

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Dram (AREA)

Abstract

심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템이 개시된다. 본 발명의 다른 실시예에 따른 메모리 모듈은 제 1 에지를 구비하며 절연 물질로 이루어진 바디, 상기 제 1 에지를 따라 장착되는 복수개의 탭들을 구비하고, 상기 제 1 에지의 제 1 부분과 제 2 부분에 장착된 탭들은 서로 다른 타입이다. 상기 제 1 부분에 장착된 탭들은 심(SIMM:Single In-line Memory Module) 타입이고, 상기 제 2 부분에 장착된 탭들은 딤(DIMM:Dual In-line Memory Module) 타입이다. 그리고, 상기 제 1 부분은 상기 제 1 에지의 양쪽 가장자리이고, 상기 제 2 부분은 상기 제 1 에지의 상기 제 1 부분을 제외한 중앙이다. 본 발명에 따른 메모리 모듈 및 메모리 시스템은 기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분되는 구조를 가지는 메모리 칩들을 장착하더라도 동일한 구조를 가지는 메모리 모듈을 이용하여 메모리 시스템을 구성할 수 있으므로 시스템 구성에 있어서 비용을 절감할 수 있는 장점이 있다.

Description

심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템{Memory module having SIMM/DIMM structure and memory system}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 일반적인 메모리 모듈의 구조를 나타내는 도면이다.
도 1(b)는 일반적인 딤(DIMM)의 구조를 나타내는 도면이다.
도 2(a) 및 도 2(b)는 메모리 모듈에 장착되는 메모리 칩들의 신호 흐름의 예를 설명하는 도면이다.
도 3(a)는 메모리 모듈에 장착되는 메모리 칩들의 신호 흐름의 다른 예를 설명하는 도면이다.
도 3(b)는 도 3(a)의 메모리 칩의 구조를 나타내는 도면이다.
도 4는 도 3(b)의 구조를 가지는 메모리 칩들을 장착하는 메모리 모듈을 구비하는 메모리 시스템을 나타내는 도면이다.
도 5(a)는 본 발명의 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 5(b)는 도 5(a)의 메모리 모듈의 탭의 구조를 나타내는 도면이다.
도 6은 도 5(b)의 탭 구조를 가지는 메모리 모듈을 구비하는 메모리 시스템을 나타내는 도면이다.
도 7은 도 5(a)의 메모리 모듈과 대응되는 소켓을 구비하는 메모리 시스템을 나타내는 도면이다.
본 발명은 메모리 시스템에 관한 것으로서, 특히 심(SIMM:Single In-line Memory Module) 구조와 딤(DIMM:Dual In-line Memory Module)구조를 동시에 가지는 메모리 모듈에 관한 것이다.
일반적으로, 컴퓨터는 데이터를 저장하기 위하여 다양한 종류의 메모리를 사용한다. 초기에 컴퓨터는 각각의 메모리를 메인 보드 위에 직접 장착하였으나, 컴퓨터의 사이즈와 복잡성이 증가됨에 따라 빠른 속도와 큰 용량의 메모리가 요구되며 메인 보드는 충분한 수의 메모리를 장착하는데 적합하지 않게 되었다.
이러한 문제를 해결하기 위하여 복수개의 메모리를 장착하는 메모리 모듈이 제안된다.
도 1(a)는 일반적인 메모리 모듈의 구조를 나타내는 도면이다.
도 1(a)를 참조하면, 메모리 모듈(100)은 복수개의 메모리 칩(CP)들을 장착하는 바디(110)와 신호를 전송하는 탭(120)들을 구비한다. 이러한 일반적인 메모리 모듈(100)은 탭(120)의 구조에 따라 심(SIMM:Single In-line Memory Module)과 딤(DIMM:Dual In-line Memory Module)으로 구분될 수 있다.
심의 탭은 보통 72핀이며 32 비트 데이터 전송을 지원한다. 딤은 2겹 짜리 심이라고 할 수 있다. 딤의 탭은 보통 168핀이며 64 비트 데이터 전송을 지원한다.
도 1(b)는 일반적인 딤(DIMM)의 구조를 나타내는 도면이다.
딤은 탭(120)의 앞면(120A)과 뒷면(120B) 전기적으로 분리된다. 따라서, 앞면(120A)으로 인가된 신호가 바디(110)에 장착된 메모리 칩(CP)으로 인가되고 메모리 칩(CP)들을 경유한 신호가 탭(120)의 뒷면(120B)을 통하여 출력될 수 있다.
도 2(a) 및 도 2(b)는 메모리 모듈에 장착되는 메모리 칩들의 신호 흐름의 예를 설명하는 도면이다.
도 2(a)에서, 메모리 모듈(100)의 탭(120)을 통하여 인가된 신호(S)가 2번 분기되어 각각의 메모리 칩들(CP1~CP4)로 인가되는 것을 알 수 있다. 도 2(b)에서, 메모리 모듈(100)의 탭(120)을 통하여 인가된 신호(S)는 1번 분기되어 각각의 메모리 칩들(CP1~CP4)로 인가된다.
탭(120)을 통하여 인가된 신호(S)가 분기되어 각각의 메모리 칩들(CP1~CP4)로 인가되므로 메모리 칩들(CP1~CP4)의 위치에 따라 신호(S)를 수신하는 시간에 차이가 발생할 수 있다.
도 3(a)는 메모리 모듈에 장착되는 메모리 칩들의 신호 흐름의 다른 예를 설명하는 도면이다.
도 3(a)를 참조하면, 메모리 모듈(100)의 탭(120)을 통하여 인가된 신호(S)는 첫 번째 메모리 칩(CP1)으로 입력되고 첫 번째 메모리 칩(CP1)을 통과한 후 두 번째 메모리 칩(CP2)으로 인가된다. 같은 방법으로, 두 번째 메모리 칩(CP2)을 통 과한 신호(S)는 세 번째 및 네 번째 메모리 칩(CP3, CP4)으로 인가된다.
도 3(a)와 같은 신호(S)의 연결 방식을 데이지 체인(daisy chain) 방식이라고 한다. 이 때, 신호(S)는 직렬 패킷(serial packet) 형태로 이루어질 수 있다.
도 3(b)는 도 3(a)의 메모리 칩의 구조를 나타내는 도면이다.
도 3(a)와 같은 신호 전송 방식의 경우, 메모리 칩(CP)은 기입 동작시 탭(120)을 통하여 입력되는 신호(WS)가 메모리 칩(CP)으로 입력 및 출력되는 핀과 독출 동작시 메모리 칩(CP)으로 신호(RS)가 입력 및 출력되는 핀이 서로 구분되는 구조를 가질 수 있다.
즉, 기입 동작시 메모리 칩(CP)으로 입력되는 신호(WS)는 메모리 칩(CP)의 기입 수신부(WRX)로 수신된 후 기입 송신부(WTX)를 통하여 출력되고, 독출 동작시 메모리 칩(CP)으로 입력되는 신호(RS)는 메모리 칩(CP)의 독출 수신부(RRX)로 수신된 후 독출 송신부(RTX)를 통하여 출력된다.
도 4는 도 3(b)의 구조를 가지는 메모리 칩들을 장착하는 메모리 모듈을 구비하는 메모리 시스템을 나타내는 도면이다.
메모리 시스템(400)은 메모리 모듈들(MM1~MM4))과 호스트(410)를 구비한다. 호스트(410)는 메모리 컨트롤러일 수 있다. 기입 동작시, 호스트(410)로부터 신호(WS)가 메모리 모듈(MM1)의 메모리 칩(CP11)으로 인가된다. 그러면, 도 3(a)의 신호 전송 방식과 동일하게 메모리 칩(CP11)은 입력되는 신호(WS)를 인접한 칩(CP12)으로 전송하고 마지막 메모리 칩(CP15)은 신호(WS)를 출력한다.
출력된 신호(WS)는 두 번째 메모리 모듈(MM2)의 마지막 메모리 칩(CP25)으로 인가된 후 메모리 칩(CP21)을 통하여 세 번째 메모리 모듈(MM3)로 인가된다. 동일한 방법으로 신호(WS)가 전송되고 네 번째 메모리 모듈(MM4)의 첫 번째 메모리 칩(CP41)은 다음 메모리 모듈(미도시)로 신호(WS)를 인가한다.
반대로 독출 동작시, 신호(RS)가 메모리 모듈(MM4)의 메모리 칩(CP41)으로 인가된다. 그러면, 도 3(a)의 신호 전송 방식과 동일하게 메모리 칩(CP41)은 입력되는 신호(RS)를 인접한 칩(CP42)으로 전송하고 마지막 메모리 칩(CP45)은 신호(RS)를 출력한다.
출력된 신호(RS)는 세 번째 메모리 모듈(MM3)의 마지막 메모리 칩(CP35)으로 인가된 후 메모리 칩(CP31)을 통하여 두 번째 메모리 모듈(MM2)로 인가된다. 동일한 방법으로 신호(RS)가 전송되고 첫 번째 메모리 모듈(MM1)의 첫 번째 메모리 칩(CP11)은 호스트(410)로 신호(RS)를 인가한다.
이와 같이 메모리 칩이 기입 동작시 입력되는 신호(WS)가 입력 및 출력되는 핀과 독출 동작시 입력되는 신호(RS)가 입력 및 출력되는 핀이 서로 구분되는 구조를 가지는 경우, 이러한 메모리 칩을 장착하는 메모리 모듈은 도 4에 도시된 구조를 가지게 된다.
그런데, 도 4를 살펴보면, 첫 번째와 세 번째 메모리 모듈(MM1, MM3)은 서로 동일한 구조를 가지고, 두 번째와 네 번째 메모리 모듈(MM2, MM4)은 서로 동일한 구조를 가지진다.
그러나, 신호가 첫 번째와 세 번째 메모리 모듈(MM1, MM3)로 입력되는 위치와 두 번째와 네 번째 메모리 모듈(MM2, MM4)로 입력되는 위치가 서로 다르므로 첫 번째 및 세 번째 메모리 모듈(MM1, MM3)과 두 번째 및 네 번째 메모리 모듈(MM2, MM4)은 서로 다른 구조를 가진다.
즉, 도 3(b)와 같은 구조를 가지는 메모리 칩을 장착하는 메모리 모듈을 이용하여 메모리 시스템을 구성하는 경우 구조가 서로 다른 두 가지 종류의 메모리 모듈이 필요한 문제가 있다.
본 발명이 이루고자하는 기술적 과제는 심 및 딤 구조가 혼합된 메모리 모듈을 제공하는데 있다.
본 발명이 이루고자하는 기술적 과제는 심 및 딤 구조가 혼합된 메모리 모듈을 장착하는 메모리 시스템을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 모듈은 양쪽 가장자리에 SIMM(Single In-line Memory Module) 타입 탭이 장착되고, 중앙에 DIMM(Dual In-line Memory Module) 타입 탭이 장착된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모듈은 제 1 에지를 구비하며 절연 물질로 이루어진 바디, 상기 제 1 에지를 따라 장착되는 복수개의 탭들을 구비하고, 상기 제 1 에지의 제 1 부분과 제 2 부분에 장착된 탭들은 서로 다른 타입이다.
상기 제 1 부분에 장착된 탭들은 심(SIMM:Single In-line Memory Module) 타입이고, 상기 제 2 부분에 장착된 탭들은 딤(DIMM:Dual In-line Memory Module) 타 입이다. 그리고, 상기 제 1 부분은 상기 제 1 에지의 양쪽 가장자리이고, 상기 제 2 부분은 상기 제 1 에지의 상기 제 1 부분을 제외한 중앙이다.
상기 제 1 부분에 장착된 탭들은 외부에서 입력되는 신호를 전송하는 탭들과 상기 탭들 외부로 출력되는 신호를 전송하는 탭들이 구분된다. 상기 제 1 부분에 장착된 탭들로 입력 또는 출력되는 신호는 어드레스, 커맨드 및 데이터가 직렬 패킷(serial packet) 형태로 이루어진 신호이다.
상기 메모리 모듈은 상기 바디에 장착되는 복수개의 메모리 칩들을 더 구비하며, 상기 메모리 칩들은 각각 기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분된다. 상기 메모리 칩들은 데이지 체인 연결 방식에 의하여 신호를 송수신한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들을 장착하는 바디, 상기 바디의 제 1 에지의 양쪽 가장자리에 장착되는 복수개의 제 1 탭들 및 상기 제 1 에지의 상기 제 1 탭들이 장착된 부분을 제외한 중앙에 장착되는 복수개의 제 2 탭들을 구비하고, 상기 바디의 앞면에 장착된 상기 제 2 탭들과 상기 바디의 뒷면에 장착된 상기 제 2 탭들은 전기적으로 분리되고, 상기 제 1 탭들은 상기 바디의 앞면과 뒷면을 전기적으로 연결한다.
상기 메모리 칩들은 각각 기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분된다. 또한, 상기 메모리 모듈은 한쪽 가장자리의 상기 제 1 탭들을 통하여 입력된 신호는 소정의 처음 메모리 칩으 로 입력된 후 데이지 체인 연결 방식에 의하여 마지막 메모리 칩까지 전송되며 다른 한쪽 가장자리의 상기 제 1 탭들로 출력된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 복수개의 메모리 칩들을 각각 장착하는 메모리 모듈들 및 상기 메모리 모듈과 전기적으로 연결되는 소켓들을 장착하는 시스템 보드를 구비하고, 상기 메모리 모듈들 각각은 제 1 에지를 구비하며 상기 메모리 칩들을 장착하는 바디, 상기 제 1 에지의 양쪽 가장자리에 장착되는 복수개의 제 1 탭들 및 상기 제 1 에지의 상기 제 1 탭들이 장착된 부분을 제외한 중앙에 장착되는 복수개의 제 2 탭들을 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5(a)는 본 발명의 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 5(b)는 도 5(a)의 메모리 모듈의 탭의 구조를 나타내는 도면이다.
도 5(a)를 참조하면, 본 발명의 실시예에 따른 메모리 모듈(500)은 양쪽 가장자리에 심(SIMM) 타입 탭이 장착되고, 중앙에 딤(DIMM) 타입 탭이 장착되는 구조를 가진다.
좀 더 설명하면, 메모리 모듈(500)은 제 1 에지(515)를 구비하며 절연 물질로 이루어진 바디(510), 제 1 에지(515)를 따라 장착되는 복수개의 탭(520)들을 구비한다. 제 1 에지(515)의 제 1 부분(525A, 525B)과 제 2 부분(530)에 장착된 탭들은 서로 다른 타입이다.
제 1 부분(525A, 525B)에 장착된 탭들은 심(SIMM:Single In-line Memory Module) 타입이고, 제 2 부분(530)에 장착된 탭들은 딤(DIMM:Dual In-line Memory Module) 타입이다. 그리고, 제 1 부분(525A, 525B)은 제 1 에지(515)의 양쪽 가장자리이고, 제 2 부분(530)은 제 1 에지(515)의 제 1 부분(525A, 525B)을 제외한 중앙이다.
메모리 모듈(500)의 제 1 에지(515)에 장착된 탭들(520) 중에서 제 1 부분(525A, 525B)에 장착된 탭들은 심(SIMM) 타입이므로 바디(510)의 앞면을 향한 탭의 부분과 뒷면을 향한 탭의 부분이 전기적으로 연결된다. 제 2 부분(530)에 장착된 탭들은 딤(DIMM) 타입이므로 바디(510)의 앞면에 장착된 탭들(T2F)과 뒷면에 장착된 탭들(T2B)이 전기적으로 분리된다. 도 5(b)는 이러한 탭들의 구조를 상세히 설명하고 있다.
제 1 부분(525A, 525B)에 장착된 심(SIMM) 타입의 탭들과 제 2 부분(530)에 장착된 딤(DIMM) 타입의 탭들의 수는 제한되지 아니한다. 도 5(b)에는 설명의 편의를 위하여 각각 두 개씩만 도시된다.
제 1 부분(525A, 525B)에 장착된 탭들은 외부에서 메모리 모듈(500)로 입력되는 신호를 전송하는 탭(T11W, T12R)과 메모리 모듈(500)에서 외부로 출력되는 신 호를 전송하는 탭(T11R, T12W)이 구분된다.
이와 같은 탭 구조를 가지는 메모리 모듈(500)을 이용하면 기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분되는 메모리 칩들이 메모리 모듈에 장착되는 경우에도 도 4에 도시된 것처럼 서로 다른 구조의 메모리 모듈을 제작하는 문제점을 해결할 수 있다.
여기서, 제 1 부분(525A, 525B)에 장착된 탭들로 입력 또는 출력되는 신호는 어드레스, 커맨드 및 데이터가 직렬 패킷(serial packet) 형태로 이루어진 신호이다. 즉, 어드레스 커맨드 및 데이터는 직렬 패킷으로 만들어져 제 1부분(525A, 525B)의 탭들을 통하여 입력 또는 출력된다. 제 2 부분(530)의 탭들(T2F, T2B)은 파워 신호나 기타 제어 신호를 수신할 수 있다.
도 6은 도 5(b)의 탭 구조를 가지는 메모리 모듈을 구비하는 메모리 시스템을 나타내는 도면이다.
기입 동작시 호스트(610)에서 신호(WS)가 출력된다. 그러면, 제 1 메모리 모듈(MM1)의 제 1 부분의 탭(T11W)은 신호(WS)를 수신하여 메모리 칩들(미도시)로 전송한다. 메모리 칩들은 도 3(a)에 도시된 신호전송 방법에 의하여 신호(WS)를 전송한다.
마지막 메모리 칩에서 출력된 신호(WS)는 제 1 메모리 모듈(MM1)의 제 1 부분의 탭(T12W)을 통하여 제 2 메모리 모듈(MM2)의 탭(T11W)으로 인가된다. 제 2 메모리 모듈(MM2)은 제 1 메모리 모듈(MM1)과 동일하게 메모리 칩들(미도시)로 신호(WS)를 전송한 후 탭(T12W)을 통하여 제 3 메모리 모듈(MM3)로 출력한다.
제 3 메모리 모듈(MM3)과 제 4 메모리 모듈(MM4)에서도 탭(T11W)을 통하여 신호(RS)를 수신한 후 탭(T12W)을 통하여 신호(WS)를 출력하는 동일한 동작이 수행된다. 독출 동작시에도 메모리 모듈들(MM1~MM4)은 각각의 탭(T12R)응 통하여 신호(RS)를 수신한 후 탭(T11R)을 통하여 신호(RS)를 출력한다.
이러한 동작이 수행되는 제 1 내지 제 4 메모리 모듈들(MM1~MM4)은 모두 동일한 구조를 가진다. 즉, 제 2 메모리 모듈(MM2)은 제 1 메모리 모듈(MM1)의 윗 부분과 아래 부분의 방향을 반대로 하여 시스템 보드(미도시)상에 장착한 것이다.
이해의 편의를 위하여 제 1 메모리 모듈(MM1)에서 신호(WS)가 호스트(610)로부터 입력되는 위치에 노드(P)를 표시하였다. 제 2 메모리 모듈(MM2)의 노드(P)의 위치를 참조하면 제 2 메모리 모듈(MM2)은 제 1 메모리 모듈(MM1)의 윗 부분과 아래 부분의 방향을 반대로 하여 시스템 보드(미도시)상에 장착한 것임을 알 수 있다.
도 6의 메모리 시스템(600)은 도 4의 메모리 시스템(400)에서 홀수 번째 메모리 모듈(MM1, MM3)과 짝수 번째 메모리 모듈(MM2, MM4)의 구조가 서로 다르기 때문에 두 가지 종류의 메모리 모듈이 필요한 문제를 해결할 수 있다.
도 7은 도 5(a)의 메모리 모듈과 대응되는 소켓을 구비하는 메모리 시스템을 나타내는 도면이다.
도 7을 참조하면, 메모리 시스템(700)은 시스템 보드(710)와 이에 장착되는 소켓(720) 및 소켓(720)에 연결되는 메모리 모듈(MM)을 구비한다. 도 7에는 메모리 모듈(MM)과 소켓(720)이 하나만 개시되어 있으나 이는 설명의 편의를 위한 것일 뿐 메모리 모듈(MM)과 소켓(720)의 개수는 제한되지 아니한다.
도 7의 메모리 모듈(MM)은 도 5의 메모리 모듈(500)과 동일한 구조를 가진다. 즉, 제 1 에지(705)를 따라 장착되는 탭들 중 양쪽 가장자리의 탭들(T1)은 심(SIMM) 타입이고 중앙의 탭들(T2)은 딤(DIMM) 타입이다.
이러한 구조를 가지는 메모리 모듈(MM)과 연결되는 소켓(720)은 메모리 모듈(MM)의 양쪽 가장자리의 탭들(T1)이 연결되는 양쪽 가장자리(725A, 725B)는 심(SIMM) 소켓 구조를 가지고, 중앙의 탭들(T2)이 연결되는 중앙 부분(730)은 딤(DIMM) 소켓 구조를 가진다.
도 7에 개시된 본 발명의 실시예에 따른 메모리 모듈(MM)과 대응되는 소켓(720)을 이용하면 메모리 칩(CP)이 도 3(b)의 구조를 가지더라도 시스템 보드(710)상에 장착되는 메모리 모듈(MM)의 구조를 일치시킬 수 있다는 장점이 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 모듈 및 메모리 시스템은 기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분되는 구조를 가지는 메모리 칩들을 장착하더라도 동일한 구조를 가지는 메모리 모듈을 이용하여 메모리 시스템을 구성할 수 있으므로 시스템 구성에 있어서 비용을 절감할 수 있는 장점이 있다.

Claims (22)

  1. 제 1 에지를 구비하며, 절연 물질로 이루어진 바디 ;
    상기 제 1 에지를 따라 장착되는 복수개의 탭들을 구비하고,
    상기 제 1 에지의 양쪽 가장자리인 제 1 부분에는 심(SIMM:Single In-line Memory Module) 타입 탭이 장착되고, 상기 제1 에지의 중앙 부분인 제 2 부분에는 딤(DIMM:Dual In-line Memory Module) 타입 탭이 장착되는 것을 특징으로 하는 메모리 모듈.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 제 1 부분은 상기 제 1 에지의 양쪽 가장자리이고,
    상기 제 2 부분은 상기 제 1 에지의 상기 제 1 부분을 제외한 나머지 부분으로, 중앙 부분인 것을 특징으로 하는 메모리 모듈.
  5. 제 1항에 있어서, 상기 제 1 부분에 장착된 탭들은,
    외부에서 입력되는 신호를 전송하는 탭들과 상기 탭들 외부로 출력되는 신호를 전송하는 탭들이 구분되는 것을 특징으로 하는 메모리 모듈.
  6. 제 1항에 있어서, 상기 제 1 부분에 장착된 탭들로 입력 또는 출력되는 신호는,
    어드레스, 커맨드 및 데이터가 직렬 패킷(serial packet) 형태로 이루어진 신호인 것을 특징으로 하는 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 바디에 장착되는 복수개의 메모리 칩들을 더 구비하며,
    상기 메모리 칩들은 각각,
    기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분되는 것을 특징으로 하는 메모리 모듈.
  8. 제 7항에 있어서, 상기 메모리 칩들은,
    데이지 체인 연결 방식에 의하여 신호를 송수신하는 것을 특징으로 하는 메모리 모듈.
  9. 복수개의 메모리 칩들을 장착하는 바디 ;
    상기 바디의 제 1 에지의 양쪽 가장자리에 장착되는 복수개의 제 1 탭들 ; 및
    상기 제 1 에지의 상기 제 1 탭들이 장착된 부분을 제외한 중앙에 장착되는 복수개의 제 2 탭들을 구비하고,
    상기 바디의 앞면을 향하는 상기 제 2 탭들과 상기 바디의 뒷면을 향하는 상기 제 2 탭들은 전기적으로 분리되고,
    상기 제 1 탭들은 상기 바디의 앞면을 향하는 부분과 뒷면을 향하는 부분이 전기적으로 연결되는 것을 특징으로 하는 메모리 모듈.
  10. 제 9 항에 있어서, 상기 제 1 탭들은,
    심(SIMM:Single In-line Memory Module) 타입이고, 상기 제 2 탭들은 딤(DIMM:Dual In-line Memory Module) 타입인 것을 특징으로 하는 메모리 모듈.
  11. 제 9항에 있어서, 상기 제 1 탭들은,
    상기 메모리 칩들로 입력되는 신호를 전송하는 탭들과 상기 메모리 칩들로부터 출력되는 신호를 전송하는 탭들이 구분되는 것을 특징으로 하는 메모리 모듈.
  12. 제 9항에 있어서, 상기 제 1 탭들로 입력 또는 출력되는 신호는,
    어드레스, 커맨드 및 데이터가 직렬 패킷(serial packet) 형태로 이루어진 신호인 것을 특징으로 하는 메모리 모듈.
  13. 제 9 항에 있어서, 상기 메모리 칩들은 각각,
    기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분되는 것을 특징으로 하는 메모리 모듈.
  14. 제 9항에 있어서,
    한쪽 가장자리의 상기 제 1 탭들을 통하여 입력된 신호는 소정의 처음 메모리 칩으로 입력된 후 데이지 체인 연결 방식에 의하여 마지막 메모리 칩까지 전송되며 다른 한쪽 가장자리의 상기 제 1 탭들로 출력되는 것을 특징으로 하는 메모리 모듈.
  15. 복수개의 메모리 칩들을 각각 장착하는 메모리 모듈들 ; 및
    상기 메모리 모듈과 전기적으로 연결되는 소켓들을 장착하는 시스템 보드를 구비하고,
    상기 메모리 모듈들 각각은,
    제 1 에지를 구비하며 상기 메모리 칩들을 장착하는 바디 ;
    상기 제 1 에지의 양쪽 가장자리에 장착되는 복수개의 제 1 탭들 ; 및
    상기 제 1 에지의 상기 제 1 탭들이 장착된 부분을 제외한 중앙에 장착되는 복수개의 제 2 탭들을 구비하는 것을 특징으로 하는 메모리 시스템.
  16. 제 15항에 있어서,
    상기 바디의 앞면을 향하는 상기 제 2 탭들과 상기 바디의 뒷면을 향하는 상기 제 2 탭들은 전기적으로 분리되고,
    상기 제 1 탭들은 상기 바디의 앞면을 향하는 부분과 뒷면을 향하는 부분이 전기적으로 연결되는 것을 특징으로 하는 메모리 시스템.
  17. 제 15 항에 있어서, 상기 제 1 탭들은,
    심(SIMM:Single In-line Memory Module) 타입이고, 상기 제 2 탭들은 딤(DIMM:Dual In-line Memory Module) 타입인 것을 특징으로 하는 메모리 시스템.
  18. 제 17항에 있어서, 상기 소켓들은 각각,
    상기 제 1 탭들이 연결되는 양쪽 가장자리는 심(SIMM) 소켓 구조를 가지고, 상기 제 2 탭들이 연결되는 중앙 부분은 딤(DIMM) 소켓 구조를 가지는 것을 특징으로 하는 메모리 시스템.
  19. 제 15항에 있어서, 상기 제 1 탭들은,
    상기 메모리 칩들로 입력되는 신호를 전송하는 탭들과 상기 메모리 칩들로부터 출력되는 신호를 전송하는 탭들이 구분되는 것을 특징으로 하는 메모리 시스템.
  20. 제 15항에 있어서, 상기 제 1 탭들로 입력 또는 출력되는 신호는,
    어드레스, 커맨드 및 데이터가 직렬 패킷(serial packet) 형태로 이루어진 신호인 것을 특징으로 하는 메모리 시스템.
  21. 제 15 항에 있어서, 상기 메모리 칩들은 각각,
    기입 동작시 신호가 입력 및 출력되는 핀과 독출 동작시 신호가 입력 및 출력되는 핀이 서로 구분되는 것을 특징으로 하는 메모리 시스템.
  22. 제 15항에 있어서,
    한쪽 가장자리의 상기 제 1 탭들을 통하여 입력된 신호는 소정의 처음 메모리 칩으로 입력된 후 데이지 체인 연결 방식에 의하여 마지막 메모리 칩까지 전송되며 다른 한쪽 가장자리의 상기 제 1 탭들로 출력되는 것을 특징으로 하는 메모리 시스템.
KR1020050039718A 2005-05-12 2005-05-12 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템 KR100723486B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050039718A KR100723486B1 (ko) 2005-05-12 2005-05-12 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템
TW095116501A TWI307511B (en) 2005-05-12 2006-05-10 Memory modules including simm and dimm-type connection structures and related memory systems
JP2006132815A JP2006318476A (ja) 2005-05-12 2006-05-11 Ｓｉｍｍ／ｄｉｍｍ構造を有するメモリモジュール及びメモリシステム
US11/432,131 US7633767B2 (en) 2005-05-12 2006-05-11 Memory modules including SIMM and DIMM-type connection structures and related memory systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050039718A KR100723486B1 (ko) 2005-05-12 2005-05-12 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20060117017A KR20060117017A (ko) 2006-11-16
KR100723486B1 true KR100723486B1 (ko) 2007-05-30

Family

ID=37418347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050039718A KR100723486B1 (ko) 2005-05-12 2005-05-12 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템

Country Status (4)

Country Link
US (1) US7633767B2 (ko)
JP (1) JP2006318476A (ko)
KR (1) KR100723486B1 (ko)
TW (1) TWI307511B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342310B2 (en) * 2004-05-07 2008-03-11 Avago Technologies General Ip Pte Ltd Multi-chip package with high-speed serial communications between semiconductor die
KR101471554B1 (ko) * 2007-07-23 2014-12-11 삼성전자주식회사 파워 업시 피크 전류를 줄이는 멀티칩 패키지
KR102014341B1 (ko) * 2012-03-15 2019-08-26 삼성전자주식회사 메모리 모듈
CN104376865B (zh) * 2013-08-12 2018-01-19 江苏地北网络工程有限公司 固态硬盘
KR102449193B1 (ko) 2015-12-04 2022-09-29 삼성전자주식회사 버퍼를 포함하는 메모리 패키지, 확장 가능한 메모리 모듈 및 멀티-모듈 메모리 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139854A (ja) 1997-07-16 1999-02-12 Nec Corp 情報処理装置における拡張システム及びそれに使用する拡張モジュール
KR19990066824A (ko) * 1998-01-16 1999-08-16 포만 제프리 엘 Simm／dimm 메모리 모듈
US6070217A (en) 1996-07-08 2000-05-30 International Business Machines Corporation High density memory module with in-line bus switches being enabled in response to read/write selection state of connected RAM banks to improve data bus performance
KR20000053048A (ko) * 1996-11-12 2000-08-25 이케다 타케시 메모리 모듈
US6395566B2 (en) 1998-04-07 2002-05-28 Micron Technology, Inc. Method of wire-bonding a repair die in a multi-chip module using a repair solution generated during testing of the module
KR20040012366A (ko) * 2002-08-02 2004-02-11 삼성전자주식회사 메모리 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN188196B (ko) * 1995-05-15 2002-08-31 Silicon Graphics Inc
US5692910A (en) * 1995-05-23 1997-12-02 General Instrument Corporation Printed-circuit board for use with card-edge connector and method
US5704489A (en) * 1996-02-14 1998-01-06 Smith; Paul E. SIMM/DIMM board handler
US6178526B1 (en) * 1998-04-08 2001-01-23 Kingston Technology Company Testing memory modules with a PC motherboard attached to a memory-module handler by a solder-side adaptor board
US5995405A (en) 1998-10-27 1999-11-30 Micron Technology, Inc. Memory module with flexible serial presence detect configuration
KR100355223B1 (ko) 1999-01-07 2002-10-09 삼성전자 주식회사 멀티 인라인 메모리 모듈 및 그와 결합되는 전자 부품 소켓
JP2000231784A (ja) 1999-02-10 2000-08-22 Nec Gumma Ltd メモリ変換ボード
EP1065752A1 (en) 1999-07-01 2001-01-03 International Business Machines Corporation Dual slots dimm socket with right angle orientation
JP3398694B2 (ja) 1999-08-26 2003-04-21 エヌイーシーシステムテクノロジー株式会社 メモリモジュール変換コネクタ及び情報処理装置
US6625687B1 (en) 2000-09-18 2003-09-23 Intel Corporation Memory module employing a junction circuit for point-to-point connection isolation, voltage translation, data synchronization, and multiplexing/demultiplexing
KR100480013B1 (ko) 2002-05-14 2005-03-30 주식회사 이노플러스 범용 메모리 카드 어댑터 장치 및 그 인터페이스 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6070217A (en) 1996-07-08 2000-05-30 International Business Machines Corporation High density memory module with in-line bus switches being enabled in response to read/write selection state of connected RAM banks to improve data bus performance
KR20000053048A (ko) * 1996-11-12 2000-08-25 이케다 타케시 메모리 모듈
JPH1139854A (ja) 1997-07-16 1999-02-12 Nec Corp 情報処理装置における拡張システム及びそれに使用する拡張モジュール
KR19990066824A (ko) * 1998-01-16 1999-08-16 포만 제프리 엘 Simm／dimm 메모리 모듈
US6395566B2 (en) 1998-04-07 2002-05-28 Micron Technology, Inc. Method of wire-bonding a repair die in a multi-chip module using a repair solution generated during testing of the module
KR20040012366A (ko) * 2002-08-02 2004-02-11 삼성전자주식회사 메모리 시스템

Also Published As

Publication number Publication date
US20060255445A1 (en) 2006-11-16
TWI307511B (en) 2009-03-11
TW200643687A (en) 2006-12-16
US7633767B2 (en) 2009-12-15
KR20060117017A (ko) 2006-11-16
JP2006318476A (ja) 2006-11-24

Similar Documents

Publication Publication Date Title
US10944400B2 (en) On-die termination control
JP4685486B2 (ja) Ｏｄｔを効果的に制御するメモリモジュールシステム
US11211114B2 (en) Memories and memory components with interconnected and redundant data interfaces
US7414917B2 (en) Re-driving CAwD and rD signal lines
US7010642B2 (en) System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US7274583B2 (en) Memory system having multi-terminated multi-drop bus
US8380943B2 (en) Variable-width memory module and buffer
US7961532B2 (en) Bimodal memory controller
US11061773B2 (en) Fault tolerant memory systems and components with interconnected and redundant data interfaces
JP2008103073A (ja) モジュール・レジスタを介する能動終端の制御方法及びシステム
US10956349B2 (en) Support for multiple widths of DRAM in double data rate controllers or data buffers
US20100125681A1 (en) Intelligent memory buffer
US20240095198A1 (en) Memory Modules and Systems with Variable-Width Data Ranks and Configurable Data-Rank Timing
US11955200B2 (en) Dram interface mode with improved channel integrity and efficiency at high signaling rates
KR100723486B1 (ko) 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템
US20070150667A1 (en) Multiported memory with ports mapped to bank sets
US20070133247A1 (en) Memory system having point-to-point (PTP) and point-to-two-point (PTTP) links between devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160429

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 13