JPH1139854A - 情報処理装置における拡張システム及びそれに使用する拡張モジュール - Google Patents
情報処理装置における拡張システム及びそれに使用する拡張モジュールInfo
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- JPH1139854A JPH1139854A JP9190333A JP19033397A JPH1139854A JP H1139854 A JPH1139854 A JP H1139854A JP 9190333 A JP9190333 A JP 9190333A JP 19033397 A JP19033397 A JP 19033397A JP H1139854 A JPH1139854 A JP H1139854A
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Abstract
(57)【要約】
【課題】 ＲＡＳ信号一本に対して制御可能なデータビ
ット数（制限数）を超えた拡張モジュールが搭載された
時にも、この制限数を超えない様に自動的に制御する。 【解決手段】 ＤＩＭＭ３搭載した時、その内部の短絡
線３３を介して電源Ｖccの電位をインバータＩ１を介し
てトランジスタＴ１のゲート制御電圧として与える。こ
れにより、トランジスタＴ１をオフとして、ＳＩＭＭ
１，２に対するＲＡＳバス１１を断とする。これによ
り、ＳＩＭＭ１，２は非活性状態になり、ＲＡＳバス１
１のＲＡＳ信号が制御可能な上記制限数を超える拡張モ
ジュールが搭載されても、自動的に制限数内に維持す
る。
ット数（制限数）を超えた拡張モジュールが搭載された
時にも、この制限数を超えない様に自動的に制御する。 【解決手段】 ＤＩＭＭ３搭載した時、その内部の短絡
線３３を介して電源Ｖccの電位をインバータＩ１を介し
てトランジスタＴ１のゲート制御電圧として与える。こ
れにより、トランジスタＴ１をオフとして、ＳＩＭＭ
１，２に対するＲＡＳバス１１を断とする。これによ
り、ＳＩＭＭ１，２は非活性状態になり、ＲＡＳバス１
１のＲＡＳ信号が制御可能な上記制限数を超える拡張モ
ジュールが搭載されても、自動的に制限数内に維持す
る。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置におけ
る拡張システム及びそれに使用する拡張モジュールに関
し、特に情報処理装置においてメモリの拡張を行う場合
に使用される拡張スロットを複数有するようなメモリ拡
張システム及びそれに使用する拡張モジュールに関する
ものである。
る拡張システム及びそれに使用する拡張モジュールに関
し、特に情報処理装置においてメモリの拡張を行う場合
に使用される拡張スロットを複数有するようなメモリ拡
張システム及びそれに使用する拡張モジュールに関する
ものである。
【０００２】
【従来の技術】情報処理装置であるコンピュータにおい
ては、その機能拡張のために、拡張モジュールを挿入自
在な拡張スロットが予め設けられている。この拡張モジ
ュールの一般的な例としては、メモリモジュールがあ
り、このメモリモジュールには、２種のモジュールがあ
る。
ては、その機能拡張のために、拡張モジュールを挿入自
在な拡張スロットが予め設けられている。この拡張モジ
ュールの一般的な例としては、メモリモジュールがあ
り、このメモリモジュールには、２種のモジュールがあ
る。
【０００３】一つは、回路基板であるボード両面のコネ
クタピンの面対称なピン同士が互いに電気的に導通して
いる構造のＳＩＭＭ（シングルインラインメモリモジュ
ール）である。他の一つは、ボードの両面（表面と裏
面）のコネクタピンが互いに電気的に絶縁されて独立し
た構造のＤＩＭＭ（デュアルインラインメモリモジュー
ル）である。
クタピンの面対称なピン同士が互いに電気的に導通して
いる構造のＳＩＭＭ（シングルインラインメモリモジュ
ール）である。他の一つは、ボードの両面（表面と裏
面）のコネクタピンが互いに電気的に絶縁されて独立し
た構造のＤＩＭＭ（デュアルインラインメモリモジュー
ル）である。
【０００４】汎用コンピュータ等の情報処理装置におい
て、メモリを使用する場合には、通常、メモリバスが最
大３６ビットのＳＩＭＭ、またはメモリバスが最大７２
ビットのＤＩＭＭが複数枚搭載されている。そして、情
報処理装置に搭載されているメモリコントローラによっ
て出力されるＲＡＳ（ローアドレスストローブ）信号に
より、これ等複数枚のＳＩＭＭやＤＩＭＭが制御される
様になっている（この様な制御方式をバンク制御と呼ん
でいる）。
て、メモリを使用する場合には、通常、メモリバスが最
大３６ビットのＳＩＭＭ、またはメモリバスが最大７２
ビットのＤＩＭＭが複数枚搭載されている。そして、情
報処理装置に搭載されているメモリコントローラによっ
て出力されるＲＡＳ（ローアドレスストローブ）信号に
より、これ等複数枚のＳＩＭＭやＤＩＭＭが制御される
様になっている（この様な制御方式をバンク制御と呼ん
でいる）。
【０００５】この場合、一本のＲＡＳ信号はメモリバス
７２ビットＩ／Ｏ（入出力データバス７２ビット）を制
御している。そのために、メモリコントローラから、仮
に一本のＲＡＳ信号のみが出力されている場合には、Ｓ
ＩＭＭは最大２スロット、ＤＩＭＭは最大１スロットし
か制御できないという制限がある。
７２ビットＩ／Ｏ（入出力データバス７２ビット）を制
御している。そのために、メモリコントローラから、仮
に一本のＲＡＳ信号のみが出力されている場合には、Ｓ
ＩＭＭは最大２スロット、ＤＩＭＭは最大１スロットし
か制御できないという制限がある。
【０００６】この制限を越えたＳＩＭＭやＤＩＭＭを使
用した場合、合計のデータ数として、処理可能最大デー
タ７２ビットに対して、それ以上のデータが夫々入出力
されることになる。従って、バスが競合を起こし、正常
にメモリが動作できないことになる。
用した場合、合計のデータ数として、処理可能最大デー
タ７２ビットに対して、それ以上のデータが夫々入出力
されることになる。従って、バスが競合を起こし、正常
にメモリが動作できないことになる。
【０００７】
【発明が解決しようとする課題】最近、動作タイプが異
なるメモリを、１個の汎用コンピュータで使用する必要
性が生じているために、一本のＲＡＳ信号に対して、例
えば、ＳＩＭＭ４スロットまたはＤＩＭＭ２スロット搭
載するケースがあり、実際に使用する場合には、ＳＩＭ
Ｍ２スロットのみ、またはＤＩＭＭ１スロットのみ搭載
することとしているが、保護機能がないために、人為的
ミスにより、全スロットに増設メモリモジュールを搭載
してしまい、結果として、上述した不具合を生じるとい
う問題がある。
なるメモリを、１個の汎用コンピュータで使用する必要
性が生じているために、一本のＲＡＳ信号に対して、例
えば、ＳＩＭＭ４スロットまたはＤＩＭＭ２スロット搭
載するケースがあり、実際に使用する場合には、ＳＩＭ
Ｍ２スロットのみ、またはＤＩＭＭ１スロットのみ搭載
することとしているが、保護機能がないために、人為的
ミスにより、全スロットに増設メモリモジュールを搭載
してしまい、結果として、上述した不具合を生じるとい
う問題がある。
【０００８】本発明の目的は、ＲＡＳ信号一本に対して
制御可能なメモリモジュール枚数に強制的に制限するこ
とにより、制限枚数を越えたモジュール搭載時において
もモジュールから出力されるデータの競合をなくす様に
した情報処理装置における拡張システム及びそれに用い
る拡張モジュールを提供することである。
制御可能なメモリモジュール枚数に強制的に制限するこ
とにより、制限枚数を越えたモジュール搭載時において
もモジュールから出力されるデータの競合をなくす様に
した情報処理装置における拡張システム及びそれに用い
る拡張モジュールを提供することである。
【０００９】
【課題を解決するための手段】本発明によれば、共通制
御信号バスに接続されかつこの制御信号により制御され
てデータバスのデータを処理するようにした第１及び第
２の拡張モジュールと、前記第１及び第２の拡張モジュ
ールに夫々対応して設けられ対応拡張モジュールを挿入
自在な第１及び第２の拡張スロットと、前記第２の拡張
モジュールが前記第２の拡張スロットに挿入されたこと
を検出する挿入検出手段と、この検出手段による検出結
果に応じて、前記第１の拡張スロットに挿入された第１
の拡張モシュールの活性制御を行う活性制御手段とを含
むことを特徴とする情報処理装置における拡張システム
が得られる。
御信号バスに接続されかつこの制御信号により制御され
てデータバスのデータを処理するようにした第１及び第
２の拡張モジュールと、前記第１及び第２の拡張モジュ
ールに夫々対応して設けられ対応拡張モジュールを挿入
自在な第１及び第２の拡張スロットと、前記第２の拡張
モジュールが前記第２の拡張スロットに挿入されたこと
を検出する挿入検出手段と、この検出手段による検出結
果に応じて、前記第１の拡張スロットに挿入された第１
の拡張モシュールの活性制御を行う活性制御手段とを含
むことを特徴とする情報処理装置における拡張システム
が得られる。
【００１０】そして、前記制御信号は制御可能な処理デ
ータ許容数が予め定められており、前記第１及び第２の
拡張モジュールが前記第１及び第２の拡張スロットに共
に挿入された時、これ等両拡張モジュールの処理データ
数が前記データ許容数を越えるものであることを特徴と
しており、また、前記活性制御手段は、前記検出結果に
応じて前記第１の拡張スロットへの制御信号バスの継断
制御を行うよう構成されていることを特徴としている。
ータ許容数が予め定められており、前記第１及び第２の
拡張モジュールが前記第１及び第２の拡張スロットに共
に挿入された時、これ等両拡張モジュールの処理データ
数が前記データ許容数を越えるものであることを特徴と
しており、また、前記活性制御手段は、前記検出結果に
応じて前記第１の拡張スロットへの制御信号バスの継断
制御を行うよう構成されていることを特徴としている。
【００１１】また、前記挿入検出手段は、前記第２の拡
張モジュールの挿入時に所定基準電位を当該第２の拡張
モジュール経由で前記活性制御手段へ供給する基準電位
供給手段を有し、前記活性制御手段は、供給された前記
基準電位に従って前記制御信号バスの継断制御を行うよ
う構成されていることを特徴としており、前記基準電位
供給手段は、前記第２の拡張モジュール内で短絡された
一対の短絡ピンを有し、この一対の短絡ピンを介して前
記基準電位を前記活性制御手段へ供給するようにしたこ
とを特徴としている。。
張モジュールの挿入時に所定基準電位を当該第２の拡張
モジュール経由で前記活性制御手段へ供給する基準電位
供給手段を有し、前記活性制御手段は、供給された前記
基準電位に従って前記制御信号バスの継断制御を行うよ
う構成されていることを特徴としており、前記基準電位
供給手段は、前記第２の拡張モジュール内で短絡された
一対の短絡ピンを有し、この一対の短絡ピンを介して前
記基準電位を前記活性制御手段へ供給するようにしたこ
とを特徴としている。。
【００１２】更に、前記第１及び第２の拡張モジュール
はメモリモジュールであり、前記制御信号バスは前記メ
モリモジュールを制御するＲＡＳ（ローアドレスストロ
ーブ）信号用バスであることを特徴としており、前記第
１の拡張モジュールが２個のＳＩＭＭ（シングルインラ
イメモリモジュール）であるとき、前記第２の拡張モジ
ュールはＤＩＭＭ（デュアルインライメモリモジュー
ル）であることを特徴とする。また、前記第１の拡張モ
ジュールがＤＩＭＭであるとき、前記第２の拡張モジュ
ールはＤＩＭＭまたはＳＩＭＭであることを特徴として
おり、前記前記第２の拡張モジュールがＳＩＭＭの場合
は、これ等ＳＩＭＭは２個挿入可能であり、前記挿入検
出手段はこれ等２個のＳＩＭＭ各々の挿入検出を行い、
前記活性制御手段は、これ等２個のＳＩＭＭ各々の挿入
検出結果の論理和により制御されることを特徴としてい
る。
はメモリモジュールであり、前記制御信号バスは前記メ
モリモジュールを制御するＲＡＳ（ローアドレスストロ
ーブ）信号用バスであることを特徴としており、前記第
１の拡張モジュールが２個のＳＩＭＭ（シングルインラ
イメモリモジュール）であるとき、前記第２の拡張モジ
ュールはＤＩＭＭ（デュアルインライメモリモジュー
ル）であることを特徴とする。また、前記第１の拡張モ
ジュールがＤＩＭＭであるとき、前記第２の拡張モジュ
ールはＤＩＭＭまたはＳＩＭＭであることを特徴として
おり、前記前記第２の拡張モジュールがＳＩＭＭの場合
は、これ等ＳＩＭＭは２個挿入可能であり、前記挿入検
出手段はこれ等２個のＳＩＭＭ各々の挿入検出を行い、
前記活性制御手段は、これ等２個のＳＩＭＭ各々の挿入
検出結果の論理和により制御されることを特徴としてい
る。
【００１３】本発明によれば、第１及び第２の拡張スロ
ットと、前記第１の拡張スロットに対する接続バスの継
断制御をなすスイッチング手段とを含む情報処理装置に
使用される拡張モジュールであって、前記第２の拡張ス
ロットへの挿拔に応答して前記スイッチング手段をオン
オフ制御する制御信号を生成する制御信号生成手段を有
することを特徴とする拡張モジュールが得られる。
ットと、前記第１の拡張スロットに対する接続バスの継
断制御をなすスイッチング手段とを含む情報処理装置に
使用される拡張モジュールであって、前記第２の拡張ス
ロットへの挿拔に応答して前記スイッチング手段をオン
オフ制御する制御信号を生成する制御信号生成手段を有
することを特徴とする拡張モジュールが得られる。
【００１４】そして、前記制御信号生成手段は、モジュ
ール内部で短絡された一対の短絡ピンを有し、挿入時に
当該一対の短絡ピンの一方へ供給された前記制御信号を
他方のピンを介して前記スイッチング手段へ供給するよ
うにしたことを特徴としており、また、前記接続バスは
前記拡張メモリを制御するＲＡＳ（ローアドレスストロ
ーブ）信号用のバスであることを特徴としている。
ール内部で短絡された一対の短絡ピンを有し、挿入時に
当該一対の短絡ピンの一方へ供給された前記制御信号を
他方のピンを介して前記スイッチング手段へ供給するよ
うにしたことを特徴としており、また、前記接続バスは
前記拡張メモリを制御するＲＡＳ（ローアドレスストロ
ーブ）信号用のバスであることを特徴としている。
【００１５】本発明の作用を述べる。拡張モジュールを
拡張スロットに挿入したとき、この挿入を検知して他の
拡張モジュールの非活性化を強制的に行うような構造と
する。これにより拡張モジュールが制限枚数を越えてス
ロットに実装されても、実際に活性動作可能なモジュー
ル枚数を制限枚数以下に押さえることが可能となる。
拡張スロットに挿入したとき、この挿入を検知して他の
拡張モジュールの非活性化を強制的に行うような構造と
する。これにより拡張モジュールが制限枚数を越えてス
ロットに実装されても、実際に活性動作可能なモジュー
ル枚数を制限枚数以下に押さえることが可能となる。
【００１６】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照しつつ説明する。
図面を参照しつつ説明する。
【００１７】図１は本発明の実施例の構成を示す図であ
る。図１を参照すると、本例においては、メモリコント
ローラ１０からのＲＡＳ（ローアドレスストローブ）バ
ス１１とＲＡＳバス１２とにより、ＳＩＭＭやＤＩＭＭ
等の拡張モジュールが制御される場合を示している。
る。図１を参照すると、本例においては、メモリコント
ローラ１０からのＲＡＳ（ローアドレスストローブ）バ
ス１１とＲＡＳバス１２とにより、ＳＩＭＭやＤＩＭＭ
等の拡張モジュールが制御される場合を示している。
【００１８】即ち、ＲＡＳバス１２による１個のＤＩＭ
Ｍ４が制御され、一対のデータバス１３，１４へＤＩＭ
Ｍ４のボードの両面の各コネクタピンが図示せぬ拡張ス
ロットを介して接続されている。一本のデータバスは３
６ビットからなりデータバス１３，１４により計７２ビ
ットとなっている。従って、この場合には、ＲＡＳバス
１２のＲＡＳ信号により制御されるデータ数は、ＤＩＭ
Ｍ４による７２ビットのみであるから、許容ビット数内
である。
Ｍ４が制御され、一対のデータバス１３，１４へＤＩＭ
Ｍ４のボードの両面の各コネクタピンが図示せぬ拡張ス
ロットを介して接続されている。一本のデータバスは３
６ビットからなりデータバス１３，１４により計７２ビ
ットとなっている。従って、この場合には、ＲＡＳバス
１２のＲＡＳ信号により制御されるデータ数は、ＤＩＭ
Ｍ４による７２ビットのみであるから、許容ビット数内
である。
【００１９】ＲＡＳバス１１に関しては１個のＤＩＭＭ
３の他に、２個のＳＩＭＭ１，２が挿入可能な様な拡張
スロットが夫々設けられており、各モジュール１〜３の
コネクタピンも、図示する如く、データバス１３，１４
へ夫々接続されている。
３の他に、２個のＳＩＭＭ１，２が挿入可能な様な拡張
スロットが夫々設けられており、各モジュール１〜３の
コネクタピンも、図示する如く、データバス１３，１４
へ夫々接続されている。
【００２０】この場合には、ＲＡＳバス１１のＲＡＳ信
号により制御されるデータ数は、３６×４（ＳＩＭＭ
１，２の７２ビットとＤＩＭＭ３の７２ビット）となっ
て、許容ビット数を超過している。
号により制御されるデータ数は、３６×４（ＳＩＭＭ
１，２の７２ビットとＤＩＭＭ３の７２ビット）となっ
て、許容ビット数を超過している。
【００２１】そこで、ＤＩＭＭ３を拡張スロットへ挿入
した時、これを検出してＳＩＭＭ１，２をＲＡＳバス１
１から切離し、ＳＩＭＭ１，２を非活性状態とするので
ある。即ち、ＤＩＭＭ３の空きピン３１，３２をモジュ
ール３内部で短絡線３３にて短絡しておき、ＤＩＭＭ３
がスロットへ挿入された時に、ピン３１へ電源Ｖccが印
加される様にしておく。すると、この電源電位がモジュ
ール３内の短絡線２３を介してピン３２を経てインバー
タＩ１へ入力される。
した時、これを検出してＳＩＭＭ１，２をＲＡＳバス１
１から切離し、ＳＩＭＭ１，２を非活性状態とするので
ある。即ち、ＤＩＭＭ３の空きピン３１，３２をモジュ
ール３内部で短絡線３３にて短絡しておき、ＤＩＭＭ３
がスロットへ挿入された時に、ピン３１へ電源Ｖccが印
加される様にしておく。すると、この電源電位がモジュ
ール３内の短絡線２３を介してピン３２を経てインバー
タＩ１へ入力される。
【００２２】この場合、インバータＩ１の入力はアース
電位に抵抗Ｒ１にてプルダウンされているので、ＤＩＭ
Ｍ３がスロットへ挿入されると、自動的にインバータＩ
１の出力はローレベル（アースレベル）となり、よっ
て、トランジスタＴ１はオフとなる。その結果、ＳＩＭ
Ｍ１，２はＲＡＳバス１１から切離されて非活性状態と
なるのである。
電位に抵抗Ｒ１にてプルダウンされているので、ＤＩＭ
Ｍ３がスロットへ挿入されると、自動的にインバータＩ
１の出力はローレベル（アースレベル）となり、よっ
て、トランジスタＴ１はオフとなる。その結果、ＳＩＭ
Ｍ１，２はＲＡＳバス１１から切離されて非活性状態と
なるのである。
【００２３】尚、ＤＩＭＭ３をスロットから拔去すれ
ば、プルダウン抵抗Ｒ１の作用により、インバータＩ１
の出力はハイレベルとなり、トランジスタＴ１はオンと
なってＳＩＭＭ１，２はＲＡＳバス１１と接続されて活
性状態になり、通常動作可能となる。
ば、プルダウン抵抗Ｒ１の作用により、インバータＩ１
の出力はハイレベルとなり、トランジスタＴ１はオンと
なってＳＩＭＭ１，２はＲＡＳバス１１と接続されて活
性状態になり、通常動作可能となる。
【００２４】図２は本発明の他の実施例を示す図であ
り、図１と同等部分は同一符号にて示す。ＲＡＳバス１
２については図１の例と同じであるが、ＲＡＳバス１１
については、１個のＤＩＭＭ３、２個のＳＩＭＭ１，２
が接続可能となっている。
り、図１と同等部分は同一符号にて示す。ＲＡＳバス１
２については図１の例と同じであるが、ＲＡＳバス１１
については、１個のＤＩＭＭ３、２個のＳＩＭＭ１，２
が接続可能となっている。
【００２５】本例では、ＤＩＭＭ３を通常動作可能モジ
ュールとし、ＳＩＭＭ１，２を挿入した時ＤＩＭＭ３を
非活性状態とする様にしている。
ュールとし、ＳＩＭＭ１，２を挿入した時ＤＩＭＭ３を
非活性状態とする様にしている。
【００２６】そのために、ＳＩＭＭ１，２内に夫々短絡
線１３，２３を設けて一対のピン１１，１２及び２１，
２２を短絡しておき、各モジュールをスロットへ挿入し
た時に、これ等ピンを介して電源電位Ｖccがインバータ
Ｉ１の入力へ、オアゲートＧ１を介して供給される構成
となっている。
線１３，２３を設けて一対のピン１１，１２及び２１，
２２を短絡しておき、各モジュールをスロットへ挿入し
た時に、これ等ピンを介して電源電位Ｖccがインバータ
Ｉ１の入力へ、オアゲートＧ１を介して供給される構成
となっている。
【００２７】図３は本発明の更に他の実施例のブロック
図であり、図１，２と同等部分は同一符号にて示してい
る。本例においては、ＲＡＳバス１２に対して２個のＳ
ＩＭＭ１，２が接続されており、ＲＡＳバス１１に対し
て２個のＤＩＭＭ３，４が接続されている場合の例であ
る。
図であり、図１，２と同等部分は同一符号にて示してい
る。本例においては、ＲＡＳバス１２に対して２個のＳ
ＩＭＭ１，２が接続されており、ＲＡＳバス１１に対し
て２個のＤＩＭＭ３，４が接続されている場合の例であ
る。
【００２８】ＲＡＳバス１２に対しては、２個のＳＩＭ
Ｍ１，２は制御許容ビット数内（この場合は７２ビット
で等しい）であり、問題はない。
Ｍ１，２は制御許容ビット数内（この場合は７２ビット
で等しい）であり、問題はない。
【００２９】一方、ＲＡＳバス１１においては、２個の
ＤＩＭＭを制御することはできないので、ＤＩＭＭ３を
スロットへ挿入した時には、ＤＩＭＭ４をＲＡＳバス１
１から切離して非活性状態とする様に構成している。
ＤＩＭＭを制御することはできないので、ＤＩＭＭ３を
スロットへ挿入した時には、ＤＩＭＭ４をＲＡＳバス１
１から切離して非活性状態とする様に構成している。
【００３０】図４は本発明の更に他の実施例のブロック
図であり、図１〜３と同等部分は同一符号にて示してい
る。図３と異なる部分についてのみ述べると、ＲＡＳバ
ス１２において、ＳＩＭＭを２個用いる代りに、ＤＩＭ
Ｍ５のみ１個を用いる様になっている。他の構成は図３
の例と同じである。
図であり、図１〜３と同等部分は同一符号にて示してい
る。図３と異なる部分についてのみ述べると、ＲＡＳバ
ス１２において、ＳＩＭＭを２個用いる代りに、ＤＩＭ
Ｍ５のみ１個を用いる様になっている。他の構成は図３
の例と同じである。
【００３１】
【発明の効果】叙上の如く、本発明によれば、ＲＡＳ信
号一本に対しする制御許容数以上のビット数の拡張モジ
ュールをスロットへ挿入した時に生ずるデータバスの競
合状態の発生を自動的に防止できるという効果がある。
号一本に対しする制御許容数以上のビット数の拡張モジ
ュールをスロットへ挿入した時に生ずるデータバスの競
合状態の発生を自動的に防止できるという効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
【図３】本発明の更に他の実施例のブロック図である。
【図４】本発明の別の実施例のブロック図である。
１，２ ＳＩＭＭ ３〜５ ＤＩＭＭ １０ メモリコントローラ １１，１２ ＲＡＳバス １３，１４ データバス Ｉ１ インバータ Ｒ１ プルダウン抵抗 Ｔ１ トランジスタ Ｇ１ オアゲート
Claims (13)
- 【請求項１】 共通制御信号バスに接続されかつこの制
御信号により制御されてデータバスのデータを処理する
ようにした第１及び第２の拡張モジュールと、前記第１
及び第２の拡張モジュールに夫々対応して設けられ対応
拡張モジュールを挿入自在な第１及び第２の拡張スロッ
トと、前記第２の拡張モジュールが前記第２の拡張スロ
ットに挿入されたことを検出する挿入検出手段と、この
検出手段による検出結果に応じて、前記第１の拡張スロ
ットに挿入された第１の拡張モシュールの活性制御を行
う活性制御手段とを含むことを特徴とする情報処理装置
における拡張システム。 - 【請求項２】 前記制御信号は制御可能な処理データ許
容数が予め定められており、前記第１及び第２の拡張モ
ジュールが前記第１及び第２の拡張スロットに共に挿入
された時、これ等両拡張モジュールの処理データ数が前
記データ許容数を越えるものであることを特徴とする請
求項１記載の拡張システム。 - 【請求項３】 前記活性制御手段は、前記検出結果に応
じて前記第１の拡張スロットへの制御信号バスの継断制
御を行うよう構成されていることを特徴とする請求項１
または２記載の拡張システム。 - 【請求項４】 前記挿入検出手段は、前記第２の拡張モ
ジュールの挿入時に所定基準電位を当該第２の拡張モジ
ュール経由で前記活性制御手段へ供給する基準電位供給
手段を有し、前記活性制御手段は、供給された前記基準
電位に従って前記制御信号バスの継断制御を行うよう構
成されていることを特徴とする請求項３記載の拡張シス
テム。 - 【請求項５】 前記基準電位供給手段は、前記第２の拡
張モジュール内で短絡された一対の短絡ピンを有し、こ
の一対の短絡ピンを介して前記基準電位を前記活性制御
手段へ供給するようにしたことを特徴とする請求項４記
載の拡張システム。 - 【請求項６】 前記第１及び第２の拡張モジュールはメ
モリモジュールであり、前記制御信号バスは前記メモリ
モジュールを制御するＲＡＳ（ローアドレスストロー
ブ）信号用バスであることを特徴とする請求項１〜５い
ずれか記載の拡張システム。 - 【請求項７】 前記第１の拡張モジュールが２個のＳＩ
ＭＭ（シングルインライメモリモジュール）であると
き、前記第２の拡張モジュールはＤＩＭＭ（デュアルイ
ンライメモリモジュール）であることを特徴とする請求
項６記載の拡張システム。 - 【請求項８】 前記第１の拡張モジュールがＤＩＭＭで
あるとき、前記第２の拡張モジュールはＤＩＭＭまたは
ＳＩＭＭであることを特徴とする請求項６記載の拡張シ
ステム。 - 【請求項９】 前記前記第２の拡張モジュールがＳＩＭ
Ｍの場合は、これ等ＳＩＭＭは２個挿入可能であり、前
記挿入検出手段はこれ等２個のＳＩＭＭ各々の挿入検出
を行い、前記活性制御手段は、これ等２個のＳＩＭＭ各
々の挿入検出結果の論理和により制御されることを特徴
とする請求項８記載の拡張システム。 - 【請求項１０】 第１及び第２の拡張スロットと、前記
第１の拡張スロットに対する接続バスの継断制御をなす
スイッチング手段とを含む情報処理装置に使用される拡
張モジュールであって、前記第２の拡張スロットへの挿
拔に応答して前記スイッチング手段をオンオフ制御する
制御信号を生成する制御信号生成手段を有することを特
徴とする拡張モジュール。 - 【請求項１１】 前記制御信号生成手段は、モジュール
内部で短絡された一対の短絡ピンを有し、挿入時に当該
一対の短絡ピンの一方へ供給された前記制御信号を他方
のピンを介して前記スイッチング手段へ供給するように
したことを特徴とする請求項１０記載の拡張モジュー
ル。 - 【請求項１２】 ＤＩＭＭまたはＳＩＭＭであることを
特徴とする請求項１０または１１記載の拡張モジュー
ル。 - 【請求項１３】 前記接続バスは前記拡張メモリを制御
するＲＡＳ信号用のバスであることを特徴とする請求項
１１記載の拡張モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190333A JPH1139854A (ja) | 1997-07-16 | 1997-07-16 | 情報処理装置における拡張システム及びそれに使用する拡張モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9190333A JPH1139854A (ja) | 1997-07-16 | 1997-07-16 | 情報処理装置における拡張システム及びそれに使用する拡張モジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139854A true JPH1139854A (ja) | 1999-02-12 |
Family
ID=16256454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9190333A Pending JPH1139854A (ja) | 1997-07-16 | 1997-07-16 | 情報処理装置における拡張システム及びそれに使用する拡張モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1139854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448717B1 (ko) * | 2002-08-02 | 2004-09-13 | 삼성전자주식회사 | 메모리 시스템 |
| KR100723486B1 (ko) | 2005-05-12 | 2007-05-30 | 삼성전자주식회사 | 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템 |
-
1997
- 1997-07-16 JP JP9190333A patent/JPH1139854A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448717B1 (ko) * | 2002-08-02 | 2004-09-13 | 삼성전자주식회사 | 메모리 시스템 |
| KR100723486B1 (ko) | 2005-05-12 | 2007-05-30 | 삼성전자주식회사 | 심/딤 구조를 가지는 메모리 모듈 및 메모리 시스템 |
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