JP5306732B2 - パワーアップ時ピーク電流を減少させるマルチチップパッケージ - Google Patents

Description

本発明は、半導体メモリ装置に係り、さらに具体的には、単一パッケージ内に複数のチップが実装されるマルチチップパッケージに関する。

高性能、高密度、低コスト、そして構成要素及び装置の小型化は、半導体設計及び製造において共通の目標である。殆どの半導体装置が０．１８μｍまたはそれ以下の技術を利用して製造されている。しかし、高い集積レベルを具現するためには、もっと高い密度やもっと小さなサイズが要求されている。全般的なサイズ及び費用を減らすため、２個またはそれより多くの個別チップを単一パッケージ内に実装する技術が開発されている。今後、このような種類のパッケージ技術が主類になると予想されている。マルチチップパッケージ技術は、プロセッサとメモリチップ、ロジックチップとメモリチップ、または複数のメモリチップを単一パッケージに実装するために使用することができる。従って、コスト及び全般的なサイズが減少する。 単一パッケージに同一タイプのメモリチップ（ダイまたは装置）を実装すると、メモリ容量を増加させることができる。このようなマルチチップパッケージ技術によれば、単一パッケージに含まれたメモリチップが外部ピン（電源、アドレス、制御及びデータピン）を共有するように構成される。従って、単一パッケージに含まれたメモリチップは、オプションパッドを利用して区別される。

図１は、２個のメモリチップを単一パッケージ内に実装するデュアルチップパッケージの構成の一例を示す図である。
図１に示すように、２個のメモリチップ１１０、１２０を単一パッケージ１００内に実装するデュアルチップパッケージ技術において、２個のメモリチップはオプションパッドを利用して上位メモリチップ１２０と下位メモリチップ１１０とに区別される。例えば、下位メモリチップ１１０のオプションパッドは接地電圧に連結され、上位メモリチップ１２０のオプションパッドは電源電圧に連結される。外部から入力されたアドレスが下位メモリチップ１１０を表す時（例えば、入力されたアドレスの最上位アドレスビットが下位メモリチップ１１０のオプションパッドの値と一致する時）、入力されたアドレスを利用して下位メモリチップ１１０をアクセスすることが可能である。

一方、外部から入力されたアドレスが上位メモリチップ１２０を表す時（例えば、入力されたアドレスの最上位アドレスビットが上位メモリチップ１２０のオプションパッドの値と一致する時）、入力されたアドレスを利用して上位メモリチップ１２０をアクセスすることが可能である。
最近は、マルチチップパッケージ内に２個のチップだけでなく２個以上のチップを実装して、メモリ容量を増大させたり、様々な機能のチップを単一パッケージに具現するための努力が続いている。

本発明の目的は、安定的な動作を行うマルチチップパッケージを提供することにある。
本発明の他の目的は、過度なピーク電流の発生を防止することができるマルチチップパッケージを提供することにある。

上記目的を達成すべく、本発明の特徴によれば、複数のメモリチップを含むマルチチップパッケージにおいて、前記メモリチップの各々は、Ｅ−ヒューズデータを格納するメモリセルアレイと、読み出し信号に応じてＥ−ヒューズデータが指示する読み出し動作を行う読み出し制御回路と、第１信号を受信する第１内部パッドと、第１制御信号に応じて読み出し動作のための読み出し期間を定義する前記読み出し信号を発生し、前記読み出し期間によって第２制御信号を発生する読み出し制御器と、前記読み出し制御器から前記第２制御信号を受信する第２内部パッドと、を含む。前記複数のメモリチップは直列に連結され、前記複数のメモリチップ各々内の前記読み出し制御回路及び前記読み出し制御器は、前記複数のメモリチップを横切ってＥ−ヒューズデータを順次に読み出すことを可能とするように作用する。

本実施の形態において、前記複数のメモリチップは第１及び第２メモリチップを含み、前記第１及び第２内部パッドは前記複数のメモリチップ各々に対して類似する連結パターンを含み、前記第１メモリチップの前記第２内部パッドは前記第２メモリチップの前記第１内部パッドと連結される。
本実施の形態において、前記第１及び第２内部パッドは前記複数のメモリチップ各々に対して類似する連結パターンを含み、前記第１メモリチップの前記第２内部パッドは前記第２メモリチップの前記第２内部パッドと連結される。

本実施の形態において、前記複数のメモリチップは第３メモリチップをさらに含み、前記第２メモリチップの前記第１内部パッドは前記第３メモリチップの第１内部パッドに連結される。
本実施の形態において、前記第１メモリチップの前記第１内部パッドは接地と連結される。
本実施の形態において、前記複数のメモリチップ各々は外部電源電圧と連結される外部パッドをさらに含む。

本実施の形態において、前記読み出し制御器は、前記読み出し信号、読み出し終了信号及びイネーブル信号を発生する制御ロジック回路と、前記第１内部パッドからの前記第１制御信号を受信し、前記制御ロジック回路から前記読み出し終了信号及び前記イネーブル信号を受信し、第１読み出し信号を発生する第１インタフェースと、前記第２内部パッドから第２制御信号を受信し、前記制御ロジック回路から前記読み出し終了信号及びイネーブル信号を受信し、第２読み出し信号を発生する第２インタフェースと、を含む。前記制御ロジック回路は、前記第１及び第２インタフェース各々から提供された前記第１及び第２読み出し信号に応じて読み出し信号を発生する。

本実施の形態において、前記第１インタフェースは、前記第１内部パッドと連結されたプルアップ抵抗と、前記プルアップ抵抗と接地との間に連結され、前記読み出し終了信号によって制御される第１トランジスタと、電源電圧と接地との間に連結された第２、第３及び第４トランジスタと、を含む。前記第２及び第３トランジスタのゲートはプルアップ抵抗と連結され、前記第４トランジスタのゲートは前記イネーブル信号と連結され、前記第１読み出し信号は前記第２及び第３トランジスタ間のノードで発生される。

本実施の形態において、前記第２インタフェースは、前記第２内部パッドに連結されたプルアップ抵抗と、前記プルアップ抵抗と接地との間に連結され、前記読み出し終了信号によって制御される第５トランジスタと、前記電源電圧と接地との間に連結される第６、第７及び第８トランジスタと、を含む。前記第６及び第７トランジスタのゲートは前記プルアップ抵抗と連結され、前記第８トランジスタのゲートは前記イネーブル信号と連結され、前記第２読み出し信号は前記第６及び第７トランジスタ間のノードで発生される。

本発明の他の特徴による複数のメモリチップを含むマルチチップパッケージにおいて、前記複数のメモリチップ各々は、Ｅ−ヒューズデータを格納するメモリセルアレイと、読み出し信号に応じてＥ−ヒューズデータと係わる読み出し動作を行う読み出し制御回路と、共通制御信号に連結された第１内部パッドと、前記第１制御信号に応じて前記読み出し動作の読み出し期間を定義する前記読み出し信号を発生し、前記読み出し期間によって第２制御信号を発生する読み出し制御器と、他のメモリチップと異なるように接地または電源電圧と各々連結された第２及び第３内部パッドと、を含む。前記複数のメモリチップは直列に連結され、前記複数のメモリチップ各々の内部の読み出し制御回路及び読み出し制御器各々は、前記複数のメモリチップを横切ってＥ−ヒューズデータを順次に読み出すことを可能とするように作用する。

本実施の形態において、前記読み出し制御器は、前記第１内部パッドを介して前記共通制御信号を受信し、前記読み出し信号を受信し、カウント値を発生するインタフェース回路と、前記第１及び第２内部パッドを介して接地電圧または電源電圧のうちの一つと前記インタフェース回路からのカウント値とを受信し、前記読み出し信号及びイネーブル信号を発生する制御ロジック回路と、を含む。

本実施の形態において、前記インタフェース回路は、前記第１内部パッドに連結されるプルアップ抵抗と、前記プルアップ抵抗と接地との間に連結され、前記読み出し信号によって制御される第１トランジスタと、前記電源電圧と接地との間に直列に連結された第２、第３及び第４トランジスタと、前記第２及び第３トランジスタ間のノードでのタイミング信号の論理的遷移によってカウント値を発生するカウンタと、を含む。前記第２及び第３トランジスタのゲートは前記プルアップ抵抗に連結され、そして前記第４トランジスタのゲートは前記イネーブル信号を受信する。
本実施の形態において、前記制御ロジック回路は、前記タイミング信号の遷移回数が前記第２及び第３内部パッドでの前記電源電圧または接地と一致すると、前記読み出し信号を出力する。

本実施の形態において、前記共通制御信号は前記複数のメモリチップのうち何れか一つの外部のプルアップ抵抗に連結される。
本実施の形態において、前記読み出し制御器は、前記第１内部パッドを介して前記共通制御信号と、前記読み出し信号とを受信し、カウント値を発生するインタフェース回路と、第１及び第２内部パッド各々を介して接地電圧または電源電圧のうちの一つと前記インタフェース回路からのカウント値とを受信し、読み出し信号及びイネーブル信号を発生する制御ロジック回路と、を含む。

本実施の形態において、前記インタフェース回路は、外部のプルアップ抵抗からの前記共通制御信号を受信する前記第１内部パッド及び接地と連結され、前記読み出し信号によって制御される第１トランジスタと、前記電源電圧と接地との間に直列に連結された第２、第３及び第４トランジスタと、前記第２及び第３トランジスタ間ノードのタイミング信号の論理的遷移と係わるカウント値を発生するカウンタと、を含み、前記第２及び第３トランジスタのゲートはプルアップ抵抗と連結され、前記第４トランジスタのゲートはイネーブル信号を受信する。
本実施の形態において、前記タイミング信号の遷移回数が前記第２及び第３内部パッドで前記電源電圧または接地によって表れる値と等しいと、前記制御ロジック回路は前記読み出し信号を出力する。

本発明のまた他の特徴によるパッケージを含むコンピューティングロジックシステムは、バスを介して連結され、マルチチップパッケージに具現されたメモリ装置内データを格納するために作用するマイクロプロセッサ及びメモリコントローラを含み、前記パッケージは複数のメモリチップを含む。前記複数のメモリチップ各々は、Ｅ−ヒューズデータを格納するメモリセルアレイと、読み出し信号に応じてＥ−ヒューズデータと係わる読み出し動作を行う読み出し制御回路と、第１制御信号を受信する第１内部パッドと、前記第１制御信号に応じて前記読み出し動作の読み出し期間を定義する前記読み出し信号を発生し、前記読み出し期間によって第２制御信号を発生する読み出し制御器と、前記読み出し制御器からの前記第２制御信号を受信する第２内部パッドと、を含む。

本実施の形態において、前記複数のメモリチップは直列に連結され、前記複数のメモリチップ各々の内部の読み出し制御回路及び読み出し制御器は、前記複数のメモリチップを横切ってＥ−ヒューズデータを順次に読み出すことが可能であるように作用する。
本実施の形態において、前記メモリ装置はフラッシュメモリ装置である。

本発明によれば、マルチチップパッケージ内のメモリチップが順次にＥ−ヒューズデータを読み出すことで、マルチチップパッケージで過度なピーク電流が消費されることを防止できる。

以下、本発明の好ましい実施の形態を添付の図面を参照して詳細に説明する。
レーザ溶断（ｂｌｏｗｎ）ヒューズは歴史的にメモリリダンダンシの制御とダイ識別のための論理プロセッサで使用されてきた。最近、レーザ溶断ヒューズは、電気的にプログラム可能なヒューズによって取り替えられている。電気的にプログラム可能なヒューズ（ｅｌｅｃｔｒｉｃａｌ ｆｕｓｅ 、以下Ｅ−ヒューズ）とは、メモリチップの動作に必要な情報、例えば、電源トリム（ｔｒｉｍ）情報、オプション（ｏｐｔｉｏｎ）情報、リペア（ｒｅｐａｉｒ）情報及びバッドブロック（ｂａｄ ｂｌｏｃｋ）情報をＥ−ヒューズデータとしてメモリセルアレイの特定領域に格納した後、パワーアップ時点にＥ−ヒューズデータ読み出しプロセスにより読み出されたＥ−ヒューズデータをラッチに格納する一連の過程を意味する。

複数のメモリチップが実装されたマルチチップパッケージのパワーアップ時、複数のメモリチップは同時にＥ−ヒューズデータを読み出す。従って、図２に図示するように、パワーアップ時にマルチチップパッケージで消費される電流の量が急激に増加する。例えば、マルチチップパッケージが４個のメモリチップを含むと仮定する。この時、マルチチップパッケージはそれぞれのメモリチップで消費する電流の４倍を一度に消費する。従って、マルチチップパッケージは、シングルチップパッケージに比べて４倍のピーク電流を消費するようになる。このような過度なピーク電流はメモリチップの誤動作を引き起こす虞がある。

図３は、パワーアップ時Ｅ−ヒューズデータの読み出しに消費されるピーク電流を減少させることができるマルチチップパッケージの構成を示すブロック図である。
図３に示すように、マルチチップパッケージ３００は４個のメモリチップ３１０〜３４０を含む。メモリチップ３１０〜３４０のそれぞれは、Ｅ−ヒューズデータの読み出しに消費されるピーク電流を減少させるための２個のパッドと外部電源電圧を供給してもらうためのパッドを含む。マルチチップパッケージ３００に含まれるメモリチップの数は様々に変更することができ、メモリチップのそれぞれはＥ−ヒューズデータの読み出しに消費されるピーク電流を減少させるための２個のパッドだけでなく複数のパッドをさらに含むことができる。

メモリチップ３１０はパッド３１１、３１２、３１３を含み、メモリチップ３２０はパッド３２１、３２２、３２３を含み、メモリチップ３３０はパッド３３１、３３２、３３３を含み、そしてメモリチップ３４０はパッド３４１、３４２、３４３を含む。メモリチップ３１０〜３４０はそれぞれのパッドを介して直列に連結される。即ち、メモリチップ３１０、３２０はパッド３１２、３２１を介して連結され、メモリチップ３２０、３３０はパッド３２２、３３１を介して連結され、そしてメモリチップ３３０、３４０はパッド３３２、３４１を介して連結される。一番目のメモリチップ３１０のパッド３１１は接地電圧と連結される。他の実施の形態で、パッド（ＬＡＰＤ０）は電源電圧と連結することができる。

このように直列に連結されたメモリチップ３１０〜３４０は順次にＥ−ヒューズデータを読み出す。即ち、メモリチップ３１０からＥ−ヒューズデータを読み出す動作を行い、メモリチップ３１０のＥ−ヒューズデータ読み出し動作が終了すると、次のメモリチップ３２０がＥ−ヒューズデータ読み出し動作を行う。メモリチップ３１０〜３４０が順次にＥ−ヒューズデータを読み出すので、パワーアップ時ピーク電流はメモリチップ３１０〜３４０それぞれのピーク電流に過ぎない。従って、パワーアップ時に複数のメモリチップ３１０〜３４０が同時にＥ−ヒューズデータ読み出し動作を行うことによる誤動作発生が防止される。

図４は、図３に図示されたメモリチップ３１０の詳細な構成を示すブロック図である。図面に図示されていないが、図３に図示された他のメモリチップ３２０〜３４０もメモリチップ３１０と同様な構成を有する。
図４に示すように、メモリチップ３１０は、レベル検出器４１１、読み出し制御器４１２、メモリセルアレイ４１３、読み出し回路４１５及びラッチ４１６を含む。本明細書で、読み出し制御器４１２及び読み出し回路４１５を読み出し制御回路と称する。メモリセルアレイ４１３は、一般的なデータを格納する領域の他にＥ−ヒューズデータを格納するための領域４１４を含む。Ｅ−ヒューズデータ領域４１４に格納されるデータは、メモリチップの動作に必要な情報、例えば、電源トリム（ｔｒｉｍ）情報、オプション（ｏｐｔｉｏｎ）情報、リペア（ｒｅｐａｉｒ）情報及びバッドブロック（ｂａｄ ｂｌｏｃｋ）情報などを含む。

レベル検出器４１１は、パッド３１３を介して入力される外部電源電圧ＥＶＣが所定レベル以上上昇した時、活性化された検出信号を読み出し制御器４１２に出力する。読み出し制御器４１２は、レベル検出器４１１からの検出信号が活性化されると、パッド３１１から入力される信号ＬＰ１に応じて信号ＬＰ２及び読み出し命令（ｒｅａｄ ｉｎｖｏｋｅ）信号ＲＤ＿ＩＮＶ０を出力する。
読み出し回路４１５は、読み出し制御器４１２からの読み出し命令信号ＲＤ＿ＩＮＶ０に応じてＥ−ヒューズデータ領域４１４からＥ−ヒューズデータを読み出す。読み出し回路４１５で読み出されたＥ−ヒューズデータはラッチ３１６にラッチされる。

このような構成を有するメモリチップ３１０の動作を図５に図示されたタイミング図を参照して説明する。
図５を参照すれば、マルチチップパッケージ３００がパワーアップされて外部電源電圧ＥＶＣが所定レベルに上昇すると、読み出し制御器４１２はパッド３１１を介して入力されるローレベルの信号ＬＰ１に応じて所定時間の間ハイレベルに保持される読み出し命令信号ＲＤ＿ＩＮＶ０を出力する。読み出し回路４１５は、ハイレベルの読み出し命令信号ＲＤ＿ＩＮＶ０に応じてＥ−ヒューズデータ領域４１４からＥ−ヒューズデータを読み出す。読み出し制御器４１２は、読み出し命令信号ＲＤ＿ＩＮＶ０がローレベルに遷移する時点に、パッド３１２にローレベルパルス信号ＲＰ０を出力する。

メモリチップ３１０から出力されるローレベルパルス信号ＲＰ０は、図３に図示されたパッド３２１を介してメモリチップ３２０に入力される。このような方法でマルチチップパッケージ３００内メモリチップ３１０〜３４０が順次にＥ−ヒューズデータを読み出す。

図６は、本発明の他の実施の形態によるマルチチップパッケージの構成を示す図である。
図６に示すように、マルチチップパッケージ６００内メモリチップ６１０〜６４０は、それぞれ２個のパッドを含む。メモリチップ６１０〜６４０はパッドを介して直列に連結されるが、メモリチップ６１０〜６４０に具備されたパッドが順番をずらして連結された構造を有する。一般的にマルチチップパッケージ６００内に実装されるメモリチップ６１０〜６４０は積層型構造を有する。メモリチップを連結する配線が縺れることを防止するためには、図６のように、メモリチップ６１０〜６４０に具備されたパッドの順番をずらして連結することが好ましい。図６に図示されたメモリチップ６１０〜６４０それぞれの内部回路構成は、図４に図示されたものと同様である。

図７は、図６に図示されたマルチチップパッケージ構造において、図４に図示されたメモリチップ内の読み出し制御回路の好ましい実施の形態による具体的な構成を示す図である。
図７に示すように、読み出し制御器７００は第１インタフェース７１０、第２インタフェース７２０及び制御ロジック７３０を含む。第１インタフェース７１０はパッド６１１と連結され、パッド６１１から入力される信号ＬＰ０及び／または制御ロジック７３０からの読み出し終了信号ＲＤ＿Ｃ０及びイネーブル信号ＥＮ０に応じて読み出し開始信号ＲＤ＿ＳＯＡを出力する。

第１インタフェース７１０は、プルアップ抵抗７１１、ＮＭＯＳトランジスタ７１２、７１４、７１５及びＰＭＯＳトランジスタ７１３を含む。プルアップ抵抗７１１の一端はパッド６１１と連結される。ＮＭＯＳトランジスタ７１２は、プルアップ抵抗７１１の一端と接地電圧との間に連結され、読み出し終了信号ＲＤ＿Ｃ０によって制御される。トランジスタ７１３〜７１５は、電源電圧と接地電圧との間に直列に順次に連結される。ＰＭＯＳトランジスタ７１３とＮＭＯＳトランジスタ７１４のゲートはパッド６１１と連結され、それらの連結ノードの信号は読み出し開始信号ＲＤ＿ＳＯＡとして出力される。ＮＭＯＳトランジスタ７１５のゲートはイネーブル信号ＥＮ０と連結される。

第２インタフェース７２０はパッド６１２と連結され、パッド６１２から入力される信号及び／または制御ロジック７３０からの読み出し終了信号ＲＤ＿Ｃ０及びイネーブル信号ＥＮ０に応じて読み出し開始信号ＲＤ＿ＳＯＢを出力する。第２インタフェース７２０は第１インタフェース７１０と同様の回路構成を有する。制御ロジック７３０は、読み出し開始信号ＲＤ＿ＳＯＡ、ＲＤ＿ＳＯＢに応じて読み出し命令信号ＲＤ＿ＩＮＶ０、イネーブル信号ＥＮ０及び読み出し終了信号ＲＤ＿Ｃ０を出力する。制御ロジック７３０は、読み出し開始信号ＲＤ＿ＳＯＡ、ＲＤ＿ＳＯＢのうち何れか一つがハイレベルに遷移するのに応じて、イネーブル信号ＥＮ０及び読み出し終了信号ＲＤ＿Ｃ０を出力する。

図８は、図７に図示された読み出し制御器７００の動作に使用される信号のタイミング図である。
図６乃至図８を参照すれば、パワーアップ時に一番目のメモリチップ６１０のパッド６１１に入力される信号ＬＰ０は接地電圧、即ち、ローレベルであり、他のパッド６２１〜６４１、６１２〜６４２は電源電圧、即ち、ハイレベルに設定される。

メモリチップ６１０のパッド６１１に入力される信号ＬＰ０が接地電圧レベルなので、ＰＭＯＳトランジスタ７１３がターンオンされ、読み出し開始信号ＲＤ＿ＳＯＡはハイレベルになる。制御ロジック７３０は、ハイレベルの読み出し開始信号ＲＤ＿ＳＯＡに応じて、所定時間の間ハイレベルに保持される読み出し命令信号ＲＤ＿ＩＮＶ０を出力する。読み出し回路６１４は、ハイレベルの読み出し命令信号ＲＤ＿ＩＮＶ０に応じてＥ−ヒューズデータ領域からＥ−ヒューズデータを読み出す。

制御ロジック７３０は読み出し開始信号ＲＤ＿ＳＯＡがハイレベルに遷移すると同時にイネーブル信号ＥＮ０をローレベルに遷移させる。イネーブル信号ＥＮ０に応じてＮＭＯＳトランジスタ７１５、７２５がターンオフされる。

所定時間が経過した後、制御ロジック７３０は読み出し命令信号ＲＤ＿ＩＮＶ０をローレベルに遷移させ、ハイレベルパルス信号を読み出し完了信号ＲＤ＿Ｃ０として出力する。読み出し完了信号ＲＤ＿Ｃ０がハイレベルである間、ＮＭＯＳトランジスタ７１２、７２２はターンオンされる。従って、次のメモリチップがＥ−ヒューズデータを読み出すように制御するためのローレベルパルス信号ＲＰ２がパッド６１２を介して出力される。

続いて、パッド６２２を介してメモリチップ６１０のパッド６１２と連結されたメモリチップ６２０がＥ−ヒューズデータ読み出し動作を行う。この時、メモリチップ６２０は、パッド６２２を介してＥ−ヒューズデータ読み出し動作開始のためのパルス信号ＲＰ１を受信し、パッド６２１を介して次のメモリチップ６３０がＥ−ヒューズデータ読み出し動作を行うようにパルス信号ＬＰ１を出力する。

図７に図示されたように、第１及び第２インタフェース７１０、７２０が同一の回路構成を有するので、パッド６１１、６１２のうち何れか一つがパルス信号入力のために使用されると、他の一つはパルス信号出力に使用される。従って、複数のメモリチップ６１０〜６４０が全て同一に設計されても、マルチチップパッケージ６００でメモリチップ６１０〜６４０に具備されたパッドをずらして連結することができる。
上述したように、マルチチップパッケージ６００内メモリチップ６１０〜６４０が順次にＥ−ヒューズデータを読み出すことで、過度なピーク電流発生を防止することができる。

図９は、本発明の他の実施の形態によるマルチチップパッケージを示す図である。。
図９に示すように、マルチチップパッケージ９００はメモリチップ９１０〜９４０を含む。メモリチップ９１０〜９４０はそれぞれ３個のパッドを含む。即ち、メモリチップ９１０はパッド９１１〜９１３を含み、メモリチップ９２０はパッド９２１〜９２３を含み、メモリチップ９３０はパッド９３１〜９３３を含み、そしてメモリチップ９４０はパッド９４１〜９４３を含む。メモリチップ９１０のパッド９１２、９１３、メモリチップ９２０のパッド９２２、９２３、メモリチップ９３０のパッド９３２、９３３、そしてメモリチップ９４０のパッド９４２、９４３は電源電圧及び／または接地電圧と連結されて、メモリチップ９１０〜９４０が区別されるようにする。例えば、マルチチップパッケージ９００に含まれるメモリチップの数によって、メモリチップを区別するためのパッドの数が定まる。メモリチップ９１０〜９４０のパッド９１１、９２１、９３１、９４１は共通に連結される。

図１０は、図９に図示された読み出し制御回路の構成を示す図である。
図１０に示すように、読み出し制御回路は読み出し制御器９１４及び読み出し回路９１５を含む。読み出し制御器９１４は、プルアップ抵抗１０１１、ＮＭＯＳトランジスタ１０１２、１０１４、１０１５、ＰＭＯＳトランジスタ１０１３、カウンタ１０１６及び制御ロジック１０１７を含む。プルアップ抵抗１０１１の一端はパッド９１１と連結される。ＮＭＯＳトランジスタ１０１２は、プルアップ抵抗１０１１の一端と接地電圧との間に連結され、読み出し回路９１５からの読み出し完了信号ＲＤ＿Ｃ０によって制御される。

トランジスタ１０１３〜１０１５は電源電圧と接地電圧との間に直列に順次に連結される。ＰＭＯＳトランジスタ１０１３とＮＭＯＳトランジスタ１０１４のゲートはパッド９１１と連結され、ＮＭＯＳトランジスタ１０１５のゲートは、制御ロジック１０１７から出力されるイネーブル信号ＥＮ０と連結される。カウンタ１０１６は、トランジスタ１０１３、１０１４の連結ノードＮ１の信号のポフォーリングエッジをカウントし、カウント値を制御ロジック１０１７に出力する。制御ロジック１０１７は、カウンタ１０１６から出力されるカウント値とパッド９１２、９１３から入力される信号とが一致すると、所定時間の間ハイレベルに保持される読み出し命令信号ＲＤ＿ＩＮＶ０を出力する。また、制御ロジック１０１７は、読み出し命令信号ＲＤ＿ＩＮＶ０をハイレベルに遷移させると同時にイネーブル信号ＥＮ０をローレベルに設定する。

図１１は、図９に図示されたメモリチップから出力される信号を示すタイミング図である。図１１に図示されたタイミング図を参照して図１０に図示された読み出し制御器９１４の動作を説明する。
図９乃至図１１を参照すれば、パワーアップ時プルアップ抵抗１０１１を介してパッド９１１にはハイレベルの信号ＬＰ０が印加される。カウンタ１０１６の初期値が０に設定されていたら、カウンタ１０１６から出力されるカウント値「０」とパッド９１２、９１３を介して入力される値「００」とが一致するので、制御ロジック１０１７は所定時間の間ハイレベルに保持される読み出し命令信号ＲＤ＿ＩＮＶ０を出力する。また、制御ロジック１０１７はイネーブル信号ＥＮ０をローレベルに設定する。

読み出し命令信号ＲＤ＿ＩＮＶ０がハイレベルである間、読み出し回路９１５はＥ−ヒューズデータ読み出し動作を行う。読み出し命令信号ＲＤ＿ＩＮＶ０がハイレベルに遷移することによって、ＮＭＯＳトランジスタ１０１２がターンオンされてパッド９１１を介して出力される信号はローレベルに遷移する。読み出し命令信号ＲＤ＿ＩＮＶ０がハイレベルからローレベルに遷移することによって、ＮＭＯＳトランジスタ１０１２がターンオフされ、プルアップ抵抗１０１１を介してパッド９１１にハイレベルの信号が出力される。

一方、メモリチップ９１０〜９４０内のカウンタ（図示せず）は、対応するパッド９１１〜９４１を介して入力される信号ＬＰ０〜ＬＰ３がローレベルからハイレベルに遷移する度にｔ１〜ｔ３カウント動作を行うようになる。
例えば、メモリチップ９２０内カウンタはポイントｔ１でノードＮ１がディスチャージされることによってカウントアップする。カウンタのカウント値が「１」で、パッド９２２、９２３を介して入力される信号が「０１」なので、制御ロジック１０１７はハイレベルの読み出し命令信号ＲＤ＿ＩＮＶ１を出力する。同じく、メモリチップ９３０内カウンタはポイントｔ１、ｔ２でそれぞれカウントアップを行い、カウント値が「２」で、パッド９３２、９３３を介して入力される信号が「１０」なので、制御ロジック１０１７はハイレベルの読み出し命令信号ＲＤ＿ＩＮＶ２を出力する。このような方法で、マルチチップパッケージ９００内のメモリチップ９１０〜９４０は順次にＥ−ヒューズデータを読み出すことができる。

図１２は、本発明のまた他の実施の形態によるマルチチップパッケージを示す図である。
図１２に示すように、マルチチップパッケージ１２００はメモリチップ１２１０〜１２４０を含む。メモリチップ１２１０〜１２４０は、Ｒ／Ｂ（ｒｅａｄｙ／ｂｕｓｙ）パッド１２１１〜１２４１を介して共通に連結され、プルアップ抵抗１２０１と連結される。図１２に図示されたマルチチップパッケージ１２００は、図９に図示されたマルチチップパッケージ９００と異なり、プルアップ抵抗１２０１がメモリチップ１２１０〜１２４０の外に位置する。即ち、メモリチップ１２１０〜１２４０それぞれの内部にはプルアップ抵抗が存在しない。

図１３は、図１２に図示されたメモリチップ１２１０内の読み出し制御回路の構成を示す。図１３に図示された制御器１２１４は図１０に図示された制御器９１４と類似するが、プルアップ抵抗を含んでいない。
このような構成を有するマルチチップパッケージ１２００でもメモリチップ１２１０〜１２４０がそれぞれ順次にＥ−ヒューズデータを読み出すので、マルチチップパッケージ１２００の過度なピーク電流発生が防止される。

図１４は、本発明によるマルチチップパッケージを含むコンピューティングシステムを概略的に示す図である。本発明によるコンピューティングシステム１４００は、バス１４０１に電気的に連結されたマイクロプロセッサ１４１０、ユーザインタフェース１４２０、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム１４６０、メモリコントローラ１４４０及びフラッシュメモリ装置１４５０を含む。フラッシュメモリ装置１４５０は、図３、図６、図９及び図１２に図示されたマルチチップパッケージのうち何れか一つと実質的に同様に構成される。フラッシュメモリ装置１４５０には、マイクロプロセッサ１４１０によって処理された／処理されるＮ-ビットデータ（Ｎは１またはそれより大きい整数）がメモリコントローラ１４４０を介して格納される。

本発明によるコンピューティングシステム１４００がモバイル装置である場合、コンピューティングシステム１４００の動作電圧を供給するためのバッテリ１４３０が追加的に提供される。図面には図示されていないが、本発明によるコンピューティングシステム１４００にはアプリケーションチップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供できることは、当分野の通常的な知識を習得した者に自明である。メモリコントローラ１４４０とフラッシュメモリ装置１４５０とは、例えば、データを格納するために不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。他の実施の形態で、メモリコントローラ１４４０とフラッシュメモリ装置１４５０とは単一パッケージに実装することができる。

本発明によるメモリチップは様々な形態のパッケージを利用して実装することができる。例えば、本発明によるメモリチップは、パッケージオンパッケージ（ＰｏＰ：Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ボールグリッドアレイ（ＢＧＡｓ：Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、チップスケールパッケージ（ＣＳＰｓ：Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、プラスチック鉛添加チップキャリア（ＰＬＣＣ：Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、プラスチックデュアルイン−ラインパッケージ（ＰＤＩＰ：Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ）、チップオンボード（ＣＯＢ：Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、セラミックデュアルイン‐ラインパッケージ（ＣＥＲＤＩＰ：Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、プラスチックメトリッククワッドフラットパック（ＰＭＱＦＰ：Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、薄型クワッドフラットパック（ＴＱＦＰ：Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ ｐａｃｋ）、スモールアウトライン集積回路（ＳＯＩＣ：Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ：Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（ＴＳＯＰ：Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、マルチチップパッケージ（ＭＣＰ：Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ウエハレベル製造されたパッケージ（ＷＦＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ウエハレベル処理されたスタックパッケージ（ＷＳＰ：Ｗａｆｅｒ‐ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。

例示的な好ましい実施の形態を利用して本発明を説明したが、本発明の範囲は開示された実施の形態に限定されないということはよく理解されるであろう。従って、請求の範囲は、そのような変形例及びその類似した構成を全て含むことであり、できるかぎり幅広く解釈されるべきである。

２個のメモリチップを単一パッケージ内に実装するデュアルチップパッケージの構成の一例を示す図である。 パワーアップ時にマルチチップパッケージで消費されるピーク電流変化を示す図である。 パワーアップ時にＥ−ヒューズデータの読み出しに消費されるピーク電流を減少させるマルチチップパッケージの構成を示すブロック図である。 図３に図示されたメモリチップの詳細な構成を示すブロック図である。 メモリチップの動作に使用される信号のタイミング図である。 本発明の他の実施の形態によるマルチチップパッケージの構成を示す図である。 図６に図示されたマルチチップパッケージ構造において、図４に図示されたメモリチップ内の読み出し制御回路の好ましい実施の形態による具体的な構成を示す図である。 図７に図示された読み出し制御器の動作に使用される信号のタイミング図である。 本発明の他の実施の形態によるマルチチップパッケージを示す図である。 図９に図示された読み出し制御回路の構成を示す図である。 図９に図示されたメモリチップから出力される信号を示すタイミング図である。 本発明のまた他の実施の形態によるマルチチップパッケージを示す図である。 図１２に図示されたメモリチップ内の読み出し制御回路の構成を示す図である。 本発明によるマルチチップパッケージを含むコンピューティングシステムを示す図である。

符号の説明

３００ マルチチップパッケージ
３１０〜３４０ メモリチップ
３１１〜３１３、３２１〜３２３、３３１〜３３３、３４１〜３４３ パッド

Claims (6)

1. 複数のメモリチップを含むマルチチップパッケージであって、
   前記メモリチップの各々は、
   Ｅ−ヒューズデータを格納するメモリセルアレイと、
   読み出し信号に応じてＥ−ヒューズデータの読み出し動作を行う読み出し回路と、
   第１制御信号を外部から受信、または、外部へ送信する第１内部パッドと、
   第２制御信号を外部から受信、または、外部へ送信する第２内部パッドと、
   前記第１または第２内部パッドが受信した前記第１または第２制御信号に応じて読み出し動作のための読み出し期間を定義する前記読み出し信号を発生し、前記読み出し期間によって制御信号を発生する読み出し制御器と、を有し、
   前記読み出し制御器は、
   前記第１内部パッドが前記第１制御信号を外部から受信した場合には、発生した前記制御信号を第２の制御信号として外部へ送信するために前記第２内部パッドへ送信し、
   前記第２内部パッドが第２制御信号を外部から受信した場合には、発生した前記制御信号を第１の制御信号として外部へ送信するために前記第１内部パッドへ送信し、
   前記複数のメモリチップは直列に連結され、前記複数のメモリチップ各々内の前記読み出し制御回路及び前記読み出し制御器は、前記複数のメモリチップ各々内のメモリセルアレイに格納されたＥ−ヒューズデータを順次に読み出すことを可能とすることを特徴とするマルチチップパッケージ。
2. 前記読み出し制御器は、
   前記読み出し信号、読み出し終了信号及びイネーブル信号を発生する制御ロジック回路と、
   前記第１内部パッドに接続され、前記制御ロジック回路から前記読み出し終了信号及び前記イネーブル信号を受信し、第１読み出し信号を発生する第１インタフェースと、
   前記第２内部パッドに接続され、前記制御ロジック回路から前記読み出し終了信号及びイネーブル信号を受信し、第２読み出し信号を発生する第２インタフェースと、を含み、
   前記制御ロジック回路は、前記第１及び第２インタフェース各々から提供された前記第１及び第２読み出し信号に応じて読み出し信号を発生し、
   前記第１のインタフェースが受信に用いられる場合には、前記第２のインタフェースは送信に用いられ、前記第１のインタフェースが送信に用いられる場合には、前記第２のインタフェースは受信に用いられることを特徴とする請求項１に記載のマルチチップパッケージ。
3. 前記第１インタフェースは、
   前記第１内部パッドと連結されたプルアップ抵抗と、
   前記プルアップ抵抗と接地との間に連結され、前記読み出し終了信号によって制御される第１トランジスタと、
   電源電圧と接地との間に連結された第２、第３及び第４トランジスタと、を含み、
   前記第２及び第３トランジスタのゲートはプルアップ抵抗と連結され、前記第４トランジスタのゲートは前記イネーブル信号と連結され、前記第１読み出し信号は前記第２及び第３トランジスタ間のノードで発生されることを特徴とする請求項２に記載のマルチチップパッケージ。
4. 前記第２インタフェースは、
   前記第２内部パッドに連結されたプルアップ抵抗と、
   前記プルアップ抵抗と接地との間に連結され、前記読み出し終了信号によって制御される第５トランジスタと、
   前記電源電圧と接地との間に連結される第６、第７及び第８トランジスタと、を含み、
   前記第６及び第７トランジスタのゲートは前記プルアップ抵抗と連結され、前記第８トランジスタのゲートは前記イネーブル信号と連結され、前記第２読み出し信号は前記第６及び第７トランジスタ間のノードで発生されることを特徴とする請求項３に記載のマルチチップパッケージ。
5. パッケージを含むコンピューティングロジックシステムであって、
   バスを介して連結され、マルチチップパッケージに具現されたメモリ装置内データを格納するために作用するマイクロプロセッサ及びメモリコントローラを含み、
   前記パッケージは複数のメモリチップを含み、
   前記メモリチップの各々は、
   Ｅ−ヒューズデータを格納するメモリセルアレイと、
   読み出し信号に応じてＥ−ヒューズデータの読み出し動作を行う読み出し回路と、
   第１制御信号を外部から受信、または、外部へ送信する第１内部パッドと、
   第２制御信号を外部から受信、または、外部へ送信する第２内部パッドと、
   前記第１または第２内部パッドが受信した前記第１または第２制御信号に応じて読み出し動作のための読み出し期間を定義する前記読み出し信号を発生し、前記読み出し期間によって制御信号を発生する読み出し制御器と、を有し、
   前記読み出し制御器は、
   前記第１内部パッドが前記第１制御信号を外部から受信した場合には、発生した前記制御信号を第２の制御信号として外部へ送信するために前記第２内部パッドへ送信し、
   前記第２内部パッドが第２制御信号を外部から受信した場合には、発生した前記制御信号を第１の制御信号として外部へ送信するために前記第１内部パッドへ送信し、
   前記複数のメモリチップは直列に連結され、前記複数のメモリチップ各々内の前記読み出し制御回路及び前記読み出し制御器は、前記複数のメモリチップ各々内のメモリセルアレイに格納されたＥ−ヒューズデータを順次に読み出すことを可能とすることを特徴とするコンピューティングロジックシステム。
6. 前記メモリ装置はフラッシュメモリ装置であることを特徴とする請求項５に記載のコンピューティングロジックシステム。

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