WO2020054040A1 - メモリシステム及び制御方法 - Google Patents

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WO2020054040A1
WO2020054040A1 PCT/JP2018/034080 JP2018034080W WO2020054040A1 WO 2020054040 A1 WO2020054040 A1 WO 2020054040A1 JP 2018034080 W JP2018034080 W JP 2018034080W WO 2020054040 A1 WO2020054040 A1 WO 2020054040A1
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odt
memory
signal
circuit
chip
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清太郎 板垣
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キオクシア株式会社
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    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load

Definitions

  • the embodiment relates to a memory system using a nonvolatile semiconductor memory device and a control method.
  • the memory system includes a number of memory chips, a plurality of memory packages connected to a common bus by arranging a plurality of pairs facing each other, and a plurality of memory packages arranged in all the memory packages.
  • the controller holds an ODT activation condition for turning on the ODT circuit set by a 2-bit information signal defined by a cycle signal of at least two cycles, and obtains the chip using the cycle signal.
  • the asserted state of the enable signal CEn corresponds to the ODT activation condition pattern. When it is included, the ODT circuit is turned on.
  • FIG. 1 is a block diagram conceptually showing a configuration of a memory system using the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 2 is a sectional view of the nonvolatile semiconductor memory device (MCP) according to the first embodiment.
  • FIG. 3 is a block diagram of the nonvolatile semiconductor memory device (MCP) according to the first embodiment.
  • FIG. 4A is a diagram illustrating a configuration example of an ODT on / off control circuit in the input / output control cycle of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 4B is a circuit diagram schematically showing connections between input / output terminals and input / output control circuits in the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 5 is a circuit diagram schematically showing connections of logic circuits in the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 6 is a diagram schematically illustrating a circuit configuration of the memory system according to the first embodiment.
  • FIG. 7A is a diagram illustrating a first ODT activation condition of the target ODT according to the first embodiment.
  • FIG. 7B is a diagram illustrating a second ODT activation condition of the non-target ODT according to the first embodiment.
  • FIG. 8 is a timing chart for explaining ON / OFF of ODT at the time of data reading operation of the memory system according to the first embodiment (MCP).
  • FIG. 9A is a timing chart for explaining a data reading operation of the memory system according to the first embodiment.
  • FIG. 9A is a timing chart for explaining a data reading operation of the memory system according to the first embodiment.
  • FIG. 9B is a timing chart for explaining a data reading operation of the memory system according to the first embodiment.
  • FIG. 10 is a sectional view of the nonvolatile semiconductor memory device (TSV) according to the first embodiment.
  • FIG. 11 is a block diagram of the nonvolatile semiconductor memory device (TSV) according to the first embodiment.
  • FIG. 12 is a timing chart for explaining a data reading operation of the memory system according to the first embodiment (TSV).
  • FIG. 13 is a diagram schematically illustrating a circuit configuration of a memory system according to the second embodiment.
  • FIG. 14 is a timing chart for explaining ON / OFF of the ODT circuit at the time of data reading operation of the memory system according to the second embodiment.
  • the embodiment is a memory system 1 using a memory package 11 including, for example, a NAND flash memory, which is a nonvolatile semiconductor memory device.
  • the memory system 1 mainly includes a plurality of memory packages 11 (11a to 11d) and a controller 100.
  • the memory packages 11 are arranged as a pair with a PCB substrate (Print Circuit Board) 2 interposed therebetween, and are connected to the controller 100 via a common bus 3.
  • An ODT (on die termination) circuit 60 (shown in FIGS. 11 and 3) is arranged in all the memory packages 11 or in each memory chip in all the memory packages, and suppresses signal reflection.
  • the controller 100 writes or reads data to and from the designated memory package 11 through the common bus 3 and controls on / off of the ODT circuit 60.
  • the controller 100 holds an ODT activation condition for turning on the ODT circuit 60.
  • the ODT activation condition is set by a 2-bit information signal defined by a two-cycle cycle signal having at least two rising edges provided at the head of a control signal (ODT enable signal ODTEN or write enable signal WEn).
  • the periodic signal in the present embodiment is a signal equivalent to a clock signal and having a periodic change in a rising and falling signal value. The two cycles are assumed to have the same period (pulse width), but may have different periods (pulse widths) depending on the design. Therefore, if there is a clock signal used in the circuit that can be used for ODT activation, it can be used as a periodic signal.
  • the controller 100 turns on the ODT circuit when the asserted state of the chip enable signal CEn acquired twice consecutively matches the pattern of the ODT activation condition, so that the ODT of the target ODT and the non-target ODT is turned on. Set the circuit on. Further, the ODT circuit is set to be turned off when the chip enable signal CEn is switched from assert to negate.
  • the memory package as an example has an MCP (Multi-Chip Package) structure in which a plurality of memory chips are stacked diagonally so that the electrode terminals of each memory chip are exposed at the ends.
  • MCP Multi-Chip Package
  • an ODT circuit is mounted on each memory chip in a memory package.
  • a memory system 1 is mainly connected to a plurality of memory packages 11 (PKG1 to PKG4: 11a to 11d) mounted on a PCB substrate 2 by a bus 3 including a common bus. And a controller 100 for controlling the driving of the motors 11a to 11d.
  • the controller 100 is connected to an external host device 200.
  • the controller 100 controls each of the memory packages 11a to 11d based on a command issued from the host device 200, for example, to write and read data.
  • the memory system 1 includes a plurality of groups (groups) of a pair of memory packages 11 mounted at opposing positions on both sides of the PCB substrate 2 so as to sandwich the front and back mounting surfaces.
  • groups groups of a pair of memory packages 11 mounted at opposing positions on both sides of the PCB substrate 2 so as to sandwich the front and back mounting surfaces.
  • a pair of memory packages 11a and 11b opposed to each other in the group A have substantially the same bus length (length of circuit wiring) connected to the controller 100.
  • the pair of memory packages 11c and 11d in the B group are assumed to have substantially the same bus length.
  • the memory packages 11 are arranged in pairs, but are not limited to four in two groups, and the number of groups can be changed as appropriate according to the design.
  • a plurality of bumps 41 serving as connection members and input / output electrodes are provided on the lower surface of a package substrate (semiconductor substrate) 40.
  • the bumps 41 use hemispherical solder balls.
  • the package substrate 40 is electrically connected to the controller 100 via bumps 41 and circuit wiring.
  • eight memory chips 30 (30a to 30h) are obliquely stacked in a stepwise manner on the package substrate 40 in a state where the centers of the respective memory chips 30 are shifted in an oblique direction, and electrodes provided at the ends are provided.
  • the structure is such that the terminal 31 is exposed.
  • These electrode terminals 31 are electrically connected to an electric circuit such as the package substrate 40 by wire bonding using metal wire wiring 32.
  • the memory chip 30 (30a to 30h) has an interface chip 33 and a memory cell array.
  • the interface chip 33 includes at least an input / output control circuit 50, a logic circuit 51, and an ODT control circuit 52.
  • the interface chip 33 transfers data and the like between the package substrate 40 and the memory chip 30.
  • the package substrate 40 transfers data and the like between the controller 100 and the interface chip 33.
  • the logic circuit 51 of the interface chip 33 provides read enable signals RE and REn, a chip enable signal CEn, a command latch enable signal CLE, an address latch enable signal ALE, a write enable signal WEn, a write protect signal WPn, and an ODT enable signal ODTEN, respectively. Corresponding terminals are provided.
  • the logic circuit 51 includes, for example, an ODT circuit 60 connected to a terminal that receives the read enable signals RE and REn. The logic circuit 51 transfers the received signal to the ODT control circuit 52.
  • the input / output control circuit 50 further includes terminals and input / output control circuits corresponding to the data line DQ and the clock signals DQS and DQSn, respectively.
  • the clock signal DQS is a clock signal used for data input / output
  • the clock signal DQSn is an inverted signal of the clock signal DQS.
  • each of the DQ terminal, the DQ terminal, and the DQSn terminal is provided with one input receiver 64, an output driver 65, and an ODT circuit 60 that are respectively connected in parallel. These terminals are connected to output terminals of the output driver 65. Further, each terminal is connected to the input terminal of the input driver 64 via the ODT circuit 60.
  • the ODT circuit 60 is a circuit that suppresses (or eliminates) the reflection of a signal generated with the outside (the controller 100) using a terminating resistor when inputting / outputting data or the like. That is, in the memory system 1, the controller 100 and each memory chip of a plurality of memory packages are commonly connected by the same bus 3. Therefore, the reflection of the signal from the unselected memory chip is transmitted to the selected memory chip or the controller 100 to which the signal is input. This signal reflection becomes noise in the input signal. Therefore, signal reflection is suppressed using the ODT circuit 60.
  • the chip enable signal CEn is a signal for selectively enabling the memory chips of the memory packages (PKG1 to PKG4) 11, and is asserted at a low (“L”) level. In the following description, non-assertion is referred to as negation.
  • the command latch enable signal CLE is a signal indicating that the input / output signal I / O is a command, and is asserted at a High (“H”) level.
  • Address latch enable signal ALE is a signal indicating that input / output signal I / O is an address, and is asserted at "H" level.
  • the write enable signal WEn is a signal for taking the received information signal or data into the memory package 11, and is asserted at the “L” level every time a command, an address, data, and the like are received from the controller 100. Therefore, each time the write enable signal WEn rises, the signal is taken into the memory package 11.
  • the read enable signals RE and REn are signals for the controller 100 to read each data from the memory 10.
  • the read enable signal REn is an inverted signal of the signal RE.
  • the write protect signal WPn is a signal for instructing the prohibition of the write operation, and is asserted at the “L” level.
  • the ODT enable signal ODTEN is a signal for controlling the ON / OFF state of the ODT circuit 60 in the memory chip 30, and is asserted at “H” level. In the following description, it is assumed that the target ODT and the non-target ODT are turned on and off when the ODT circuit 60 is turned on and off.
  • the input / output control circuit 50 is connected to the data line DQ and terminals corresponding to the clock signals DQS and DQSn.
  • the input / output control circuit 50 includes an ODT circuit 60 connected to the data line DQ and terminals corresponding to the clock signals DQS and DQSn.
  • the input / output control circuit 50 controls input / output of an 8-bit input / output data signal IO transmitted and received between the controller 100 and the memory package 11 via the data line DQ, and clock signals DQS and DQSn.
  • the input / output data signal IO is an 8-bit data signal, and includes various commands, addresses, data, and the like. Note that the input / output data signal IO is not limited to 8 bits and can be set as appropriate.
  • the ODT control circuit 52 includes a parameter storage unit 53.
  • the ODT control circuit 52 is configured to control the ODT circuit incorporated in the input / output control circuit 50 and the logic circuit 51 according to the parameters read from the parameter storage unit 53, the ODT enable signal transmitted from the logic circuit 51, and other signals. 60 is controlled.
  • the parameter storage unit 53 stores parameters relating to the ODT circuit 60. It is not essential that the ODT control circuit 52 includes the parameter storage unit 53, and the parameter may be stored in a memory area of another circuit.
  • the ODT on / off control circuit 54 includes a Feat register 55, NAND circuits 56 and 57, and flip-flop (FF) circuits 58 and 59.
  • the Feat register 55 outputs a target ODT flag and a non-target ODT flag.
  • the non-target ODT flag is input to one input terminal of a NAND circuit 56 having three input terminals
  • the target ODT flag is input to one input terminal of a NAND circuit 57 having three input terminals.
  • the FF circuits 58 and 59 are connected in two stages in series, and receive the chip enable signal CEn and the ODT enable signal ODTEN.
  • the FF circuits 58 and 59 invert the chip enable signal CEn using the ODT enable signal ODTEN as a clock signal.
  • the first-stage FF circuit 58 is connected to input terminals of the chip enable signal CEn and the ODT enable signal ODTEN. From the output end of the FF circuit 58, the chip enable signal CEn is input to the NAND circuit 56, and the chip enable signal CEn is inverted and input to the NAND circuit 57.
  • the chip enable signal CEn output from the first-stage FF circuit 58 is input to the input terminal of the second-stage FF circuit 59.
  • the chip enable signal CEn is inverted and input from the output terminal of the FF circuit 59 to the NAND circuits 56 and 57.
  • the NAND circuit 56 outputs a non-target ODT flag to the ODT circuit 60
  • the NAND circuit 57 outputs a target ODT flag to the ODT circuit 60.
  • the configuration of the ODT circuit 60 will be described with reference to FIG. 4B.
  • the input / output control circuit 50 includes an ODT circuit 60, an input receiver 64, and an output driver 65 for each corresponding terminal.
  • the input receiver 64 functions, for example, as a buffer, converts an input signal from the controller 100 to, for example, an appropriate voltage level for processing in the memory package 11, and converts other signals in the interface chip 20 and the memory chip. Transfer to 30.
  • the output driver 65 functions as, for example, a buffer, converts a signal transferred from the memory chip 30 to an appropriate voltage level, and outputs the signal to the controller 100.
  • the ODT circuit 60 is provided between the terminal and the input receiver 64.
  • ODT circuit 60 includes a p-channel MOS transistor 61, an n-channel MOS transistor 62, and variable resistance elements 63a and 63b.
  • the p-channel MOS transistor 61 has a gate to which the ODTSn signal is input, a source to which the power supply voltage VCC is applied, and a drain connected to one end of the variable resistance element 63a.
  • the p-channel MOS transistor 61 functions as a first switch element for connecting a voltage line (power supply voltage line) to which the power supply voltage VCC is applied to the variable resistance element 63a.
  • variable resistance element 63a is connected to a wiring connecting the terminal and the input receiver, and to one end of the variable resistance element 63b.
  • the ODT control circuit 52 sets the resistance values of the variable resistance elements 63a and 63b according to the parameters written at the time of the set feature (Set @Feature).
  • the signal ODTS is input to the gate, the drain is connected to the other end of the variable resistance element 63b, and the ground voltage VSS is applied to the source.
  • the n-channel MOS transistor 62 functions as a second switch element for connecting a voltage line (ground voltage line) to which the ground voltage VSS is applied and the variable resistance element 63b.
  • the ODT control circuit 52 supplies the signal ODTS and the signal ODTSn to control the ODT circuit 60.
  • the signal ODTSn is an inverted signal of the signal ODTS.
  • the ODT control circuit 52 causes the ODT circuit 60 to output “H” level when the signal is ODTS and output “L” level when the signal is ODTSn.
  • the logic circuit 51 includes an input receiver 64 for each corresponding terminal.
  • An ODT circuit 60 is provided between a terminal corresponding to the read enable signals REn and RE and the input receiver 64.
  • the ODT circuit 60 connected to the terminals corresponding to the read enable signals REn and RE is not essential, and the ODT circuit 60 connected to another terminal may be used, and can be set arbitrarily.
  • FIG. 6 is a diagram schematically illustrating a circuit configuration of the memory system according to the first embodiment.
  • the memory package 11 is formed by stacking a plurality of NAND flash memory chips.
  • FIG. 1 there is an example of a structure in which a plurality of memory packages 11 (11a to 11d) are mounted in pairs on the front and back mounting surfaces of the PCB substrate 2.
  • a connection method of the memory package 11 a multi-drop bus connection for connecting a plurality of memory packages 11 on the same bus is adopted from the degree of freedom of design, and a desired one memory chip is selected by using chip address information. I do.
  • the memory package 11a and the memory package 11b mounted to face the front and back of the PCB substrate 2 are group A, and similarly, the memory package 11c and the memory package 11d are group B.
  • the signal ODTEN is transmitted from the controller 100 to each memory package 11 via a common bus.
  • the chip enable signal CEn selectively transmits the chip enable signal CEn to each memory chip via a dedicated bus individually connected to each memory package 11 from the controller 100.
  • a signal that is cycled so as to have two rising edges for example, a periodic signal similar to a clock signal, is added to the head of the control signal input to the ODT terminal.
  • a periodic signal similar to a clock signal
  • multi-bit data can be transferred to the CEn terminal of each memory package 11, and the appropriate ODT circuit 60 is turned on / off. That is, one periodic signal including control information is added to the head of the ODT enable signal ODTEN. It is used as an information signal of 2 bits (four patterns of 00, 01, 10, 11) having two signal rises (two cycles) by the ODT enable signal ODTEN and the periodic signal.
  • the target ODT (Trgt @ ODT) and the non-target ODT (Non @ Trgt @ ODT) in the ODT are turned on depending on whether the chip enable signal CEn is asserted ("L" level). That is, by providing one periodic signal, 2-bit information can be given.
  • the assertion state of the chip enable signal CEn is defined as an ODT activation condition described later for one pattern of the 2-bit information.
  • the ODT circuit 60 is turned on to set the target ODT and the non-target ODT to on.
  • the target ODT indicates a state in which the ODT circuit 60 in the memory package 11 being accessed for reading / writing data is on or off.
  • the non-target ODT indicates a state where the ODT circuit 60 is turned on or off in order to eliminate reflection of a signal generated when another memory package 11 is accessed.
  • the width of one cycle of the periodic signal (from the rise of the signal to the rise) is about four times the switching timing of the write enable signal WE, and is, for example, about 100 nsec at the maximum to about 25 nsec at the minimum.
  • the relationship between the periodic signal given to the ODT enable signal ODTEN and the chip enable signal CEn will be described.
  • an EFh command, a D5h command (set future command with chip address: set future command), an ODT enable signal ODTEN, and a chip enable signal CEn input to the memory package 11a (PKG1) shown in FIG. 8 will be described as an example.
  • the ODT enable signal ODTEN has a 2-cycle (2 bit) information signal with at least one periodic signal added to the head.
  • the “L” level of the chip enable signal CEn shown in FIGS. 7A, 7B and 8 indicates “0”, and the “H” level indicates “1”. Note that the number of cycles of the periodic signal may be appropriately set according to a desired information amount, and is not limited.
  • FIG. 7A shows two values (truth values) of the chip enable signal CEn indicating the first ODT activation condition for turning on the target ODT.
  • the chip enable signal CEn continuously obtains “0” and “0” at two rising timings (1, 2 cycles) of the periodic signal with the target ODT flag set.
  • the setting is such that the first ODT activation condition is satisfied and the ODT circuit 60 is turned on.
  • “1” is included in the output of the chip enable signal CEn at any one of the first and second cycles of the periodic signal ([“0”, “1”], [“1”, “ 0 ”] and [“ 1 ”,“ 1 ”]) are set so that the ODT circuit 60 is not turned on. If the target ODT flag is not set, the detection based on the first ODT activation condition is not performed.
  • the target ODT flag must be set.
  • a target ODT flag is set for all chips in each memory package 11 by an EFh command from the controller 100.
  • the chip enable signal CEn is asserted ("L" level) to activate only one memory chip for all chips for which the target ODT flag is set.
  • the chip enable signal CEn is set to an assert time including a data read (DOUT) time.
  • DOUT data read
  • FIG. 7B shows two values (truth values) of the chip enable signal CEn indicating the second ODT activation condition for turning on the non-target ODT for one selected memory chip in the memory package 11.
  • the non-target ODT flag for example, when the period during which the chip enable signal CEn is asserted is 5 ⁇ sec to 10 ⁇ sec, the first cycle of the two rising edges (1, 2 cycles) of the periodic signal is performed.
  • the chip enable signal CEn is "0" at the timing of the second cycle and the chip enable signal CEn is "1" at the timing of the second cycle, the non-target ODT circuit 60 is set to be turned on.
  • the setting of the first ODT activation condition of “0”, “0” in the target ODT described above is different from the setting of the first ODT activation condition of “0”, “0” in the target ODT described above.
  • the output of the chip enable signal CEn becomes ([“1”, “0”], [“0”, “0”] and [“1”, “1”]. In the case of "]), the setting is made so that the non-target ODT is not turned on.
  • the controller 100 executes a parameter writing operation (Set $ Feature) to set various parameters.
  • the controller 100 sets the memory chip 30 for turning on the ODT circuit 60 in each memory package 11.
  • the target ODT flag In order to turn on the ODT circuit 60, the target ODT flag must be set.
  • an EFh command is issued from the controller 100, and a target ODT flag is set for all the memory chips 30 in each of the memory packages 11a to 11d (PKG1 to PKG4).
  • a command notifying that Set @ Feature is to be executed, for example, a D5h command is issued to set the non-target ODT flag in one selected memory chip of each memory package 11. I do.
  • the non-target ODT flag is set in one of the memory packages 11a and 11c (PKG1 and PKG3).
  • FIGS. 9A and 9B show timing charts for performing data reading during the assertion (L level) of the chip enable signal CEnx.
  • FIG. 9A is a timing chart for turning on the target ODT
  • FIG. 9B is an timing chart for turning on the non-target ODT. The difference between turning on the target ODT and the target ODT is whether or not the chip enable signal CEnx is in an asserted state, as described later.
  • the controller 100 After setting the non-target ODT flag, the controller 100 issues a data read (DOUT) command (CMD) to all memory chips.
  • DOUT data read
  • the chip enable signal CEn1 is asserted (L level) as shown in FIG. become.
  • the ODT enable signal ODTEN is input, and the first cycle is “0” and the second cycle is Obtains a value of “0”. By obtaining “0” and “0” in these two cycles, the first ODT activation condition shown in FIG. 7A is satisfied, and the ODT circuit 60 of the target ODT is turned on.
  • the chip enable signal CEn to be asserted is input to the memory package 11c (PKG3) of the group B in order to set the non-target ODT.
  • This chip enable signal CEn has a short assertion period, and when the ODT enable signal ODTEN is input, only the first cycle becomes “0” and the second cycle becomes “1”. By obtaining these “0” and “1”, the second ODT activation condition is satisfied, and the ODT circuit 60 of the non-target ODT of one memory chip of the memory package 11c (PKG3) is turned on.
  • a data read operation (DOUT) is performed.
  • the data read operation is started, for example, 300 nsec after the command (CMD) is input.
  • Data read from the memory chip of the memory package 11a (PKG1) is output to the controller 100 via the data line DQ.
  • a specific data read operation is as follows. After the ODT circuit 60 is turned on, the read enable RE and REn1 start toggling, and the tREH signal and the tRP signal are output alternately. Is done. After receiving the read enable signals RE, REn1, after a set time (tDQSRE), the memory chip synchronizes with the transmitted data read clock signals DQS, DQSn1, and outputs data D0, D1,. n1 is output to the data line DQ. Further, the assertion of the chip enable signal CEn ends, and the ODT circuit 60 also turns off.
  • the memory chip of the memory package 11c receives the ODT enable signal ODTEN when the chip enable signal CEn is asserted (“L” level), and the periodic signal added to the top In contrast, the first cycle is “0” and the second cycle is “0”. At this time, the ODT circuit 60 is turned on, and the data read operation (DOUT) is executed.
  • the chip enable signal CEn in the short assert period in which the first cycle for setting the non-target ODT becomes “0” and the second cycle becomes “1” is input to the memory package 11a (PKG1) of the group A. Is done.
  • the non-target ODT is set to the memory chip of the memory package 11a (PKG1).
  • the chip enable signal CEn input to the memory package 11b is negated (“H” level). Therefore, the memory chip of the memory package 11b is not activated.
  • the chip enable signal CEn in which the assert period is set is input to the memory package 11c (PKG3) of the group B so that only the first cycle is "0" and the second cycle is "1". You.
  • the chip enable signal CEn By the input of the chip enable signal CEn, the non-target ODT is set to the memory chip of the memory package 11c (PKG3).
  • the chip enable signal CEn input to the memory package 11a is negated. Since it is in the state (“H” level), the memory chip of the memory package 11a is not activated.
  • the chip enable signal CEn is asserted (“L” level).
  • L the chip enable signal
  • the ODT circuit of the non-target ODT is set to be turned on.
  • the non-target ODT flag is set to the target ODT flag and the selected memory chip.
  • the memory chip of the memory package 11b (PKG2) is accessed by a command, and a chip enable signal CEn2 to be asserted is input.
  • the ODT enable signal ODTEN is input in the asserted state, the ODT circuit of the target ODT is turned on.
  • the non-target ODT is turned on in another memory package 11c (PKG3).
  • a non-target ODT flag is set in one memory chip in the memory package 11a (PKG1). For this reason, if the ODT enable signal ODTEN is input when the chip enable signal CEn is not asserted, a malfunction occurs in the memory chip in which the non-target ODT is turned on. Therefore, the ODT circuit 60 is turned on for both the memory package 11a (PKG1) and the memory package 11b (PKG2) in the same group.
  • the chip enable signal CEn having a short-time assertion is generated, and the ODT enable signal ODTEN to which the periodic signal is added on the leading side is used.
  • the target ODT and the non-target ODT can be distinguished, and ODT control that does not malfunction is performed.
  • the present embodiment can provide a nonvolatile semiconductor memory device and a control method that can improve processing capacity without malfunction.
  • the ODT enable signal ODTEN to which a periodic signal is added at the beginning can set at least four ODT activation conditions in two cycles. If the ODT activation condition is not met, the ODT is not activated, so that malfunction can be prevented.
  • the number of cycles of the periodic signal can be increased or decreased according to the amount of information (multi-bit information). Since the asserted state is continuously detected twice with respect to the chip enable signal CEn, the accuracy of the operation can be ensured. Further, precise control of ON / OFF of the ODT can be realized without increasing the number of control pins and minimizing the overhead of the data transfer throughput.
  • a command is issued each time data is transferred, and the ON / OFF of the ODT circuit is specified in a chip unit, so that the overhead time required by issuing the ODT specification command is required.
  • the ODT designation command issuance is simplified, the overhead time can be reduced, and the data transfer throughput can be improved.
  • FIG. 10 is a diagram illustrating a cross-sectional structure of a memory package 11 having a TSV structure
  • FIG. 11 is a diagram illustrating a block configuration of the memory package 11.
  • the same components as those in the above-described CMP structure are denoted by the same reference numerals, and description thereof will be omitted.
  • the memory package as an example has a TSV structure in which a plurality of memory chips 35 are stacked in the vertical direction and connected by through silicon vias (TSV: Through Silicon Via) 31.
  • TSV Through Silicon Via
  • the category is a multi-chip package structure, but the installation state of the ODT circuit is different. Therefore, the cross-sectional structure shown in FIG. 10 is referred to as a TSV structure and is shown in FIG. The description will be made separately from the MCP structure having the cross-sectional structure.
  • a plurality of bumps 41 are provided on the lower surface of the package substrate 40, similarly to the MCP structure.
  • the package substrate 40 is electrically connected to the controller 100 via bumps 41 and circuit wiring.
  • One interface chip 20 is arranged on the main surface of the package substrate 40. Further, on the main surfaces of the interface chip 20 and the package substrate 40, for example, eight memory chips 35 (35a to 35h) are vertically stacked. The eight memory chips 35a to 35h are formed so as to be stacked upward from the package substrate 40 side such that the chip centers vertically overlap.
  • Each of the memory chips 35a to 35g except the uppermost memory chip 35h is provided with a through silicon via (TSV: Through Silicon Via) 36 extending from the upper surface to the lower surface.
  • Bumps 37 are provided between two adjacent memory chips 35 to electrically connect the TSVs 36 of each memory chip 35.
  • the uppermost memory chip 35h may have a configuration including the TSV 36.
  • the wiring 38 is provided on the lower surface of the lowermost memory chip 35a.
  • the bump 21 is provided between the wiring 38 and the interface chip 20.
  • a bump 42 is provided between the lowermost wiring 38 and the package substrate 40.
  • a plurality of sets (groups) of a pair of memory packages 11 mounted at opposing positions on both sides of the PCB board 2 so as to sandwich the mounting surfaces on the front and back sides. ) Have. Also in this configuration example, the pair of memory packages 11a and 11b opposed to each other in the A group have substantially the same bus length (length of circuit wiring) connected to the controller 100. Similarly, the pair of memory packages 11c and 11d in the B group are assumed to have substantially the same bus length.
  • the memory packages 11 are arranged in pairs, but are not limited to two sets (groups) of four, and can be changed as appropriate.
  • the memory chip 30 having the CMP structure and the memory chip 35 having the TSV structure are examples of a three-dimensional stacked NAND flash memory including a memory cell array 34 in which memory cells are three-dimensionally arranged above a semiconductor substrate.
  • a planar NAND flash memory including a memory cell array in which memory cells are two-dimensionally arranged on a semiconductor substrate may be used.
  • Each of the memory chips 35 (35a to 35h) transmits and receives data and the like to and from the controller 100 via one interface chip 20 arranged in the package.
  • Each memory chip 35 includes a memory cell array 34 for storing data and the like.
  • the interface chip 20 has an input / output control circuit 50, a logic circuit 51, and an ODT control circuit 52, and is equivalent to the configuration shown in FIG.
  • An ODT circuit 60 is provided in the input / output control circuit 50 and the logic circuit 51.
  • the ODT control circuit 52 includes a parameter storage unit 53.
  • the parameter storage unit 53 stores parameters relating to the ODT circuit 60. It is not essential that the ODT control circuit 52 includes the parameter storage unit 53, and this parameter may be stored in a memory area of another circuit.
  • the ODT control circuit 52 is configured to control the ODT circuit incorporated in the input / output control circuit 50 and the logic circuit 51 according to the parameters read from the parameter storage unit 53, the ODT enable signal transmitted from the logic circuit 51, and other signals. 60 is controlled.
  • Each control signal (chip enable signal CEn, etc.) of the input / output control circuit 50 and the logic circuit 51 is the same as the control signal in the circuit configuration shown in FIG. 3 described above, and a description thereof will be omitted.
  • the memory package 11 of this embodiment is mounted in pairs on the front and back mounting surfaces of the PCB substrate 2. That is, the memory package 11a and the memory package 11b mounted to face the front and back surfaces of the PCB substrate 2 are group A, and similarly, the memory package 11c and the memory package 11d are group B.
  • the interface of the memory package 11 since the characteristics are different for each PCB substrate, in order to maximize the effect of the ODT, that is, the suppression of signal reflection, the interface of the memory package 11 must be adjusted to the characteristics of each PCB substrate. It is necessary to precisely control ON / OFF of the ODT in units of the chip 20.
  • the memory packages 11a to 11c (PKG1 to PKG3) are representatively shown.
  • the controller 100 executes a parameter write operation (Set Feature) to set various parameters.
  • the controller 100 sets the interface chip 20 for turning on the ODT circuit 60 in the interface chip 20 of each memory package 11.
  • a target ODT flag is set to turn on the ODT circuit 60.
  • an EFh command is issued from the controller 100, and a target ODT flag is set for the interface chips 20 of all the memory packages 11a to 11d (PKG1 to PKG4).
  • a command notifying that Set @ Feature is to be executed, for example, a D5h command is issued to set the non-target ODT flag in the interface chip 20 of the selected memory package 11.
  • a non-target ODT flag is set in the interface chip 20 of the memory packages 11a and 11c (PKG1 and PKG3).
  • the controller 100 After setting the non-target ODT flag, the controller 100 issues a data read (DOUT) command (CMD) to all memory chips.
  • the chip enable signal CEn1 switches to the asserted (L level) state in order to activate only one memory chip for the memory package 11a (PKG1) of the group A.
  • the ODT enable signal ODTEN is input, and the first cycle is “0” and the second cycle is “0” with respect to the periodic signal given at the beginning. Get the value of. By obtaining “0” and “0” in these two cycles, the above-described first ODT activation condition is satisfied, and the ODT circuit 60 of the target ODT is turned on in the interface chip 20.
  • the chip enable signal CEn is input to the memory package 11c (PKG3) of the group B.
  • This chip enable signal CEn has a short assertion period.
  • the chip enable signal CEn1 is input, in the memory package 11c to which the non-target ODT is set, only the first cycle is "0" and the second cycle is "1".
  • the acquisition of “0” and “1” satisfies the second ODT setting condition, and turns on the ODT circuit 60 of the non-target ODT in the interface chip 20.
  • the chip enable signal CEn input to the memory package 11b is negated ("H" level). Therefore, even if the ODT enable signal ODTEN is input, the memory chip of the memory package 11b is not activated.
  • a data read operation (DOUT) is performed.
  • the data read operation is started, for example, 300 nsec after the command (CMD) is input.
  • Data read from the memory chip of the memory package 11a (PKG1) is output to the controller 100 via the data line DQ. Further, the assertion of the chip enable signal CEn ends, and the ODT circuit 60 also turns off.
  • the memory chip of the memory package 11c receives the ODT enable signal ODTEN when the chip enable signal CEn is asserted ("L" level) and adds the cycle to the top of the chip.
  • the first cycle is "0” and the second cycle is "0".
  • the ODT circuit 60 of the target ODT is turned on, and the data read operation (DOUT) is executed.
  • the chip enable signal CEn for a short assertion period is input to the memory package 11a (PKG1) of the group A, the ODT enable signal ODTEN is input, the first cycle is set to "0", and the second cycle is set to "0". 1 ".
  • the acquisition of “0” and “1” satisfies the second ODT setting condition and turns on the ODT circuit 60 of the non-target ODT.
  • the chip enable signal CEn input to the memory package 11b is not asserted (“H”). Therefore, the memory chip of the memory package 11b is not activated.
  • the memory package 11c (PKG3) of the group B only the first cycle is "0", the second cycle is "1", and the non-target ODT is set. Even when the same ODT enable signal ODTEN is input to the memory package 11a (PKG1), the memory chip of the memory package 11a is not activated because the chip enable signal CEn input to the memory package 11a is negated. As described above, even if the memory package has the TSV structure, the same operation and effect as those of the above-described CMP structure (1 of the first embodiment) can be obtained.
  • the non-target ODT circuit is set to be turned on when the chip enable signal CEn is detected in the order of “0” and “1”. Can be set to turn on the non-target ODT circuit when is detected in the order of “1” and “0”.
  • a cycle signal or clock signal
  • the present invention is not particularly limited thereto. Many are possible.
  • the ODT signal can be divided not only into binary ON / OFF but also into multiple values, and switching can be performed in multiple stages.
  • FIG. 14 shows a circuit configuration example of the memory system of the present embodiment. 6, the memory package 11a and the memory package 11b mounted in pairs on the front and rear mounting surfaces of the PCB substrate 2 are group A, and similarly, the memory package 11c and the memory package 11d are group B. I do.
  • the ODT enable signal ODTEN and the write enable signal WEn are transmitted from the controller 100 to each of the memory packages 11 via a separately wired common bus. Further, the controller 100 transmits an individual chip enable signal CEn to each memory chip through an individual bus connected to each memory package 11. Further, the write enable signal line is an existing line, and is not a newly added line.
  • the above-described periodic signal is added to the write enable signal WEn, and “0” and “1” are obtained from assertion and negation of the chip enable signal CEn.
  • the first and second ODT activation conditions are set according to the truth diagrams shown in FIGS. 7A and 7B described above. It is to be noted that, usually, when the ODT circuit 60 is on, the write enable signal WEn is not cycled and is a fixed value.
  • an EFh command is issued from the controller 100, and the target ODT flag is set for all the memory chips in each of the memory packages 11a to 11d (PKG1 to PKG4).
  • a D5h command is issued to set the non-target ODT flag in one memory chip in each memory package 11.
  • a non-target ODT flag is set for one memory chip in the memory packages 11a and 11c (PKG1 and PKG3).
  • FIG. 14 shows a timing chart for reading data during the assertion (L level) of the chip enable signal CEn.
  • the controller 100 After setting the non-target ODT flag, the controller 100 issues a data read (DOUT) command (CMD) to all memory chips.
  • DOUT data read
  • the chip enable signal CEn1 is asserted (“L”) to activate only one memory chip for the memory package 11a (PKG1) of the group A. "Level).
  • the controller 100 After the assertion of the chip enable signal CEn1 is started, the controller 100 generates a periodic signal of at least two cycles for the leading end of the write enable signal WEn.
  • the ODT circuit 60 of the target ODT is turned on to satisfy the ODT activation condition shown in FIG. 7A.
  • a data read operation (DOUT) is performed.
  • the chip enable signal CEn1 ends the asserted state, and the ODT circuit 60 is turned off.
  • the first cycle is set to "0" and the second cycle is set to "1" by the periodic signal provided in the write enable signal WEn.
  • the chip enable signal CEn To enable the chip enable signal CEn to be asserted for a short period of time.
  • the chip enable signal CEn By the assertion of the chip enable signal CEn, the non-target ODT activation condition shown in FIG. 7B described above is satisfied, and the ODT circuit 60 of the non-target ODT of the memory chip of the memory package 11c (PKG3) is turned on.
  • the write enable signal WEn provided with the periodic signal is also input to the memory package 11b (PKG2) paired with the memory package 11a.
  • the chip enable signal CEn input to the memory package 11b is not asserted (“H” level)
  • “1” and “1” are obtained, the non-target ODT activation condition is not satisfied, and the memory package 11b The memory chip is not activated.
  • the memory chip of the memory package 11c (PKG3) turns on the ODT circuit 60 of the target ODT by the periodic signal provided in the write enable signal WEn when the chip enable signal CEn is asserted.
  • a chip enable signal CEn in which only the first cycle is "0" and the second cycle is "1" in the periodic signal provided for the write enable signal WEn, is input. Is done.
  • the chip enable signal CEn By the input of the chip enable signal CEn, the non-target ODT is set to the memory chip of the memory package 11a (PKG1). After the ODT circuit 60 is turned on, a data read operation (DOUT) is performed.
  • the chip enable signal CEn input to the memory package 11b is not asserted ( Therefore, the memory chip of the memory package 11b is not activated.
  • the chip enable signal CEn in which the assert period is set is input to the memory package 11c (PKG3) of the group B so that only the first cycle is "0" and the second cycle is "1". You.
  • the non-target ODT is set to the memory chip of the memory package 11c (PKG3).
  • the assert and negate chip enable signals CEn are generated in two cycles. At least four ODT activation conditions can be set. Further, precise control of ON / OFF of the target ODT and the non-target ODT can be realized while minimizing the overhead of the data transfer throughput without increasing the number of control pins.
  • the ODTEN signal commonly applied to all the packages PKG is used as a clock signal
  • the chip enable signal CEn individually applied to the packages PKG is used as a data signal.

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Abstract

メモリシステムは、複数のメモリパッケージとＯＤＴ回路とコントローラとを備える。メモリパッケージは、一対で基板を挟んで対向配置され、共通バスによりコントローラと接続される。ＯＤＴ回路は、全てのメモリパッケージに配置され、信号の反射を抑制する。コントローラは、共通バスを通じて、指定されたメモリパッケージに対してデータの書き込み又は読み出し、及びＯＤＴ回路のオンオフ制御を行い、ＯＤＴ回路をオンするためのＯＤＴ起動条件を保持する。ＯＤＴ起動条件は、制御信号の先頭に設けた少なくとも２サイクルの周期信号によって定義される２bitの情報信号である。コントローラは、周期信号を用いて連続して２回取得したチップイネーブル信号ＣＥｎのアサートの状態がＯＤＴ起動条件に一致した際にＯＤＴ回路をオンする。

Description

メモリシステム及び制御方法
　実施形態は、不揮発性半導体記憶装置を用いたメモリシステム及び制御方法に関する。　
　不揮発性半導体記憶装置のＮＡＮＤ型フラッシュメモリを基板実装した際に発生するデバイス端での信号の反射を抑制するODT(On Die Termination)技術が用いられている。
特開２０１５－０８４４３２号公報
　誤動作なく、処理能力を向上できるメモリシステム及び制御方法を提供する。
　実施形態に係るメモリシステムは、数のメモリチップを含み、一対で対向配置される組を複数配置して共通バスにより接続される複数のメモリパッケージと、全ての前記メモリパッケージに配置され、信号の反射を抑制するＯＤＴ(On Die Termination)回路と、前記共通バスを通じて、指定されたメモリパッケージのメモリチップに対してデータの書き込み又は読み出し、及び該メモリパッケージの前記ＯＤＴ回路のオンオフ制御を行うコントローラと、を備え、前記コントローラは、少なくとも２サイクルの周期信号によって定義される２bitの情報信号により設定される前記ＯＤＴ回路をオンするためのＯＤＴ起動条件を保持し、前記周期信号を用いて取得したチップイネーブル信号ＣＥｎのアサートの状態が前記ＯＤＴ起動条件のパターンに含まれていた際に前記ＯＤＴ回路をオンする。
図１は、第１の実施形態に係る不揮発性半導体記憶装置を用いたメモリシステムの構成を概念的に示すブロック図である。 図２は、第１の実施形態に係る不揮発性半導体記憶装置（ＭＣＰ）の断面図である。 図３は、第１の実施形態に係る不揮発性半導体記憶装置（ＭＣＰ）のブロック図である。 図４Ａは、第１の実施形態に係る不揮発性半導体記憶装置入出力制御回目におけるＯＤＴのオン／オフ制御回路の構成例を示す図である。 図４Ｂは、第１の実施形態に係る不揮発性半導体記憶装置における入出力端子及び入出力制御回路の接続を模式的に示す回路図である。 図５は、第１の実施形態に係る不揮発性半導体記憶装置におけるロジック回路の接続を模式的に示す回路図である。 図６は、第１の実施形態に係るメモリシステムの回路構成を模式的に示す図である。 図７Ａは、第１の実施形態に係るターゲットＯＤＴの第１ＯＤＴ起動条件を示す図である。 図７Ｂは、第１の実施形態に係るノンターゲットＯＤＴの第２ＯＤＴ起動条件を示す図である。 図８、第１の実施形態（ＭＣＰ）に係るメモリシステムのデータ読みだし動作の際のＯＤＴのオンオフを説明するためのタイミングチャートである。 図９Ａは、第１の実施形態に係るメモリシステムのデータ読みだし動作について説明するためのタイミングチャートである。 図９Ｂは、第１の実施形態に係るメモリシステムのデータ読みだし動作について説明するためのタイミングチャートである。 図１０は、第１の実施形態に係る不揮発性半導体記憶装置（ＴＳＶ）の断面図である。 図１１は、第１の実施形態に係る不揮発性半導体記憶装置（ＴＳＶ）のブロック図である。 図１２は、第１の実施形態（ＴＳＶ）に係るメモリシステムのデータ読みだし動作について説明するためのタイミングチャートである。 図１３は、第２の実施形態に係るメモリシステムの回路構成を模式的に示す図である。 図１４は、第２の実施形態に係るメモリシステムのデータ読みだし動作の際のＯＤＴ回路のオンオフを説明するためのタイミングチャートである。
実施形態
　以下、図面を参照して、実施形態について詳細に説明する。　
　実施形態は、不揮発性半導体記憶装置である、例えばＮＡＮＤ型フラッシュメモリを含むメモリパッケージ１１を用いたメモリシステム１である。メモリシステム１は、主として、複数のメモリパッケージ１１（１１ａ～１１ｄ）とコントローラ１００とを備える。メモリパッケージ１１は、一対でＰＣＢ基板（Print Circuit Board）２を挟んで対向配置され、共通バス３によりコントローラ１００と接続される。全てのメモリパッケージ１１内又は、全てのメモリパッケージ内の各メモリチップ内には、ＯＤＴ(on die termination)回路６０（図１１及び図３に示す）が配置され、信号の反射を抑制する。コントローラ１００は、指定されたメモリパッケージ１１に対して、共通バス３を通じてデータの書き込み又は読み出し、及びＯＤＴ回路６０のオンオフ制御を行う。
　さらに、コントローラ１００は、ＯＤＴ回路６０をオンするためのＯＤＴ起動条件を保持する。ＯＤＴ起動条件は、制御信号（ＯＤＴイネーブル信号ＯＤＴＥＮ、又はライトイネーブル信号ＷＥｎ）の先頭に設けた、少なくとも２度の立ち上がりを持つ２サイクルの周期信号によって定義される２bitの情報信号により設定する。本実施形態における周期信号とは、クロック信号と同等であり、立ち上がりと立ち下がりの信号値の周期的な変化を有する信号である。また、２つのサイクルは、同一周期（パルス幅）であることを前提とするが、設計に応じて異なる周期（パルス幅）であってもよい。従って、回路内で使用しているクロック信号でＯＤＴ起動に利用することが可能なクロック信号があれば、周期信号として代用することも可能である。コントローラ１００は、連続して２回取得したチップイネーブル信号ＣＥｎのアサート（assert）の状態がＯＤＴ起動条件のパターンに一致した際に、ＯＤＴ回路をオンすることで、ターゲットＯＤＴ及びノンターゲットＯＤＴのＯＤＴ回路をオンに設定する。また、チップイネーブル信号ＣＥｎがアサートからネゲート（negate）に切り換えられた際に、ＯＤＴ回路をオフするように設定される。
　［第１の実施形態の１（ＣＭＰ構造）］
　本実施形態において、一例とするメモリパッケージは、各メモリチップの電極端子が端に露出するように、複数のメモリチップが斜めに積み重ねられるＭＣＰ（Multi-Chip Package）構造である。このＭＣＰ構造においては、ＯＤＴ回路がメモリパッケージ内の各メモリチップに搭載されている。
　図１に示すように、メモリシステム１は、主として、ＰＣＢ基板２に実装される複数のメモリパッケージ１１（PKG1～PKG4：１１ａ～１１ｄ）と、共通バスを含むバス３により接続して各メモリパッケージ１１ａ～１１ｄを駆動制御するコントローラ１００と、を備えている。コントローラ１００は、外部のホスト機器２００に接続される。コントローラ１００は、例えばホスト機器２００から発行されるコマンドに基づいて、各メモリパッケージ１１ａ～１１ｄを制御し、データの書き込み及び読み出し等を行う。
　メモリシステム１は、ＰＣＢ基板２の表裏の実装面を挟むようにして、両面上で対向する位置に実装される一対のメモリパッケージ１１を複数の組（グループ）で有している。この構成例では、Ａグループ内で対向配置される一対のメモリパッケージ１１ａ，１１ｂは、コントローラ１００に接続するバス長（回路配線の長さ）が略同一になっているものとする。Ｂグループの一対のメモリパッケージ１１ｃ，１１ｄも同様に、バス長が略同一であるものとする。なお、メモリパッケージ１１は、対を成す配置ではあるが、２グループ４個に限定されるものではなく、グループ数は設計に応じて、適宜、変更が可能である。
　図２に示すメモリパッケージ１１の断面構造、及び図３に示すブロック構成を参照してメモリシステム１の構成については、詳細に説明する。　
　メモリパッケージ１１の内部において、パッケージ基板（半導体基板）４０の下面には、接続用部材及び入出力の電極となる複数のバンプ４１が設けられる。メモリパッケージ１１がＢＧＡ（Ball Grid Array）パッケージの場合、バンプ４１は、半球形状のはんだボールを用いている。パッケージ基板４０は、バンプ４１及び回路配線を介してコントローラ１００に電気的に接続される。
　メモリパッケージ１１は、パッケージ基板４０上に各メモリチップ３０の中心を斜め方向にずらす状態で、例えば８個のメモリチップ３０（３０ａ～３０ｈ）を階段状に斜めに積み重ねて、端に設けた電極端子３１が露出する構造である。これらの電極端子３１は、金属ワイヤ配線３２を用いて、ワイヤボンディングによりパッケージ基板４０等の電気回路と電気的に接続される。
　図３に示すように、メモリチップ３０（３０ａ～３０ｈ）は、インターフェースチップ３３とメモリセルアレイ３４を有している。インターフェースチップ３３は、少なくとも入出力制御回路５０、ロジック回路５１、及びＯＤＴ制御回路５２を含む。インターフェースチップ３３は、パッケージ基板４０とメモリチップ３０との間でデータ等を転送する。尚、パッケージ基板４０は、コントローラ１００とインターフェースチップ３３との間でデータ等を転送する。
　インターフェースチップ３３のロジック回路５１は、リードイネーブル信号ＲＥ及びＲＥｎ、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、ライトプロテクト信号ＷＰｎ、並びにＯＤＴイネーブル信号ＯＤＴＥＮにそれぞれ対応する端子が設けられている。ロジック回路５１は、例えば、リードイネーブル信号ＲＥ及びＲＥｎを受信する端子に接続されるＯＤＴ回路６０を含む。また、ロジック回路５１は、受信した信号を、ＯＤＴ制御回路５２に転送する。
　さらに、入出力制御回路５０は、データ線ＤＱ、並びにクロック信号ＤＱＳ及びＤＱＳｎ毎にそれぞれ対応する各端子及び各入出力制御回路が設けられている。クロック信号ＤＱＳは、データの入出力の際に用いられるクロック信号であり、クロック信号ＤＱＳｎは、クロック信号ＤＱＳの反転信号である。図４Ｂに示すように、ＤＱ端子、ＤＱ端子及びＤＱＳｎ端子の各端子には、それぞれ並列接続される各１つの入力レシーバ６４と、出力ドライバ６５と、ＯＤＴ回路６０とが設けられている。これらの各端子は、出力ドライバ６５の出力端子と接続している。さらに、各端子は、ＯＤＴ回路６０を介して入力ドライバ６４の入力端子と接続している。
　ＯＤＴ回路６０は、データ等の入出力時において、外部（コントローラ１００）との間で生じる信号の反射を終端抵抗を用いて抑制（又は、消滅）させる回路である。つまり、メモリシステム１は、同じバス３によりコントローラ１００と、複数のメモリパッケージの各メモリチップとが共通に接続されている。このため、非選択のメモリチップからの信号の反射が、信号の入力先である選択されたメモリチップ又は、コントローラ１００へ伝わる。この信号の反射は、入力信号におけるノイズとなる。従って、ＯＤＴ回路６０を用いて、信号の反射を抑制する。
　ここで、各制御信号について説明する。チップイネーブル信号ＣＥｎは、メモリパッケージ(PKG1～PKG4）１１のメモリチップを選択的にイネーブルにするための信号であり、Ｌｏｗ（“Ｌ”）レベルでアサートされる。尚、以下の説明では、アサートされていないことをネゲートと称している。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／Ｏがコマンドであることを示す信号であり、Ｈｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏがアドレスであることを示す信号であり、“Ｈ”レベルでアサートされる。
　ライトイネーブル信号ＷＥｎは、受信した情報信号又はデータをメモリパッケージ１１内へ取り込むための信号であり、コントローラ１００よりコマンド、アドレス、及びデータ等を受信する度に、“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号ＷＥｎが立ち上がる度に、信号がメモリパッケージ１１に取り込まれる。
　リードイネーブル信号ＲＥ及びＲＥｎは、コントローラ１００が、メモリ１０から各データを読み出すための信号である。リードイネーブル信号ＲＥｎは、信号ＲＥの反転信号である。例えばリードイネーブル信号ＲＥｎは、“Ｌ”レベルでアサートされる。ライトプロテクト信号ＷＰｎは、書き込み動作の禁止を命令するための信号であり、“Ｌ”レベルでアサートする。ＯＤＴイネーブル信号ＯＤＴＥＮは、メモリチップ３０内のＯＤＴ回路６０のＯＮ／ＯＦＦ状態を制御する信号であり、“Ｈ”レベルでアサートされる。以下の説明において、ＯＤＴ回路６０がオン・オフすることで、ターゲットＯＤＴ、ノンターゲットＯＤＴがオン・オフするものとする。
　入出力制御回路５０は、データ線ＤＱ、並びにクロック信号ＤＱＳ及びＤＱＳｎに対応する端子に接続される。入出力制御回路５０は、データ線ＤＱ、並びにクロック信号ＤＱＳ及びＤＱＳｎに対応する端子に接続されるＯＤＴ回路６０を含む。入出力制御回路５０は、コントローラ１００とメモリパッケージ１１との間でデータ線ＤＱを介して送受信される８ビットの入出力データ信号ＩＯ、並びにクロック信号ＤＱＳ及びＤＱＳｎの入出力を制御する。入出力データ信号ＩＯは、８ビットのデータ信号であり、各種コマンド、アドレス、データ等を含む。なお、入出力データ信号ＩＯは８ビットに限定されず、適宜設定可能である。
　ＯＤＴ制御回路５２は、パラメータ記憶部５３を備えている。ＯＤＴ制御回路５２は、パラメータ記憶部５３から読み出したパラメータと、ロジック回路５１から送信されたＯＤＴイネーブル信号及び他の信号とに応じて、入出力制御回路５０及びロジック回路５１に組み込まれたＯＤＴ回路６０を制御する。パラメータ記憶部５３は、ＯＤＴ回路６０に関するパラメータを記憶する。なお、ＯＤＴ制御回路５２は、パラメータ記憶部５３を備えることは必須ではなく、このパラメータは、他の回路のメモリ領域に保存してもよい。
　図４Ａを参照して、ＯＤＴ制御回路５２内に設けられるＯＤＴオンオフ制御回路５４の一例について説明する。　
　ＯＤＴオンオフ制御回路５４は、Featレジスタ５５と、ＮＡＮＤ回路５６，５７と、フリップフロップ（ＦＦ）回路５８，５９とで構成される。　
　Featレジスタ５５は、ターゲットＯＤＴフラグ及びノンターゲットＯＤＴフラグを出力する。ノンターゲットＯＤＴフラグは、３つの入力端を有するＮＡＮＤ回路５６の１つの入力端に入力され、ターゲットＯＤＴフラグは、３つの入力端を有するＮＡＮＤ回路５７の１つの入力端に入力される。
　ＦＦ回路５８，５９は、直列的に２段に接続され、チップイネーブル信号ＣＥｎ及びＯＤＴイネーブル信号ＯＤＴＥＮが入力される。ＦＦ回路５８，５９は、ＯＤＴイネーブル信号ＯＤＴＥＮをクロック信号として、チップイネーブル信号ＣＥｎを反転する。　
　１段目のＦＦ回路５８は、チップイネーブル信号ＣＥｎ及びＯＤＴイネーブル信号ＯＤＴＥＮの入力端子に接続する。ＦＦ回路５８の出力端から、ＮＡＮＤ回路５６へチップイネーブル信号ＣＥｎへ入力し、ＮＡＮＤ回路５７へはチップイネーブル信号ＣＥｎを反転させて入力する。また、２段目のＦＦ回路５９は、１段目のＦＦ回路５８から出力されたチップイネーブル信号ＣＥｎが入力端に入力される。ＦＦ回路５９の出力端から、ＮＡＮＤ回路５６，５７へは、共に、チップイネーブル信号ＣＥｎを反転させて入力する。ＮＡＮＤ回路５６は、ＯＤＴ回路６０へノンターゲットＯＤＴフラグを出力し、ＮＡＮＤ回路５７は、ＯＤＴ回路６０へターゲットＯＤＴフラグを出力する。
　次に、図４Ｂを参照して、ＯＤＴ回路６０の構成について説明する。　
　まず、入出力制御回路５０に含まれるＯＤＴ回路６０について説明する。
　図４Ｂに示すように、入出力制御回路５０は、対応する端子毎に、ＯＤＴ回路６０、入力レシーバ６４、及び出力ドライバ６５を含む。
　入力レシーバ６４は、例えばバッファとして機能し、コントローラ１００からの入力信号を、例えばメモリパッケージ１１内で処理するための適正な電圧レベルに変換して、インターフェースチップ２０内の他の回路、及びメモリチップ３０に転送する。　
　出力ドライバ６５は、例えばバッファとして機能し、メモリチップ３０から転送された信号を、適正な電圧レベルに変換して、コントローラ１００に出力する。　
　ＯＤＴ回路６０は、端子と入力レシーバ６４の間に設けられる。ＯＤＴ回路６０は、ｐチャネルＭＯＳトランジスタ６１、ｎチャネルＭＯＳトランジスタ６２、並びに可変抵抗素子６３ａ及び６３ｂを含む。
　ｐチャネルＭＯＳトランジスタ６１は、ゲートにＯＤＴＳｎ信号が入力され、ソースに電源電圧ＶＣＣが印加され、ドレインが可変抵抗素子６３ａの一端に接続される。ｐチャネルＭＯＳトランジスタ６１は、電源電圧ＶＣＣが印加されている電圧線（電源電圧線）と可変抵抗素子６３ａを接続するための第１スイッチ素子として機能する。
　可変抵抗素子６３ａの他端は、端子と入力レシーバとを接続する配線、及び可変抵抗素子６３ｂの一端に接続される。ＯＤＴ制御回路５２は、セットフューチャー（Set Feature）時に書き込まれたパラメータに応じて可変抵抗素子６３ａ及び６３ｂの抵抗値を設定する。
　ｎチャネルＭＯＳトランジスタ６２は、ゲートに信号ＯＤＴＳが入力され、ドレインが可変抵抗素子６３ｂの他端に接続され、ソースに接地電圧ＶＳＳが印加される。ｎチャネルＭＯＳトランジスタ６２は、接地電圧ＶＳＳが印加されている電圧線（接地電圧線）と可変抵抗素子６３ｂを接続するための第２スイッチ素子として機能する。
　ＯＤＴ制御回路５２は、ＯＤＴ回路６０を制御するために、信号ＯＤＴＳ及び信号ＯＤＴＳｎを与える。信号ＯＤＴＳｎは、信号ＯＤＴＳの反転信号である。ＯＤＴ制御回路５２は、ＯＤＴ回路６０から、信号ＯＤＴＳのときに“Ｈ”レベルを出力させ、信号ＯＤＴＳｎのときに“Ｌ”レベルを出力させる。
　次に、図５を参照して、ロジック回路５１に含まれるＯＤＴ回路６０について説明する。図５に示すように、ロジック回路５１は、対応する端子毎に、入力レシーバ６４を含む。そしてリードイネーブル信号ＲＥｎ及びＲＥに対応する端子と入力レシーバ６４との間には、ＯＤＴ回路６０が設けられている。但し、リードイネーブル信号ＲＥｎ及びＲＥに対応する端子に接続されるＯＤＴ回路６０は、必須ではなく、他の端子に接続されるＯＤＴ回路６０を利用してもよく、任意に設定可能である。
　次に、図１及び図６乃至図９Ａ，９Ｂを参照して、マルチドロップバス接続におけるメモリパッケージ１１のＯＤＴ制御について説明する。図６は、第１の実施形態に係るメモリシステムの回路構成を模式的に示す図である。メモリパッケージ１１は、前述したように、複数のＮＡＮＤ型フラッシュメモリチップが積層形成されている。本実施形態では、図１に示したように、複数のメモリパッケージ１１（１１ａ～１１ｄ）ＰＣＢ基板２の表裏面の実装面に、対で実装する構造例である。メモリパッケージ１１の接続方式としては、設計の自由度から同じバス上に複数のメモリパッケージ１１を接続するマルチドロップバス接続を採用し、チップアドレス情報を用いることにより、所望する１つのメモリチップを選択する。
　マルチドロップバス接続の場合、２対２組の最小４つのメモリパッケージ１１の構成から信号の反射による問題が生じる。このマルチドロップバス接続は、ＰＣＢ基板２ごとに特性が異なるため、ＯＤＴの効果即ち、信号の反射の抑制を最大化するためには、個々のＰＣＢ基板２の特性に合うように、メモリパッケージ１１の単位でＯＤＴのオン・オフを精密制御する必要がある。
　また、図１及び図６に示すように、ＰＣＢ基板２の表裏面に対向して実装するメモリパッケージ１１ａとメモリパッケージ１１ｂをグループＡとし、同様にメモリパッケージ１１ｃとメモリパッケージ１１ｄをグループＢとする。　
　コントローラ１００から各メモリパッケージ１１へ、共通バスにより信号ＯＤＴＥＮが送信される。チップイネーブル信号ＣＥｎは、コントローラ１００から各メモリパッケージ１１へ個別に接続される専用バスを通じて、各メモリチップへ選択的にチップイネーブル信号ＣＥｎを送信する。
　本実施形態では、ＯＤＴ端子に入力する制御信号の先頭に、２回の立ち上がりを持つように周期する信号、例えばクロック信号と同様な周期信号を付与する。この周期信号を付与したことで、各メモリパッケージ１１のＣＥｎ端子に多ビットデータを転送することができ、適正なＯＤＴ回路６０のオン・オフを実施する。即ち、ＯＤＴイネーブル信号ＯＤＴＥＮの先頭側に、制御情報を含む１つの周期信号を付与する。ＯＤＴイネーブル信号ＯＤＴＥＮと周期信号による２回の信号立ち上がり（２サイクル）を有する２bit（００，０１，１０，１１の４つのパターン）の情報信号として利用する。つまり、チップイネーブル信号ＣＥｎがアサート（“Ｌ”レベル）か否かにより、ＯＤＴにおけるターゲットＯＤＴ（Trgt ODT）及び、ノンターゲットＯＤＴ(Non Trgt ODT)をオンする。即ち、１つの周期信号を設けることにより、２bitの情報を与えることができる。
　本実施形態では、２bitの情報のうちの１つのパターンに対して、チップイネーブル信号ＣＥｎのアサートの状態を後述するＯＤＴ起動条件として定義する。ここでは、連続して２回検出したアサートの状態がＯＤＴを起動する設定のパターンであれば、ＯＤＴ回路６０をオンすることで、ターゲットＯＤＴ及びノンターゲットＯＤＴをオンに設定する。ターゲットＯＤＴは、データの読み出し・書き込みのためにアクセスされているメモリパッケージ１１内のＯＤＴ回路６０がオン又はオフしている状態を示す。ノンターゲットＯＤＴは、他のメモリパッケージ１１にアクセスされた際に発生する信号の反射を消すために、ＯＤＴ回路６０がオン又はオフしている状態を示す。
　また、この周期信号の１サイクル（信号の立ち上がりから立ち上がりまで）の幅は、ライトイネーブル信号ＷＥの切り換えタイミングの４倍程度であり、例えば、最大１００nsec～最小２５nsec程度である。
　まず、図７Ａ，７Ｂ及び図８を参照して、ＯＤＴイネーブル信号ＯＤＴＥＮに付与される周期信号とチップイネーブル信号ＣＥｎの関係について説明する。　
　ここでは、図８に示すメモリパッケージ１１ａ（ＰＫＧ１）に入力するEFhコマンド、D5hコマンド（チップアドレス付きセットフューチャーコマンド：set future command）、ＯＤＴイネーブル信号ＯＤＴＥＮ及び、チップイネーブル信号ＣＥｎを一例として説明する。ＯＤＴイネーブル信号ＯＤＴＥＮは、先頭側に少なくとも１つの周期信号が付与されて、２サイクル（２bit）の情報信号を有している。尚、以下の説明においては、図７Ａ，７Ｂ及び図８に示すチップイネーブル信号ＣＥｎの “Ｌ”レベルは、“０”を示し、“Ｈ”レベルは、“１”を示している。尚、周期信号のサイクル数は、所望する情報量に応じて、適宜設定すればよく、限定されているものではない。
　図７Ａは、ターゲットＯＤＴをＯＮさせるための第１ＯＤＴ起動条件を示すチップイネーブル信号ＣＥｎの２値（真理値）を示している。ここでは、ターゲットＯＤＴフラグが設定された状態で、周期信号の２つの立ち上がり（１、２サイクル）のタイミングにおいて、チップイネーブル信号ＣＥｎが連続して“０”，“０”が取得されれば、第１ＯＤＴ起動条件を満たして、ＯＤＴ回路６０をオンする設定である。これ以外で、周期信号の１、２サイクルのいずれかのタイミングにおいて、チップイネーブル信号ＣＥｎの出力に“１”が含まれた場合（［“０”，“１”］、［“１”，“０”］及び［“１”，“１”］）には、ＯＤＴ回路６０をオンしないように設定される。尚、ターゲットＯＤＴフラグが設定されていなければ、第１ＯＤＴ起動条件による検出は行わない。
　具体的には、まず、ＯＤＴ回路６０をオンするためには、ターゲットＯＤＴフラグが設定されていなければならない。この例では、コントローラ１００からのEFhコマンドによって、各メモリパッケージ１１内の全チップに対して、ターゲットＯＤＴフラグが設定される。
　次に、ターゲットＯＤＴフラグが設定された全チップに対して、１つのメモリチップのみを活性化させるために、チップイネーブル信号ＣＥｎをアサート（“Ｌ”レベル）する。この時、チップイネーブル信号ＣＥｎは、データ読み出し（DOUT）時間を含むアサート時間に設定されている。例えば、図８に示すグループＡのメモリパッケージ１１ａ（ＰＫＧ１）において、チップイネーブル信号ＣＥｎがアサート（Ｌレベル）している状態の時に、２つのサイクルの周期信号が入力した場合には、１サイクル目が“０”、２サイクル目が“０”を取得する。この時、ＯＤＴ回路６０をオンさせて、ターゲットＯＤＴをオンに設定し、データ読み出し動作（DOUT）が実行できる。
　また、グループＡのメモリパッケージ１１ｂ（ＰＫＧ２）にネゲートである“Ｈ”レベルのチップイネーブル信号ＣＥｎが入力されている状態時に、周期信号が付与されているＯＤＴイネーブル信号ＯＤＴＥＮが入力する。この時、周期信号の１サイクル目が“１”、２サイクル目が“１”となり、ＯＤＴ回路６０はオンしない。
　次に、図７Ｂは、メモリパッケージ１１内の選択された１つのメモリチップにノンターゲットＯＤＴをＯＮさせるための第２ＯＤＴ起動条件を示すチップイネーブル信号ＣＥｎの２値（真理値）を示している。ここでも、ノンターゲットＯＤＴフラグが設定された状態で、例えば、チップイネーブル信号ＣＥｎがアサートする期間が５μsec～１０μsecの場合に、周期信号の２つの立ち上がり（１、２サイクル）において最初の１サイクル目のタイミングで、チップイネーブル信号ＣＥｎが“０”、２サイクル目のタイミングで、チップイネーブル信号ＣＥｎが“１”であれば、ノンターゲットのＯＤＴ回路６０をオンするように設定する。前述したターゲットＯＤＴにおける“０”，“０”の第１ＯＤＴ起動条件の設定とは異なっている。他に、周期信号の１，２サイクルのタイミングにおいて、チップイネーブル信号ＣＥｎの出力が、（［“１”，“０”］、［“０”，“０”］及び［“１”，“１”］）の場合には、ノンターゲットＯＤＴがオンしないように設定される。
　次に、図８を参照して、先頭に周期信号が付与されているＯＤＴイネーブル信号ＯＤＴＥＮるとチップイネーブル信号ＣＥｎによるグループＡ，Ｂにおけるメモリパッケージ１１の動作について説明する。ここでは、メモリパッケージ１１ａ～１１ｃ（ＰＫＧ１～ＰＫＧ３）を代表的に示している。
　コントローラ１００は、例えば、電源投入後、パラメータの書き込み動作（Set Feature）を実行し、各種パラメータを設定する。この時、コントローラ１００は、各メモリパッケージ１１内において、ＯＤＴ回路６０をオンするメモリチップ３０を設定する。
　まず、ＯＤＴ回路６０をオンするためには、ターゲットＯＤＴフラグが設定されていなければならない。この例では、コントローラ１００からEFhコマンドが発行され、各メモリパッケージ１１ａ～１１ｄ（ＰＫＧ１～ＰＫＧ４）内の全メモリチップ３０に対して、ターゲットＯＤＴフラグが設定される。
　次に、ターゲットＯＤＴフラグが設定した後、Set Featureを実行することを通知するコマンド、例えば、D5hコマンドを発行して、各メモリパッケージ１１の選択された１つのメモリチップにノンターゲットＯＤＴフラグを設定する。この例では、メモリパッケージ１１ａ，１１ｃ（ＰＫＧ１，ＰＫＧ３）内の１つにノンターゲットＯＤＴフラグを設定する。ターゲットＯＤＴフラグが設定時において、D5hコマンドが同じチップアドレスではない限り、同時に複数のメモリパッケージ１１に設定しないように時差を設けて連続的に設定する。
　次に、メモリパッケージ１１のメモリチップから連続的にデータ読み出しを行う動作例１～３について説明する。　
　［動作例１］　まず、メモリパッケージ１１ａ（ＰＫＧ１）内の１つのメモリチップからデータを読み出す［動作例１］について説明する。図９Ａ，９Ｂは、チップイネーブル信号ＣＥｎｘのアサート（Ｌレベル）の期間中にデータ読み出しを行うタイミングチャートを示している。ここで、図９Ａは、ターゲットＯＤＴをオンにするタイミングチャートであり、図９ＢはノンターゲットＯＤＴをオンするイミングチャートである。ターゲットＯＤＴとターゲットＯＤＴとをオンさせる時の違いは、後述するようにチップイネーブル信号ＣＥｎｘのアサート状態であるか否かである。
　ノンターゲットＯＤＴフラグの設定後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。このコマンドを受けて、例えば、グループＡのメモリパッケージ１１ａ（ＰＫＧ１）に対して、１つのメモリチップのみを活性化させるために、図８に示すように、チップイネーブル信号ＣＥｎ１がアサート（Ｌレベル）になる。次に、チップイネーブル信号ＣＥｎ１のアサート（Ｌレベル）が開始された後、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されて、先頭に付与される周期信号に対して、１サイクル目が“０”、２サイクル目が“０”の値を取得する。この２サイクルにおける“０”，“０”を取得したことで、図７Ａに示した第１ＯＤＴ起動条件を満たし、ターゲットＯＤＴのＯＤＴ回路６０がオンする。
　また同時に、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、ノンターゲットＯＤＴが設定を行うために、アサートするチップイネーブル信号ＣＥｎが入力される。このチップイネーブル信号ＣＥｎは、アサートする期間が短く、ＯＤＴイネーブル信号ＯＤＴＥＮを入力すると、１サイクル目のみが“０”となり、２サイクル目が“１”となる。これらの“０”、“１”の取得で、第２ＯＤＴ起動条件を満たし、メモリパッケージ１１ｃ（ＰＫＧ３）の１つのメモリチップのノンターゲットＯＤＴのＯＤＴ回路６０がオンする。
　この時、メモリパッケージ１１ａと対を成すメモリパッケージ１１ｂ（ＰＫＧ２）に同じＯＤＴイネーブル信号ＯＤＴＥＮが入力されても、メモリパッケージ１１ｂへ入力されるチップイネーブル信号ＣＥｎがアサートされていない（“Ｈ”レベル）ため、メモリパッケージ１１ｂのメモリチップは活性化しない。
　次に、ＯＤＴ回路６０がオンした後、データ読み出し動作（DOUT）が実行される。この場合、コマンド（CMD）が入ってから、例えば、３００nsec後にデータ読み出し動作が開始される。メモリパッケージ１１ａ（ＰＫＧ１）のメモリチップから読み出されたデータは、データ線ＤＱを経て、コントローラ１００に出力される。
　具体的なデータ読み出し動作（DOUT）は、図９に示すように、ＯＤＴ回路６０がオンした後、リードイネーブルＲＥ，ＲＥｎ１がトグル（toggle）を開始して、交互にｔＲＥＨ信号とｔＲＰ信号が出力される。メモリチップは、リードイネーブルＲＥ，ＲＥｎ１を受けた後、設定時間（ｔＤＱＳＲＥ）後に、発信されるデータ読み出しのクロック信号ＤＱＳ，ＤＱＳｎ１と同期して、このクロック期間に応じたデータＤ０，Ｄ１…Ｄ－ｎ１がデータ線ＤＱに出力される。さらに、チップイネーブル信号ＣＥｎのアサートが終了すると共に、ＯＤＴ回路６０もオフする。
　［動作例２］　続いて、メモリパッケージ１１ｃ（ＰＫＧ３）内の１つのメモリチップからデータを読み出す［動作例２］について説明する。　
　前述した動作例１のデータ読み出しの後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。続いて、例えば、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、１つのメモリチップのみを活性化させるための、チップイネーブル信号ＣＥｎがアサート（“Ｌ”レベル）する。
　メモリパッケージ１１ｃ（ＰＫＧ３）のメモリチップも前述したと同様に、チップイネーブル信号ＣＥｎがアサート（“Ｌ”レベル）している状態の時に、ＯＤＴイネーブル信号ＯＤＴＥＮが入力され、先頭に付与される周期信号に対して、１サイクル目が“０”、２サイクル目が“０”となる。この時には、ＯＤＴ回路６０がオンして、データ読み出し動作（ＤＯＵＴ）が実行される。
　同時に、グループＡのメモリパッケージ１１ａ（ＰＫＧ１）に対して、ノンターゲットＯＤＴ設定のための１サイクル目が“０”となり、２サイクル目が“１”となる短いアサート期間のチップイネーブル信号ＣＥｎが入力される。
　このチップイネーブル信号ＣＥｎの入力により、メモリパッケージ１１ａ（ＰＫＧ１）のメモリチップにノンターゲットＯＤＴが設定される。前述したと同様に、メモリパッケージ１１ａと対を成すメモリパッケージ１１ｂ（ＰＫＧ２）に同じＯＤＴイネーブル信号ＯＤＴＥＮが入力されても、メモリパッケージ１１ｂへ入力されるチップイネーブル信号ＣＥｎがネゲート（“Ｈ”レベル）している状態であるため、メモリパッケージ１１ｂのメモリチップは活性化しない。
　［動作例３］　さらに、メモリパッケージ１１ｂ（ＰＫＧ２）内の１つのメモリチップからデータを読み出す［動作例３］について説明する。　
　前述した動作例２のデータ読み出しの後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。続いて、前述したと同様に、グループＡのメモリパッケージ１１ｂ（ＰＫＧ２）の１つのメモリチップに対して、チップイネーブル信号ＣＥｎが入力する。このチップイネーブル信号ＣＥｎがアサート（Ｌレベル）している状態の時に、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されて、先頭に付与される周期信号に対して、１サイクル目が“０”、２サイクル目が“０”の第１ＯＤＴ起動条件が取得される。この第１ＯＤＴ起動条件に従い、ＯＤＴ回路６０をオンさせて、データ読み出し動作（DOUT）が実行される。
　同時に、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、１サイクル目のみが“０”となり、２サイクル目が“１”となるように、アサート期間が設定されたチップイネーブル信号ＣＥｎが入力される。このチップイネーブル信号ＣＥｎの入力により、メモリパッケージ１１ｃ（ＰＫＧ３）のメモリチップにノンターゲットＯＤＴが設定される。この動作例においても前述したと同様に、メモリパッケージ１１ｂと対を成すメモリパッケージ１１ａ（ＰＫＧ１）に同じＯＤＴイネーブル信号ＯＤＴＥＮが入力されても、メモリパッケージ１１ａへ入力されるチップイネーブル信号ＣＥｎがネゲートの状態である（“Ｈ”レベル）ため、メモリパッケージ１１ａのメモリチップは活性化しない。
　ここで、本実施形態が防止できるＯＤＴ制御における誤動作について説明する。例えば、信号ＯＤＴＥＮ（周期信号が付与されていない信号ＯＤＴＥＮ又は、信号ＯＤＴＥＮの先頭側がパルス状にされていない信号ＯＤＴＥＮ）の立ち上がり時に、チップイネーブル信号ＣＥｎのアサート（“Ｌ”レベル）しているか否かでＯＤＴ回路がオンする構成を例とする。前述した図８における［動作例３］時に誤動作は発生しやすい。通常は、チップイネーブル信号ＣＥｎのアサート（“Ｌ”レベル）時に、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されると、ターゲットＯＤＴがオンする。反対に、チップイネーブル信号ＣＥｎがネゲート（“Ｈ”レベル）の時に、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されると、ノンターゲットＯＤＴのＯＤＴ回路がオンするように設定されている。
　まず、グループＡのメモリパッケージ１１ａ（ＰＫＧ１）において、ターゲットＯＤＴフラグと選択されたメモリチップにノンターゲットＯＤＴフラグが設定されている。このフラグ設定の状況下で、コマンドによりメモリパッケージ１１ｂ（ＰＫＧ２）のメモリチップにアクセスして、アサートするチップイネーブル信号ＣＥｎ２を入力する。このアサート状態の時に、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されると、ターゲットＯＤＴのＯＤＴ回路がオンする。同時に、正常動作として、他のメモリパッケージ１１ｃ（ＰＫＧ３）において、ノンターゲットＯＤＴがオンする。
　さらに、メモリパッケージ１１ａ（ＰＫＧ１）内の１つのメモリチップには、ノンターゲットＯＤＴフラグが設定されている。このため、チップイネーブル信号ＣＥｎがアサートしていない時にＯＤＴイネーブル信号ＯＤＴＥＮが入力されると、そのメモリチップは、ノンターゲットＯＤＴがオンしてしまう誤動作が生じる。よって、同一グループ内のメモリパッケージ１１ａ（ＰＫＧ１）とメモリパッケージ１１ｂ（ＰＫＧ２）が共にＯＤＴ回路６０をオンされてしまう事態となる。
　これに対して、本実施形態では、ノンターゲットＯＤＴをオンさせるために、短時間のアサートを有するチップイネーブル信号ＣＥｎを生成し、且つ、先頭側に周期信号が付与されたＯＤＴイネーブル信号ＯＤＴＥＮを用いることにより、２つのターゲットＯＤＴフラグとノンターゲットＯＤＴフラグが設定されていたとしても、ターゲットＯＤＴとノンターゲットＯＤＴを区別でき、誤動作しないＯＤＴ制御を行う。
　また、上述したターゲットＯＤＴフラグ及びノンターゲットＯＤＴフラグのＯＤＴの有無の確認と、ＯＤＴ起動条件（第１ＯＤＴ起動条件、第２ＯＤＴ起動条件）の設定・判断と、チップイネーブル信号ＣＥｎのアサートの状態の取得は、コントローラ１００が格納するプログラムソフトウエア又はアプリケーションソフトウエアにより、コントローラ内に設けられたハードウェアプロセッサで実行される。それらのソフトウエアの演算処理結果に基づき、コントローラ１００が機能を担当する構成部位を駆動制御する。　
　以上説明したように、本実施形態は、誤動作なく、処理能力を向上できる不揮発性半導体記憶装置及び制御方法を提供することができる。
　詳細には、先頭に周期信号が付与されるＯＤＴイネーブル信号ＯＤＴＥＮは、２サイクルによる少なくとも４つのＯＤＴ起動条件を設定することができる。ＯＤＴ起動条件に合致しない状況であれば、ＯＤＴを起動させないため、誤動作を防止できる。周期信号のサイクル数は、情報量（多ビット情報）に合わせて増減することが可能である。チップイネーブル信号ＣＥｎに対して、アサートしている状態を連続的に２度の検出を行っているため、動作の正確性を確保することができる。さらに、制御ピンを増やさず、データ転送スループットのオーバーヘッドを最小限にとどめながら、 ＯＤＴのオン・オフの精密制御を実現することができる。
　また、従来では、データ転送のたびにコマンドを発行して、チップ単位でＯＤＴ回路のオンオフを指定していたため、ＯＤＴ指定コマンドの発行によるオーバーヘッド時間が必要であった。このＯＤＴ指定コマンド発行が簡略され、オーバーヘッド時間を短縮することができ、データ転送スループットの向上を図ることができる。
　［第１の実施形態の２（ＴＳＶ構造）］
　図１０は、ＴＳＶ構造のメモリパッケージ１１の断面構造を示す図、図１１は、メモリパッケージ１１のブロック構成を示す図である。尚、このＴＳＶ構造の構成部位で、前述したＣＭＰ構造における構成部位と同等のものには同じ参照符号を付して、その説明は省略する。　
　本実施形態において、一例とするメモリパッケージは、複数のメモリチップ３５が垂直方向に積層され、貫通電極（ＴＳＶ：Through Silicon Via）３１により接続されるＴＳＶ構造である。尚、本実施形態の１及び２において、範疇としては、共に、マルチチップパッケージ構造ではあるが、ＯＤＴ回路の設置状況が異なるため、図１０に示す断面構造をＴＳＶ構造と称し、図２に示した断面構造のＭＣＰ構造とは区別して説明する。
　メモリパッケージ１１の内部においては、ＭＣＰ構造と同様に、パッケージ基板４０の下面には、複数のバンプ４１が設けられる。パッケージ基板４０は、バンプ４１及び回路配線を介してコントローラ１００に電気的に接続される。
　パッケージ基板４０の主面上に１つのインターフェースチップ２０が配置される。さらに、インターフェースチップ２０及びパッケージ基板４０の主面上に、例えば、８個のメモリチップ３５（３５ａ～３５ｈ）が垂直方向に積層して設けられている。８個のメモリチップ３５ａ～３５ｈは、チップ中心が垂直方向に重なるようにパッケージ基板４０側から上方に積層するように形成される。
　最上層のメモリチップ３５ｈを除く各メモリチップ３５ａ～３５ｇは、その上面から下面に達する貫通電極（ＴＳＶ：Through Silicon Via）３６が設けられる。隣接する２つのメモリチップ３５の間には、各メモリチップ３５のＴＳＶ３６を電気的に接続するためにバンプ３７が設けられている。なお、最上層のメモリチップ３５ｈにおいても、ＴＳＶ３６を含む構成であってもよい。最下層のメモリチップ３５ａの下面上に、配線３８が設けられる。この配線３８とインターフェースチップ２０との間に、バンプ２１が設けられている。また同様に、最下層の配線３８とパッケージ基板４０との間に、バンプ４２が設けられている。
　このＴＳＶ構造のメモリチップ３５を用いたメモリシステム１であっても、ＰＣＢ基板２の表裏の実装面を挟むようにして、両面上で対向する位置に実装される一対のメモリパッケージ１１を複数組（グループ）有している。この構成例においても、Ａグループ内で対向配置される一対のメモリパッケージ１１ａ，１１ｂは、コントローラ１００に接続するバス長（回路配線の長さ）が略同一になっているものとする。Ｂグループの一対のメモリパッケージ１１ｃ，１１ｄも同様に、バス長が略同一であるものとする。なお、メモリパッケージ１１は、対を成す配置ではあるが、２組（グループ）４個に限定されるものではなく、適宜変更可能である。
　尚、本実施形態において、ＣＭＰ構造のメモリチップ３０及びＴＳＶ構造のメモリチップ３５は、メモリセルが半導体基板上方に三次元に配置されたメモリセルアレイ３４を含む三次元積層型ＮＡＮＤ型フラッシュメモリを例としているが、メモリセルが半導体基板上に二次元に配置されたメモリセルアレイを含む平面型ＮＡＮＤ型フラッシュメモリであってもよい。
　次に、図１１を参照して、メモリパッケージ１１におけるインターフェースチップ２０及びメモリチップ３５のブロック構成について説明する。　
　各メモリチップ３５（３５ａ～３５ｈ）は、パッケージ内に１つ配置されたインターフェースチップ２０を介してコントローラ１００とデータ等を送受信する。それぞれのメモリチップ３５は、データ等を記憶するためのメモリセルアレイ３４を含む。　
　インターフェースチップ２０は、入出力制御回路５０、ロジック回路５１、及びＯＤＴ制御回路５２を有し、前述した図３に示した構成と同等である。これらの入出力制御回路５０及びロジック回路５１には、ＯＤＴ回路６０が設けられている。また、ＯＤＴ制御回路５２は、パラメータ記憶部５３を備えている。パラメータ記憶部５３は、ＯＤＴ回路６０に関するパラメータを記憶している。尚、ＯＤＴ制御回路５２は、パラメータ記憶部５３を備えることは必須ではなく、このパラメータは、他の回路のメモリ領域に保存してもよい。
　ＯＤＴ制御回路５２は、パラメータ記憶部５３から読み出したパラメータと、ロジック回路５１から送信されたＯＤＴイネーブル信号及び他の信号とに応じて、入出力制御回路５０及びロジック回路５１に組み込まれたＯＤＴ回路６０を制御する。　
　入出力制御回路５０及びロジック回路５１の各制御信号（チップイネーブル信号ＣＥｎ他）は、前述した図３に示す回路構成における制御信号と同等であり、ここでの説明は省略する。
　次に、図１２を参照して、ＴＳＶ構造のメモリチップ３５を用いたマルチドロップバス接続におけるメモリパッケージ１１のＯＤＴ制御について説明する。　
　本実施形態のメモリパッケージ１１、図１に示した構造例と同様に、ＰＣＢ基板２の表裏面の実装面に、対で実装している。即ち、ＰＣＢ基板２の表裏面に対向して実装するメモリパッケージ１１ａとメモリパッケージ１１ｂをグループＡとし、同様にメモリパッケージ１１ｃとメモリパッケージ１１ｄをグループＢとする。マルチドロップバス接続の場合、ＰＣＢ基板ごとに特性が異なるため、ＯＤＴの効果即ち、信号の反射の抑制を最大化するためには、個々のＰＣＢ基板の特性に合うように、メモリパッケージ１１のインターフェースチップ２０の単位でＯＤＴのオン・オフを精密制御する必要がある。
　まず、ＯＤＴイネーブル信号ＯＤＴＥＮに付与される周期信号とチップイネーブル信号ＣＥｎによるグループＡ，Ｂにおけるメモリパッケージ１１の動作について説明する。ここでは、メモリパッケージ１１ａ～１１ｃ（ＰＫＧ１～ＰＫＧ３）を代表的に示している。 
　コントローラ１００は、例えば、電源投入後、パラメータの書き込み動作（Set Feature）を実行し、各種パラメータを設定する。この時、コントローラ１００は、各メモリパッケージ１１のインターフェースチップ２０において、ＯＤＴ回路６０をオンするインターフェースチップ２０を設定する。
　まず、ＯＤＴ回路６０をオンするために、ターゲットＯＤＴフラグを設定する。この例では、コントローラ１００からEFhコマンドが発行され、全メモリパッケージ１１ａ～１１ｄ（ＰＫＧ１～ＰＫＧ４）のインターフェースチップ２０に対して、ターゲットＯＤＴフラグが設定される。
　次に、ターゲットＯＤＴフラグが設定した後、Set Featureを実行することを通知するコマンド、例えば、D5hコマンドを発行して、選択されたメモリパッケージ１１のインターフェースチップ２０にノンターゲットＯＤＴフラグを設定する。この例では、メモリパッケージ１１ａ，１１ｃ（ＰＫＧ１，ＰＫＧ３）のインターフェースチップ２０にノンターゲットＯＤＴフラグを設定する。ターゲットＯＤＴフラグが設定時において、D5hコマンドが同じチップアドレスではない限り、同時に複数のメモリパッケージ１１に設定しないように時差を設けて連続的に設定する。
　次に、メモリパッケージ１１のメモリチップから連続的にデータ読み出しを行う動作例１～３について説明する。　
　［動作例１］　まず、メモリパッケージ１１ａ（ＰＫＧ１）内の１つのメモリチップからデータを読み出す［動作例１］について説明する。
　ノンターゲットＯＤＴフラグの設定後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。このコマンドを受けて、例えば、グループＡのメモリパッケージ１１ａ（ＰＫＧ１）に対して、１つのメモリチップのみを活性化させるために、チップイネーブル信号ＣＥｎ１がアサート（Ｌレベル）状態に切り替わる。次に、チップイネーブル信号ＣＥｎ１のアサートが開始された後、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されて、先頭に付与される周期信号に対して、１サイクル目が“０”、２サイクル目が“０”の値を取得する。この２サイクルにおける“０”，“０”を取得したことで、前述した第１ＯＤＴ起動条件を満たし、インターフェースチップ２０内でターゲットＯＤＴのＯＤＴ回路６０がオンする。
　また同時に、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、チップイネーブル信号ＣＥｎが入力される。このチップイネーブル信号ＣＥｎは、アサートする期間が短い。チップイネーブル信号ＣＥｎ１が入力されると、ノンターゲットＯＤＴが設定されるメモリパッケージ１１ｃにおいては、１サイクル目のみが“０”となり、２サイクル目が“１”となる。この“０”，“１”の取得により、第２ＯＤＴ設定条件を満たし、インターフェースチップ２０にノンターゲットＯＤＴのＯＤＴ回路６０がオンする。この時、メモリパッケージ１１ａと対を成すメモリパッケージ１１ｂ（ＰＫＧ２）に同じＯＤＴイネーブル信号ＯＤＴＥＮが入力されても、メモリパッケージ１１ｂへ入力されるチップイネーブル信号ＣＥｎがネゲート状態である（“Ｈ”レベル）ため、ＯＤＴイネーブル信号ＯＤＴＥＮを入力しても、メモリパッケージ１１ｂのメモリチップは活性化しない。
　次に、ＯＤＴ回路６０がオンした後、データ読み出し動作（DOUT）が実行される。この場合、コマンド（CMD）が入ってから、例えば、３００nsec後にデータ読み出し動作が開始される。メモリパッケージ１１ａ（ＰＫＧ１）のメモリチップから読み出されたデータは、データ線ＤＱを経て、コントローラ１００に出力される。さらに、チップイネーブル信号ＣＥｎのアサートが終了すると共に、ＯＤＴ回路６０もオフする。
　［動作例２］　続いて、メモリパッケージ１１ｃ（ＰＫＧ３）内の１つのメモリチップからデータを読み出す［動作例２］について説明する。　
　前述した動作例１のデータ読み出しの後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。続いて、例えば、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、１つのメモリチップのみを活性化させるための、チップイネーブル信号ＣＥｎがアサート（“Ｌ”レベル）する。
　メモリパッケージ１１ｃ（ＰＫＧ３）のメモリチップも前述したと同様に、チップイネーブル信号ＣＥｎがアサート（“Ｌ”レベル）している状態の時に、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されて、先頭に付与される周期信号に対して、１サイクル目が“０”、２サイクル目が“０”となる。この時、ターゲットＯＤＴのＯＤＴ回路６０をオンさせて、データ読み出し動作（DOUT）が実行される。
　同時に、グループＡのメモリパッケージ１１ａ（ＰＫＧ１）に対して、短いアサート期間のチップイネーブル信号ＣＥｎが入力され、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されて、１サイクル目が“０”となり、２サイクル目が“１”となる。この“０”，“１”の取得により、第２ＯＤＴ設定条件を満たし、ノンターゲットＯＤＴのＯＤＴ回路６０がオンする。
　前述したと同様に、メモリパッケージ１１ａと対を成すメモリパッケージ１１ｂ（ＰＫＧ２）に同じＯＤＴイネーブル信号ＯＤＴＥＮが入力されても、メモリパッケージ１１ｂへ入力されるチップイネーブル信号ＣＥｎがアサートされていない（“Ｈ”レベル）ため、メモリパッケージ１１ｂのメモリチップは活性化しない。
　［動作例３］　さらに、メモリパッケージ１１ｂ（ＰＫＧ２）内の１つのメモリチップからデータを読み出す［動作例３］について説明する。　
　前述した動作例２のデータ読み出しの後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。続いて、前述したと同様に、グループＡのメモリパッケージ１１ｂ（ＰＫＧ２）の１つのメモリチップに対して、チップイネーブル信号ＣＥｎがアサート（Ｌレベル）の状態の時に、ＯＤＴイネーブル信号ＯＤＴＥＮが入力されて、周期信号に対して、１サイクル目が“０”、２サイクル目が“０”の第１ＯＤＴ起動条件が取得される。この第１ＯＤＴ起動条件に従い、ＯＤＴ回路６０をオンさせて、データ読み出し動作（DOUT）が実行される。
　さらに、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）においては、１サイクル目のみが“０”となり、２サイクル目が“１”となり、ノンターゲットＯＤＴが設定される。また、メモリパッケージ１１ａ（ＰＫＧ１）に同じＯＤＴイネーブル信号ＯＤＴＥＮが入力しても、メモリパッケージ１１ａへ入力されるチップイネーブル信号ＣＥｎがネゲートであるため、メモリパッケージ１１ａのメモリチップは活性化しない。　
　以上のように、メモリパッケージがＴＳＶ構造であっても、前述したＣＭＰ構造（第１の実施形態の１）と同等の作用効果を奏する。
　尚、本実施形態では、チップイネーブル信号ＣＥｎが“０”、“１”の順で検出された場合に、ノンターゲットＯＤＴ回路をオンするものと設定しているが、反対に、チップイネーブル信号ＣＥｎが“１”、“０”の順で検出された場合に、ノンターゲットＯＤＴ回路をオンする設定も可能である。さらに、本実施形態では、２つのサイクルの周期信号（又はクロック信号）を利用する例であったが、特に限定されるものではなく、３つのサイクル以上の周期信号を用いて、より情報量を多くすることも可能である。例えば、ＯＤＴ信号を２値のＯＮ／ＯＦＦだけではなく、多値に分けて、多段の切り換えも行うことができる。
　［第２の実施形態］
　次に、図１３を参照して、第２の実施形態について説明する。　
　本実施形態は、前述した先頭側に周期信号が付与されるＯＤＴイネーブル信号ＯＤＴＥＮに代わって、クロック信号やパルス波形のような周期信号を先端側に設けたライトイネーブル信号ＷＥｎを代用し、ＯＤＴ起動条件を取得する構成例である。図１４は、本実施形態のメモリシステムの回路構成例を示している。前述した図６に示す構成と同様に、ＰＣＢ基板２の表裏面の実装面に対で実装するメモリパッケージ１１ａとメモリパッケージ１１ｂをグループＡとし、同様にメモリパッケージ１１ｃとメモリパッケージ１１ｄをグループＢとする。
　コントローラ１００から各メモリパッケージ１１へ、ＯＤＴイネーブル信号ＯＤＴＥＮとライトイネーブル信号ＷＥｎが個別に配線された共通バスにより送信される。また、コントローラ１００は、各メモリパッケージ１１に接続される個別バスを通じて、各メモリチップへ個別のチップイネーブル信号ＣＥｎを送信する。また、ライトイネーブル信号線は、既存の配線であり、新たに増加したものではない。
　本実施形態では、ライトイネーブル信号ＷＥｎに前述した周期信号を付与して、チップイネーブル信号ＣＥｎのアサート及びネゲートから“０”，“１”を取得する。本実施形態においても第１，第２ＯＤＴ起動条件は、前述した図７Ａ，７Ｂに示す真理値図に従って設定する。尚、通常は、ＯＤＴ回路６０がオンしている状況下では、ライトイネーブル信号ＷＥｎは、サイクルされず、固定値である。
　図２を参照して、周期信号が設けられたライトイネーブル信号ＷＥｎを用いて、ＯＤＴ回路をオンさせてデータ読み出しを行う動作について説明する。　
　本実施形態においては、ノンターゲットＯＤＴフラグの設定完了までは、前述した第１実施形態と同等である。　
　まず、前述したと同様に、コントローラ１００は、電源の投入後に、各種パラメータを設定する。この時、コントローラ１００は、各メモリ１０のインターフェースチップ２０において、ＯＤＴ制御回路５２に対してＯＤＴ回路６０をオンするメモリチップ３０を設定する。
　次に、コントローラ１００からEFhコマンドが発行され、各メモリパッケージ１１ａ～１１ｄ（ＰＫＧ１～ＰＫＧ４）内の全メモリチップに対して、ターゲットＯＤＴフラグが設定される。引き続き、ターゲットＯＤＴフラグを設定した後、例えば、D5hコマンドを発行して、各メモリパッケージ１１内の１つのメモリチップにノンターゲットＯＤＴフラグを設定する。この例では、メモリパッケージ１１ａ，１１ｃ（ＰＫＧ１，ＰＫＧ３）内の１つのメモリチップにノンターゲットＯＤＴフラグを設定する。
　次に、メモリパッケージ１１のメモリチップから連続的にデータ読み出しを行う動作例１～３について説明する。尚、動作例１～３において、データ読み出し対象となるメモリチップやノンターゲットＯＤＴフラグを設定するメモリチップは、前述した第１の実施形態と同等とする。　
　図１４は、チップイネーブル信号ＣＥｎのアサート（Ｌレベル）の期間中にデータ読み出しを行うタイミングチャートを示している。　
　［動作例１］　メモリパッケージ１１ａ（ＰＫＧ１）内の１つのメモリチップからデータを読み出す［動作例１］について説明する。
　ノンターゲットＯＤＴフラグの設定後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。このコマンドを受けて、ＯＤＴ制御回路５２の制御により、例えば、グループＡのメモリパッケージ１１ａ（ＰＫＧ１）に対して、１つのメモリチップのみを活性化させるために、チップイネーブル信号ＣＥｎ１をアサート（“Ｌ”レベル）する。次に、チップイネーブル信号ＣＥｎ１のアサートが開始された後、コントローラ１００は、ライトイネーブル信号ＷＥｎの先端側に対して、少なくとも２サイクルの周期信号を発生させる。この周期信号に対して、１サイクル目が“０”、２サイクル目が“０”を取得すると、図７Ａに示したＯＤＴ起動条件を満たすため、ターゲットＯＤＴのＯＤＴ回路６０をオンさせる。ＯＤＴ回路６０をオンした後、データ読み出し動作（DOUT）が実行される。また、チップイネーブル信号ＣＥｎ１がアサート状態を終了するともに、ＯＤＴ回路６０をオフする。
　また同時に、ＯＤＴ制御回路５２の制御により、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、ライトイネーブル信号ＷＥｎに設けた周期信号により、１サイクル目が“０”となり、２サイクル目が“１”となるように、チップイネーブル信号ＣＥｎを短い期間、アサートさせる。このチップイネーブル信号ＣＥｎのアサートにより、前述した図７Ｂに示したノンターゲットＯＤＴ起動条件を満たして、メモリパッケージ１１ｃ（ＰＫＧ３）のメモリチップのノンターゲットＯＤＴのＯＤＴ回路６０がオンする。この時、メモリパッケージ１１ａと対を成すメモリパッケージ１１ｂ（ＰＫＧ２）にも同じに周期信号が設けられたライトイネーブル信号ＷＥｎが入力する。しかし、メモリパッケージ１１ｂへ入力されるチップイネーブル信号ＣＥｎがアサートされていない（“Ｈ”レベル）ため、“１”，“１”が取得され、ノンターゲットＯＤＴ起動条件を満たさず、メモリパッケージ１１ｂのメモリチップは活性化しない。
　［動作例２］　続いて、メモリパッケージ１１ｃ（ＰＫＧ３）内の１つのメモリチップからデータを読み出す［動作例２］について説明する。　
　前述した動作例１のデータ読み出しの後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンド（CMD）を発行する。続いて、例えば、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、１つのメモリチップのみを活性化させるために、チップイネーブル信号ＣＥｎがアサート（“Ｌ”レベル）する。
　メモリパッケージ１１ｃ（ＰＫＧ３）のメモリチップも前述したと同様に、チップイネーブル信号ＣＥｎがアサートしている時に、ライトイネーブル信号ＷＥｎに設けた周期信号により、ターゲットＯＤＴのＯＤＴ回路６０がオンする。
　同時に、グループＡのメモリパッケージ１１ａ（ＰＫＧ１）に対して、ライトイネーブル信号ＷＥｎに設けた周期信号で１サイクル目のみが“０”となり、２サイクル目が“１”となるチップイネーブル信号ＣＥｎが入力される。このチップイネーブル信号ＣＥｎの入力により、メモリパッケージ１１ａ（ＰＫＧ１）のメモリチップにノンターゲットＯＤＴが設定される。ＯＤＴ回路６０がオンした後、データ読み出し動作（ＤＯＵＴ）が実行される。また、前述したと同様に、メモリパッケージ１１ａと対を成すメモリパッケージ１１ｂ（ＰＫＧ２）に同じライトイネーブル信号ＷＥｎが入力されても、メモリパッケージ１１ｂへ入力されるチップイネーブル信号ＣＥｎがアサートされていない（“Ｈ”レベル）ため、メモリパッケージ１１ｂのメモリチップは活性化しない。
　［動作例３］　さらに、メモリパッケージ１１ｂ（ＰＫＧ２）内の１つのメモリチップからデータを読み出す［動作例３］について説明する。　
　前述した動作例２のデータ読み出しの後、コントローラ１００は、全てのメモリチップに対して、データ読み出し（DOUT）のコマンドを発行する。続いて、前述したと同様に、グループＡのメモリパッケージ１１ｂ（ＰＫＧ２）の１つのメモリチップに対して、チップイネーブル信号ＣＥｎが入力する。このチップイネーブル信号ＣＥｎがアサート（Ｌレベル）している状態の時に、ライトイネーブル信号ＷＥｎに設けた周期信号が入力される。この周期信号に対して、１サイクル目が“０”、２サイクル目が“０”のＯＤＴ起動条件が取得される。このＯＤＴ起動条件に従い、ＯＤＴ回路６０をオンさせて、ターゲットＯＤＴをオン設定し、データ読み出し動作（ＤＯＵＴ）が実行される。
　同時に、グループＢのメモリパッケージ１１ｃ（ＰＫＧ３）に対して、１サイクル目のみが“０”となり、２サイクル目が“１”となるように、アサート期間が設定されたチップイネーブル信号ＣＥｎが入力される。このチップイネーブル信号ＣＥｎの入力により、メモリパッケージ１１ｃ（ＰＫＧ３）のメモリチップにノンターゲットＯＤＴが設定される。この動作例においても前述したと同様に、メモリパッケージ１１ｂと対を成すメモリパッケージ１１ａ（ＰＫＧ１）に同じライトイネーブル信号ＷＥｎに設けた周期信号が入力されても、メモリパッケージ１１ａへ入力されるチップイネーブル信号ＣＥｎがアサートされていない（“Ｈ”レベル）ため、メモリパッケージ１１ａのメモリチップは活性化しない。　
　以上説明したように、本実施形態においても、誤動作なく、処理能力を向上できる不揮発性半導体記憶装置及び制御方法を提供することができる。
　詳細には、先頭に周期信号が付与されるＯＤＴイネーブル信号ＯＤＴＥＮだけではなく、ライトイネーブル信号ＷＥｎの先頭に設けた周期信号を用いて、アサート及びネゲートのチップイネーブル信号ＣＥｎに対して、２サイクルによる少なくとも４つのＯＤＴ起動条件を設定することができる。さらに、制御ピンを増やさずデータ転送スループットのオーバーヘッドを最小限にとどめながら、ターゲットＯＤＴ及びノンターゲットＯＤＴのオン・オフの精密制御を実現することができる。　
　また、先述した各実施形態においては、全パッケージＰＫＧに共通して与えるＯＤＴＥＮ信号をクロック信号として、また、パッケージＰＫＧに個別に与えるチップイネーブル信号ＣＥｎをデータ信号として用いている。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (12)

  1. 複数のメモリチップを含み、一対で対向配置される組を複数配置して共通バスにより接続される複数のメモリパッケージと、
    　全ての前記メモリパッケージに配置され、信号の反射を抑制するＯＤＴ(On Die Termination)回路と、
    　前記共通バスを通じて、指定されたメモリパッケージのメモリチップに対してデータの書き込み又は読み出し、及び該メモリパッケージの前記ＯＤＴ回路のオンオフ制御を行うコントローラと、を備え、
    　前記コントローラは、少なくとも２サイクルの周期信号によって定義される２bitの情報信号により設定される前記ＯＤＴ回路をオンするためのＯＤＴ起動条件を保持し、前記周期信号を用いて取得したチップイネーブル信号ＣＥｎのアサートの状態が前記ＯＤＴ起動条件のパターンに含まれていた際に前記ＯＤＴ回路をオンする、メモリシステム。
  2. 複数のメモリチップを含み、一対で対向配置される組を複数配置して共通バスにより接続される複数のメモリパッケージと、
    　全ての前記メモリチップに配置され、信号の反射を抑制するＯＤＴ(On Die Termination)回路と、
    　前記共通バスを通じて、指定されたメモリパッケージのメモリチップに対して、データの書き込み又は読み出し、及び該メモリチップの前記ＯＤＴ回路のオンオフ制御を行うコントローラと、を備え、
    　前記コントローラは、少なくとも２サイクルの周期信号によって定義される２bitの情報信号により設定される前記ＯＤＴ回路をオンするためのＯＤＴ起動条件を保持し、前記周期信号を用いて取得したチップイネーブル信号ＣＥｎのアサートの状態が前記ＯＤＴ起動条件のパターンに含まれていた際に前記ＯＤＴ回路をオンする、メモリシステム。
  3. 前記コントローラが記憶する前記２bitの情報信号は、
    　前記コントローラがデータの書き込み又は読み出しを行う選択した前記メモリパッケージのメモリチップを駆動させるためのチップイネーブル信号ＣＥｎがアサートを開始した後に、前記周期信号によって、連続的に２回の前記アサートの状態を検出し、連続してアサートが検出された場合には、前記ＯＤＴ回路をオンしてターゲットＯＤＴをオン設定する第１ＯＤＴ起動条件と、
    　前記コントローラが非選択した前記メモリパッケージに対して、メモリチップを駆動させるためのチップイネーブル信号ＣＥｎがアサートを開始した後に、前記周期信号によって、１回目に前記アサートの状態を取得し、２回目にネゲートの状態を取得した場合には、前記ＯＤＴ回路をオンしてノンターゲットＯＤＴをオン設定する第２ＯＤＴ起動条件と、
    を規定する真理値を構成する、請求項１又は請求項２に記載のメモリシステム。
  4. 前記周期信号は、少なくとも２サイクルの周期を有し、ＯＤＴイネーブル信号ＯＤＴＥＮの先頭側に付与する、請求項１又は請求項２に記載のメモリシステム。
  5. 前記周期信号は、少なくとも２サイクルの周期を有し、ライトイネーブル信号ＷＥｎの先頭側に付与する、請求項１又は請求項２に記載のメモリシステム。
  6. 前記ＯＤＴ回路は、全ての前記メモリチップにターゲットＯＤＴのフラグが設定され、それぞれの前記メモリパッケージ内の１つのメモリチップにノンターゲットＯＤＴのフラグが設定されている際に取得されたチップイネーブル信号ＯＤＴＥＮの前記アサートの状態に基づき、前記第１ＯＤＴ起動条件及び前記第２ＯＤＴ起動条件により、オンオフ制御される、請求項３に記載のメモリシステム。
  7. 一対を成すメモリパッケージは、回路基板の表裏両面の実装面に、該回路基板を挟んで対向するように実装される、請求項１又は２に記載のメモリシステム。
  8. 前記周期信号の１回目の立ち上がりから２回目の立ち上がりまで１サイクルの幅は、ライトイネーブル信号ＷＥの切り換えタイミングの４倍の時間幅を有する、請求項１又は２に記載のメモリシステム
  9. 前記メモリパッケージに含まれるメモリセルは、積層配置されるＮＡＮＤ型フラッシュメモリである請求項１に記載のメモリシステム
  10. 複数のメモリチップを含み、一対で対向配置される組を複数配置して共通バスにより接続される複数のメモリパッケージと、全ての前記メモリパッケージに配置され、信号の反射を抑制するＯＤＴ(On Die Termination)回路と、前記共通バスを通じて、指定されたメモリパッケージのメモリチップに対してデータの書き込み又は読み出し、及び前記指定されたメモリパッケージに対して、前記ＯＤＴ回路のオンオフ制御を行うコントローラと、を備えるメモリシステムの制御方法であって、
    　制御信号の先頭に付与される少なくとも２サイクルの周期信号によって定義される２bitの情報信号により設定される第１ＯＤＴ起動条件と第２ＯＤＴ起動条件を有し、
    　前記第１ＯＤＴ起動条件として、
    　前記コントローラがデータの書き込み又は読み出しを行う選択した前記メモリパッケージのメモリチップを駆動させるためのチップイネーブル信号ＣＥｎがアサートを開始した後に、前記周期信号によって、連続的に２回の前記アサートの状態を検出し、連続してアサートが検出された場合には、前記ＯＤＴ回路をオンしてターゲットＯＤＴをオン設定し、
    　前記第２ＯＤＴ起動条件として、
    　前記コントローラが非選択した前記メモリパッケージに対して、メモリチップを駆動させるためのチップイネーブル信号ＣＥｎがアサートを開始した後に、前記周期信号によって、１回目に前記アサートの状態を取得し、２回目にネゲートの状態を取得した場合には、前記ＯＤＴ回路をオンしてノンターゲットＯＤＴをオン設定する、メモリシステムの制御方法。
  11. 複数のメモリチップを含み、一対で対向配置される組を複数配置して共通バスにより接続される複数のメモリパッケージと、全ての前記メモリチップに配置され、信号の反射を抑制するＯＤＴ(On Die Termination)回路と、前記共通バスを通じて、指定されたメモリチップに対してデータの書き込み又は読み出し、及び前記ＯＤＴ回路のオンオフ制御を行うコントローラと、を備えるメモリシステムの制御方法であって、
    　制御信号の先頭に付与される少なくとも２サイクルの周期信号によって定義される２bitの情報信号により設定される第１ＯＤＴ起動条件と第２ＯＤＴ起動条件を有し、
    　前記第１ＯＤＴ起動条件として、
    　前記コントローラがデータの書き込み又は読み出しを行う選択した前記メモリパッケージのメモリチップを駆動させるためのチップイネーブル信号ＣＥｎがアサートを開始した後に、前記周期信号によって、連続的に２回の前記アサートの状態を検出し、連続してアサートが検出された場合には、前記ＯＤＴ回路をオンしてターゲットＯＤＴをオン設定し、
    　前記第２ＯＤＴ起動条件として、
    　前記コントローラが非選択した前記メモリパッケージに対して、メモリチップを駆動させるためのチップイネーブル信号ＣＥｎがアサートを開始した後に、前記周期信号によって、１回目に前記アサートの状態を取得し、２回目にネゲートの状態を取得した場合には、前記ＯＤＴ回路をオンしてノンターゲットＯＤＴをオン設定する、メモリシステムの制御方法。
  12. 請求項１及び請求項２のうちのいずれか１項に記載のメモリシステムが備える各部として、前記コントローラが備えるハードウェアプロセッサを機能させるプログラム。
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