KR20060072527A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR20060072527A
KR20060072527A KR1020040111192A KR20040111192A KR20060072527A KR 20060072527 A KR20060072527 A KR 20060072527A KR 1020040111192 A KR1020040111192 A KR 1020040111192A KR 20040111192 A KR20040111192 A KR 20040111192A KR 20060072527 A KR20060072527 A KR 20060072527A
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 아키텍쳐 설계에 관한 것이며, 더 자세히는 반도체 메모리 소자의 테스트 모드 회로의 배치에 관한 것이다. 본 발명은 테스트 모드 글로벌 라인의 라우팅에 따른 칩 사이즈 증가를 최소화할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 기존에 테스트 모드 블럭에 포함되어 있던 테스트 모드 어드레스 디코더를 각각의 테스트 모드 수신부 전단에 배치하여 글로벌 라인의 수를 획기적으로 감소시켰다. 각 테스트 모드 수신부 별로 테스트 모드 어드레스 디코더를 배치하는 경우, 기존의 공통으로 사용되는 테스트 모드 어드레스 디코더가 차지하는 면적에 비해 디코더가 차지하는 면적은 다소 증가할 수도 있으나, 글로벌 라인의 수가 기존의 2N개에서 N개로 크게 줄어들기 때문에 전체 테스트 모드 회로가 차지하는 면적은 크게 감소된다.
반도체 메모리, 테스트 모드, 테스트 모드 디코더, 테스트 모드 글로벌 라인, 면적

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 테스트 모드 회로의 블럭 다이어그램.
도 2는 상기 도 1의 테스트 모드 회로를 포함한 칩 플로어 플랜을 나타낸 도면.
도 3은 본 발명의 일 실시예에 따른 테스트 모드 회로의 블럭 다이어그램.
도 4은 상기 도 3의 각 테스트 모드 디코더의 회로 구성을 예시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
T<0:5> : 테스트 모드 어드레스 프리디코더의 출력신호
M1, M2 : 낸드게이트
M3 : 노아게이트
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 아 키텍쳐 설계에 관한 것이며, 더 자세히는 반도체 메모리 소자의 테스트 모드 회로의 배치에 관한 것이다.
SDRAM, DDR SDRAM을 비롯한 거의 모든 반도체 메모리 소자에서는 소자의 성능을 검사하기 위하여 통상 수십개의 벤더 테스트 모드(vendor test mode)를 사용하고 있다. DDR SDRAM과 관련된 JEDEC 스펙은 모드 레지스터 셋(MRS) 커맨드와 7번 어드레스가 논리레벨 하이인 상태를 벤더 테스트 모드로 규정하고 있다.
도 1은 종래기술에 따른 테스트 모드 회로의 블럭 다이어그램이며, 도 2는 상기 도 1의 테스트 모드 회로를 포함한 칩 플로어 플랜을 나타낸 도면이다.
도 1을 참조하면, 종래기술에 따른 테스트 모드 회로는 테스트 모드 제어부와, 테스트 모드 어드레스 프리디코더와, 테스트 모드 어드레스 디코더를 포함한 테스트 모드 블럭을 구비하며, 테스트 모드 어드레스 디코더로부터 출력된 N개의 테스트 모드신호는 각각의 테스트 모드 라인을 통해 각각의 테스트 모드 수신부로 전달된다.
그런데, 통상적으로 테스트 모드 블럭은 도 2에 도시된 바와 같이 주변회로 영역의 에지 부분에 배치되고 있는 바, 이를 테스트 모드신호를 그에 대응하는 테스트 모드 수신부 - 특정 위치에 모여 있지 않고 산재하여 배치됨 - 로 전달하기 위해서는 테스트 모드 글로벌 라인이 필요하다. 이러한 테스트 모드 글로벌 라인은 테스트 모드 블럭을 주변회로 영역의 그 어디에 배치하더라도 필요하다.
전술한 바와 같이 메모리 소자에서는 수십개의 테스트 모드를 사용하고 있는 바, 테스트 모드와 동일한 수의 테스트 모드 글로벌 라인이 필요하게 된다. 칩 사 이즈의 증가 없이 수십개의 테스트 모드 글로벌 라인을 라우팅하는 것은 어려운 과제로 대두되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 모드 글로벌 라인의 라우팅에 따른 칩 사이즈 증가를 최소화할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트 모드 제어신호를 생성하기 위한 테스트 모드 제어수단; 상기 테스트 모드 제어신호에 제어 받아 외부로부터 인가된 테스트 모드 어드레스를 프리디코딩하기 위한 테스트 모드 어드레스 프리디코딩 수단; 상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호 각각에 대응하는 다수(N개)의 테스트 모드 글로벌 라인; 상기 테스트 모드 글로벌 라인 각각에 실린 신호를 메인 디코딩하기 위한 다수(2N개)의 테스트 모드 디코딩 수단; 및 각각의 테스트 모드 디코딩 수단으로부터 출력된 테스트 모드신호를 수신하기 위한 테스트 모드 수신 수단을 구비하는 반도체 메모리 소자가 제공된다.
바람직하게, 상기 테스트 모드 디코딩 수단은, 상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호 또는 그의 반전신호 중 선택된 <0:2>비트 신호를 입력으로 하는 제1 낸드게이트; 상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호 또는 그의 반전신호 중 선택된 <3:5>비트 신호를 입력으로 하는 제2 낸드게이트; 및 상기 제1 및 제2 낸드게이트의 출력신호를 입력으로 하여 해당 테스트 모드신호를 출력하는 노아게이트를 구비한다.
나아가, 상기 제1 및 제2 낸드게이트의 입력신호는 상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호의 각 비트별 논리레벨에 따라 선택하는 것이 바람직하다.
본 발명에서는 기존에 테스트 모드 블럭에 포함되어 있던 테스트 모드 어드레스 디코더를 각각의 테스트 모드 수신부 전단에 배치하여 글로벌 라인의 수를 획기적으로 감소시켰다. 각 테스트 모드 수신부 별로 테스트 모드 어드레스 디코더를 배치하는 경우, 기존의 공통으로 사용되는 테스트 모드 어드레스 디코더가 차지하는 면적에 비해 디코더가 차지하는 면적은 다소 증가할 수도 있으나, 글로벌 라인의 수가 기존의 2N개에서 N개로 크게 줄어들기 때문에 전체 테스트 모드 회로가 차지하는 면적은 크게 감소된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 테스트 모드 회로의 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 테스트 모드 회로는, 테스트 모드 제어신호를 생성하기 위한 테스트 모드 제어부와, 테스트 모드 제어신호에 제어 받아 외부로부터 인가된 테스트 모드 어드레스를 프리디코딩하기 위한 테스트 모드 어드레스 프리디코더와, 테스트 모드 어드레스 프리디코더의 출력신호(T<0:5>) 각각에 대응하는 6개의 테스트 모드 글로벌 라인과, 6개의 테스트 모드 글로벌 라인에 실린 신호(T<0:5>)를 메인 디코딩하기 위한 64개의 테스트 모드 디코더와, 각각의 테스트 모드 디코더로부터 출력된 테스트 모드신호를 수신하기 위한 테스트 모드 수신부를 구비한다.
도 4는 상기 도 3의 각 테스트 모드 디코더의 회로 구성을 예시한 도면이다.
도 4를 참조하면, 본 실시예에 적용되는 테스트 모드 디코더는 각각, TA<0:2> 또는 TB<0:2> 중 선택된 <0:2>비트 신호를 입력으로 하는 낸드게이트(M1)와, TA<3:5> 또는 TB<3:5> 중 선택된 <3:5>비트 신호를 입력으로 하는 낸드게이트(M2)와, 두 낸드게이트(M1, M2)의 출력신호를 입력으로 하여 해당 테스트 모드신호를 출력하는 노아게이트(M3)를 구비한다.
여기서, TA<0:5> 신호는 테스트 모드 어드레스 프리디코더의 출력신호(T<0:5>)를 인버터를 통해 반전시킨 신호이며, TB<0:5> 신호는 TA<0:5> 신호를 다시 인버터를 통해 반전시킨 신호이다.
1번 테스트 모드신호가 활성화되는 경우를 예로 설명하면, 테스트 모드 어드 레스와 테스트 모드 어드레스 프리디코더의 출력신호(T<0:5>)는 같은 위상을 가진다. 1번 테스트 모드가 선택되는 코드의 논리값이 하위 테스트 모드 어드레스로부터 'L', 'H', 'H', 'H', 'H', 'H'라고 가정하면, 테스트 모드 어드레스 프리디코더의 출력신호(T<0:5>)의 논리값 또한 'L', 'H', 'H', 'H', 'H', 'H'가 된다. 그리고, 각 테스트 모드신호의 활성화시 논리값이 하이이면, 낸드게이트(M1)의 입력은 TA<0>, TB<1>, TB<2>가 연결되도록 하고, 낸드게이트(M2)의 입력은 TB<3>, TB<4>, TB<5>가 연결되도록 한다. 즉, 사용할 테스트 모드 어드레스 코드가 논리레벨 하이이면 두 낸드게이트(M1, M2)의 입력단에 TB<0:5> 계열의 신호를 연결하고, 사용할 테스트 모드 어드레스 코드가 논리레벨 로우이면 두 낸드게이트(M1, M2)의 입력단에 TA<0:5> 계열의 신호를 연결하면 된다.
전술한 바와 같이 본 실시예에 따른 테스트 모드 회로는 기존의 공통 테스트 모드 디코더를 테스트 모드 블럭으로부터 분리하여 각 테스트 모드 수신부의 전단에 개별적으로 배치하였다.
이 경우, 64개의 테스트 모드를 사용한다고 가정하면, 2N=64이므로 N=6 즉, 6개의 테스트 모드 글로벌 라인만 필요하며, 이는 64개의 테스트 모드 글로벌 라인이 필요했던 종래기술에 비해 테스트 모드 글로벌 라인의 라우팅에 소요되는 면적이 1/10 이상 감소함을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 64개의 테스트 모드를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명의 테스트 모드의 수와 관계 없이 적용할 수 있으며, 이 경우 개별 테스트 모드 디코더의 세부 회로를 다소 변경하면 된다.
전술한 본 발명은 테스트 모드 글로벌 라인의 라우팅 면적을 크게 감소시켜 칩 면적을 확보하는 효과가 있다.

Claims (3)

  1. 테스트 모드 제어신호를 생성하기 위한 테스트 모드 제어수단;
    상기 테스트 모드 제어신호에 제어 받아 외부로부터 인가된 테스트 모드 어드레스를 프리디코딩하기 위한 테스트 모드 어드레스 프리디코딩 수단;
    상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호 각각에 대응하는 다수(N개)의 테스트 모드 글로벌 라인;
    상기 테스트 모드 글로벌 라인 각각에 실린 신호를 메인 디코딩하기 위한 다수(2N개)의 테스트 모드 디코딩 수단; 및
    각각의 테스트 모드 디코딩 수단으로부터 출력된 테스트 모드신호를 수신하기 위한 테스트 모드 수신 수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 테스트 모드 디코딩 수단은,
    상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호 또는 그의 반전신호 중 선택된 <0:2>비트 신호를 입력으로 하는 제1 낸드게이트;
    상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호 또는 그의 반전신호 중 선택된 <3:5>비트 신호를 입력으로 하는 제2 낸드게이트; 및
    상기 제1 및 제2 낸드게이트의 출력신호를 입력으로 하여 해당 테스트 모드신호를 출력하는 노아게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 및 제2 낸드게이트의 입력신호는 상기 테스트 모드 어드레스 프리디코딩 수단의 출력신호의 각 비트별 논리레벨에 따라 선택하는 것을 특징으로 하는 반도체 메모리 소자.
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US9360520B2 (en) 2010-11-17 2016-06-07 SK Hynix Inc. Test mode control circuit of semiconductor apparatus and control method thereof

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