KR19980056121A - 반도체 메모리 장치의 입력 버퍼 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로 기준 전압을 하나의 입력으로 하고 LVTTL용 인터페이스의 출력 신호 또는 SSTL용 인터페이스의 출력을 다른 입력으로하여 출력 신호를 출력하는 입력 버퍼를 구비함으로써 LVTTL 인터페이스와 SSTL 인터페이스에 모두 연결하여 사용될 수 있다.

Description

반도체 메모리 장치의 입력 버퍼.

본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로서, 특히 LVTTL 인터페이스(interface)와 SSTL 인터페이스에 모두 대응할 수 있는 반도체 메모리 장치의 입력 버퍼에 관한 것이다.

종래 기술에서는 시스템 인터페이스 구조에 따라 DRAM 입력 버퍼를 각각 구비하거나 단일 시스템 인터페이스에 적용되도록 DRAM 입력 버퍼를 설계했다. 그래서 시스템 인터페이스가 변경되면 반도체 메모리 장치를 새롭게 설계해야만 했다. 대표적인 시스템 인터페이스 인 LVTTL과 SSTL에 적용하기 위한 DRAM 입력 버퍼를 설계할 때 별도의 입력 버퍼를 사용해야 2가지의 시스템 인터페이스에적용할 수 있는 문제가 있었다.

도 1a와 도 1b는 종래의 반도체 메모리 장치의 입력 버퍼를 설명하기 위한 도면이다. 도 1a는 LVTTL용 입력 버퍼(11)를 나타내고, 도 1b는 SSTL용 입력 버퍼(15)를 나타내고 있다. 상기 LVTTL용 입력 버퍼(11)는 기준 전압 발생기(Voltage Reference Generator)의 출력 신호인 VREF와 패드를 통해서 입력되는 LVTTL 인터페이스의 출력 신호인 TTL_IN을 입력으로하고 출력 신호는 PTTL이다. 그리고 상기 LVTTL 입력 버퍼(11)의 제어단에 풀다운(pull down) 트랜지스터(13)가 연결되어있다. 상기 풀다운 트랜지스터(13)의 게이트는 내부 전압인 IVC에 연결되고 그 소오스는 접지되며 그 드레인은 상기 LVTTL용 입력 버퍼(11)의 제어단에 연결되어있다.

상기 도 1b의 입력 버퍼(15)는 VREF와 SSTL 인터페이스의 출력 신호인 SSTL_IN을 입력으로하고 출력은 PSSTL이다. 그리고 게이트는 IVC에 연결되고 소오스는 접지되며 드레인은 상기 SSTL용 입력 버퍼(15)의 제어단에 연결된 다른 풀다운 트랜지스터(17)를 구비하고 있다.

상술한 바와 같이 종래 기술에 따르면 입력 신호가 LVTTL 인터페이스의 출력 신호일 때와 SSTL 인터페이스의 출력 신호일 때 각각 그에 맞는 입력 버퍼를 사용해야하는 불편함이 따른다.

본 발명이 이루고자 하는 기술적 과제는 LVTTL 인터페이스와 SSTL 인터페이스에 모두 연결하여 사용될 수 있는 반도체 메모리 장치의 입력 버퍼를 제공하는데 있다.

도 1a와 도 1b는 종래의 반도체 메모리 장치의 입력 버퍼를 설명하기 위한 도면.

도 2는 본 발명에 따른 반도체 메모리 장치의 입력 버퍼를 설명하기 위한 도면.

도 3은 상기 도 2에 도시된 입력 버퍼의 상세 회로도.

상기 과제를 이루기 위하여 본 발명은,

기준 전압을 하나의 입력으로 하고 LVTTL용 인터페이스의 출력 신호 또는 SSTL용 인터페이스의 출력을 다른 입력으로하여 출력 신호를 출력하는 입력 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼를 제공한다.

상기 본 발명에 따른 반도체 메모리 장치의 입력 버퍼는 LVTTL용 인터페이스와 SSTL용 인터페이스에 모두 사용될 수 있다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

도 2는 본 발명에 따른 반도체 메모리 장치의 입력 버퍼를 설명하기 위하여 도시한 도면이다. 그 구조를 살펴보면, 입력 버퍼(21)는 시스템 인터페이스 로직(logic)이 LVTTL인 경우 DRAM 내부의 기준 전압 발생기의 출력 신호인 VREF와 LVTTL 인터페이스의 출력 신호인 TTL_IN을 입력으로하고, 풀다운 트랜지스터들(23,25)의 게이트들의 입력 신호들 중 내부 전원 전압 레벨인 트랜지스터(23)는 사용되고 게이트 입력이 SSTL_IN인 트랜지스터(25)는 LVTTL 인터페이스인 경우는 사용되지않는다. 그리고 출력 신호는 PTTL이다. 시스템 인터페이스 로직이 SSTL인 경우 DRAM 내부의 기준 전압 발생기의 출력 신호인 VREF와 SSTL_IN을 입력으로 하고 풀다운 트랜지스터들(23,25)의 입력 신호들 중 내부 전원 전압 레벨인 트랜지스터(23)와 입력이 SSTL_IN인 트랜지스터(25)를 병렬로 사용해서 LVTTL 인터페이스 대비 SSTL 인터페이스인 입력 버퍼(21)에서는 전류 구동 능력을 키워서 LVTTL과 동일한 성능을 유지하도록 한다. LVTTL용 입력 레벨의 전압 변동 범위는 2.0볼트 내지 0.6볼트이므로 전압 변동 폭이 LVTTL 대비 0.6볼트 줄어든다. 그러므로 저전원 전압에서는 약간의 잡음만 있어도 입력 버퍼(21)의 PSSTL의 레벨이 떨어져서 속도가 감소되는 문제가 해결된다. 그리고 입력 버퍼(21)의 출력 신호는 PSSTL이다.

도 3은 상기 도 2에 도시된 입력 버퍼(21)의 상세 회로도이다. PBPU는 DRAM 초기 동작시 21 노드 레벨의 플로우팅(floating)을 방지하는 역할을 한다. 시스템 인터페이스 로직이 LVTTL인 경우 DRAM 내부의 입력 버퍼는 LVTTL로 입력을 받아 들이는데 PBPU의 레벨이 논리 하이이면 NMOS트랜지스터(14)를 도통시키고 21 노드의 플로우팅을 방지하고 초기치를 설정해주면 PTTL 레벨을 외부 전원 전압인 VCC를 사용하는 인버터(15)와 내부 전원 전압을 사용하는 인버터(16)의 두 단을 거쳐서 PTTL의 렙멜을 논리 로우 레벨로 설정해준다. PBPU의 레벨이 논리 로우이면 NMOS트랜지스터(14)를 불통시키고 PMOS트랜지스터(7)가 도통되어서 상기 VCC 레벨이 전송되고 PMOS트랜지스터(8,9)의 드레인 노드로 전송되고 VREF의 레벨보다 TTL_IN의 레벨이 더 높으면 21 노드는 논리 로우 레벨이 되고 VREF의 레벨보다 TTL_IN의 레벨이 더 낮으면 21 노드는 논리 하이로 설정된다. 게이트 입력 중 IVC 레벨인 NMOS 풀다운 트랜지스터(12)는 낮은 문턱 전압을 갖는 트랜지스터를 사용하고 Vss로 전류를 흘려주는 통로역할을 담당하고 있다. 게이트 노드가 SSTL_IN인 NMOS 풀다운 트랜지스터(13)는 LVTTL 인터페이스인 경우는 SSTL_IN이 논리 로우레벨이므로 동작하지않는다. 시스템 인터페이스 로직이 SSTL인 경우 DRAM 내부의 입력 버퍼는 SSTL로 입력을 받아들이는데 PBPU의 레벨이 논리 하이이면 NMOS트랜지스터(14)를 도통시키고 21 노드의 플로우팅을 방지하고 초기치를 설정해주면 PSSTL 레벨을 상기 VCC를 사용하는 인버터(15)와 상기 UVC를 사용하는 인버터(16)의 두 단을 거쳐서 PSSTL의 레벨을 논리 로우 레벨로 설정해준다. PBPU의 레벨이 논리 로우이면 NMOS트랜지스터(14)를 불통시키고 PMOS트랜지스터(7)가 도통되어서 VCC레벨이 전송되고 PMOS트랜지스터들(8,9)의 드레인 노드들로 전송되고 VREF의 레벨보다 SSTL_IN의 레벨이 더 높으면 21 노드는 논리 로우 레벨이 되고 VREF의 레벨보다 SSTL_IN의 레벨이 더 낮으면 21 노드는 논리 하이 레베로 설정된다.

게이트 입력 중 IVC 레벨인 NMOS 풀다운 트랜지스터(12)는 낮은 문턱전압을 갖는 트랜지스터를 사용하고 Vss로 전류를 흘려주는 역할을 한다. 그리고 게이트 노드가 SSTL_IN인 NMOS 풀다운 트랜지스터는 SSTL_IN이 논리 하이 레벨이므로 상기 병렬로 연결된 NMOS트랜지스터들(12,13)이 같이 동작한다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

따라서 본 발명의 입력 버퍼는 LVTTL 인터페이스와 SSTL 인터페이스를 둘다 대응할 수 있는 입력 버퍼로써 크기의 증가없이 상기 2가지 인터페이스들에 모두 적용할 수 있다.

Claims (1)

1. 기준 전압을 하나의 입력으로 하고 LVTTL용 인터페이스의 출력 신호 또는 SSTL용 인터페이스의 출력을 다른 입력으로하여 출력 신호를 출력하는 입력 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.