KR0137603B1 - 3v/5v 데이타 입력 가능한 입.출력 버퍼 - Google Patents

3v/5v 데이타 입력 가능한 입.출력 버퍼

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KR0137603B1 KR1019940023093A KR19940023093A KR0137603B1 KR 0137603 B1 KR0137603 B1 KR 0137603B1 KR 1019940023093 A KR1019940023093 A KR 1019940023093A KR 19940023093 A KR19940023093 A KR 19940023093A KR 0137603 B1 KR0137603 B1 KR 0137603B1
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Abstract

본 발명은 3V 및 5V 데이타의 입력이 가능한 입·출력버퍼에 관한 것으로서, 특히, 누설전류 차단용과 전류공급용 트랜지스터를 분리 설계함으로써 풀업 트랜지스터와 풀다운 트랜지스터가 약하게 턴 온됨으로 인한 누설전류의 발생을 방지하는 효과가 있는 입·출력버퍼에 관한 것이다.

Description

3V/5V 데이타 입력 가능한 입·출력버퍼
제1도는 종래기술에 따른 입·출력 버퍼의 회로도,
제2도는 본 발명에 따른 입·출력 버퍼의 회로도.
*도면의 주요 부분에 대한 부호의 설명*
10,40:출력버퍼30,60:입력버퍼
51 내지 55:PMOS 트랜지스터56 내지 58:NMOS 트랜지스터
본 발명은 입·출력버퍼에 관한 것으로, 특히 3V 및 5V 데이터의 입력이 가능한 입·출력버퍼에 관한 것이다.
일반적으로, 구동전압이 5V인 반도체 소자(이하, 고전압 반도체 소자라 칭함)는 데이터 처리 속도가 구동전압이 3V인 반도체 소자(이하, 저전압 반도체 소자라 칭함)보다 더 빠르다는 강점 때문에 데스크탑(desk top) 컴퓨터나 워크스테이션(workstation)에서 널리 사용되고 있으며, 저전압 반도체 소자는 소비전력이 적다는 강점 때문에 휴대기기에 널리 사용되는 실정이므로, 고전압 반도체 소자와 저전압 반도체 소자간의 인터페이스(interface)는 반도체 설계자에게 있어서 중요한 문제점으로 부각되고 있다.
따라서, 이러한 인터페이스를 위하여 구동 전압이 3V 및 5V인 입력 데이타가 적절하게 조화를 이루는, 즉, 3V/5V 데이터 입력이 가능한 입·출력버퍼를 주로 사용하여 왔다.
첨부된 도면 제1도를 참조하여 종래기술을 설명한다. 제1도는 종래의 플로팅(floating) N-웰 방식인 3V/5V 데이터 입력 가능한 입·출력버퍼의 상세 회로도로서, 도면에서 11은 NAND 게이트, 12는 NOR 게이트, 21 내지 24는 PMOS 트랜지스터, 25 내지 27 NMOS 트랜지스터를 각각 나타난다.
종래의 3V/5V 데이터 입력이 가능한 입·출력버퍼는 도면에 도시된 바와 같이, 칩 내부의 인에이블(enable) 신호와 데이타를 입력받아 입·출력버퍼 패드로 데이터를 출력하는 출력버퍼부(10)와 입·출력 패드로부터 인가되는 데이타를 내부회로로 출력하는 입력버퍼부(30)를 구비한다.
이때, 출력버퍼부(10)는 인에이블 신호와 출력할 데이타를 입력받는 NAND 게이트(11)와, 인에이블 신호의 반전값과 상기 데이타를 입력받는 NOR 게이트(12)와, 입·출력 패드가 드레인단에 연결된 풀업 PMOS 트랜지스터(21)와, 상기 NOR 게이트(12)의 출력값을 게이트 신호로 하는 풀다운 NMOS 트랜지스터(26)와, 풀업 PMOS 트랜지스터(21)와 풀다운 NMOS 트랜지스터(26) 사이에 직렬 연결되고 구동전압(Vcc)을 게이트 신호로 하여 열전자(hot carrier) 발생을 방지하는 NMOS 트랜지스터(25)와, 구동전압(Vcc)을 게이트 신호로하여 NAND 게이트(11)의 출력값을 풀업 PMOS 트랜지스터(21)의 게이트에 인가하는 NMOS 트랜지스터(27)와, 입·출력 패드에 인가되는 신호를 게이트 신호로 하여 NAND 게이트(11)의 출력값을 풀업 PMOS 트랜지스터(21)의 게이트단에 인가하는 PMOS 트랜지스터(23)와, 구동전압(Vcc)을 게이트 신호로 하여 입·출력 패드와 풀업 PMOS 트랜지스터의 게이트단 간의 신호를 전송하는 NMOS 트랜지스터(24)와, 입·출력 패드에 인가되는 신호를 게이트 신호로 하고, 구동전압(Vcc)을 소스 신호로 하며, 소스단을 통하여 N-웰에 전압을 공급하는 즉 다른 PMOS 트랜지스터(21,23,24) 및 자신에게 백 바이어스(back bias)를 걸어주는 PMOS 트랜지스터(22)를 구비한다.
또한, 입력버퍼(3)는 구동전압(Vcc)을 게이트 신호로하여 입·출력 패드로 인가된 신호를 전송하는 NMOS 트랜지스터와, 이 NMOS 트랜지스터에 의하여 전송된 신호를 반전시켜 내부회로에 공급하는 인버터(inverter)를 구비한다.
제1도에 도시된 종래 입·출력 버퍼의 구동전압(Vcc)이 3V인 경우의 동작을 실명한다.
입·출력 패드로 입력되는 신호가 '0' 레벨인 경우 PMOS 트랜지스터(22)가 턴온되어 N-웰을 3V로 충전한다. 입·출력 패드에 인가되는 신호가 3V 이상이 되면 PMOS 트랜지스터(22)는 오프되어 N-웰이 플로팅 상태로 되고, 이때, 플로팅된 N-웰은 기생 다이오드를 통해 5V 부근까지 충전된다. 입·출력 패드에 인가되는 신호가 5V인 경우 PMOS 트랜지스터(24)가 온되어 풀업 PMOS 트랜지스터(21)의 게이트단을 5V로 충전하므로, NMOS 트랜지스터(27)는 오프되어 전류가 NAND 게이트(11)로 역류하는 것을 방지한다. 풀업 PMOS 트랜지스터(21)의 게이트 신호는 3V-Vtn(NMOS 트랜지스터의 문턱전압; 이하 Vtn이라 칭함)이므로 입·출력 패드에 인가되는 신호가 '0' 레벨인 경우에 풀업 PMOS 트랜지스터(21)에 누설전류(leakage current)가 발생하기 때문에 PMOS 트랜지스터(23)를 삽입하여 풀업 PMOS 트랜지스터(21)의 게이트단을 3V로 충전함으로써 완전한 오프 상태로 둔다.
그러나, 제1도에 도시된 종래의 입·출력 버퍼는 인에이블 신호가 하이(High; 논리 '1')이고, 출력할 데이타가 하이에서 로우(Low; 논리 '0')로 천이 할 때 각각의 노드 A, B, C는 로우에서 하이로 전환한다. 이때, 노드 C는 NAND 게이트(12)에 의하여 전환되기 때문에 그 전환 속도가 느리며, 노드 B에서 노드 A로 신호가 전달될 때 NMOS 트랜지스터(27)는 Vtn만큼 낮은 전위를 노드 A로 전달한다. 따라서, 풀업 PMOS 트랜지스터(21)와 풀다운 트랜지스터(26)는 약하게 턴 온(slightly turn on)되어 누설전류가 발생하게 되는 문제점을 초래했다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은, 풀업 트랜지스터와 풀다운 트랜지스터가 약하게 턴 온됨으로 인한 누설전류의 발생을 방지하는 3V/5V 데이터 입력이 가능한 입·출력 버퍼를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 칩 내부로부터 인에이블 신호와 출력할 데이타를 입력받아 입·출력 패드로 상기 출력할 데이터를 출력하는 출력버퍼부와, 칩 외부로부터 입·출력 패드로 입력되는 데이타를 칩 내부회로로 전달하는 입력버퍼부를 구비하여, 3V/5V 데이터 입력이 가능한 입·출력 버퍼에 있어서, 상기 출력 버퍼는, 상기 인에이블 신호와 상기 출력할 데이타를 입력받는 NOR 게이트; 상기 인에이블 신호의 반전값과 상기 출력할 데이타를 입력받는 NAND 게이트; 상기 입·출력 패드가 게이트에 연결되고, 구동전압을 소스단으로 인가받아 드레인단을 통하여 자체 백 바이어스를 인가하는 제1 PMOS 트랜지스터; 상기 NAND 게이트의 출력값을 게이트 신호로 하는 풀업 트랜지스터; 상기 NOR 게이트의 출력값을 게이트 신호로 하는 풀다운 트랜지스터; 상기 입·출력 패드와 상기 풀다운 트랜지스터 사이에 직렬 연결되고 구동전압을 게이트 신호로 하는 제1 NMOS 트랜지스터; 상기 입·출력 패드와 상기 풀다운 트랜지스터 사이에 직렬 여결되고 구동전압을 게이트 신호로 하는 제1 NMOS 트랜지스터; 상기 입·출력 패드와 상기 풀업 트랜지스터의 드레인단 간의 신호를 전송하며, 상기 제1 PMOS 트랜지스터의 드레인단을 통하여 백 바이어스가 걸리는 제2 PMOS 트랜지스터; 구동전압을 게이트 신호로하여, 상기 입·출력 패드와 상기 제2 PMOS 트랜지스터의 게이트단 간의 신호 전송을 담당하며, 상기 제1 PMOS 트랜지스터의 드레인단을 통하여 백 바이어스가 걸리는 제3 PMOS 트랜지스터; 구동전압을 게이트 신호로하여, 상기 인에이블 신호의 반전값을 상기 제2 PMOS 트랜지스터의 게이트단으로 전송하는 제2 NMOS 트랜지스터; 구동전압을 게이트 신호로하여, 상기 입·출력 패드와 상기 제1 PMOS 트랜지스터의 드레인단 간의신호을 담당하며, 상기 제1 PMOS 트랜지스터의 드레인단을 통하여 백 바이어스가 걸리는 제4 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
먼저, 제2도는 본 발명의 3V/5V 데이터 입력이 가능한 입·출력 버퍼의 상세 회로도로서, 도면에서 41은 NAND 게이트, 42는 NOR 게이트, 51 내지 55는 PMOS 트랜지스터, 56 내지 58은 NMOS 트랜지스터를 각각 나타낸다.
본 발명의 입·출력 버퍼는 도면에 도시된 바와 같이, 칩 내부로부터 인에이블 신호와 출력할 데이타를 입력받아 입·출력 패드로 출력하는 출력버퍼부(40)와, 입·출력 패드로 입력되는 데이타를 내부회로로 출력하는 입력버퍼부(60)를 구비한다.
이때, 출력버퍼부(40)는 인에이블 신호와 출력할 데이타를 입력받는 NAND 게이트(41)와; 인에이블 신호의 반전값과 출력할 데이타를 입력받는 NOR 게이트(42)와; 입·출력 패드에 게이트가 연결되고, 구동전압(Vcc)을 소스단으로 인가받아 드레인단을 통하여 자체 백 바이어스가 걸리는 PMOS 트랜지스터(53)와; NAND 게이트(41)의 출력값을 게이트신호로하여 구동전압(Vcc)으로부터 입·출력 패드로 전류를 공급하며, PMOS 트랜지스(53)의 드레인단으 통하여 백 바이어스가 걸리는 풀업 PMOS 트랜지스터(51)와; 상기 NOR 게이트(42)의 출력값을 게이트 신호로 하는 풀다운 NMOS 트랜지스터(57)와; 입·출력 패드와 풀다운 NMOS 트랜지스터(57) 사이에 직렬 연결되고 구동전압(Vcc)을 게이트 신호로하여 열전자 발생을 방지하는 NMOS 트랜지스터(56)와; 입·출력 패드와 풀업 PMOS 트랜지스터(51)의 드레인간 간의 신호 전송을 제어함으로써 누설전류의 발생을 방지하며 PMOS 트랜지스터(53)의 드레인단을 통하여 백 바이어스가 걸리는 PMOS 트랜지스터(52)와; 구동전압(Vcc)을 게이트 신호로하여 입출력 패드 PMOS 트랜지스터(52)의 게이트단 간의 신호 전송을 담당하며, PMOS 트랜지스터(53)의 드레인단을 통하여 백 바이어스가 걸리는 PMOS 트랜지스터(55)와; 인에이블 신호의 반전값을 PMOS 트랜지스터(52)의 게이트단으로 전송하는 NMOS 트랜지스터(58)와; 구동전압(Vcc)을 게이트 신호로하여, 입·출력 패드와 PMOS 트랜지스터(53)의 드레인단 간의 신호 전송을 담당함으로써 PMOS 트랜지스터(53)의 드레인단을 통하여 백 바이어스가 걸리며, 이로 인하여 구동전압(Vcc)+Vtp(PMOS 트랜지스터의 문턱전압; 이하 Vtp라 칭함) 이상의 전압이 입·출력 패드에 인가되면 온되는 PMOS 트랜지스터(54)를 구비한다.
구동전압(Vcc)이 3V인 경우를 일예로, 제2도에 도시된 본 발명의 일실시예에 따른 입·출력버퍼의 동작을 상세히 설명하면 다음과 같다.
입·출력 패드에 인가되는 전위가 로우인 경우 PMOS 트랜지스터(53)에 의하면 N-웰은 3V로 충전된다.
입·출력 패드에 인가되는 전위가 3V를 넘으면 PMOS 트랜지스터(53)는 오프되어 N-웰은 플로팅 상태로 되고, 3V+Vtp 이상이 되면 PMOS 트랜지스터(54)가 턴 온되어 N-웰 전위는 입·출력 패드에 인가되는 전위에 따라 5V 부근까지 상승한다.
입·출력 패드에 인가되는 전위가 다시 로우가 되면 PMOS 트랜지스터(53)가 온되고, 이로 인하여 N-웰의 전위가 3V로 되며, PMOS 트랜지스터(54)는 턴 오프된다.
입·출력 패드에 인가되는 전위가 5V인 경우에는, PMOS 트랜지스터(55)가 온되어 PMOS 트랜지스터(52)의 게이트단은 5V로 충전하므로 PMOS 트랜지스터(52)가 오프됨으로써 전류가 NAND 게이트(41)로 역류하는 것과 풀업 PMOS 트랜지스터(51)로부터 풀다운 NMOS 트랜지스터(57)까지 형성되는 누설전류가 발생하는 것을 방지한다.
여기서, 인에이블 신호가 로우이며, 입·출력 패드에 인가되는 신호가 3V+Vtp 이상이고, 칩 외부로 출력할 데이타가 하이에서 로우로 천이할 경우를 살펴보면, 노드 A', D'는 로우에서 하이로 전환함으로써 풀업 PMOS 트랜지스터(51)와 풀다운 NMOS 트랜지스터(57)가 약하게 턴 온되나 PMOS 트랜지스터(52)가 오프되어 누설전류가 차단된다.
본 발명에 따른 입·출력버퍼는 출력기능과 입력기능으로 나누어지는데 그 각각에 대한 구동은 다음과 같다.
먼저, 출력기능(인에이블 신호가 하이인 경우)에 대하여 알아보자.
출력할 데이타에 관계없이 노드 C'는 로우이며 NMOS 트랜지스터(58)가 NMOS 트랜지스터이므로 노드 B' 역시 노드 C'와 동일한 로우를 유지하게 된다. 따라서, PMOS 트랜지스터(52)와 NMOS 트랜지스터(56)는 언제나 턴 온되어 있다.
칩 외부로 출력할 데이타가 로우이면 노드 A'와 노드 D'가 하이가 되어 PMOS 트랜지스터(51)는 턴 오프, 그리고 풀다운 NMOS 트랜지스터(57)는 턴 온되어 입·출력 패드의 전류를 로우로 유지하게 되며, 이에 따라 PMOS 트랜지스터(53)가 턴 온되어 N-웰의 전압을 조절한다.
이때, 칩외부로 출력할 데이타가 하이가 되면, 노드 A'와 노드 D'가 로우로 되어 풀업 PMOS 트랜지스터(51)는 턴 온되고 풀다운 NMOS 트랜지스터(57)는 턴 오프되어 N-웰의 전압은 전상태 즉, 구동전압(Vcc)을 유지하도록 한다. 다시, 칩 외부로 출력할 데이타가 로우로 되어도 풀업 PMOS 트랜지스터(51)와 풀다운 NMOS 트랜지스터(57)만이 직접 작동하므로 처리 속도가 우수하게 된다.
한편, 인에이블 신호가 로우인 경우, 즉, 입력기능에 대해서 살펴보자.
입·출력 패드에 인가되는 데이타와는 상관없이 노드 A'와 C'는 하이가 되며, 노드 D'는 로우가 된다. 즉, 전류 공급용 트랜지스터(51,57)들은 턴 오프상태를 유지하게 된다.
이때, 노드 B'와 노드 C'를 접속하는 NMOS 트랜지스터(58)는 하이 상태 전달에 있어 열악하므로 {구동전압(Vcc)-Vth}의 전위가 노드 B'에 도달되며, 다라서 {구동전압(Vcc)-Vtp 구동전압 (Vcc)-Vth}이라면, PMOS 트랜지스터(52)는 약하게 턴온된다. 그러나, 풀업 PMOS 트랜지스터(51)는 턴 오프 상태이기 때문에 원하지 않는 전류의 흐름은 존재하지 않는다.
만약, 입·출력 패드에 인가되는 전압이 {구동전압(Vcc)+Vtp} 이상이라면, PMOS 트랜지스터(55)가 노드 B'를 입력 전위와 동일 상태로 만들고, 따라서 풀업 PMOS 트랜지스터(51)가 드레인단은 구동전압(Vcc)으로 고정하게 되므로 풀업 PMOS 트랜지스터(51)에 의한 누설 전류는 발생되지 않는다. 또한, 노드 B'가 {구동전압(Vcc)+Vtp} 이상이 되어도 NMOS 트랜지스터(58)의 게이트 전압이 바로 구동전압(Vcc)이기 때문에 노드 C'가 구동전압(Vcc)으로 고정된다.
이때, PMOS 트랜지스터(54)는 N-웰로 입력전압을 공급하여 PN 접합의 턴 온을 방지한다. 또한, 노이즈(noise) 성분에 대해서 대응하는 것은 누설 전류 방지용 PMOS 트랜지스터(52)이고, 전류 공급용 트랜지스터(51,57)는 언제나 턴 오프 상태이기 때문에 전력 소모가 없다. 특히, 이와 같은 기능을 향상시키기 위해 PMOS 트랜지스터에 전력을 공급하는 금속선과 N-웰에 전류를 공급하는 금속선을 분리하도록 배선배치를 실시하여 안정적인 전력 공급을 하도록 설계한다.
따라서, 인에이블 신호가 하이이며, 입·출력 패드에 인가되는 신호가 3V+Vtp 이상이고, 칩 외부로 출력할 데이타가 하이에서 로우로 천이할 경우를 살펴보면, 노드 A', D'는 로우에서 하이로 전환함으로써 풀업 PMOS 트랜지스터(51)와 풀다운 NMOS 트랜지스터(57)가 약하게 된 턴 온이나 PMOS 트랜지스터(52)가 오프되어 누설전류가 차단된다.
상기와 같이 이루어지는 본 발명은, 누설전류 차단용과 전류공급용 트랜지스터를 분리·설계함으로써 풀업 트랜지스터와 풀다운 트랜지스터가 약하게 턴 온됨으로 인한 누설전류의 발생을 방지하는 효과가 있다.

Claims (1)

  1. 칩 내부로부터 인에이블 신호와 출력할 데이타를 입력받아 입·출력 패드로 상기 출력할 데이터를 출력하는 출력버퍼부와, 칩 외부로부터 입·출력 패드로 입력되는 데이타를 칩 내부회로로 전달하는 입력버퍼부를 구비하여, 3V/5V 데이터 입력이 가능한 입·출력 버퍼에 있어서,
    상기 출력버퍼는,
    상기 인에이블 신호와 상기 출력할 데이타를 입력받는 NOR 게이트;
    상기 인에이블 신호와 반전값과 상기 출력할 데이타를 입력받는 NAND 게이트;
    상기 입·출력 패드가 게이트에 연결되고, 구동전압을 소스단으로 인가받아 드레인단을 통하여 자체 백 바이어스를 인가하는 제1 PMOS 트랜지스터;
    상기 NAND 게이트의 출력값을 게이트 신호로 하는 풀업 트랜지스터;
    상기 NOR 게이트의 출력값을 게이트 신호로 하는 풀다운 트랜지스터;
    상기 입·출력 패드와 상기 풀다운 트랜지스터 사이에 직렬 연결되고 구동전압을 게이트 신호로 하는 제1 NMOS 트랜지스터;
    상기 입·출력 패드와 상기 풀다운 트랜지스터 사이에 직렬 연결되고 구동전압을 게이트 신호로 하는 제1 NMOS 트랜지스터;
    상기 입·출력 패드와 상기 풀업 트랜지스터의 드레인단 간의 신호를 전송하며, 상기 제1 PMOS 트랜지스터의 드레인단을 통하여 백 바이어스가 걸리는 제2 PMOS 트랜지스터;
    구동전압을 게이트 신호로하여, 상기 입·출력 패드와 상기 제2 PMOS 트랜지스터의 게이트단 간의 신호 전송을 담당하며, 상기 제1 PMOS 트랜지스터의 드레인단을 통하여 백 바이어스가 걸리는 제3 PMOS 트랜지스터;
    구동전압을 게이트 신호로하여, 상기 인에이블 신호의 반전값을 상기 제2 PMOS 트랜지스터의 게이트단으로 전송하는 제2 NMOS 트랜지스터;
    구동전압을 게이트 신호로하여, 상기 입·출력 패드와 상기 제1 PMOS 트랜지스터의 드레인단 간의 신호 전송을 담당하며, 상기 제1 PMOS 트랜지스터의 드레인단을 통하여 백 바이어스가 걸리는 제4 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 3V/5V 데이터 입력 가능한 입·출력버퍼.
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