JPS601715B2 - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS601715B2 JPS601715B2 JP53077201A JP7720178A JPS601715B2 JP S601715 B2 JPS601715 B2 JP S601715B2 JP 53077201 A JP53077201 A JP 53077201A JP 7720178 A JP7720178 A JP 7720178A JP S601715 B2 JPS601715 B2 JP S601715B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- memory element
- capacitor
- read
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は、不揮発性めもり素子を使用したメモリ回路
に関する。
に関する。
不揮発性メモリ素子としてＭＩＯＳ型メモリ素子がある
が、これは、例えば第１図のように構成されている。
が、これは、例えば第１図のように構成されている。
すなわち、第１図はＭＮＯＳ型素子の場合で、【１｝は
例えばＰ一型の半導体基板、２Ｄ，２ＳはＮ＋型のドレ
ィン領域及びソース鏡或、３，４はチャンネル上に二層
に形成された誘電体層を示し、その下層３は比較的誘電
率が低く、かつ、薄い誘電体層、例えばＳ０２層とされ
、上層４は比較的誘電率が高く、かつ、厚い誘電体層、
例えばＳもＮ４層とされる。そして、この上層４の表面
に、ゲート電極５Ｇが形成されると共に、領域２０，２
Ｓの表面にドレイン電極５０及びソース電極５Ｓが形成
される。なお、６は絶縁用のＳｉ０２層である。そして
、このような素子において、、基板１に対してゲート電
極５Ｇに例えば一３０Ｖの電圧を１００ｈ秒にわたって
印加すると、この素子のＶＧｓ−ＩＤ言特性は、第２図
に曲線Ｄとして示すようにデプリーション型の特性とな
る。
例えばＰ一型の半導体基板、２Ｄ，２ＳはＮ＋型のドレ
ィン領域及びソース鏡或、３，４はチャンネル上に二層
に形成された誘電体層を示し、その下層３は比較的誘電
率が低く、かつ、薄い誘電体層、例えばＳ０２層とされ
、上層４は比較的誘電率が高く、かつ、厚い誘電体層、
例えばＳもＮ４層とされる。そして、この上層４の表面
に、ゲート電極５Ｇが形成されると共に、領域２０，２
Ｓの表面にドレイン電極５０及びソース電極５Ｓが形成
される。なお、６は絶縁用のＳｉ０２層である。そして
、このような素子において、、基板１に対してゲート電
極５Ｇに例えば一３０Ｖの電圧を１００ｈ秒にわたって
印加すると、この素子のＶＧｓ−ＩＤ言特性は、第２図
に曲線Ｄとして示すようにデプリーション型の特性とな
る。
これが消去モードあるいはオンモードである。また、基
板１に対してゲート電極５Ｇに例えば十３０Ｎの電圧を
１０印ｈ秒にわたって印加すると、この素子のＶＧｓ‐
ＩＤ特性は、第２図に曲線Ｂとして示すようにェンハン
スメント型の特性となる。
板１に対してゲート電極５Ｇに例えば十３０Ｎの電圧を
１０印ｈ秒にわたって印加すると、この素子のＶＧｓ‐
ＩＤ特性は、第２図に曲線Ｂとして示すようにェンハン
スメント型の特性となる。
これが書き込みモードあるいはオフモードである。そこ
で、従来においては、このメモリ素子を使用したメモリ
回路は、第３図に示すように構成している。
で、従来においては、このメモリ素子を使用したメモリ
回路は、第３図に示すように構成している。
すなわち、ＭＯＳ一ＦＥＴＩ １，１２及び抵抗器２１
，２２によってフリップフロップ回路１０が構成され、
ＦＥＴＩ Ｉにリセット用のＭＯＳ−ＦＥＴ１３が接続
されると共に、ＦＥＴ１２に上述したメモリ素子１４が
接続される。なお、この回路はＩＣ化された場合、抵抗
器２１，２２はＭＯＳ−ＦＥＴのドレイン・ソース間抵
抗により構成されるのが普通である。従って、第４図Ａ
に示すように、時点ｔ，にリセットパルスＲＳＴがＦＥ
Ｔ１３に供給されてオンになると、ＦＥＴ１２はオフ、
ＦＥＴＩＩはオンになるので、第４図Ｃに示すように、
出力Ｑは“０”になる。
，２２によってフリップフロップ回路１０が構成され、
ＦＥＴＩ Ｉにリセット用のＭＯＳ−ＦＥＴ１３が接続
されると共に、ＦＥＴ１２に上述したメモリ素子１４が
接続される。なお、この回路はＩＣ化された場合、抵抗
器２１，２２はＭＯＳ−ＦＥＴのドレイン・ソース間抵
抗により構成されるのが普通である。従って、第４図Ａ
に示すように、時点ｔ，にリセットパルスＲＳＴがＦＥ
Ｔ１３に供給されてオンになると、ＦＥＴ１２はオフ、
ＦＥＴＩＩはオンになるので、第４図Ｃに示すように、
出力Ｑは“０”になる。
そして、第２図及び第４図Ｂに示すように、時点りこ読
み出しパルスＲＥＡＤがメモリ素子１４に供給されるが
、この場合、素子１４がェンハンスメント特性（オフモ
ード）であれば、ＦＥＴＩＩがオフになることがなくオ
ン状態が続くので、第３図Ｃに示すようにＱ＝“０”の
状態が続く。
み出しパルスＲＥＡＤがメモリ素子１４に供給されるが
、この場合、素子１４がェンハンスメント特性（オフモ
ード）であれば、ＦＥＴＩＩがオフになることがなくオ
ン状態が続くので、第３図Ｃに示すようにＱ＝“０”の
状態が続く。
そして、時点ら‘こ読み出しパルスＲＥＡＤがなくなっ
ても、Ｑ＝“０”の状態はフリップフロップ回路１０に
より保持されている。一方、時点りこ読み出しパルスＲ
ＥＡＤが素子１４に供孫給された場合、素子１４がデプ
リーション特性（オンモ−ド）であれば、ＦＥＴＩＩが
オンからオフになり、ＦＥＴ１２がオフからオンになる
ので、第４図Ｄに示すように時点ｔ２にＱ＝‘‘１”と
なる。
ても、Ｑ＝“０”の状態はフリップフロップ回路１０に
より保持されている。一方、時点りこ読み出しパルスＲ
ＥＡＤが素子１４に供孫給された場合、素子１４がデプ
リーション特性（オンモ−ド）であれば、ＦＥＴＩＩが
オンからオフになり、ＦＥＴ１２がオフからオンになる
ので、第４図Ｄに示すように時点ｔ２にＱ＝‘‘１”と
なる。
そして、時点りこ読み出しパルスＲＥＡＤがなくなって
も、フリツプフロツプ回路１川こよりＱ＝“１”の状態
が保持されている。
も、フリツプフロツプ回路１川こよりＱ＝“１”の状態
が保持されている。
こうして、このメ′モリ回路によれば、メモリ素子１４
がオフモードであるかオンモードであるかによって、Ｑ
＝“１”またはＱ＝“０”の出力を取り出すことができ
る。
がオフモードであるかオンモードであるかによって、Ｑ
＝“１”またはＱ＝“０”の出力を取り出すことができ
る。
ところが、このメモリ回路では、高速動作ができない欠
点がある。
点がある。
すなわち、このメモリ回路に高速動作を行わせるには、
負荷抵抗器２１，２２を小さくすればよいが、そうする
と、ＦＥＴＩ１，１２を反転させるためにメモリ素子１
４のドレィン電流を大きくしなければならない。そして
、このためには、メモリ素子１４のゲート電圧（読み出
し電圧）を大きくすればよいが、これを大きくすると、
メモリ素子１４の記憶保持時間が低下してしまう。例え
ばゲート電圧を２倍にすると、保持時間は１／１０に低
下してしまう。あるいは、素子１４のドレィン電流を大
きくするには、素子１４自身を大きくしてドレイン・ソ
ース間インピーダンスを下げればよいが、そうすると、
素子１４が半導体チップ内で占める面積が大きくなり、
コストアップや集積度の低下を招いてしまう。従って、
一般に第３図のメモリ回路では、高速動作ができない状
態にある。
負荷抵抗器２１，２２を小さくすればよいが、そうする
と、ＦＥＴＩ１，１２を反転させるためにメモリ素子１
４のドレィン電流を大きくしなければならない。そして
、このためには、メモリ素子１４のゲート電圧（読み出
し電圧）を大きくすればよいが、これを大きくすると、
メモリ素子１４の記憶保持時間が低下してしまう。例え
ばゲート電圧を２倍にすると、保持時間は１／１０に低
下してしまう。あるいは、素子１４のドレィン電流を大
きくするには、素子１４自身を大きくしてドレイン・ソ
ース間インピーダンスを下げればよいが、そうすると、
素子１４が半導体チップ内で占める面積が大きくなり、
コストアップや集積度の低下を招いてしまう。従って、
一般に第３図のメモリ回路では、高速動作ができない状
態にある。
この発明は、このような問題点を一掃したメモリ回路を
提供しようとするものである。
提供しようとするものである。
以下その一例について説明しよう。
第５図において、ＭＯＳ−ＦＥＴＩ１，１２と、負荷用
のＭＯＳ−ＦＥＴ１５及び抵抗器２１とによってフリッ
プフロップ回路１０が構成される。
のＭＯＳ−ＦＥＴ１５及び抵抗器２１とによってフリッ
プフロップ回路１０が構成される。
この場合、ＦＥＴ１５はゲートがソースに接続されてい
れば、そのドレィン・ソース間抵抗が、第３図の抵抗器
２２になるものであり、また、抵抗器２１もＭＯＳ−Ｆ
ＥＴと同様の構成を探るものである。そして、ＦＥＴＩ
Ｉのドレイン・ソース間にリセット用のＭＯＳ−ＦＥＴ
１ ３が並列接続され、ＦＥＴ１２のドレイン・ソース
間に充放電用のコンデンサ３１が並列接続されると共に
、メモリ素子１４のドレィン・ソース間が並列接続され
る。
れば、そのドレィン・ソース間抵抗が、第３図の抵抗器
２２になるものであり、また、抵抗器２１もＭＯＳ−Ｆ
ＥＴと同様の構成を探るものである。そして、ＦＥＴＩ
Ｉのドレイン・ソース間にリセット用のＭＯＳ−ＦＥＴ
１ ３が並列接続され、ＦＥＴ１２のドレイン・ソース
間に充放電用のコンデンサ３１が並列接続されると共に
、メモリ素子１４のドレィン・ソース間が並列接続され
る。
なお、以上はＩＣ化され、またこのＩＣ化により、コン
デンサ３１は内部配線（パターン）のもつ浮遊容量によ
り構成される。このような構成において、定常時には、
ＦＥＴ１５のゲートには、第６図Ｃの時点ｔ，以前に示
すようにオンバイアスＶＲが供給されてＦＥＴ１５のド
レィン・ソース間抵抗は、所定の値にされている。
デンサ３１は内部配線（パターン）のもつ浮遊容量によ
り構成される。このような構成において、定常時には、
ＦＥＴ１５のゲートには、第６図Ｃの時点ｔ，以前に示
すようにオンバイアスＶＲが供給されてＦＥＴ１５のド
レィン・ソース間抵抗は、所定の値にされている。
そして、時点上，に第６図Ａに示すように、リセットパ
ルスＲＳＴがＦＥＴ１３のゲートに供給されると、これ
によりＦＥＴ１３がオンになるので、ＦＥＴ１２がオン
になり、ＦＥＴＩＩがオンになってＦＥＴ１２のドレィ
ンからの出力Ｑは、第６図Ｄに示すように“１”になる
。
ルスＲＳＴがＦＥＴ１３のゲートに供給されると、これ
によりＦＥＴ１３がオンになるので、ＦＥＴ１２がオン
になり、ＦＥＴＩＩがオンになってＦＥＴ１２のドレィ
ンからの出力Ｑは、第６図Ｄに示すように“１”になる
。
また、これにより、コンデンサ３１は充電されている。
そして、次に時点ｔ２に第２図及び第６図Ｂに示すよう
に読み出しパルスＲＥＡＤがメモリ素子１４のゲートに
供給されると共に、第６図Ｃに示すようにオフバイアス
ＶＲがＦＥＴ１５のゲートに供給される。
そして、次に時点ｔ２に第２図及び第６図Ｂに示すよう
に読み出しパルスＲＥＡＤがメモリ素子１４のゲートに
供給されると共に、第６図Ｃに示すようにオフバイアス
ＶＲがＦＥＴ１５のゲートに供給される。
この場合、メモリ素子１４がェンハンスメント特性（オ
フモード）であれば、ＦＥＴＩＩがオフになることがな
く、オン状態が続くと共に、ＦＥＴ１２のオフ状態が続
くので、第６図Ｄに示すように、Ｑ＝“１”の状態が続
く。そして、時点りこ読み出しパルスＲＥＡＤがなくな
り、バイアスＶＲがオンバイアスになっても、このＱ＝
“１”の状態はフリツプフロツプ回路１川こより保持さ
れている。
フモード）であれば、ＦＥＴＩＩがオフになることがな
く、オン状態が続くと共に、ＦＥＴ１２のオフ状態が続
くので、第６図Ｄに示すように、Ｑ＝“１”の状態が続
く。そして、時点りこ読み出しパルスＲＥＡＤがなくな
り、バイアスＶＲがオンバイアスになっても、このＱ＝
“１”の状態はフリツプフロツプ回路１川こより保持さ
れている。
一方、時点ら‘こ読み出しパルスＲＥＡＤ及びオンバィ
アスＶＲが供給された場合、素子１４がデプリーション
特性（オンモード）であれば、第６図Ｅに示すように、
コンデンサ３１の充電電荷はメモリ素子１４を通じて放
電し、Ｑ＝“０”となり、これにより、ＲＥＴＩＩはオ
フとなり、ＦＥＴ１２はオンになる。
アスＶＲが供給された場合、素子１４がデプリーション
特性（オンモード）であれば、第６図Ｅに示すように、
コンデンサ３１の充電電荷はメモリ素子１４を通じて放
電し、Ｑ＝“０”となり、これにより、ＲＥＴＩＩはオ
フとなり、ＦＥＴ１２はオンになる。
そして、時点ら‘こ読み出しパルスＲＥＡＤがなくなり
、バイアスＶＲがオンバイアスになっても、このＱ＝“
０’’の状態はフリップフロップ回路１ｏ‘こよって保
持されている。
、バイアスＶＲがオンバイアスになっても、このＱ＝“
０’’の状態はフリップフロップ回路１ｏ‘こよって保
持されている。
こうして、この発明によれば、メモリ素子１１の状態を
読み出すことができるが、この場合、特にこの発明によ
れば、期間ら〜ｔ３が読み出し時間となるが、この期間
ｔ２〜ｔ３はコンデンサ３１の放電期間であると共に、
コンデンサ３１の容量は十分に小さくてもよいので、こ
の期間ら〜ｔ８は十分に短くでき、従って、高速動作が
できる。
読み出すことができるが、この場合、特にこの発明によ
れば、期間ら〜ｔ３が読み出し時間となるが、この期間
ｔ２〜ｔ３はコンデンサ３１の放電期間であると共に、
コンデンサ３１の容量は十分に小さくてもよいので、こ
の期間ら〜ｔ８は十分に短くでき、従って、高速動作が
できる。
また、時点ｔ２にコンデンサ３１が放電してＱ＝“０”
になっていくとき、ＦＥＴＩ１がオフになることにより
ＦＥＴ１２がオンになり、これによってもコンデンサ３
１は放電するので、すなわち、コンデンサ３１の放電は
フリツプフロツプ回路１０１こよっても行われるので、
読み出し時間を短縮でき、高速動作ができる。また、高
速化しても、メモリ素子１４のドレィン電流を大きくす
る必要がないので、ゲート電圧（読み出し電圧）を大き
くする必要がなく、従って、記憶保持時間を長くできる
。さらに、メモリ素子１４のドレイン電流を大きくする
必要がないので、素子１４の面積を小さくでき、コスト
ダウンができると共に、高集積化できる。また、コンデ
ンサ３１は新たに形成しなくてもＩＣの内部配線のもつ
浮遊容量を使用でき、ＦＥＴ１５も第３図の抵抗器２２
と実質的に同一のものでよいから、構成が複雑化したり
、大型化したりすることもない。
になっていくとき、ＦＥＴＩ１がオフになることにより
ＦＥＴ１２がオンになり、これによってもコンデンサ３
１は放電するので、すなわち、コンデンサ３１の放電は
フリツプフロツプ回路１０１こよっても行われるので、
読み出し時間を短縮でき、高速動作ができる。また、高
速化しても、メモリ素子１４のドレィン電流を大きくす
る必要がないので、ゲート電圧（読み出し電圧）を大き
くする必要がなく、従って、記憶保持時間を長くできる
。さらに、メモリ素子１４のドレイン電流を大きくする
必要がないので、素子１４の面積を小さくでき、コスト
ダウンができると共に、高集積化できる。また、コンデ
ンサ３１は新たに形成しなくてもＩＣの内部配線のもつ
浮遊容量を使用でき、ＦＥＴ１５も第３図の抵抗器２２
と実質的に同一のものでよいから、構成が複雑化したり
、大型化したりすることもない。
第７図の例においては、二相のクロックパルスの，，の
２によって制御するようにした場合で、第８図の波形と
なる。
２によって制御するようにした場合で、第８図の波形と
なる。
また、第９図の例においては、メモリ素子１４とＦＥＴ
ＩＩとの間にバッファ用のＦＥＴ１８，１９が接続され
た場合である。なお、上述において、メモリ素子は、例
えば、下層３をＡＩ２Ｑ層としたＭＡＯＳ型素子などで
もよい。
ＩＩとの間にバッファ用のＦＥＴ１８，１９が接続され
た場合である。なお、上述において、メモリ素子は、例
えば、下層３をＡＩ２Ｑ層としたＭＡＯＳ型素子などで
もよい。
また、Ｐチャンネルの素子でも同様である。
第１図はメモリ素子の一例の断面図、第２図はその特性
図、第３図はメモリ回路の一例の接続図、第４図はその
波形図、第５図、第７図及び第９図はこの発明の一例の
接続図、第６図及び第８図はそれらの波形図である。 １０はフリツプフロツプ回路である。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
図、第３図はメモリ回路の一例の接続図、第４図はその
波形図、第５図、第７図及び第９図はこの発明の一例の
接続図、第６図及び第８図はそれらの波形図である。 １０はフリツプフロツプ回路である。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ スイツチング素子とコンデンサとが電源に直列に接
続され、上記コンデンサに不揮発性メモリ素子が並列に
接続され、上記コンデンサの端子電圧が双安定回路に供
給され、上記不揮発性メモリ素子に読み出しパルスを供
給すると共に、上記スイツチング素子をオフにして上記
不揮発性メモリ素子のモードに対応して上記双安定回路
の状態を制御するようにしたメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53077201A JPS601715B2 (ja) | 1978-06-26 | 1978-06-26 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53077201A JPS601715B2 (ja) | 1978-06-26 | 1978-06-26 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS554743A JPS554743A (en) | 1980-01-14 |
| JPS601715B2 true JPS601715B2 (ja) | 1985-01-17 |
Family
ID=13627202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53077201A Expired JPS601715B2 (ja) | 1978-06-26 | 1978-06-26 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601715B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62100302A (ja) * | 1985-10-28 | 1987-05-09 | Shibuya Kogyo Co Ltd | シユ−ト切換装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940000894B1 (ko) * | 1990-08-06 | 1994-02-03 | 재단법인 한국전자통신연구소 | S램용 메모리셀 |
-
1978
- 1978-06-26 JP JP53077201A patent/JPS601715B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62100302A (ja) * | 1985-10-28 | 1987-05-09 | Shibuya Kogyo Co Ltd | シユ−ト切換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS554743A (en) | 1980-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4703196A (en) | High voltage precharging circuit | |
| Frohman-Bentchkowsky | A fully-decoded 2048-bit electrically-programmable MOS ROM | |
| US4733375A (en) | Non-volatile memory circuit | |
| JPH035689B2 (ja) | ||
| JPS601715B2 (ja) | メモリ回路 | |
| JP3598008B2 (ja) | 半導体装置 | |
| JPS5577088A (en) | Nonvolatile semiconductor memory unit | |
| JPS6141408B2 (ja) | ||
| KR900008409B1 (ko) | 타이머회로 | |
| JP2003347435A (ja) | 半導体装置 | |
| US6025748A (en) | Precharge device for semiconductor integrated circuit device | |
| JP3083654B2 (ja) | 出力回路 | |
| US5617352A (en) | Non-volatile, bidirectional, electrically programmable integrated memory element implemented using double polysilicon | |
| JPH0116178Y2 (ja) | ||
| JPS586238B2 (ja) | フキハツセイハンドウタイメモリソウチ | |
| JPH0352693B2 (ja) | ||
| JPS6233393A (ja) | 半導体不揮発性メモリ装置 | |
| JPS63250911A (ja) | 半導体集積回路装置 | |
| JPS5936919Y2 (ja) | 電荷転送素子の駆動回路 | |
| JPH0237048Y2 (ja) | ||
| JPS59101096A (ja) | 記憶回路 | |
| JPS598072B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ回路 | |
| JPS6030040B2 (ja) | 半導体集積回路メモリ装置 | |
| JPH0330238B2 (ja) | ||
| JPS5936450B2 (ja) | 不揮発性フリツプフロツプ回路 |