JPH0116178Y2 - - Google Patents
Info
- Publication number
- JPH0116178Y2 JPH0116178Y2 JP11385179U JP11385179U JPH0116178Y2 JP H0116178 Y2 JPH0116178 Y2 JP H0116178Y2 JP 11385179 U JP11385179 U JP 11385179U JP 11385179 U JP11385179 U JP 11385179U JP H0116178 Y2 JPH0116178 Y2 JP H0116178Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- fet
- memory transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
Description
【考案の詳細な説明】
本考案はメモリトランジスタを用いてなる全く
新規な定電圧回路を提案したものである。
新規な定電圧回路を提案したものである。
第５図はMOS（金属酸化物半導体）型のFET
（電界効果トランジスタ）を用いたインバータ回
路を略示している。斯かるインバータ回路におい
てはドライバトランジスタ５１が導通し始める電
圧は公知の如くそのしきい値電圧に依存する。一
方、負荷用トランジスタ５２のゲインフアクタ
β52とドライバトランジスタ５１のゲインフアク
タβ51との比β51／β52を大とすることにより、入力
電圧（ドライバトランジスタ５１のゲート端子５
３への印加電圧）の変化に対する出力電圧（ドラ
イバトランジスタ５１のドレイン端子５４に現れ
る電圧）のレベル変化が極めて鋭くなる。
（電界効果トランジスタ）を用いたインバータ回
路を略示している。斯かるインバータ回路におい
てはドライバトランジスタ５１が導通し始める電
圧は公知の如くそのしきい値電圧に依存する。一
方、負荷用トランジスタ５２のゲインフアクタ
β52とドライバトランジスタ５１のゲインフアク
タβ51との比β51／β52を大とすることにより、入力
電圧（ドライバトランジスタ５１のゲート端子５
３への印加電圧）の変化に対する出力電圧（ドラ
イバトランジスタ５１のドレイン端子５４に現れ
る電圧）のレベル変化が極めて鋭くなる。
本考案は上述した２つの現象に着目してなされ
たものであつて、絶縁膜、又はフローテイングゲ
ートに蓄積された電荷によつてしきい値電圧が変
化することを利用して不揮発性のメモリ素子とし
て用いられるMIS（金属絶縁物半導体）・FET、
即ち所謂メモリトランジスタをドライバトランジ
スタとして用いたインバータ回路の如き構成を備
えることにより、所望の定電圧を得ることができ
るようにした定電圧回路を提供することを目的と
する。以下本考案をNMOSの実施例を示す図面
に基づいて具体的に説明する。
たものであつて、絶縁膜、又はフローテイングゲ
ートに蓄積された電荷によつてしきい値電圧が変
化することを利用して不揮発性のメモリ素子とし
て用いられるMIS（金属絶縁物半導体）・FET、
即ち所謂メモリトランジスタをドライバトランジ
スタとして用いたインバータ回路の如き構成を備
えることにより、所望の定電圧を得ることができ
るようにした定電圧回路を提供することを目的と
する。以下本考案をNMOSの実施例を示す図面
に基づいて具体的に説明する。
第１図及び第２図はいずれも本考案に係る定電
圧回路（以下本案回路という）を示しており、第
１図はメモリトランジスタ１１に対する書込時、
換言すれば出力端子T0から得る定電圧のレベル
をセツトする際の状態を、また第２図はその使用
の際の状態を夫々表している。
圧回路（以下本案回路という）を示しており、第
１図はメモリトランジスタ１１に対する書込時、
換言すれば出力端子T0から得る定電圧のレベル
をセツトする際の状態を、また第２図はその使用
の際の状態を夫々表している。
図において１１はメモリトランジスタ、即ち
MIS・FETよりなるメモリ素子、１２，１４は
負荷用のトランジスタ（MOS型のFET）、１３
はスイツチ用のトランジスタ（MOS型のFET）
である。トランジスタ１１，１３はエンハンスメ
ント型、トランジスタ１２，１４はデプレツシヨ
ン型である。これらのトランジスタは電源側端子
T1と接地電位との間にトランジスタ１４，１３，
１２，１１の順に縦続接続されており、そのドレ
インを電源側端子T1としたトランジスタ１４の
ソース及びゲートは一括されてメモリトランジス
タ１１のゲートに接続されている。トランジスタ
１４のソースとトランジスタ１３のドレインとの
ノードは出力端子T0としてある。トランジスタ
１２のソース及びゲートは一括接続されている。
トランジスタ１３のゲート端子T2は第１図の状
態ではオープンの状態にあるが、第２図の状態で
は電源側端子T1、即ちトランジスタ１４のドレ
インに接続される。
MIS・FETよりなるメモリ素子、１２，１４は
負荷用のトランジスタ（MOS型のFET）、１３
はスイツチ用のトランジスタ（MOS型のFET）
である。トランジスタ１１，１３はエンハンスメ
ント型、トランジスタ１２，１４はデプレツシヨ
ン型である。これらのトランジスタは電源側端子
T1と接地電位との間にトランジスタ１４，１３，
１２，１１の順に縦続接続されており、そのドレ
インを電源側端子T1としたトランジスタ１４の
ソース及びゲートは一括されてメモリトランジス
タ１１のゲートに接続されている。トランジスタ
１４のソースとトランジスタ１３のドレインとの
ノードは出力端子T0としてある。トランジスタ
１２のソース及びゲートは一括接続されている。
トランジスタ１３のゲート端子T2は第１図の状
態ではオープンの状態にあるが、第２図の状態で
は電源側端子T1、即ちトランジスタ１４のドレ
インに接続される。
トランジスタ１４のゲインフアクタβ14とメモ
リトランジスタ１１のゲインフアクタβ11との比
β11／β14は大きくしておくのが望ましい。また負
荷用のトランジスタ１２は等価の抵抗を用いるこ
ととしてもよい。トランジスタ１２はトランジス
タ１３がオンしている場合のこの縦続接続回路の
電流Ｉを決定する。
リトランジスタ１１のゲインフアクタβ11との比
β11／β14は大きくしておくのが望ましい。また負
荷用のトランジスタ１２は等価の抵抗を用いるこ
ととしてもよい。トランジスタ１２はトランジス
タ１３がオンしている場合のこの縦続接続回路の
電流Ｉを決定する。
このように構成された本案回路は、まず第１図
に示すように端子T2をオープン状態としておき、
端子T1に電圧VW′を印加する。端子T2、つまり
トランジスタ１３のゲートはオープン状態にある
ので、トランジスタ１３はオフしているから
VW′に近い値の書込電圧VWがメモリトランジス
タ１１のゲートに加わることになる。
に示すように端子T2をオープン状態としておき、
端子T1に電圧VW′を印加する。端子T2、つまり
トランジスタ１３のゲートはオープン状態にある
ので、トランジスタ１３はオフしているから
VW′に近い値の書込電圧VWがメモリトランジス
タ１１のゲートに加わることになる。
このようにトランジスタ１３は書込時にメモリ
トランジスタ１１のドレインに電圧がかからない
ようにするためのものであるので、容量の大きな
ものとしてこの縦続接続回路の電流がトランジス
タ１３，１４だけで決まらないようにしておく。
トランジスタ１１のドレインに電圧がかからない
ようにするためのものであるので、容量の大きな
ものとしてこの縦続接続回路の電流がトランジス
タ１３，１４だけで決まらないようにしておく。
第３図はメモリトランジスタ１１のしきい値電
圧Vthと書込電圧VWとの関係を略示するグラフで
あつて、メモリトランジスタはVWがある程度以
上の値になるとしきい値電圧Vthが書込電圧VWに
追随して変化する性質を有している。また後述す
るように出力端子T0から得られた電圧VACはしき
い値電圧Vthにて定まるから、予め求めておいた
VAC，Vth，VW，VW′の関係に基づいて、所望の
VACを得るに必要とされる電圧VW′を選択してこ
れを端子T1に印加することとする。
圧Vthと書込電圧VWとの関係を略示するグラフで
あつて、メモリトランジスタはVWがある程度以
上の値になるとしきい値電圧Vthが書込電圧VWに
追随して変化する性質を有している。また後述す
るように出力端子T0から得られた電圧VACはしき
い値電圧Vthにて定まるから、予め求めておいた
VAC，Vth，VW，VW′の関係に基づいて、所望の
VACを得るに必要とされる電圧VW′を選択してこ
れを端子T1に印加することとする。
メモリトランジスタ１１に対する書込電圧VW
の印加によつてそのゲート絶縁膜中に電荷が捕獲
され、この電荷の極性、量によつてしきい値電圧
Vthが変化するのであるが、上記電荷の散逸時間
は極めて長くこのメモリトランジスタは公知の如
く不揮発性メモリ素子として機能することにな
る。従つて電圧VW′の印加を停止した後にもその
しきい値電圧はそのときの書込電圧VWにて定ま
る値を維持している。
の印加によつてそのゲート絶縁膜中に電荷が捕獲
され、この電荷の極性、量によつてしきい値電圧
Vthが変化するのであるが、上記電荷の散逸時間
は極めて長くこのメモリトランジスタは公知の如
く不揮発性メモリ素子として機能することにな
る。従つて電圧VW′の印加を停止した後にもその
しきい値電圧はそのときの書込電圧VWにて定ま
る値を維持している。
ここにおいてVAは出力端子T0から得ようとす
る電圧VACより大であり、先に電圧VW′の印加に
よつて設定されたしきい値電圧Vthのメモリトラ
ンジスタ１１を導通させるに足る値である。
る電圧VACより大であり、先に電圧VW′の印加に
よつて設定されたしきい値電圧Vthのメモリトラ
ンジスタ１１を導通させるに足る値である。
さて、このようにしてメモリトランジスタ１１
に対する書込を行つた後には第２図に示す如く端
子T1，T2に適宜の電源電圧VAを印加する。そう
すると、出力端子T0からはメモリトランジスタ
１１のしきい値電圧Vthにて定まる一定の電圧
VACが得られることになる。すなわちトランジス
タ１３へのVA印加により該トランジスタ１３は
導通するので、第２図の回路はトランジスタ１
１，１２，１４からなる回路と看做せ、更にトラ
ンジスタ１２は単なる負荷抵抗であるから、実質
的にはトランジスタ１４を負荷とし、メモリトラ
ンジスタ１１をドライバとする第５図に示した如
きインバータと同様の回路と考えられる。第４図
は印加電圧VAと回路電流Ｉとの関係をしきい値
電圧Vthをパラメータとして表したグラフである
（図には４とおりのVthについて示している）。メ
モリトランジスタ１１はそのゲートに印加される
電圧及びしきい値電圧Vthで定める電流が流れる。
そしてゲートに印加される電圧がしきい値電圧よ
り低い場合にはメモリトランジスタ１１は導通し
ない。従つてこのゲートにトランジスタ１４を介
して印加される電圧VAがメモリトランジスタ１
１のしきい値電圧Vthで定まる値より小さいとメ
モリトランジスタ１１は導通しない。この値が臨
界値VACであり、後述するように出力端子T0の電
圧はこの臨界値VACに近い電圧となる。またメモ
リトランジスタ１１が導通すると回路電流Ｉは印
加電圧VAの大きさに応じて大きくなるが、ここ
では前述したようにβ11／β14比を大としているの
で回路電流ＩはＩ軸と平行的に大きくなる。そし
てメモリトランジスタのしきい値電圧Vthが大き
い程これが導通を始める印加電圧VAの値、つま
りVACが大きくなる。従つて、本案回路は第４図
の如き特性を示すのである。
に対する書込を行つた後には第２図に示す如く端
子T1，T2に適宜の電源電圧VAを印加する。そう
すると、出力端子T0からはメモリトランジスタ
１１のしきい値電圧Vthにて定まる一定の電圧
VACが得られることになる。すなわちトランジス
タ１３へのVA印加により該トランジスタ１３は
導通するので、第２図の回路はトランジスタ１
１，１２，１４からなる回路と看做せ、更にトラ
ンジスタ１２は単なる負荷抵抗であるから、実質
的にはトランジスタ１４を負荷とし、メモリトラ
ンジスタ１１をドライバとする第５図に示した如
きインバータと同様の回路と考えられる。第４図
は印加電圧VAと回路電流Ｉとの関係をしきい値
電圧Vthをパラメータとして表したグラフである
（図には４とおりのVthについて示している）。メ
モリトランジスタ１１はそのゲートに印加される
電圧及びしきい値電圧Vthで定める電流が流れる。
そしてゲートに印加される電圧がしきい値電圧よ
り低い場合にはメモリトランジスタ１１は導通し
ない。従つてこのゲートにトランジスタ１４を介
して印加される電圧VAがメモリトランジスタ１
１のしきい値電圧Vthで定まる値より小さいとメ
モリトランジスタ１１は導通しない。この値が臨
界値VACであり、後述するように出力端子T0の電
圧はこの臨界値VACに近い電圧となる。またメモ
リトランジスタ１１が導通すると回路電流Ｉは印
加電圧VAの大きさに応じて大きくなるが、ここ
では前述したようにβ11／β14比を大としているの
で回路電流ＩはＩ軸と平行的に大きくなる。そし
てメモリトランジスタのしきい値電圧Vthが大き
い程これが導通を始める印加電圧VAの値、つま
りVACが大きくなる。従つて、本案回路は第４図
の如き特性を示すのである。
而して出力端子T0の出力電圧は次のようにし
てこの臨界値VACに漸近して一定となる。即ち、
VAC以上の電圧が印加されるとメモリトランジス
タ１１がオンして瞬時的に電流が流れる。ところ
が出力端子T0の電圧、即ちメモリトランジスタ
１１のゲートの電圧は VA−（トランジスタ１４の負荷抵抗）×（回路電
流Ｉ）の式で表される様にドロツプする。このド
ロツプした電圧値が、メモリトランジスタ１１の
Vthにて定める臨界値VAC以下であるとメモリト
ランジスタ１１はオフすることになる。そうする
と再び出力端子T0の電圧、即ちメモリトランジ
スタ１１のゲート電圧は印加電圧VAに接近しよ
うとする。
てこの臨界値VACに漸近して一定となる。即ち、
VAC以上の電圧が印加されるとメモリトランジス
タ１１がオンして瞬時的に電流が流れる。ところ
が出力端子T0の電圧、即ちメモリトランジスタ
１１のゲートの電圧は VA−（トランジスタ１４の負荷抵抗）×（回路電
流Ｉ）の式で表される様にドロツプする。このド
ロツプした電圧値が、メモリトランジスタ１１の
Vthにて定める臨界値VAC以下であるとメモリト
ランジスタ１１はオフすることになる。そうする
と再び出力端子T0の電圧、即ちメモリトランジ
スタ１１のゲート電圧は印加電圧VAに接近しよ
うとする。
本案回路はこのような動作を繰返し、最終的に
出力端子T0の電圧はVACに落着き、爾後これを持
続する。
出力端子T0の電圧はVACに落着き、爾後これを持
続する。
以上のようにして本案回路は定電圧回路として
動作する。また、メモリトランジスタ１１に対す
る書込み、即ち端子T2をオープン状態にしての
端子T1への電圧VW′の印加条件によつてVACを所
望の値に選択することができるので、本考案によ
る場合は汎用性に富み、且つ必要に応じて出力電
圧を変更できる定電圧回路を実現することが可能
となる。
動作する。また、メモリトランジスタ１１に対す
る書込み、即ち端子T2をオープン状態にしての
端子T1への電圧VW′の印加条件によつてVACを所
望の値に選択することができるので、本考案によ
る場合は汎用性に富み、且つ必要に応じて出力電
圧を変更できる定電圧回路を実現することが可能
となる。
そして上記実施例の如くβ11／β14比を大として
おく場合は、電圧VAの印加により端子T0に急峻
な立上りが得られる。
おく場合は、電圧VAの印加により端子T0に急峻
な立上りが得られる。
なお、出力端子はトランジスタ１２とメモリト
ランジスタ１１のノード等、他のノードにするこ
とも可能である。
ランジスタ１１のノード等、他のノードにするこ
とも可能である。
第１図は本案回路の出力電圧設定時の状態を示
す回路図、第２図は定電圧動作を行わせている状
態の回路図、第３図はVWとVthの関係を示すグラ
フ、第４図はVthをパラメータとしてVAとＩとの
関係を示すグラフ、第５図はインバータの回路図
である。 １１……メモリトランジスタ、１２，１３，１
４……MOS型電界効果トランジスタ。
す回路図、第２図は定電圧動作を行わせている状
態の回路図、第３図はVWとVthの関係を示すグラ
フ、第４図はVthをパラメータとしてVAとＩとの
関係を示すグラフ、第５図はインバータの回路図
である。 １１……メモリトランジスタ、１２，１３，１
４……MOS型電界効果トランジスタ。
Claims (1)
- 負荷用のFETと、スイツチ用のFETと、
MIS・FETよりなるメモリ素子とを縦続接続し
てあり、メモリ素子のゲートを負荷用のFETと
スイツチ用のFETとの接続点に接続してあり、
スイツチ用のFETを非導通とした状態でこの縦
続接続回路に印加した電圧によつて支配されるメ
モリ素子のしきい値電圧に関連する一定電圧を、
縦続接続回路に所定電圧を印加した状態でスイツ
チ用のFETを導通させて前記縦続接続回路中の
任意の接続ノードから出力として得べくなしたこ
とを特徴とする定電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11385179U JPH0116178Y2 (ja) | 1979-08-18 | 1979-08-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11385179U JPH0116178Y2 (ja) | 1979-08-18 | 1979-08-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5632222U JPS5632222U (ja) | 1981-03-30 |
| JPH0116178Y2 true JPH0116178Y2 (ja) | 1989-05-12 |
Family
ID=29346124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11385179U Expired JPH0116178Y2 (ja) | 1979-08-18 | 1979-08-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0116178Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4444137A (en) * | 1983-04-04 | 1984-04-24 | The Singer Company | Sewing machine needle clamp |
-
1979
- 1979-08-18 JP JP11385179U patent/JPH0116178Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5632222U (ja) | 1981-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3692450B2 (ja) | 不揮発性ラッチ回路及びその駆動方法 | |
| US4435652A (en) | Threshold voltage control network for integrated circuit field-effect trransistors | |
| GB1589414A (en) | Fet driver circuits | |
| EP0646924B1 (en) | Voltage booster circuit for generating both positive and negative boosted voltages | |
| JPS62120121A (ja) | Ｃｍｏｓ出力ドライブ回路 | |
| JPH0158896B2 (ja) | ||
| US4071784A (en) | MOS input buffer with hysteresis | |
| US4166225A (en) | Read amplifier for integrated-circuit storage device | |
| JPH0116178Y2 (ja) | ||
| JPS6250984B2 (ja) | ||
| JPS63268196A (ja) | 半導体集積回路 | |
| US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
| JP3522248B2 (ja) | 半導体集積回路装置 | |
| US4239990A (en) | Clock voltage generator for semiconductor memory with reduced power dissipation | |
| JPS6143896B2 (ja) | ||
| JPS61157115A (ja) | 「シユートスルー」電流抑制手段を具備したｃｍｏｓ | |
| JP3190940B2 (ja) | 昇圧回路 | |
| US4525640A (en) | High performance and gate having an "natural" or zero threshold transistor for providing a faster rise time for the output | |
| JP2995396B2 (ja) | Ｃｒ発振回路 | |
| JPS58105485A (ja) | スタテイツク・メモリセル | |
| JPS6217896B2 (ja) | ||
| JP2784262B2 (ja) | 電圧比較器 | |
| JPS5950098B2 (ja) | ブ−ト・ストラツプ回路 | |
| JPH0344692B2 (ja) | ||
| JP2735835B2 (ja) | 論理集積回路の電源投入リセット回路装置 |