KR940000894B1 - S램용 메모리셀 - Google Patents

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Abstract

내용 없음.

Description

S램용 메모리셀
제1도의 (a)∼(e)는 종래의 S램 메모리셀의 여러구조를 나타낸 회로도.
제1도의 (f)는 종래의 S램 메모리셀의 읽기 동작시 저장하고 있던 데이타가 파괴되는 현상을 나타낸 그래프.
제2도는 본 발명에 의한 메모리셀의 구성을 나타낸 회로도.
제3도는 본 발명과 종래의 메모리셀의 동작시 임계전압 변동에 대하여 정상동작 영역을 비교한 그리프.
제4도는 본 발명에 의한 메모리셀의 다른 실시예를 나타낸 회로도.
제5도는 본 발명의 또다른 실시예를 나타낸 회로도.
본 발명은 S램(Static Random Access Memory)에 있어서, 동작특성이 향상되면서 고집적화가 가능하도록 한 S램용 메모리셀에 관한 것이다.
일반적으로 메모리는 데이타를 기억하는 기억소자로 컴퓨터등에서 필수소자이고, 기술이 발전됨에 따라 고속 데이타 처리능력을 갖는 고성능의 시스템들이 제작되고 있다. 이러한 고속 시스템에서는 속도특성이 우수한 메모리 소자가 절실히 요구되고 있음은 이미 알려진 사실이다. 고속메모리 소자로는 화합물 반도체인 갈륨비소로 제작한 메모리 소자가 많이 사용되며, 이는 현재까지 제작된 모든 Si 메모리 소자보다 속도 특성에서 우수한 장점이 있다. 그러나, 갈륨비소 반도체소자는 Si 반도체에 비해 공정기술이 낙후되어 있고, 물질자체가 갖는 까다로운 특성 즉, 소자의 변수변동 때문에 고집적시 고집적화가 곤란하며, 아울러 수율이 저하되는 관계로 제품의 가격이 고가인 문제점이 있었다.
종래의 갈룸비소 S램의 메모리셀은 Si S램의 메모리셀의 구조를 그대로 사용한 것으로, 제1도의 (a)에 도시되어 있다.
제1도(a)에서, 종래의 갈륨비소 S램의 메모리셀은 두개의 증가형 FET(Enhan cement Field Effect Transistor)(J11), (J12)와 두개의 공핍형 FET(Depletion Field Effect Transistor)(J13), (J14)가 대칭으로 이루어져 상보적(complemental)데이타를 저장하는 셀래치(Cell latch)와, 상기의 셀래치의 상보적 데이타를 비트선과 비트선에 각각 전달하기 위한 전달 FET(J15), (J16)들로 구성되어 있다, 이와같이 쌍안경 래치구조로 이루어진 상기 셀래치는 약간의 신호만 인가되어도 안정된 상보적 논리데이타인 ＂1＂과 ＂0＂으로 되는 성질을 가지며, 전달 FET(J15), (J16)는 해당 워드선(Word line)이 선택된 경우에만 ＂ON＂되어 데이타를 셀래치에 기입하거나 또는 셀래치에서 데이타를 독출할 수 있도록 하는 역할을 하도록 하였다.
또한, 제1도의 (b)에 도시한 메모리셀은 제1도(a)에서의 공핍형 FET(J13), (J14)를 부하저항(RL12),(RL13)으로 대치한 것을 제외하고는 제1도(a)의 메모리셀의 구성과 동일하다. 그러나, 상기와 같은 메모리셀의 구성은 소자변수의 변동이 작고 공정이 잘 확립된 Si S램에는 유용하지만, 소자변주의 변동에 약하므로 소자 변수의 변동이 커지게 되면 셀동작이 불안정해지고, 아울러 불안정한 동작에 의해 메모리셀이 선택된 경우에는 저장하고 있던 데이타가 파괴(＂0＂상태 →＂1＂상태 또는 ＂1＂상태 →＂0＂상태로 바뀜)되기 쉬운 단점이 있었다. 그리고 제1도의 (c)에 도시된 종래의 다른 메모리셀 구조는 증가형 FET의 제작이 기술적으로 불가능하기 때문에 공핍형 FET만으로 이루어진 것을 도시하고 있다.
제1도(c)에서, 종래 메모리셀의 셀래치는 부하저항(RL13), (RL14)과 구동용 FET(J17),(J18) 그리고 공핍형 FET의 바이어스 전압조정을 위한 다이오드(D1), (D2), (D3), (D4), (D5), (D6), (D7), (D8)와 저항(R1), (R2)으로 셀래치를 구성한다.
또한 데이타를 상기 셀래치에 기입하기 위한 쓰기 비트선 및 쓰기비트선이 각각 다이오드(D9), (D10)를 통해 셀래치에 연결되면, 데이타를 셀래치에서 독출하기 위한 읽기 비트선은 다이오드(D11)와 읽기 FET(J19)를 통해 구동 FET(J18)에 연결되도록 하였다.
이러한 구성을 갖는 종래의 메모리셀은 1986년 3월 11일자로 특허사정된 미국륵허(USP4,575,821)공보에 기재되어 있다. 이러한 구조는 공핍형 FET만으로 구성되어 있기 때문에 증가형 FET와 공핍형 FET가 모두 사용되는 앞선 기술에서는 사용이 곤란하며, 소비전력이 크고, 또한 읽기비트선이 한개의 비대칭 구조를 갖기 때문에 센스앰프구동이 곤란한 문제점이 있었다. 제1도의 (d)에 도시한 또다른 종래의 메모리셀의 셀래치 구조는 공핍형 FET만으로 구성되는 회로로서, 부하저항(RL15), (RL16)과 구동용 공핍형 FET(J22), (J23)과, 이 공핍형 FET의 바이어스 전압조정용 다이오드( D12), (D13)과, 부하저항(R3), (R4)들로 구성하고, 셀래치들로부터 데이타를 독출하기 위한 읽기용 FET(J20), (J21)에 의해 비트선 및 비트선이 셀래치와 연결되도록 하였다.
이와같이 셀래치를 비트선 및 비트선과 분리시켜 비트선 및 비트선으로 부터의 영향을 배제시킴으로서 동작특성을 개선되도록한 기술은 미국특허(USP4,981,807)와 일본국 특허출원 소 63-160087호(발명자 : Matsushita)에 개시되어 있다. 그러나 이러한 메모리셀은 셀래치가 다른 FET를 배제한 공핍형 FET만으로 구성되어 있기 때문에 쓰기동작이 원활히 이루어지지 않는 문제점이 있었다.
그러므로 제1도의 (e)에 도시한 것과 같이 비트선과 비트선에 각각 접속된 FET(J24), (J25)에 의해 전원(VSS)이 인가되도록 하고, 제1도의 (b)와 같은 셀래치를 상기 비트선과 비트선 및 워드선에 연결한 구성을 갖는 종래의 또다른 메모리셀에서는 워드선을 선택할때, 즉 워드선에 셀선택 신호를 인가하면, 워드선의 펄스의 라이징에지 (rising edge)중에서 셀래치는 선택되기전에 가지고 있던 데이타를 그대로 유지하면서 그 데이타를 비트선에 전달해야 한다.
그러나, 소자의 변수 변동이 조금만 커져도 제1도의 (f)에 도시한 것과 같이 셀래치의 데이타 V(1),V(2)가 바뀌어 저장하고 있던 데이타가 파괴되는 현상이 발생하게 된다. 그리고 이와같은 데이타 파괴현상은 갈륨비소 메모리와 같이 소자의 변수 변동이 심한 경우에는 메모리의 제작수율을 저하시키는 한편, 고집적 메모리의 제작을 어렵게 한다. 이에따라 본 발명은 소자의 변수 변동에 대한 동작영역을 넓히면서 고집적화가 가능한 S램용 메모리셀을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 메모리셀은 부하저항과 구동 FET로 구성된 셀래치에서 데이타를 저장하도록 하고, 전달 FET는 워드선이 선택될 경우에 ＂ON＂되면서 비트선과 셀래치를 전기적으로 연결시키도록 하고, 읽기 FET는 메모리셀의 읽기 동작시 셀래치의 기억내용을 게이트 입력으로 받아 전달 FET로 보내고, 쓰기 FET는 쓰기 동작시 비트선의 데이타를 셀래치에 저장하도록 한 구성을 갖는다.
본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.
제2도는 본 발명에 의한 메모리셀의 구성을 도시하고 있다. 제2도에서, 본 발명의 메모리셀은 부하저항(RL1), (RL2)과 셀래치의 구동용 FET(J1), (J2)로 종래의 셀래치 구성과 동일한 셀래치를 이루도록 하고, 각 게이트가 공통으로 쓰기 제어선에 연결된 데이타 기록용 FET(J3), (J4)의 각 소오스는 셀래치의 부하저항(RL1), (RL2)에 각각 연결하고, 각 게이트가 셀래치의 구동용 FET(J1), (J2)의 게이트에 연결된 데이타 독출용 FET(J5), (J6)의 소오스는 구동전원(Vc)에 공통으로 연결하고, 각 드레인이 비트선 및 비트선에 각각 연결되면서 아울러 게이트간 워드선과 연결된 전달용 FET (J7), (J8)의 각 소오스는 데이타 독출용 FET(J5), (J6)의 각 드레인에 각각 연결되어 있고 또한 데이타 기록용 FET(J3), (J4)의 각 드레인에 각각 연결한 구성을 갖는다.
상기 구성을 갖는 본 발명의 메모리셀의 데이타 독출을 위한 읽기 동작을 설명한다. 해당 워드선이 선택되면서 워드선에 인가되는 신호의 레벨이 전달용 FET(J7), (J8)를 도통시킬 수 있는 값으로 높아지면서 메모리셀의 동작이 시작되는 것이다. 상기 전달용 FET(J7), (J8)가 도통되면, 데이타 독출용 FET(J5), (J6)는 셀래치의 데이타의 논리상태 V(1),V(2)를 각 입력으로 하여 온/오프된다. 이때 상기 논리상태 V(1),V( 2)는 각각 전달 FET(J7), (J8)를 통해 비트선 및 비트선에 전달된다. 이와같이, 메모리셀에서 데이타를 독출할 때에는 쓰기제어선은 쓰기 FET(J3), (J4)을 오프시키는 낮은 전압레벨을 갖는다.
다음은 메모리셀에 데이타를 기록하기 위한 쓰기동작에 대하여 설명한다. 쓰기제어선이 데이타 기록용 FET(J3), (J4)를 온시키고, 아울러 워드선이 선택되어 전달용 FET(J7), (J8)가 온되면서 쓰기동작이 시작된다.
데이타 기록용 FET(J3), (J4)와 전달용 FET(J7), (J8)가 온된상태에서 셀래치의 상태 V(l),V(2)가 비트선, 비트선의 상태와 같게 되기 때문에 상기 비트선을 통하여 제공된 데이타가 상기 셀래치에 저장되는 것이다.
다시 쓰기제어선이 낮은 전압레벨을 갖게 되면서 데이타 기록용 FET(J3), (J4)를 오프시키게 되면, 셀래치와 비트선, 비트선이 차단되면서 셀래치에 기록된 데이타이 논리상태 V(1),V(2)를 유지하게 된다.
이와같이 본 발명의 메모리셀에서는 데이타를 저장하는 셀래치와 비트선을 분리하고, 데이타 독출용 FET(J3), (J4)가 셀래치와 비트선의 전기적 접속을 구동하도록 하기 때문에 종래의 메모리셀에서와 같이 셀래치의 구동용 FET(J1), (J2)가 비트선을 구동하면서 발생하는 데이타 파괴현상을 제거하였다. 이는 비트선 및 비트선이 데이타를 저장하고 있는 셀래치에 직접 영향을 주지 않기 때문이다.
그리고 셀래치는 데이타를 저장하기만 하고 비트선을 구동하지 않으므로 종래의 셀래치보다 크기를 상대적으로 줄일 수 있어 소비전력을 줄일 수 있으며, 또한 종래의 메모리셀의 구조에 비해 본 발명에 의한 메모리셀은 소자의 수는 증가하였지만 상기 셀래치의 크기를 줄일 수 있기 때문에 면적은 상대적으로 같거나 작게 제작할 수 있다. 또 데이타 독출용 FET(J5), (J6)를 셀래치에 배제되어 있기 때문에 셀래치의 크기를 줄일 수 있을 뿐만 아니라 데이타 독출용 FET (J5), (J6)를 크게함으로써 비트선 구동능력을 높일 수 있어 속도특성을 개선할 수 있는 것이다. 제3도는 소자의 변수중에서 임계전압(thershold voltage)의 변동에 대하여 본 발명의 메모리셀과 종래의 메모리셀의 동작특성을 시뮬레이션한 결과를 나타낸 것이다.
즉, 종래의 메모리셀의 크기와 본 발명의 메모리셀의 크기가 같아지도록 하기 위하여 제1도의 (b)와 같은 종래의 메모리셀 구조에서는 부하저항(RL11),(RL12)을 100kΩ, 구동용 FET(J11), (J12)를 15μm, 전달용 FET(J15), (J16)를 10μm의 크기로 사용하고, 본 발명의 메모리셀 구조에서는 부하저항(RL1), (RL2)을 100kΩ, 구동용 FET(J1), (J2)와 데이타 독출용 FET(J3), (J4)를 2μm, 읽기 FET메모리셀( J5), (J6)와 전달 FET(J7), (J8)는 10μm의 크기를 사용하면서 인접한 소자끼리는 ±50mV의 임계전압 변동을 주어 시뮬레이션한 것이다.
여기서 종래의 메모리셀은 공핍형 FET의 임계전압(VTD)이 -0.5V일때 증가형 FET의 임계전압(VTE)이 0.1V에서 0.3V 사이에서만 동작하는 반면에, 본 발명의 메모리셀은 증가형 FET의 임계전압(VTE)이 -0.05V부터 0.25V까지 동작함으로써 넓은 임계전압의 변동영역에서 동작함을 알 수 있다. 임계전압은 FET의 소자변수중에서 회로의 동작여부를 결정하는 변수이므로 임계전압 변동에 강하다는 것은 회로의 동작영역이 넓다는 것을 의미한다.
제4도는 본 발명에 의한 메모리셀의 다른 실시예를 나타낸 것으로 비트선을 생략하면서 비트선방향에 연결된 데이타 독출용 FET(J6), 전달용 FET(J8) 및 데이타 기입용 FET(J4)를 생략하여도 본 발명과 동일한 작용효과를 갖는다.
그리고 제5도는 본 발명의 또다른 실시예를 나타낸 것으로, 워드선과 연결된 두 전달 FET(J7), (J8)를 생략하고, 워드선과 게이트가 연결된 워드선 구동 FET(J9)의 소오스에 공통으로 연결한 것으로서, 상기와 동일한 작용효과를 갖는다.
따라서 본 발명의 메모리셀은 비트선과 셀래치를 데이타 독출용 FET(J5), (J6)에 의해 분리되도록 함으로써 동작영역을 개선하고, 아울러 셀래치의 크기를 줄여 소비전력을 감소시킨 것이다.
그리고, 특히 본 발명의 메모리셀을 소자의 변수 변동이 큰 갈륨비소 S램에 사용함으로써 고집적 S램의 제작이 가능하면서 S램의 제작수율도 크게 개선시킬 수 있는 것임을 알 수 있다.

Claims (5)

  1. 워드선 및 상보적 비트선과 비트선을 갖는 메모리셀에 있어서, 제1 및 제2부하수단과 제1 및 제2증가형 FET(J1), (J2)가 서로 대칭으로 접속되어서, 직렬접속된 상기 제1부하수단과 상기 제1증가형 FET(J1)사이의 제1접속점과, 직렬접속된 상기 제2부하수단과 상기 제2증가형 FET(J2) 사이의 제2접속점에서 상보적 데이타를 유지하는 셀래치와, 상기 셀래치에 데이타를 기입할 때 제어신호를 제공받는 쓰기제어선과, 상기 워드선에 인지된 신호에 의해서 상기 각 비트선 및 비트선과 각 제1 및 제2전달선과의 전기적 접속을 제어하는 전달용 증가형 FET(J7,J8)와, 상기 쓰기제어선에 인가된 신호에 의해서 상기의 각 제1 및 제2접속점과 상기의 각 제1 및 제2전달선과의 전기적 접속을 제어하여 상기 비트선과 비트선의 데이타가 상기 셀래치에 기입되도록 하기 위한 데이타 기록용 증가형 FET(J3), (J4)와, 상기 전달용증가형 FET(J7,J8)를 통하여 상기 비트선 및 비트선에 상보적 데이타를 제공하기 위해 상기 제1 및 제2접속점에 대해 상기 셀래치에 기록된 상보적 데이타를 제어하는 데이타 독출용 증가형 FET(J5, J6)를 포함하는 것을 특징으로 하는 S램용 메모리셀.
  2. 워드선 및 하나의 셀에 대하여 하나의 비트선을 갖는 메모리셀에 있어서, 제1 및 제2부하수단과 제1및 제2증가형 FET(J1), (J2)가 서로 대칭으로 접속되어서 직렬접속된 상기 제1부하수단과 상기 제1증가형 FET(J1)사이의 제1접속점과 직렬 접속된 상기 제2부하수단과 상기 제2증가형 FET(J2)사이의 제2접속점에서 상보적 데이타를 유지하는 셀래치와, 상기 셀래치에 데이타를 기입할때 쓰기제어신호를 제공받는 쓰기제어선과, 상기 워드선에 인가된 신호에 의해서 상기 비트선과 제1전달선과의 전기적 접속을 제어하는 전달용 증가형 FET(J7)와, 상기 쓰기제어선에 인가된 신호에 의해서 상기의 제1접속점과 상기의 제1전달선과의 전기적 접속을 제어하여 상기 비트선의 데이타가 상기 셀래치에 기입되도록 하기 위한 데이타 기록용 증가형 FET(J3)와, 상기 전달용 증가형 FET(J7)를 통하여 상기 비트선에 상보적 데이타를 제공하기 위해 상기 제1 및 제2접속점에 인가된 신호에 의해 상기 제1전달선에 대해 상기 셀래치에 기록된 상보적 데이타의 전달을 제어하는 데이타 독출용 증가형 FET(J5)를 포함하는 것을 특징으로 하는 S램용 메모리셀.
  3. 워드선 및 상보적 비트선과 비트선을 갖는 메모리셀에 있어서, 제1 및 제2부하수단과 제1 및 제2증가형 FET(J1), (J2)가 서로 대칭으로 접속되어서 직렬접속된 상기 제1부하수단과 상기 제1증가형 FET(J1)사이의 제1접속점과 직렬접속된 상기 제2부하수단과 상기 제2증가형 FET(J2) 사이의 제2접속점에서 상보적 데이타를 유지하는 셀래치와, 상기 셀래치에 데이타를 기입할 때 제어신호를 제공받는 쓰기제어선과, 상기 쓰기제어선에 인가된 신호에 의해서 상기 각 제1 딪 제2접속점과 제1 및 제2전달선과의 전기적 접속을 제어하여 상기 비트선과 비트선의 데이타가 상기 셀래치에 기입되도록 하기 위한 데이타 기록용 증가형 FET(J3,J4)와, 상기 상보적 데이타를 상기 비트선과 비트선에 제공하기 위해 상기 제1접속점 및 제2접속점에 인가된 신호에 의해서 상기 제1 및 제2전달선에 대해 기록된 상보적 데이타의 전달을 제어하는 데이타 독출용 증가형 FET(J5,J6)와, 상기 데이타 독출용 증가형 FET(J5,J6)의 공통 접속점과 전원(VS)과의 전기적 접속을 워드선에서 제공된 신호에 의해 제어되게 하는 워드선 구동용 FET(J9)를 포함하는 것을 특징으로 하는 S램용 메모리셀.
  4. 제1항에 있어서, 상기의 각 부하수단은 공핍형 FET로 구성한 것을 특징으로 하는 S램용 메모리셀.
  5. 제1항에 있어서, 상기의 각 부하수단은 부하저항으로 구성한 것을 특징으로 하는 S램용 메모리셀.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726932A (en) * 1996-06-13 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Trench free SRAM cell structure
US5805496A (en) * 1996-12-27 1998-09-08 International Business Machines Corporation Four device SRAM cell with single bitline
KR100452902B1 (ko) * 2000-07-10 2004-10-15 미쓰비시덴키 가부시키가이샤 기억 장치
US7385840B2 (en) * 2005-07-28 2008-06-10 Texas Instruments Incorporated SRAM cell with independent static noise margin, trip voltage, and read current optimization
JP4877094B2 (ja) * 2007-06-22 2012-02-15 日本テキサス・インスツルメンツ株式会社 半導体装置、半導体メモリ装置及び半導体メモリセル
JP2011014210A (ja) * 2009-07-06 2011-01-20 Hitachi Ulsi Systems Co Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4128773A (en) * 1977-11-07 1978-12-05 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
JPS5827917B2 (ja) * 1978-05-04 1983-06-13 日本電信電話株式会社 Ｍｉｓ記憶回路
JPS601715B2 (ja) * 1978-06-26 1985-01-17 ソニー株式会社 メモリ回路
JPS6055914B2 (ja) * 1979-10-19 1985-12-07 株式会社東芝 半導体記憶装置
US4575821A (en) * 1983-05-09 1986-03-11 Rockwell International Corporation Low power, high speed random access memory circuit
DE3684214D1 (de) * 1985-09-30 1992-04-16 Honeywell Inc Strahlungsfeste speicherzelle.
US4995000A (en) * 1988-07-01 1991-02-19 Vitesse Semiconductor Corporation Static RAM cell with high speed and stability

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