KR920005123B1 - 갈륨비소 S램(GaAs SRAM)에 사용되는 메모리셀의 구조 - Google Patents
갈륨비소 S램(GaAs SRAM)에 사용되는 메모리셀의 구조 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래의 일반적인 S램 메모리셀의 구조를 나타낸 회로도.
제2도의 (a), (b)는 종래의 메모리셀의 읽기 동작시 저장하고 있던 데이타의 파괴현상을 나타낸 도면 및 그래프.
제3도는 본 발명의 갈륨바소 S램을 위한 메모리셀의 회로도.
제4도의 (a), (b)는 종래의 메모리셀과 본 발명의 메모리셀의 임계전압 변동에 대한 동작특성의 그래프.
제5도는 종래의 메모리셀과 본 발명 메모리셀의 호출시간(saccess time)을 비교한 그래프.
* 도면의 주요부분에 대한 부호의 설명
RL1, RL2 : 메모리셀의 부하저항 JD1, JD2 : 메모리셀의 구동용 FET
JP1, JP2 : 비트선의 풀업(pull-up)FET JR1, FR2 : 읽기용 FET
JW1, JW2 : 쓰기용 FET
본 발명의 S램(Static RAM) 메모리셀의 구조에 관한 것으로, 특히 임계전압(threshold voltage) 변동이 심한 반면 고속 동작이 요구되는 갈륨비소 S램(GaAs SRAM)에 사용하기 위한 임계전압 변동에 강하며 호출시간(access time)이 향상된 갈륨비소 s램에 사용되는 메모리셀의 구조에 관한 것이다. 일반적으로 메모리는 데이터를 저장하고 저장된 데이타를 필요시에는 읽어내서 데이타 처리가 가능하도륵 하는 소자로 널리 이용되고 있다.
이러한 메모리가 고속으로 데이타를 처리하는 슈퍼컴퓨터등에 사용되기 위해서는 속도 특성이 매우 우수해야 한다. 현재 규소(Si)로 제작한 것중에는 ECL(Emitter Coupled logic)논리회로를 이용한 메모리가 가장 빠른것이나, 이보다 더 빠른 것을 요구하는 시스템에는 갈륨비소(GaAs)로 제작한 것이 주로 이용된다. 하지만 갈륨비소 메모리는 제조공정기술의 미발달로 임계전압변동(threshold voltage variation)이 심하며 이 변동은 속도특성을 저하시키는 한편 동작이 불가능해져 수율을 감소시키는 원인이 되고 있다.
종래의 그림 제1도와 같은 6-FET구조의 S램 메모리셀은 구성이 간단하다는 장점때문에 이제까지 많이 사용되어 왔으나 임계전압 변동에 대한 고려가 안되었기 때문에 갈륨비소 S램에서는 임계전압변도에 따라 기억된 데이타가 파괴되는 현상이 생기고 비트선(Bit Iine)의 구동능력이 부족하여 호출시간이 커지는 단점이 있다.
이를 첨부도면에 의거 상세히 설명하면 다음과 같다.
제1도는 종래의 S램 메모리셀의 구조를 나타낸 것으로, 기본적으로 데이타를 저장하는 셀래치(cell latch)와 비트선(bit Iine)을 연결시켜주는 전달 FET(JT1, JT2)로 구성된다.
셀래치는 쌍안정 래치구조로 약간의 신호만 가해져도 안정된 논리 "0"으로 찾아가는 성질을 가지며 "1"과 "0"의 레벨은 부하저항(RL1, RL2)과 구동용 FET(JD1, JD2)의 크기에 의해 결정된다.
읽기 및 쓰기 동작과정을 보면 다음과 같다.
워드선에 선택펄스가 인가되면 전달 FET(JT1, JT2)가 ON되면서 읽기시에는 셀래치의 데이타를 비트선에 내보내고 쓰기시에는 비트선의 내용이 셀래치에 쓰여진다. 그러나 상기와 같은 메모리셀은 임계전압 변동이 생기면 동작이 불안정해져 읽기 동작시 저장하고 있는 데이타가 파괴되고 비트선의 부하를 구동하는 능력이 약하여 동작속도가 빠르지 못한 문제가 있었다.
제2도는 읽기 동작시 저장된 데이타가 파괴되는 현상을 임계전압변동(△Vth)과 함께 나타낸 것으로, 제2도의 (a)에 도시한 Imax는 메모리셀의 데이타가 파괴되지 않고 흐를 수 있는 최대의 전류이며 이 전류가 동작선 이하로 내려가면 메모리셀의 데이타 파괴현상이 발생하게 된다.
여기서 시물레이션의 조건으로는 RL1, RL2의 값은 100kΩ이고 JD1, JD2의 게이트 폭의 크기는 8μm이며 Vss의 전압은 -0.8V인 정상동작 상태에서 시뮬레이션한 것이다.
제2도의 (b)에 나타난 바와 같이 상기와 같은 조건에서는 임계전압변동의 크기가 약 16mV까지만 정상동작을 하며 임계전압변동이 더 이상 커지면 메모리셀이 정상동작을 하지 못하면 저장된 데이타가 파괴됨을 알 수 있다.
한편 메모리셀의 속도 특성을 좋게하기 위해서는 비트선의 부하를 빨리 방전시킬 수 있는 비트선 구동능력이 우수해야 하는데 종래의 메모리셀 구조는 비트선 구동능력이 약하여 속도 특성이 좋지않은 문제점이 있다.
비트선의 부하를 빨리 방전(Discharge)시키기 위해서는 제2도의 그림에서 Imax가 커져야 한다. 하지만 Imax를 증가시키기 위해서는 부하저항(RL1, RL2)구동용 FET(JD1, JD2) 그리고 전달용 FET(JT1, JT2)등 전체 메모리셀의 크기가 커져야하는데 메모리셀의 크기가 커지면 S램 칩의 크기가 커지고, 칩의 크기가 커지면 속도특성이 나빠지게 되므로 결국 메모리셀의 크기를 증가시켜서는 비트선의 구동능력을 개선시킬 수가 없다.
이에 따라 본 발명은 전계효과 트랜지스터의 임계전압 변동에 강하고 셀래치의 기억상태가 읽기동작에 의해 영향을 받지 않도록 하며 비트선 구동능력을 증가시켜 호출시간이 빠르도록한 갈륨비소 메모리셀을 제공하는 것을 그 목적으로 한다.
이를 위하여 본 발명은 단순히 데이타를 저장하기만 하도록 한 메모리셀 래치와, 셀선택신호에 의해 동작하며 셀래치의 상태를 읽어 읽기용 비트선을 구동하는 읽기용 FET와 셀선택신호에 의해 동작하며 쓰기용 비트선의 상태를 읽어 셀래치에 데이타를 저장하는 쓰기용 FET들로 구성함으로써 종래 구조에서 발생하는 읽기 동작시 셀래치의 내용이 파괴되는 현상을 방지하였다.
본 발명의 일특징에 의하면, 두개의 부하저항(RL1, RL2)에 각기 접속된 셀구동용 FET(JD1, JD2)로 이루어져서 항상 상보적인 전압(V1, V2)을 유지하는 셀래치를 구비하여 해당 워드선의 구동에 의해 이 셀래치에 상보적 데이타를 기입하고 또는 상기 셀래치에서 상보적 데이타를 독출하는 갈륨비소 S램에 사용되는 메모리셀 구조에 있어서, 상기 셀래치로부터 상보적 데이타를 동시에 독출하기 위한 한쌍의 읽기용 비트선 및 읽기용 비트선과, 상기 셀래치에 상보적 데이타를 동시에 기입하기 위한 한쌍의 쓰기용 비트선 및 쓰기용 비트선과, 소오스 단자가 상기 워드선에 공통으로 접속되고, 게이트 단자가 상기 셀래치의 상보적 전압(V1, V2)단자에 각기 접속되며, 드레인 단자가 상기 읽기용 비트선 및 읽기용 비트선에 각기 접속되어서, 상기 셀래치에 있는 상보적 전압을 상기 한쌍의 읽기용 비트선으로 전달하기 위한 복수의 읽기용 FET(JR1, JR2)와, 소오스 단자가 상기 워드선에 공통으로 접속되고, 게이터 단자가 상기 쓰기용 비트선과 쓰기용 비트선에 각기 접속되고, 드레인 단자가 상기 셀래치의 상보적 전압(V1, V2)단자에 각기 접속되어서, 상기 한쌍의 쓰기용 비트선에 있는 상보적 데이타를 상기 셀래치로 전달하기 위한 복수의 쓰기용 FET(JW1, JW2)를 포함하는 것을 특징으로 한다.
본 발명을 첨부도면 제3도에 의해 상세히 기술하면 다음과 같다.
두개의 부하저항(RL1), (RL2) 및 구동용 FET(JD1), (JD2)가 서로 맞물려 연결되어 단순히 데이타를 저장하도록 구성된 메모리셀 래치와 워드선의 셀선택신호에 의해 동작하며 셀래치의 셀래치의 상태를 읽어 읽기용 비트선과 읽기용 비트선을 구동하는 읽기용 FET(JR1), (JR2)와, 워드선의 셀선택신호에 의해 동작하며 쓰기용 비트선과 쓰기용 비트선의 상태를 읽어 메모리셀래치의 상태를 바꾸어 줌으로써 셀래치에 데이타를 저장하는 쓰기용 FET(JW1, JW2)로 구성되어 있다.
이와 같이 구성된 본 발명은 읽기용 비트선의 풀업 FET(JP1), (JP2)는 메모리셀과는 별도로 선택이 가능하고 하나의 메모리셀에 하나의 워드선과 2개의 읽기용 비트선 및 2개의 쓰기용 비트선으로 외부회로와 연결된 것으로서 그 동작 설명은 다음과 같다.
워드선의 전압이 OV정도에서 Vss+0.1V정도로 내려가서(셀선택신호) 워드선상의 메모리셀이 선택되면 읽기용 FET(JR1), (JR2)와 쓰기용 FET(JW1), (JW2)가 동작한다.
이때 쓰기용 비트선과 쓰기용 비트선이 모두 Vss이하의 전압이면 쓰기용 FET(JW1), (JW2)는 모두 오프상태가 되어 동작하지 않으며, 읽기용 FET(JR1), (JR2)의 소오스 전압은 워드선의 전압이 되며 케이트 전압은 셀래치의 전압(V1), (V2)이 되고, 셀래치의 전압(V1), (V2)은 항상 교호로 저장되어 있으므로 읽기용 FET(FR1), (FR2)는 교호로 온/오프되어 읽기용 비트선과 읽기용 비트선의 전하를 유지/방전시켜 읽기용 비트선과 읽기용 비트선의 전압상태를 상호(complementary)값으로 갖게 함으로써 메모리셀 래치에 저장되어 있는 내용을 읽기용 비트선과 읽기용 비트선에 출력한다.
워드선에 셀선택신호가 가해질때 쓰기용 비트선과 쓰기용 비트선의 전압중 하나의 전압은 Vss이하이고 또다른 하나는 0V정도이면 메모리셀은 쓰기동작을 한다.
쓰기용 FET(JW1), (JW2)의 소오스 전압은 워드선의 전압이며 쓰기용 FET(JW1), (JW2)의 게이트 전압은 각각 쓰기용 비트선과 쓰기용 비트선 전압이 되는데, 이때 쓰기용 비트선과 쓰기용 비트선에 전압이 교호로 인가되므로 쓰기용 FET(JW1), (JW2)는 교호로 온/오프되어 온된 FET쪽의 셀래치전압(V1 또는 V2)을 강제로 낮추어 줌으로써 셀래치에 데이타를 저장한다.
종래의 메모리셀에서는 메모리셀래치가 데이타를 저장하는 기능과 비트선을 구동하는 기능도 함으로써 셀래치로 흐르는 비트선 구동전류에 의해 셀래치에 저장되어 있는 데이타가 파괴되는 경우가 있지만, 본 발명의 메모리셀에서는 셀래치는 단순히 데이타를 저장하는 기능만을 하며 읽기용 비트선의 구동은 읽기용 FET가 하므로 비트선 구동전류에 의한 셀래치의 데이타 파괴현상은 일어나지 않으므로 종래의 메모리셀에서 발생하는 임계전압변동에 의한 구동전류의 변화로 인하여 셀래치의 내용의 파괴되는 현상을 제거할 수 있다.
종래의 메모리셀과 본 발명의 메모리셀에 대하여 FET의 임계전압변동 특성을 첨부도면 제4도에서 자세히 비교하였다.
종래의 메모리셀에서는 부하저항(RL1), (RL2)으로 100kΩ사용하였으며 구동용 FET(JD1), (JD2)의 크기는 12μm을 사용하였으며, 전달 FET의 크기는 6μm을 사용하였고, 풀업 FET(JP1), (JP2)의 크기는 3μm을 사용하였다.
본 발명에서는 부하저항(RL1), (RL2)으로 100kΩ을 사용하고 구동 FET (JD1), (JD2) 미 쓰기용 FET(JW1), (JW2)의 크기는 2μm을 사용하고 있으며 읽기용 FET(JR1), (JR2)의 크기는 12μm올 사용하고 풀업 FET(JP1), (JP2)의 크기는 5μm을 사용한다.
위에서 정한 각 FET의 크기는 읽기동작시 비트선의 전압 스윙(swing)을 같게하는 조건 및 메모리셀의 크기를 같게 하는 조건인 것이다.
(a)는 증가형 FET(enhancement type FET)의 임계전압변동에 따른 메모리셀의 특성변화를 나타낸 것으로 빗금친 부분이 종래구조의 메모리셀 및 본 발명의 메모리셀에서의 비트선 스윙(swing)으로 두 구조에서 동일하게 변한다. 그러나 종래의 메모리셀의 허용 임계전압변동폭은 0.12V에서 0.3V정도로 0.18V정도의 폭을 가지는 반면 본 발명의 메모리셀은 0V에서 0.3V의 임계전압변동에서 전영역동작이 가능하다.
속도특성면에서 종래의 메모리셀에 비해 0.2psec 이상 더 빠름을 알 수 있다.
이때 비트선의 부하로는 1pF의 정전용량을 가정하였으며 이 정전용량의 크기는 16K S램의 부하에 해당한다.
(b)는 공핍형 FET(depletion type FET)의 임계전압변동에 따른 메모리셀의 특성변화를 나타내고 있는데 빗금친 부분이 종래의 메모리셀 및 본 발명의 메모리셀에서의 비트선 스윙으로 동일하게 변하며, 두 구조 모두 임계전압 변동폭은 -0.35V에서 -0.65V의 0.3V이다. 그러나 속도특성면에서는 본 발명의 메모리셀이 종래 구조의 메모리셀에 비해 0.2nsec 이상 빠른 특성을 나타낸다.
첨부도면 제5도는 종래구조의 메모리셀과 본 발명의 메모리셀에 대하여 비트선의 부하에 따른 속도특성을 비교한것으로, 비교의 조건은 제4도에서와 같으며 두 구조모두에서 증가형 FET의 임계전압은 0.15V이며 공핍형 FET의 임계전압은 -0.5V로 하였다.
비트선의 정전용량이 0.7pF 이하일 경우에는 종래의 메모리셀의 더 빠른속도 특성을 보이나 0.7pF이상의 구조에서는 본 발명의 메모리셀이 더 빠른 속도특성을 보인다.
0.7pF의 비트선 정전용량은 4K S램 수준으며 16K S램은 1pF정도이므로 본 발명의 메모리셀은 4K 이상의 집적도를 갖는 S램에서 종래구조의 메모리셀에 비해 더 빠른 특성을 갖게됨을 알 수 있다.
따라서 본 발명은 메모리셀을 그 기능별로 나누어 셀래치에서는 단순히 데이타를 저장하는 기능만을 갖도록 하고, 읽기용 FET(JR1)(FR2)가 비트선을 구동하게 함으로써, 허용 임계전압 변동폭을 증가시켜 임계전압변동이 심한 갈륨비소 IC의 제작에 유리하며 메모리의 용량이 커짐에 따라 같은 크기의 메모리셀에서 종래의 메모리셀에 비해 빠른 속도특성을 갖는 것을 알 수 있다.
Claims (1)
- 두개의 부하저항(RL1, RL2)에 각기 접속된 셀구동용 FET(JD1, JD2)로 이루어져서 항상 상보적인 전압(V1, V2)을 유지하는 셀래치를 구비하여 해당 워드선의 구동에 의해 이 셀래치에 상보적 데이타를 기입하고 또는 상기 셀래치에서 상보적 데이타를 독출하는 갈륨비소 S램에 사용되는 메모리셀 구조에 있어서, 상기 셀래치로부터 상보적 데이타를 동시에 독출하기 위한 한쌍의 읽기용 비트선 및 읽기용 비트선과, 상기 셀래치에 상보적 데이타를 동시에 기입하기 위한 한쌍의 쓰기용 비트선 및 쓰기용 비트선과, 소오스 단자가 상기 워드선에 공통으로 접속되고, 게이트 단자가 상기 셀래치의 상보적 전압(V1, V2)단자에 각기 접속되며, 드레인 단자가 상기 읽기용 비트선 및 읽기용 비트선에 각기 접속되어서, 상기 셀래치에 있는 상보적 전압을 상기 한쌍의 읽기용 비트선으로 전달하기 위한 복수의 읽기용 FET(JR1, JR2)와, 소오스 단자가 상기 워드선에 공통으로 접속되고, 게이트단자가 상기 쓰기용 비트선과 쓰기용 비트선에 각기 접속되고, 드레인 단자가 상기 셀래치의 상보적 전압(V1, V2) 단자에 각기 접속되어서, 상기 한쌍의 쓰기용 비트선에 있는 상보적 데이타를 상기 셀래치로 전달하기 위한 복수의 쓰기용 FET(JW1, JW2)를 포함하는 것을 특징으로 하는 갈륨비소 S램에 사용되는 메모리셀의 구조.
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