KR960010071B1 - 정적 메모리 셀 - Google Patents

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

요약없슴

Description

정적 메모리 셀
제1도는 종래의 스태틱 랜덤 억세스 메모리 장치의 셀을 나타내는 것이다.
제2도는 본 발명의 스태틱 랜덤 억세스 메모리 장치의 일실시예를 나타내는 것이다.
제3도는 본 발명의 스내틱 랜덤 억세스 메모리 장치의 다른 실시예를 나타내는 것이다.
본 발명은 스태릭 랜덤 억세스 메모리 장치에 관한 것으로, 특히 스태택 랜덤 억세스 메모리 장치의 메모리셀에 관한 것이다.
일반적인 스태틱 랜덤 억세스 메모리 장치의 메모리 셀은 전송 트랜지스터 및 구동 트랜지스터의 문적전압이 같거나 비슷하다. 그러나, 최근의 저전압화 고속화에는 맞지 않은 점이 있다.
제1도는 종래의 스태틱 랜덤 억세스 메모리 자치의 셀 구성을 나타내는 것이다.
제1도에 있어서, 워어드 라인(W/L)에 연결된 게이트 전극과 비트라인(B/L)에 연결된 드레인 전극을 가진 NMOS트랜지스터(M1), 워어드라인에 연결된 게이트 전극과, 반전 비트라인(BLB)에 연결된 드레인전극을 가진 NMOS트랜지스터(M3), 상기 NMOS트랜지스터(M3)의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 NMOS트랜지스터(M1)의 소오스 전극에 연결된 게이트 전극을 가진 NMOS트랜지스터(M4), 상기 NMOS트랜지스터(M1)의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 MOS트랜지스터(M3)의 드레인 전극에 연결된 게이트 전극을 가진 NMOS 트랜지스터(M2), 전원전압에 연결된 일측과 상기 NMOS트랜지스터(M2)의 드레인 전극에 연결된 타측을 가진 저항(R1), 전원전압에 연결된 일측과 상기 NMOS트랜지스터(M4)의 드레인 전극에 연결된 타측을 가진 저항(R2)로 구성되어 있다.
제1도에 있어서, 셀의 데이타 라이트는 워어드 라인이 전원전압이고 한쌍의 비트라인(BL,BLB)에 실린 데이타에 따라서 하나는 전원전압이 되고 다른 하나는 접지전압이 된다. 예를 들어, 비트라인(BL)이 전원전압이고 반전 비트라인(BLB)이 접지전압일 경우에 노드(a)는 전원전압-NMOS트랜지스터(M1)의 문턱전압-백바이어스 전압에 의한 전송 트랜지스터의 문턱전압 증가분이 되고 노드(B)는 접지전압이 되어 NMOS트랜지스터(M2)를 오프하고, 노드(A)는 전원전압이 되어 NMOS트랜지스터(M4)를 온시켜 서로 상호 결합되어 데이타를 유지시킨다. 이후에 워어드 라인의 전압이 접지전압으로 떨어지면 라이트 동작이 끝나게 되며 노드(A)는 전원전압과 연결된 저항(R1)을 통해서 공급되는 전류로 계속해서 하이레벨의 전압을 유지함으로써 셀의 데이타가 유지된다. 리드 동작은 한 쌍의 비트라인(BL,BLB)이 동일한 전압을 갖고 있고 워어드 라인이 전원전압으로 되면 NMOS트랜지스터들(M1,M3)가 온되어 비트라인(BL)은 NMOS트랜지스터(M2)가 오프되어 NMOS트랜지스터들(M1,M2)를 통한 전류 통로가 형성되기 않아 초기전압을 그대로 유지하고 반전 비트라인(BLB)은 온된 NMOS트랜지스터(M3,M4)를 통해 전류가 흘러 반전 비트라인(BLB)의 △V만큼의 전압 레벨이 떨어져 그 차이로 데이타를 센싱한다. 상기 동작에서 알 수 있듯이, 노드(A)의 전압은 기본적으로 NMOS트랜지스터(M4)를 온시켜야 하므로 전원전압은 NMOS트랜지스터(M1)의 문턱전압+백 바이어스 효과에 의한 전송트랜지스터의 증가분+NMOS트랜지스터(M4)의 문턱전압 보다 커야 셀의 동작이 가능하다. 그러므로, 전송 및 구동 트랜지스터의 문턱전압 때문에 기존의 증가형 트랜지스터로는 저전압 동작이 불가능하다.
따라서, 본 발명의 목적은 저전압에서의 동작이 가능한 정적 메모리 셀을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 정적 메모리 셀은 데이타를 저장하기 위한 저장수단, 워어드 라인에 연결된 제어전극을 가지며 비트라인과 반전 비트라인에 연결되어 비트라인으로부터의 데이타를 상기 저장수단에 저장하거나 상기 저장수단으로부터의 데이타를 비트라인과 반전 비트라인으로 전송하기 위한 전송트랜지스터들을 구비한 반도체 메모리 장치의 정적 메모리 셀에 있어서, 상기 전송 트랜지스터들이 네이티브형 트랜지스터나 공핍형 트랜지스터로 구성되어 있다.
첨부된 도면을 참고로 하여 본 발명의 정적 메모리 셀을 설명하면 다음과 같다.
제2도는 본 발명의 일실시예의 정적 메모리 셀의 구성을 나타내는 것이다.
제2도에 있어서, 제1도에 나타낸 구성과 동일하나 전송 트랜지스터들(M1,M3)이 네이티브(native)형으로 구성되어 있다. 즉, 네이티브형 트랜지스터란 전송 트랜지스터의 채널 영역에 문턱전압 조절용 이온 주입이 되지 않은 트랜지스터를 말한다. 즉, 거의 0V에 가가운 문턱전압을 가지는 트랜지스터를 말한다.
제3도는 본 발명의 다른 실시예의 정적 메로리 셀의 구성을 나타내는 것이다.
제3도에 있어서, 제1도에 나타낸 구성과 동일하나 전송 트랜지스터들(M1,M3)이 공핍(depletion)형으로 구성되어 있다. 공핍형 트랜지스터란 소오스/드레인과 같이 동일한 형의 이온을 주입한 트랜지스터를 말한다. 즉, 0V보다 낮은 문턱전압을 가진 트랜지스터를 말한다.
도면에서 증가형 트랜지스터, 네이티브형 트랜지스터, 공핍형 트랜지스터를 구분하기 위하여 증가형 트랜지스터의 채널영역 소오스 및 드레인 전극을 동일하게 표시하였고, 네이티브형 트랜지스터는 소오스와 드레인전극을 굵게 표시하였고, 공핍형 트랜지스터는 채널영역을 굵게 표시하여 나타내었다.
제2도와 제3도에 나타낸 회로는 노드(A)로 전달되는 전압이 전원전압 또는 전원전압에 근접한 레벨이 되므로 동일 전원전압에서 종래의 회로에 비해 노드(A)에 전달되는 전압이 높게 된다.
따라서, 종래의 셀에 비해서 NMOS트랜지스터(M1)의 문턱전압+백 바이어스 효과에 의한 전송 트랜지스터의 문턱 전압 증가분만큼 저전압화가 가능하게 된다.
제2도와 제3도에 나타낸 실시예의 정적 메모리 셀의 구조는 부하가 저항으로 이루어진 것이지만 완전 CMOS형으로 구성된 정적 메모리 셀에도 본 발명은 적용이 될 수 있다. 만일 부하가 저항으로 구성된 셀이라면 고저항 폴리 실리콘으로 구성되고, 부하가 트랜지스터로 구성된 셀이라면 P형 박막 트랜지스터로 구성된다.
즉, 셀의 축적 노드에 전송되는 전압이 전원전압과 동일하여 반도체 메모리 장치의 저전압화와 고속화에 따른 안정동작이 가능한 효과가 있다.

Claims (7)

  1. 두개의 전송 트랜지스터들, 2개의 구동 트랜지스터들 및 2개의 부하수단으로 구성되는 정적 메모리 셀에 있어서, 상기 두개의 구동 트랜지스터들의 문턱전압보다 상기 두개의 전송 트랜지스터들의 문턱전압을 더 낮게 함을 특징으로 하는 정적 메모리 셀.
  2. 제1항에 있어서, 상기 부하수단이 P형 박막 트랜지스터로 구성된 것을 특징으로 하는 정적 메모리 셀.
  3. 제1항에 있어서, 상기 부하수단이 고저항 폴리 실리콘으로 구성된 것을 특징으로 하는 정적 메모리 셀.
  4. 데이타를 저장하기 위한 저장수단; 워어드 라인에 연결된 제어전극을 가지며 비트라인과 반전 비트라인에 연결되어 비트라인으로부터의 데이타를 상기 저장수단에 저장하거나 상기 저장수단으로부터의 데이타를 비트라인과 반전 비트라인으로 전송하기 위한 전송 트랜지스터들을 구비한 반도체 메모리 장치의 정적 메모리 셀에 있어서, 상기 전송 트랜지스터들이 네이티브형 트랜지스터인 것을 특징으로 하는 정적 메모리 셀.
  5. 제4항에 있어서, 상기 저장수단은 상기 하나의 전송트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 다른 하나의 전송 트랜지스터의 소오스 전극에 연결된 게이트 전극을 가진 제1축적트랜지스터; 상기 다른 하나의 전송트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 하나의 전송 트랜지스터의 소오스 전극에 연결된 게이트 전극을 가진 제2축적트랜지스터; 전원전압에 연결된 일측과 상기 제1축적트랜지스터의 드레인 전극에 연결된 타측을 가진 제1저항; 전원전압에 연결된 일측과 상기 제2축적트랜지스터의 드레인 전극에 연결된 타측을 가진 제2저항을 구비한 것을 특징으로 하는 정적 메모리 셀.
  6. 데이타를 저장하기 위한 저장수단; 워어드 라인에 연결된 제어전극을 가지며 비트라인과 반전 비트라인에 연결되어 비트라인으로부터의 데이타를 상기 저장수단에 저장하거나 상기 저장수단으로부터의 데이타를 비트라인과 반전 비트라인으로 전송하기 위한 전송트랜지스터들을 구비한 반도체 메모리 장치의 정적 메모리 셀에 있어서, 상기 전송 트랜지스터들이 공핍형 트랜지스터인 것을 특징으로 하는 정적 메모리 셀.
  7. 제6항에 있어서, 상기 저장수단은 상기 하나의 전송 트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 다른 하나의 전송 트랜지스터의 소오스 전극에 연결된 게이트 전극을 가진 제1축적트랜지스터; 상기 다른 하나의 전송 트랜지스터의 소오스 전극에 연결된 게이트 전극을 가진 제1축적트랜지스터; 상기 다른 하나의 전송 트랜지스터의 소오스 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 상기 하나의 전송 트랜지스터의 소오스 전극에 연결된 게이트 전극을 가진 제2축적트랜지스터; 전원전압에 연결된 일측과 상기 제1축적트랜지스터의 드레인 전극에 연결된 타측을 가진 제1저항; 전원전압에 연결된 일측과 상기 제2축적트랜지스터의 드레인 전극에 연결된 타측을 가진 제2저항을 구비한 것을 특징으로 하는 정적 메모리 셀.
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