JPH06119782A - Ｓｒａｍ用メモリーセル - Google Patents
Ｓｒａｍ用メモリーセルInfo
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- JPH06119782A JPH06119782A JP3221028A JP22102891A JPH06119782A JP H06119782 A JPH06119782 A JP H06119782A JP 3221028 A JP3221028 A JP 3221028A JP 22102891 A JP22102891 A JP 22102891A JP H06119782 A JPH06119782 A JP H06119782A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Vessels, Lead-In Wires, Accessory Apparatuses For Cathode-Ray Tubes (AREA)
- Manufacture Of Electron Tubes, Discharge Lamp Vessels, Lead-In Wires, And The Like (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 動作特性が向上されながら高集積化を可能と
する。 【構成】 負荷抵抗ＲＬ１，ＲＬ２と駆動用ＦＥＴ
Ｊ１，Ｊ２とから構成されたセルラッチにデータを貯蔵
するようにし、伝達用ＦＥＴＪ７，Ｊ８はワードライン
が選択される場合に“ＯＮ”されながらビットラインと
セルラッチを電気的に連結させるようにし、読み出し用
ＦＥＴＪ５，Ｊ６はメモリーセルの読み込み動作時にセ
ルラッチの記憶内容を伝達用ＦＥＴＪ７，Ｊ８に送り、
書き込み用ＦＥＴＪ３，Ｊ４は書き込み動作時にビット
ラインのデータをセルラッチに貯蔵するようにする。
する。 【構成】 負荷抵抗ＲＬ１，ＲＬ２と駆動用ＦＥＴ
Ｊ１，Ｊ２とから構成されたセルラッチにデータを貯蔵
するようにし、伝達用ＦＥＴＪ７，Ｊ８はワードライン
が選択される場合に“ＯＮ”されながらビットラインと
セルラッチを電気的に連結させるようにし、読み出し用
ＦＥＴＪ５，Ｊ６はメモリーセルの読み込み動作時にセ
ルラッチの記憶内容を伝達用ＦＥＴＪ７，Ｊ８に送り、
書き込み用ＦＥＴＪ３，Ｊ４は書き込み動作時にビット
ラインのデータをセルラッチに貯蔵するようにする。
Description
【０００１】
【産業上の利用分野】本発明はＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけ
る動作特性が向上されながら高集積化が可能であるよう
にしたＳＲＡＭ用メモリーセルに関する。
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）におけ
る動作特性が向上されながら高集積化が可能であるよう
にしたＳＲＡＭ用メモリーセルに関する。
【０００２】
【背景技術】一般に、メモリーはデータを記憶する記憶
素子としてコンピュータ等においては必須素子であり、
コンピュータ技術が発展されることにより高速データ処
理能力を有する高性能のシステムが製作されている。
素子としてコンピュータ等においては必須素子であり、
コンピュータ技術が発展されることにより高速データ処
理能力を有する高性能のシステムが製作されている。
【０００３】このような高速システムにおいては速度特
性が優秀なメモリー素子が切実に要求されていることは
既に良く知られている事実である。高速メモリー素子と
しては化合物半導体であるガリウム砒素のメモリー素子
が普遍的に使用されており、ガリウム砒素メモリー素子
は現在まで製作されたすべてのＳｉメモリー素子より速
度特性においては優秀な長所がある。
性が優秀なメモリー素子が切実に要求されていることは
既に良く知られている事実である。高速メモリー素子と
しては化合物半導体であるガリウム砒素のメモリー素子
が普遍的に使用されており、ガリウム砒素メモリー素子
は現在まで製作されたすべてのＳｉメモリー素子より速
度特性においては優秀な長所がある。
【０００４】
【発明が解決しようとする課題】しかし、ガリウム砒素
の半導体素子はＳｉ半導体に比べて工程技術が落後され
ており、その物質自体が有する難しい特性、即ち、素子
の変数変動のため製作時に高集積化が困難し、また歩留
りが低下される関係のため製品の価格が高価である問題
点があった。
の半導体素子はＳｉ半導体に比べて工程技術が落後され
ており、その物質自体が有する難しい特性、即ち、素子
の変数変動のため製作時に高集積化が困難し、また歩留
りが低下される関係のため製品の価格が高価である問題
点があった。
【０００５】従来のガリウム砒素ＳＲＡＭのメモリーセ
ルはＳｉ ＳＲＡＭのメモリーセルの構造をそのまま使
用したもので、図１（ａ）に図示されている。図１
（ａ）で、従来のガリウム砒素ＳＲＡＭのメモリーセル
は二つの増加型ＦＥＴ（Ｅｎｈａｎｃｅｍｅｎｔ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（Ｊ１
１），（Ｊ１２）と二つの空乏型ＦＥＴ（Ｄｅｐｌｅｔ
ｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）（Ｊ１３），（Ｊ１４）と対称に成されて相補的
（Ｃｏｍｐｌｅｍｅｎｔａｌ）データを貯蔵するセルラ
ッチ（Ｃｅｌｌ Ｌａｔｃｈ）と、上記セルラッチの相
補的データをビットラインと（バー）ビットラインに各
々伝達するための伝達ＦＥＴ（Ｊ１５），（Ｊ１６）等
とから構成されている。
ルはＳｉ ＳＲＡＭのメモリーセルの構造をそのまま使
用したもので、図１（ａ）に図示されている。図１
（ａ）で、従来のガリウム砒素ＳＲＡＭのメモリーセル
は二つの増加型ＦＥＴ（Ｅｎｈａｎｃｅｍｅｎｔ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（Ｊ１
１），（Ｊ１２）と二つの空乏型ＦＥＴ（Ｄｅｐｌｅｔ
ｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔ
ｏｒ）（Ｊ１３），（Ｊ１４）と対称に成されて相補的
（Ｃｏｍｐｌｅｍｅｎｔａｌ）データを貯蔵するセルラ
ッチ（Ｃｅｌｌ Ｌａｔｃｈ）と、上記セルラッチの相
補的データをビットラインと（バー）ビットラインに各
々伝達するための伝達ＦＥＴ（Ｊ１５），（Ｊ１６）等
とから構成されている。
【０００６】このように双安定ラッチ構造から成された
上記セルラッチは若干の信号のみ印加されても安定され
た相補的論理データである“１”と“０”となる性質を
持ち、上記伝達ＦＥＴ（Ｊ１５），（Ｊ１６）は該当ワ
ードライン（Ｗｏｒｄ ｌｉｎｅ）が選択された場合に
のみ“ＯＮ”されてデータをセルラッチに書き込むと
か、またはセルラッチでデータを読み出すことができる
ようにする役割をするようにした。
上記セルラッチは若干の信号のみ印加されても安定され
た相補的論理データである“１”と“０”となる性質を
持ち、上記伝達ＦＥＴ（Ｊ１５），（Ｊ１６）は該当ワ
ードライン（Ｗｏｒｄ ｌｉｎｅ）が選択された場合に
のみ“ＯＮ”されてデータをセルラッチに書き込むと
か、またはセルラッチでデータを読み出すことができる
ようにする役割をするようにした。
【０００７】また、図２（ｂ）に図示のメモリーセルは
図１（ａ）での空乏型ＦＥＴ（Ｊ１３），（Ｊ１４）を
負荷抵抗（ＲＬ１２），（ＲＬ１３）として代置したこ
とを除外しては図１（ａ）のメモリーセルの構成と同一
である。
図１（ａ）での空乏型ＦＥＴ（Ｊ１３），（Ｊ１４）を
負荷抵抗（ＲＬ１２），（ＲＬ１３）として代置したこ
とを除外しては図１（ａ）のメモリーセルの構成と同一
である。
【０００８】しかし、上記のようなメモリーセルの構成
は素子変数の変動が小変動であり、工程が正確に確立さ
れたＳｉ ＳＲＡＭには有用であるが、素子変数の変動
に弱いので素子変数の変動が大変動であると、セル動作
が不安定になり、また不安定な動作によってメモリーセ
ルが選択された場合には貯蔵してあったデータが破壊
（例えば、“０”状態→“１”状態、または“１”状態
→“１”状態→“０”状態に変動される）されやすい短
所があった。そして、図１（ｃ）で従来の異なるメモリ
ーセル構造は増加型ＦＥＴの製作が技術的に不可能であ
るので、空乏型ＦＥＴのみで成されたことを図示してい
る。
は素子変数の変動が小変動であり、工程が正確に確立さ
れたＳｉ ＳＲＡＭには有用であるが、素子変数の変動
に弱いので素子変数の変動が大変動であると、セル動作
が不安定になり、また不安定な動作によってメモリーセ
ルが選択された場合には貯蔵してあったデータが破壊
（例えば、“０”状態→“１”状態、または“１”状態
→“１”状態→“０”状態に変動される）されやすい短
所があった。そして、図１（ｃ）で従来の異なるメモリ
ーセル構造は増加型ＦＥＴの製作が技術的に不可能であ
るので、空乏型ＦＥＴのみで成されたことを図示してい
る。
【０００９】図１（ｃ）で従来メモリーセルのセルラッ
チは負荷抵抗（ＲＬ１３），（ＲＬ１４）と、駆動用空
乏型ＦＥＴ（Ｊ１７），（Ｊ１８）、そしてこのような
空乏型ＦＥＴ（Ｊ１７），（Ｊ１８）のバイアス電圧の
調整のためのダイオード（Ｄ１），（Ｄ２），（Ｄ
３），（Ｄ４），（Ｄ５），（Ｄ６），（Ｄ７），（Ｄ
８）と抵抗（Ｒ1 ），（Ｒ2 ）とから構成する。
チは負荷抵抗（ＲＬ１３），（ＲＬ１４）と、駆動用空
乏型ＦＥＴ（Ｊ１７），（Ｊ１８）、そしてこのような
空乏型ＦＥＴ（Ｊ１７），（Ｊ１８）のバイアス電圧の
調整のためのダイオード（Ｄ１），（Ｄ２），（Ｄ
３），（Ｄ４），（Ｄ５），（Ｄ６），（Ｄ７），（Ｄ
８）と抵抗（Ｒ1 ），（Ｒ2 ）とから構成する。
【００１０】また、データを上記セルラッチに書き込む
ための書き込みビットラインおよび（バー）書き込みビ
ットラインはダイオード（Ｄ９），（Ｄ１０）を各々通
じてセルラッチに連結され、データをセルラッチで読み
出すための読み込みビットラインはダイオード（Ｄ１
１）と読み込みＦＥＴ（Ｊ１９）を通じて駆動ＦＥＴ
（Ｊ１８）に連結されるようにした。このような構成を
有する従来のメモリーセルは１９８６年３月１１日付で
特許査定された米国特許第４，５７５，８２１号公報に
記載されている。
ための書き込みビットラインおよび（バー）書き込みビ
ットラインはダイオード（Ｄ９），（Ｄ１０）を各々通
じてセルラッチに連結され、データをセルラッチで読み
出すための読み込みビットラインはダイオード（Ｄ１
１）と読み込みＦＥＴ（Ｊ１９）を通じて駆動ＦＥＴ
（Ｊ１８）に連結されるようにした。このような構成を
有する従来のメモリーセルは１９８６年３月１１日付で
特許査定された米国特許第４，５７５，８２１号公報に
記載されている。
【００１１】このような構造は空乏型ＦＥＴのみで構成
されているので、増加型ＦＥＴと空乏型ＦＥＴがすべて
使用される進歩された技術においては使用することが困
難であり、消費電力が過大であり、また読み込みビット
ラインが一つである非対称構造をもつので、センスアッ
プ駆動が困難な問題点があったのである。
されているので、増加型ＦＥＴと空乏型ＦＥＴがすべて
使用される進歩された技術においては使用することが困
難であり、消費電力が過大であり、また読み込みビット
ラインが一つである非対称構造をもつので、センスアッ
プ駆動が困難な問題点があったのである。
【００１２】図１（ｄ）に図示のまた他の従来のメモリ
ーセルのセルラッチの構造は空乏型ＦＥＴのみで構成さ
れる回路であって、負荷抵抗（ＲＬ１５），（ＲＬ１
６）と駆動用空乏型ＦＥＴ（Ｊ２２），（Ｊ２３）とこ
の空乏型ＦＥＴのバイアス電圧調整用ダイオード（Ｄ１
２），（Ｄ１３）と、負荷抵抗（Ｒ３），（Ｒ４）とか
ら構成し、セルラッチからデータを読み出すための読み
込み用ＦＥＴ（Ｊ２０），（Ｊ２１）によってビットラ
インおよび（バー）ビットラインが上記セルラッチと連
結されるようにした。
ーセルのセルラッチの構造は空乏型ＦＥＴのみで構成さ
れる回路であって、負荷抵抗（ＲＬ１５），（ＲＬ１
６）と駆動用空乏型ＦＥＴ（Ｊ２２），（Ｊ２３）とこ
の空乏型ＦＥＴのバイアス電圧調整用ダイオード（Ｄ１
２），（Ｄ１３）と、負荷抵抗（Ｒ３），（Ｒ４）とか
ら構成し、セルラッチからデータを読み出すための読み
込み用ＦＥＴ（Ｊ２０），（Ｊ２１）によってビットラ
インおよび（バー）ビットラインが上記セルラッチと連
結されるようにした。
【００１３】このようにセルラッチをビットラインおよ
び（バー）ビットラインと分離させてビットラインおよ
び（バー）ビットラインからの影響を排除させることに
よって動作特性が改善されるようにした技術は米国特許
第４，９８１，８０７号と日本特許出願昭６３−１６０
０８７号（発明者：Ｍａｔｓｕｓｈｉｔａ）に開示され
ている。
び（バー）ビットラインと分離させてビットラインおよ
び（バー）ビットラインからの影響を排除させることに
よって動作特性が改善されるようにした技術は米国特許
第４，９８１，８０７号と日本特許出願昭６３−１６０
０８７号（発明者：Ｍａｔｓｕｓｈｉｔａ）に開示され
ている。
【００１４】しかし、このようなメモリーセルはセルラ
ッチが異なるＦＥＴを排除した空乏型ＦＥＴのみで構成
されているので、書き込み動作が円滑に行われない問題
点があったのである。
ッチが異なるＦＥＴを排除した空乏型ＦＥＴのみで構成
されているので、書き込み動作が円滑に行われない問題
点があったのである。
【００１５】従って、図１（ｅ）に図示したようにビッ
トラインと（バー）ビットラインに各々接続されたＦＥ
Ｔ（Ｊ２４），（Ｊ２５）を通じて電源（Ｖｓｓ）が印
加されるようにし、図１（ｂ）のようなセルラッチを上
記ビットラインと（バー）ビットラインおよびワードラ
インに連結した構成を有する従来のまた他のメモリーセ
ルにおいてはワードラインを選択するとき、即ち、ワー
ドラインにセル選択の信号を印加すると、ワードライン
のパルスのライジングエッジの中でセルラッチは選択さ
れる前にもってあったデータをそのまま維持しながらそ
のデータをビットラインに伝達しなければならない。
トラインと（バー）ビットラインに各々接続されたＦＥ
Ｔ（Ｊ２４），（Ｊ２５）を通じて電源（Ｖｓｓ）が印
加されるようにし、図１（ｂ）のようなセルラッチを上
記ビットラインと（バー）ビットラインおよびワードラ
インに連結した構成を有する従来のまた他のメモリーセ
ルにおいてはワードラインを選択するとき、即ち、ワー
ドラインにセル選択の信号を印加すると、ワードライン
のパルスのライジングエッジの中でセルラッチは選択さ
れる前にもってあったデータをそのまま維持しながらそ
のデータをビットラインに伝達しなければならない。
【００１６】しかし、素子の変数変動が若干の大変動で
あっても図１（ｆ）に図示のようにセルラッチのデータ
Ｖ（１），Ｖ（２）が変えられて貯蔵してあったデータ
が破壊される現象が発生する。そして、このようなデー
タの破壊の現象はガリウム砒素メモリーのように素子の
変数変動が激甚な場合にはメモリーの製作歩留りを低下
させてしまう一方、高集積メモリーの製作を難しくす
る。
あっても図１（ｆ）に図示のようにセルラッチのデータ
Ｖ（１），Ｖ（２）が変えられて貯蔵してあったデータ
が破壊される現象が発生する。そして、このようなデー
タの破壊の現象はガリウム砒素メモリーのように素子の
変数変動が激甚な場合にはメモリーの製作歩留りを低下
させてしまう一方、高集積メモリーの製作を難しくす
る。
【００１７】
【発明の目的】これにより、本発明は素子の変数変動に
対する動作領域を広範囲にしながら高集積化が可能なＳ
ＲＡＭ用メモリーセルを提供することをその目的として
いる。
対する動作領域を広範囲にしながら高集積化が可能なＳ
ＲＡＭ用メモリーセルを提供することをその目的として
いる。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明のメモリーセルは負荷抵抗と駆動ＦＥＴとから
構成されたセルラッチでデータを貯蔵するようにし、伝
達ＦＥＴはワードラインが選択される場合に“ＯＮ”さ
れながらビットラインとセルラッチを電気的に連結させ
るようにし、読み込みＦＥＴはメモリーセルの読み込み
動作時にセルラッチの記憶内容を伝達ＦＥＴに送り、書
き込みＦＥＴは書き込み動作時にビットラインのデータ
をセルラッチに貯蔵するようにした構成を持つものであ
る。
に本発明のメモリーセルは負荷抵抗と駆動ＦＥＴとから
構成されたセルラッチでデータを貯蔵するようにし、伝
達ＦＥＴはワードラインが選択される場合に“ＯＮ”さ
れながらビットラインとセルラッチを電気的に連結させ
るようにし、読み込みＦＥＴはメモリーセルの読み込み
動作時にセルラッチの記憶内容を伝達ＦＥＴに送り、書
き込みＦＥＴは書き込み動作時にビットラインのデータ
をセルラッチに貯蔵するようにした構成を持つものであ
る。
【００１９】
【実施例】本発明を添付図面に依拠して詳細に説明する
と、次の通りである。図２は本発明によるメモリーセル
の構成を図示している。図２における本発明のメモリー
セルは負荷抵抗（ＲＬ１），（ＲＬ２）とセルラッチの
駆動用ＦＥＴ（Ｊ１），（Ｊ２）に従来のセルラッチの
構成と同一なセルラッチをなすようにし、各ゲートが共
通に書き込み制御ラインに連結されたデータ記録用ＦＥ
Ｔ（Ｊ３），（Ｊ４）の各ソースはセルラッチの負荷抵
抗（ＲＬ１），（ＲＬ２）に各々連結し、各ゲートがセ
ルラッチの駆動用ＦＥＴ（Ｊ１），（Ｊ２）のゲートに
各々連結されたデータ読み出し用ＦＥＴ（Ｊ５），（Ｊ
６）のソースは駆動電源（Ｖｃ）に共通に連結し、各ド
レインがビットラインおよび（バー）ビットラインに各
々連結されながら、同時にゲートがワードラインと連結
された伝達用ＦＥＴ（Ｊ７），（Ｊ８）の各ソースはデ
ータ読み出し用ＦＥＴ（Ｊ５），（Ｊ６）の各ドレイン
に各々連結されており、またデータ記録用ＦＥＴ（Ｊ
３），（Ｊ４）の各ドレインに各々連結した構成を有す
る。
と、次の通りである。図２は本発明によるメモリーセル
の構成を図示している。図２における本発明のメモリー
セルは負荷抵抗（ＲＬ１），（ＲＬ２）とセルラッチの
駆動用ＦＥＴ（Ｊ１），（Ｊ２）に従来のセルラッチの
構成と同一なセルラッチをなすようにし、各ゲートが共
通に書き込み制御ラインに連結されたデータ記録用ＦＥ
Ｔ（Ｊ３），（Ｊ４）の各ソースはセルラッチの負荷抵
抗（ＲＬ１），（ＲＬ２）に各々連結し、各ゲートがセ
ルラッチの駆動用ＦＥＴ（Ｊ１），（Ｊ２）のゲートに
各々連結されたデータ読み出し用ＦＥＴ（Ｊ５），（Ｊ
６）のソースは駆動電源（Ｖｃ）に共通に連結し、各ド
レインがビットラインおよび（バー）ビットラインに各
々連結されながら、同時にゲートがワードラインと連結
された伝達用ＦＥＴ（Ｊ７），（Ｊ８）の各ソースはデ
ータ読み出し用ＦＥＴ（Ｊ５），（Ｊ６）の各ドレイン
に各々連結されており、またデータ記録用ＦＥＴ（Ｊ
３），（Ｊ４）の各ドレインに各々連結した構成を有す
る。
【００２０】上記構成を有する本発明のメモリーセルの
データを読み出すための読み込み動作を説明する。該当
ワードラインが選択されながらワードラインに印加され
る信号のレベルが伝達用ＦＥＴ（Ｊ７），（Ｊ８）を導
通させることができる値に高くなりながらメモリーセル
の動作が開始される。上記伝達用ＦＥＴ（Ｊ７），（Ｊ
８）が導通されるとデータ読み出し用ＦＥＴ（Ｊ５），
（Ｊ６）はセルラッチのデータの論理状態Ｖ（１），Ｖ
（２）を各入力としてＯＮ／ＯＦＦされる。このとき、
上記論理状態Ｖ（１），Ｖ（２）は各々伝達ＦＥＴ（Ｊ
７），（Ｊ８）を通じてビットラインおよび（バー）ビ
ットラインに伝達される。このように、メモリーセルで
データを読み出すときには書き込み制御ラインは書き込
みＦＥＴ（Ｊ３），（Ｊ４）をＯＦＦさせる低い電圧レ
ベルを有する。
データを読み出すための読み込み動作を説明する。該当
ワードラインが選択されながらワードラインに印加され
る信号のレベルが伝達用ＦＥＴ（Ｊ７），（Ｊ８）を導
通させることができる値に高くなりながらメモリーセル
の動作が開始される。上記伝達用ＦＥＴ（Ｊ７），（Ｊ
８）が導通されるとデータ読み出し用ＦＥＴ（Ｊ５），
（Ｊ６）はセルラッチのデータの論理状態Ｖ（１），Ｖ
（２）を各入力としてＯＮ／ＯＦＦされる。このとき、
上記論理状態Ｖ（１），Ｖ（２）は各々伝達ＦＥＴ（Ｊ
７），（Ｊ８）を通じてビットラインおよび（バー）ビ
ットラインに伝達される。このように、メモリーセルで
データを読み出すときには書き込み制御ラインは書き込
みＦＥＴ（Ｊ３），（Ｊ４）をＯＦＦさせる低い電圧レ
ベルを有する。
【００２１】次には、メモリーセルにデータを記録する
ための書き込み動作に対して説明する。書き込み制御ラ
インがデータ記録用ＦＥＴ（Ｊ３），（Ｊ４）をＯＮさ
せ、同時にワードラインが選択されて伝達用ＦＥＴ（Ｊ
７），（Ｊ８）がＯＮされながら書き込み動作が開始さ
れる。データ記録用ＦＥＴ（Ｊ３），（Ｊ４）と伝達用
ＦＥＴ（Ｊ７），（Ｊ８）がＯＮされた状態でセルラッ
チの状態Ｖ（１），Ｖ（２）がビットライン，（バー）
ビットラインの状態と同じくなるので、上記ビットライ
ンを通じて提供されたデータが上記セルラッチに貯蔵さ
れる。さらに、書き込み制御ラインが低い電圧レベルを
もつようになりながら、データ記録用ＦＥＴ（Ｊ３），
（Ｊ４）をＯＦＦさせると、セルラッチとビットライン
ＢＩＴ，（バー）ＢＩＴが遮断されながらセルラッチに
記録されたデータの論理状態Ｖ（１），Ｖ（２）を維持
する。
ための書き込み動作に対して説明する。書き込み制御ラ
インがデータ記録用ＦＥＴ（Ｊ３），（Ｊ４）をＯＮさ
せ、同時にワードラインが選択されて伝達用ＦＥＴ（Ｊ
７），（Ｊ８）がＯＮされながら書き込み動作が開始さ
れる。データ記録用ＦＥＴ（Ｊ３），（Ｊ４）と伝達用
ＦＥＴ（Ｊ７），（Ｊ８）がＯＮされた状態でセルラッ
チの状態Ｖ（１），Ｖ（２）がビットライン，（バー）
ビットラインの状態と同じくなるので、上記ビットライ
ンを通じて提供されたデータが上記セルラッチに貯蔵さ
れる。さらに、書き込み制御ラインが低い電圧レベルを
もつようになりながら、データ記録用ＦＥＴ（Ｊ３），
（Ｊ４）をＯＦＦさせると、セルラッチとビットライン
ＢＩＴ，（バー）ＢＩＴが遮断されながらセルラッチに
記録されたデータの論理状態Ｖ（１），Ｖ（２）を維持
する。
【００２２】このように、本発明のメモリーセルにおい
ては、データを貯蔵するセルラッチとビットラインを分
離し、データ読み出し用ＦＥＴ（Ｊ３），（Ｊ４）がセ
ルラッチとビットラインの電気的な接続を駆動するよう
にするので、従来のメモリーセルにおいてのようにセル
ラッチの駆動用ＦＥＴ（Ｊ１），（Ｊ２）がビットライ
ンを駆動しながら発生するデータ破壊現象を除去した。
これは、ビットラインおよび（バー）ビットラインがデ
ータを貯蔵しているセルラッチに直接的な影響を及ぼさ
ないためである。そして、セルラッチはデータを貯蔵の
みし、ビットラインを駆動しないので、従来のセルラッ
チよりその大きさを相対的に減少させることができて消
費電力を減少させることができ、また従来のメモリーセ
ルの構造に比べて本発明によるメモリーセルは素子の数
は増加したが、上記セルラッチの大きさを減少させるこ
とができるので、面積は相対的に同じとか、小面積に製
作することができる。またデータ読み出し用ＦＥＴ（Ｊ
５），（Ｊ６）をセルラッチに排除されているので、セ
ルラッチの大きさを減少させることができるばかりでな
く、データ読み出し用ＦＥＴ（Ｊ５），（Ｊ６）を大き
くすることによってビットラインの駆動能力を高くする
ことができて速度の特性を改善することができるもので
ある。
ては、データを貯蔵するセルラッチとビットラインを分
離し、データ読み出し用ＦＥＴ（Ｊ３），（Ｊ４）がセ
ルラッチとビットラインの電気的な接続を駆動するよう
にするので、従来のメモリーセルにおいてのようにセル
ラッチの駆動用ＦＥＴ（Ｊ１），（Ｊ２）がビットライ
ンを駆動しながら発生するデータ破壊現象を除去した。
これは、ビットラインおよび（バー）ビットラインがデ
ータを貯蔵しているセルラッチに直接的な影響を及ぼさ
ないためである。そして、セルラッチはデータを貯蔵の
みし、ビットラインを駆動しないので、従来のセルラッ
チよりその大きさを相対的に減少させることができて消
費電力を減少させることができ、また従来のメモリーセ
ルの構造に比べて本発明によるメモリーセルは素子の数
は増加したが、上記セルラッチの大きさを減少させるこ
とができるので、面積は相対的に同じとか、小面積に製
作することができる。またデータ読み出し用ＦＥＴ（Ｊ
５），（Ｊ６）をセルラッチに排除されているので、セ
ルラッチの大きさを減少させることができるばかりでな
く、データ読み出し用ＦＥＴ（Ｊ５），（Ｊ６）を大き
くすることによってビットラインの駆動能力を高くする
ことができて速度の特性を改善することができるもので
ある。
【００２３】図３は素子の変数の中で臨界電圧（ｔｈｅ
ｒｓｈｏｌｄ ｖｏｌｔａｇｅ）の変動に対して本発明
のメモリーセルと従来のメモリーセルの動作特性をシュ
ミレーションした結果を示したものである。即ち、従来
のメモリーセルの大きさと本発明のメモリーセルの大き
さが同じくなるようにするために図１（ｂ）のような従
来のメモリーセルの構造においては負荷抵抗（ＲＬ１
１），（ＲＬ１２）を１００ＫΩ，駆動用ＦＥＴ（Ｊ１
１），（Ｊ１２）を１５μｍ，伝達用ＦＥＴ（Ｊ１
５），（Ｊ１６）を１０μｍの大きさとして使用し、本
発明のメモリーセルの構造においては負荷抵抗（ＲＬ
１），（ＲＬ２）を１００ＫΩ，駆動用ＦＥＴ（Ｊ
１），（Ｊ２）とデータ読み出し用ＦＥＴ（Ｊ３），
（Ｊ４）を２μｍ，読み込みＦＥＴ（Ｊ５），（Ｊ６）
と伝達ＦＥＴ（Ｊ７），（Ｊ８）は１０μｍの大きさを
使用しながら隣接の素子同士は±５０ｍＶの臨界電圧の
変動を与えてシュミレーションするものである。
ｒｓｈｏｌｄ ｖｏｌｔａｇｅ）の変動に対して本発明
のメモリーセルと従来のメモリーセルの動作特性をシュ
ミレーションした結果を示したものである。即ち、従来
のメモリーセルの大きさと本発明のメモリーセルの大き
さが同じくなるようにするために図１（ｂ）のような従
来のメモリーセルの構造においては負荷抵抗（ＲＬ１
１），（ＲＬ１２）を１００ＫΩ，駆動用ＦＥＴ（Ｊ１
１），（Ｊ１２）を１５μｍ，伝達用ＦＥＴ（Ｊ１
５），（Ｊ１６）を１０μｍの大きさとして使用し、本
発明のメモリーセルの構造においては負荷抵抗（ＲＬ
１），（ＲＬ２）を１００ＫΩ，駆動用ＦＥＴ（Ｊ
１），（Ｊ２）とデータ読み出し用ＦＥＴ（Ｊ３），
（Ｊ４）を２μｍ，読み込みＦＥＴ（Ｊ５），（Ｊ６）
と伝達ＦＥＴ（Ｊ７），（Ｊ８）は１０μｍの大きさを
使用しながら隣接の素子同士は±５０ｍＶの臨界電圧の
変動を与えてシュミレーションするものである。
【００２４】ここで、従来のメモリーセルは空乏型ＦＥ
Ｔの臨界電圧（ＶTD）が−０．５Ｖであるとき増加型Ｆ
ＥＴの臨界電圧（ＶTE）が０．１Ｖから０．３Ｖ間での
み動作する反面に、本発明のメモリーセルは増加型ＦＥ
Ｔの臨界電圧（ＶTE）が０．０５Ｖから０．２５Ｖまで
動作することによって広範囲な臨界電圧の変動領域で動
作していることを知りうる。臨界電圧はＦＥＴの素子変
数の中で回路の動作の可否を決定する変数であるので、
臨界電圧の変動に強いというのは回路の動作領域が広範
囲であるというのを意味する。
Ｔの臨界電圧（ＶTD）が−０．５Ｖであるとき増加型Ｆ
ＥＴの臨界電圧（ＶTE）が０．１Ｖから０．３Ｖ間での
み動作する反面に、本発明のメモリーセルは増加型ＦＥ
Ｔの臨界電圧（ＶTE）が０．０５Ｖから０．２５Ｖまで
動作することによって広範囲な臨界電圧の変動領域で動
作していることを知りうる。臨界電圧はＦＥＴの素子変
数の中で回路の動作の可否を決定する変数であるので、
臨界電圧の変動に強いというのは回路の動作領域が広範
囲であるというのを意味する。
【００２５】図４は本発明の他の実施例を示したもの
で、（バー）ビットラインを省略しながら（バー）ビッ
トライン方向に連結されたデータ読み出し用ＦＥＴ（Ｊ
６），伝達用ＦＥＴ（Ｊ８）およびデータ書き込み用Ｆ
ＥＴ（Ｊ４）を省略しても本発明と同一な作用効果を有
する。
で、（バー）ビットラインを省略しながら（バー）ビッ
トライン方向に連結されたデータ読み出し用ＦＥＴ（Ｊ
６），伝達用ＦＥＴ（Ｊ８）およびデータ書き込み用Ｆ
ＥＴ（Ｊ４）を省略しても本発明と同一な作用効果を有
する。
【００２６】そして、図５は本発明のまた他の実施例を
示したもので、ワードラインと連結された二つの伝達Ｆ
ＥＴ（Ｊ７），（Ｊ８）を省略し、ワードラインとゲー
トが連結されたワードラインの駆動ＦＥＴ（Ｊ９）のソ
ースに共通に連結したもので、上記と同一な作用効果を
有する。
示したもので、ワードラインと連結された二つの伝達Ｆ
ＥＴ（Ｊ７），（Ｊ８）を省略し、ワードラインとゲー
トが連結されたワードラインの駆動ＦＥＴ（Ｊ９）のソ
ースに共通に連結したもので、上記と同一な作用効果を
有する。
【００２７】従って、本発明のメモリーセルはビットラ
インとセルラッチをデータ読み出し用ＦＥＴ（Ｊ５），
（Ｊ６）によって分離されるようにすることによって動
作領域を改善し、またセルラッチの大きさを減少させて
消費電力を減少させたものである。そして、特に、本発
明のメモリーセルを素子の変数変動が大変動であるガリ
ウム砒素ＳＲＡＭに使用することによって高集積ＳＲＡ
Ｍの製作が可能でありながらＳＲＡＭの製作歩留りも大
幅に改善させることができることを知りうる。
インとセルラッチをデータ読み出し用ＦＥＴ（Ｊ５），
（Ｊ６）によって分離されるようにすることによって動
作領域を改善し、またセルラッチの大きさを減少させて
消費電力を減少させたものである。そして、特に、本発
明のメモリーセルを素子の変数変動が大変動であるガリ
ウム砒素ＳＲＡＭに使用することによって高集積ＳＲＡ
Ｍの製作が可能でありながらＳＲＡＭの製作歩留りも大
幅に改善させることができることを知りうる。
【図１】図１（ａ）〜（ｆ）は従来のＳＲＡＭメモリー
セルの各種の構造を示した回路図である。
セルの各種の構造を示した回路図である。
【図２】図２は従来のＳＲＡＭメモリーセルの読み込み
動作時に貯蔵してあったデータが破壊される現象を示し
たグラフである。
動作時に貯蔵してあったデータが破壊される現象を示し
たグラフである。
【図３】図３は本発明によるメモリーセルの構成を示し
た回路図である。
た回路図である。
【図４】図４は本発明と従来のメモリーセルの動作時に
臨界電圧の変動に対して定常動作の領域を比較したグラ
フである。
臨界電圧の変動に対して定常動作の領域を比較したグラ
フである。
【図５】図５は本発明によるメモリーセルの他の実施例
を示した回路図である。
を示した回路図である。
【手続補正書】
【提出日】平成５年９月２０日
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クァンジュン・ユン 大韓民国、デージョン−シ、デーダック− ク、ビェオブ−ドン、サムジョン アパー ト 12−102（番地なし) (72)発明者 チャンショク・リー 大韓民国、デージョン−シ、セオ−ク、ナ エ−ドン 24−31 (72)発明者 ヒュンム・パク 大韓民国、デージョン−シ、セオ−ク、ド マ−ドン、キュンナム アパート 108− 601（番地なし) (72)発明者 ナクション・ショング 大韓民国、デージョン−シ、ユーソング− ク、ガジュン−ドン 236−１
Claims (5)
- 【請求項１】 ワードラインおよび相補的ビットライン
ＢＩＴとＢＩＴを有するメモリーセルにおいて、 第１および第２負荷手段と第１および第２増加型ＦＥＴ
（Ｊ１，Ｊ２）が相互に対称に接続されて直列接続され
た上記第１負荷手段と上記第１増加型ＦＥＴ（Ｊ１）と
の間の第１接続点と直列接続された上記第２負荷手段と
上記第２増加型ＦＥＴ（Ｊ２）との間の第２接続点で相
補的データを維持するセルラッチと、 上記セルラッチにデータを書き込むとき制御信号の提供
を受ける書き込み制御ライン（ＷＣＳ）と、 上記ワードラインに印加された信号によって上記各ビッ
トラインＢＩＴ，（バー）ＢＩＴと各第１および第２伝
達ラインとの電気的な接触を制御する伝達用増加型ＦＥ
Ｔ（Ｊ７，Ｊ８）と、 上記書き込み制御ラインに印加された信号によって上記
各第１および第２接続点と上記各第１および第２伝達ラ
インとの電気的な接続を制御して上記ビットラインＢＩ
Ｔ，（バー）ＢＩＴのデータが上記セルラッチに書き込
まれるようにするためのデータ記録用増加型ＦＥＴ（Ｊ
３，Ｊ４）および上記第１接続点および第２接続点に印
加された信号によって上記セルラッチに記録されたデー
タが上記各第１および第２伝達ラインとの電気的に接続
されるように制御してセルラッチの相補的データが上記
ビットラインＢＩＴ，（バー）ＢＩＴに伝達されるよう
にするデータ読み出し用ＦＥＴ（Ｊ５，Ｊ６）を包含す
ることを特徴とするＳＲＡＭ用メモリーセル。 - 【請求項２】 ワードラインおよび一つのセルに対して
一つのビットラインを有するメモリーセルにおいて、 第１および第２負荷手段と第１および第２増加型ＦＥＴ
（Ｊ１，Ｊ２）と相互に対称に接続されて直列接続され
た上記第１負荷手段と上記第１増加型ＦＥＴ（Ｊ１）と
の間の第１接続点と直列接続された上記第２負荷手段と
上記第２増加型ＦＥＴ（Ｊ２）との間の第２接続点で相
補的データを維持するセルラッチと、 上記セルラッチにデータを書き込むとき書き込み制御信
号の提供を受ける書き込み制御ライン（ＷＣＳ）と、 上記ワードラインに印加された信号によって上記各ビッ
トラインと第１伝達ラインとの電気的な接続を制御する
伝達用増加型ＦＥＴ（Ｊ７）と、 上記書き込み制御ラインに印加される信号によって上記
第１接続点と上記第１伝達ラインとの電気的な接続を制
御して上記ビットラインのデータが上記セルラッチに書
き込まれるようにするためのデータ記録用増加型ＦＥＴ
（Ｊ３）及び、 上記第１接続点および第２接続点に印加された信号によ
って上記セルラッチに記録されたデータが上記第１伝達
ラインとの電気的に接続されるように制御してセルラッ
チの記憶されたデータが上記ビットラインに伝達される
ようにするデータ読み出し用増加型ＦＥＴ（Ｊ５）を包
含することを特徴とするＳＲＡＭ用メモリーセル。 - 【請求項３】 ワードラインおよび相補的ビットライン
ＢＩＴと（バー）ＢＩＴを有するメモリーセルにおい
て、 第１および第２負荷手段と第１および第２増加型ＦＥＴ
（Ｊ１，Ｊ２）と相互に対称に接続されて直列接続され
た上記第１負荷手段と上記第１増加型ＦＥＴ（Ｊ１）と
の間の第１接続点と直列接続された上記第２負荷手段と
上記第２増加型ＦＥＴ（Ｊ２）との間の第２接続点で相
補的データを維持するセルラッチと、 上記セルラッチにデータを書き込むとき制御信号の提供
を受ける書き込み制御ライン（ＷＣＳ）と、 上記書き込み制御ラインに印加された信号によって上記
各第１および第２接続点と各第１および第２伝達ライン
との電気的な接続を制御して上記ビットラインＢＩＴ，
（バー）ＢＩＴのデータが上記セルラッチに書き込まれ
るようにするためのデータ記録用増加型ＦＥＴ（Ｊ３，
Ｊ４）と、 上記第１接続点および第２接続点に印加された信号によ
って上記セルラッチに記録されたデータが各第１および
第２伝達ラインとの電気的に接続されるように制御して
セルラッチの相補的データが上記ビットラインＢＩＴ，
ＢＩＴに伝達されるようにするデータ読み出し用増加型
ＦＥＴ（Ｊ５，Ｊ６）および、 上記データ読み出し用増加型ＦＥＴ（Ｊ５，Ｊ６）の共
通接続点と電源（Ｖｓ）との電気的な接続をワードライ
ンで提供された信号によって制御されるようにするワー
ドライン駆動用ＦＥＴ（Ｊ９）を包含することを特徴と
するＳＲＡＭ用メモリーセル。 - 【請求項４】 前記各負荷手段は空乏型ＦＥＴで構成し
たことを特徴とする請求項１乃至請求項３中のある一つ
の項に記載のＳＲＡＭ用メモリーセル。 - 【請求項５】 前記各負荷手段は負荷抵抗で構成したこ
とを特徴とする請求項１乃至請求項３中のある一つの項
に記載のＳＲＡＭ用メモリーセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900012013A KR940000894B1 (ko) | 1990-08-06 | 1990-08-06 | S램용 메모리셀 |
| KR90-12013 | 1990-08-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06119782A true JPH06119782A (ja) | 1994-04-28 |
| JPH0812758B2 JPH0812758B2 (ja) | 1996-02-07 |
Family
ID=19302046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221028A Expired - Lifetime JPH0812758B2 (ja) | 1990-08-06 | 1991-08-06 | Ｓｒａｍ用メモリーセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5243555A (ja) |
| JP (1) | JPH0812758B2 (ja) |
| KR (1) | KR940000894B1 (ja) |
| CN (1) | CN1059802A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305294A (ja) * | 2007-06-22 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置、半導体メモリ装置及び半導体メモリセル |
| JP2011014210A (ja) * | 2009-07-06 | 2011-01-20 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726932A (en) * | 1996-06-13 | 1998-03-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench free SRAM cell structure |
| US5805496A (en) * | 1996-12-27 | 1998-09-08 | International Business Machines Corporation | Four device SRAM cell with single bitline |
| KR100452902B1 (ko) * | 2000-07-10 | 2004-10-15 | 미쓰비시덴키 가부시키가이샤 | 기억 장치 |
| US7385840B2 (en) * | 2005-07-28 | 2008-06-10 | Texas Instruments Incorporated | SRAM cell with independent static noise margin, trip voltage, and read current optimization |
Citations (1)
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|---|---|---|---|---|
| JPS54144834A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Mis memory circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128773A (en) * | 1977-11-07 | 1978-12-05 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| JPS601715B2 (ja) * | 1978-06-26 | 1985-01-17 | ソニー株式会社 | メモリ回路 |
| JPS6055914B2 (ja) * | 1979-10-19 | 1985-12-07 | 株式会社東芝 | 半導体記憶装置 |
| US4575821A (en) * | 1983-05-09 | 1986-03-11 | Rockwell International Corporation | Low power, high speed random access memory circuit |
| EP0217307B1 (en) * | 1985-09-30 | 1992-03-11 | Honeywell Inc. | Radiation hard memory cell |
| US4995000A (en) * | 1988-07-01 | 1991-02-19 | Vitesse Semiconductor Corporation | Static RAM cell with high speed and stability |
-
1990
- 1990-08-06 KR KR1019900012013A patent/KR940000894B1/ko not_active IP Right Cessation
-
1991
- 1991-08-06 US US07/740,957 patent/US5243555A/en not_active Expired - Lifetime
- 1991-08-06 JP JP3221028A patent/JPH0812758B2/ja not_active Expired - Lifetime
- 1991-08-08 CN CN91105584A patent/CN1059802A/zh active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54144834A (en) * | 1978-05-04 | 1979-11-12 | Nippon Telegr & Teleph Corp <Ntt> | Mis memory circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305294A (ja) * | 2007-06-22 | 2007-11-22 | Texas Instr Japan Ltd | 半導体装置、半導体メモリ装置及び半導体メモリセル |
| JP2011014210A (ja) * | 2009-07-06 | 2011-01-20 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920005156A (ko) | 1992-03-28 |
| JPH0812758B2 (ja) | 1996-02-07 |
| CN1059802A (zh) | 1992-03-25 |
| KR940000894B1 (ko) | 1994-02-03 |
| US5243555A (en) | 1993-09-07 |
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