JP2011014210A

JP2011014210A - 半導体装置

Info

Publication number: JP2011014210A
Application number: JP2009159413A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Masanao Yamaoka; 雅直山岡
Original assignee: Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Solutions Technology Ltd
Priority date: 2009-07-06
Filing date: 2009-07-06
Publication date: 2011-01-20

Abstract

【課題】リード時にライトのパスが状態保持に影響せず、ライトを差動で行えるようなＳＲＡＭセルを小面積で実現する。
【解決手段】ＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB,MDT及びＰＭＯＳのロードトランジスタMLB,MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。ビット線BLBには、2ビットで共有しているライト用トランジスタMWB2を介し、トランスファトランジスタMTBが接続される。ビット線BLT側には、トランスファトランジスタMTTを介して、リード用トランジスタMRT及びライト用トランジスタMWTが接続される。ライトのパスで隣接するセル間でトランジスタを共有することにより、トランジスタ数を削減する。
【選択図】図１

Description

本発明は、ＳＲＡＭ（Static Random Access Memory）を含む半導体装置に係わる。特に、高集積で低電圧動作が可能なＳＲＡＭに関する。

システムＬＳＩ（Large Scale Integrated circuit: 大規模集積回路）の製造に用いられるＣＭＯＳ技術において、加工寸法の微細化が進められている。この微細化に伴い、ＬＳＩの中のＳＲＡＭの動作の安定性が問題となってきている。そこで、加工寸法が45nmあるいはそれ以下の微細プロセスの採用に対応するため、従来の6トランジスタ型SRAMセルに読み出し用のトランジスタを追加した8トランジスタ型や10トランジスタ型のSRAMセルが提案されている。

それらの中で、例えば、特許文献１のFig. 3に示されている10トランジスタ型SRAMセルが動作マージン確保の点で優れている。その構成を、図２に示す。従来の6トランジスタSRAMセルを構成するＮＭＯＳのドライブトランジスタMDB, MDT及びトランスファトランジスタMTB, MTT、ＰＭＯＳのロードトランジスタMLB, MLTに加え、リード用トランジスタMRB, MRT及びライト用トランジスタMWB, MWTの4個のＮＭＯＳトランジスタが挿入されている。この回路において、ライト用トランジスタはライトカラム選択線CWで制御される。

読み出し動作時には、リード用トランジスタからトランスファトランジスタを通じて、ビット線対BLB, BLTに信号を読み出す。この際、ライト用トランジスタMWB, MWTをオフ状態としビット線からの電流パスを遮断することで、ドライブトランジスタとロードトランジスタからなるインバータ２個による正帰還での動作状態保持に影響しないようにしており、インバータの入出力電圧伝達特性は非選択時のデータ保持状態と変わらない。そのため、インバータ対の入出力電圧伝達特性により定まり、データ保持のためのノイズ耐性を示し動作マージンの代表的な指標であるＳＮＭ(Static Noise Margin)は、データ保持状態と同じとなる。トランジスタ寸法の微細化に伴いトランジスタ特性のバラツキが大きくなっても、ＳＮＭを十分確保できる。

他方、書き込み動作時には、ライト用トランジスタとトランスファトランジスタを通じてビット線対からデータの書き込みが行われるが書き込み用トランジスタはドライブトランジスタに対し並列接続となるので動作上の問題は生じない。

United States Patent Application Publication, Pub. No.: US2007/0025140A1

上述の従来技術において10トランジスタでメモリセルを構成するとメモリセルの面積が大きくなる問題がある。特許文献２のFig. 6には、ビット線をシングルエンドとし、図1のメモリセルからトランスファトランジスタMTB，リード用トランジスタMRB，ライト用トランジスタMWBを削除して7トランジスタでメモリセルを構成することが開示されているが、この構成では動作マージンが小さくなってしまう。ビット線をシングルエンドで構成したメモリセルに対する書き込みを行うためにはトランスファトランジスタとライト用トランジスタのゲート幅を大きくすることが要求されるので、7トランジスタの構成ではメモリセル面積の縮小は困難である。

本発明のひとつの目的は、スタティックランダムアクセスメモリにおいて、従来の10トランジスタ型のＳＲＡＭセル構成と同等の動作安定性を、それより少ない数のトランジスタで実現できるＳＲＡＭセル回路構成を提供することにある。

本発明の他の目的は、スタティックランダムアクセスメモリにおいて、従来の10トランジスタ型のＳＲＡＭセル構成と同等の動作安定性を、それより少ないレイアウト面積で実現できるＳＲＡＭセル回路構成構成を提供することにある。

上記課題を解決するために、本発明の一態様によるスタティックランダムアクセスメモリを有する半導体装置は、第１のワード線(WL0)と、第２のワード線(WL1)と、第１のビット線(BLB)と、第２のビット線(BLT)と、第１のライトカラム選択線(CW)と、第１のビットを記憶する第１のインバータ対(MLB, MDB,MLT,MDT)と、第２のビットを記憶する第２のインバータ対と、前記第１のライトカラム選択線により制御される第１の書き込み用トランジスタ(MWB2)と、前記第１のインバータ対にゲートが接続された第１の読み出し用トランジスタ(MRT)と、前記第２のインバータ対にゲートが接続された第２の読み出し用トランジスタと、前記第１のワード線により制御される第１のトランスファトランジスタ(MTB)及び第２のトランスファトランジスタ(MTT)と、前記第２のワード線により制御される第３のトランスファトランジスタ及び第４のトランスファトランジスタとを含み、前記第１の読み出し用トランジスタ(MRT)は前記第２のトランスファトランジスタ(MTT)を介して前記第２のビット線(BLT)に接続され、前記第１のインバータ対から前記第２のビット線への読み出しが行われ、前記第２の読み出し用トランジスタは前記第４のトランスファトランジスタを介して前記第２のビット線(BLT)に接続され、前記第２のインバータ対から前記第２のビット線への読み出しが行われ、前記第１のインバータ対(MLB, MDB,MLT,MDT)は、前記第１の書き込み用トランジスタ(MWB2)及び前記第１のトランスファトランジスタ(MTB)を介して、前記第１のビット線(BLB)に接続され、前記第２のインバータ対は、前記第１の書き込み用トランジスタ(MWB2)及び前記第３のトランスファトランジスタを介して、前記第１のビット線(BLB)に接続されてなり、前記前記第１の書き込み用トランジスタ(MWB2)が、前記第１のインバータ対(MLB, MDB,MLT,MDT)を含む第1のメモリセルと、前記第２のインバータ対を含む第２のメモリセルに対し前記第１ビット線からの書き込みに共通に使用されてなることを特徴とする。これにより、10トランジスタ型ＳＲＡＭセルで期待される特性の安定性を維持しながらメモリセルあたりのトランジスタ数を削減することを可能にする。

上記課題を解決するために、本発明の他の態様によるスタティックランダムアクセスメモリを有する半導体装置は、ワード線(WL)と、第１のビット線(BLB01)と、第２のビット線(BLT1)と、第３のビット線(BLT0)と、第１のライトカラム選択線(CW1)と、第２のライトカラム選択線(CW0)と、第１のビットを記憶する第１のインバータ対(MLB, MDB,MLT,MDT)と、第２のビットを記憶する第２のインバータ対と、前記第１のインバータ対に接続され第１のライトカラム選択線(CW1)によって制御される第1の書き込み用トランジスタ(MWB)と、前記第２のインバータ対に接続され第２ライトカラム選択線(CW0)によって制御される第２の書き込み用トランジスタと,前記第１のインバータ対にゲートが接続された第１の読み出し用トランジスタ(MRT)と、前記第２のインバータ対にゲートが接続された第２の読み出し用トランジスタと、前記ワード線(WL)により制御される、第１のトランスファトランジスタ(MTB2)と第２のトランスファトランジスタ(MTT)と第４のトランスファトランジスタとを含み、前記第１の読み出し用トランジスタ(MRT)は前記第２のトランスファトランジスタ(MTT)を介して前記第２のビット線(BLT1)に接続され、前記第１のインバータ対から前記第２のビット線(BLT1)への読み出しが行われ、前記第２の読み出し用トランジスタは前記第４のトランスファトランジスタを介して前記第３のビット線(BLT0)に接続され、前記第２のインバータ対から前記第２のビット線(BLT0)への読み出しが行われ、前記第１のインバータ対(MLB, MDB,MLT,MDT)は、前記１書き込み用トランジスタ(MWB)及び前記第１のトランスファトランジスタ(MTB2)を介して、前記第１のビット線(BLB01)に接続され、前記第２のインバータ対は、前記第２書き込み用トランジスタ及び前記第１のトランスファトランジスタ(MTB2)を介して、前記第１のビット線(BLB01)に接続されてなり、前記第１のトランスファトランジスタ(MTB2)が、前記第１のインバータ対(MLB, MDB,MLT,MDT)を含む第1のメモリセルと、前記第２のインバータ対を含む第２のメモリセルに対し前記第１ビット線(BLB01)からの書き込みに共通に使用されてなることを特徴とする。これにより、10トランジスタ型ＳＲＡＭセルで期待される特性の安定性を維持しながらメモリセルあたりのトランジスタ数を削減することを可能にする。

上記課題を解決するために、本発明のさらに他の態様によるスタティックランダムアクセスメモリのアレイを含む半導体集積回路装置は、前記メモリセルのそれぞれは、データを記憶するインバータ対(MLB, MLT, MLT, MDT)と、ライトカラム線によって制御される第１及び第２の書き込み用トランジスタ(MWB, MWT)と、ワード線によって制御される第１及び第２のトランスファトランジスタ(MTB, MTT)と、読み出し用トランジスタ(MRT)と、を備え、前記インバータ対の第１ノードは前記第１書き込み用トランジスタ(MWB)と前記第１トランスファトランジスタ(MTB)を介して対応するビット線に接続され、前記インバータ対の第２ノードは前記第２書き込み用トランジスタ(MWT)と前記第２トランスファトランジスタ(MTT)を介して対応するビット線に接続されてなり、前記複数のメモリセルは、偶数個のメモリセルを一組として配置されてなり、前記一組は、１個の共用書き込み用トランジスタ(MWB2)または１個の共用トランスファトランジスタ(MTB2)のいずれかを備えてなり、前者においては、前記共用書き込み用トランジスタ(MWB2)が前記メモリセルそれぞれにおける前記第１書き込み用トランジスタ(MWB)を構成し、前記一組における偶数個のメモリセルの前記第１ノードは前記共用書き込み用トランジスタ(MWB2) を介して対応するビット線に接続されるように配置されており、後者においては、前記共用トランスファトランジスタ(MTB2)が前記メモリセルそれぞれにおける前記第１トランスファトランジスタ(MTB)を構成し、前記一組における偶数個のメモリセルの前記第１ノードは前記共用トランスファトランジスタ(MTB2)を介して対応するビット線に接続されてなることを特徴とする。これにより、10トランジスタ型ＳＲＡＭセルで期待される特性の安定性を維持しながらメモリセルあたりのトランジスタ数を削減することを可能にする。

前記一組は、一対の前記メモリセルと前記共用書き込み用トランジスタ(MWB2)を備え、前記一対のメモリセルのそれぞれが自己の第１ノードに接続された前記第１トランスファトランジスタ(MTB)を備え、前記共用書き込み用トランジスタ(MWB2)を介して対応するビット線にそれぞれ接続された構成であってよい。

前記一組は、一対の前記メモリセルと前記共用トランスファトランジスタ(MTB2)を備え、前記一対のメモリセルのそれぞれが自己の第１ノードに接続された前記第１書き込み用トランジスタ(MWB)を備え、前記共用トランスファトランジスタ(MTB2)を介して対応するビット線にそれぞれ接続された構成であってよい。

前記一組は、４個の前記メモリセルと前記共用書き込み用トランジスタ(MWB4)を備え、前記４個のメモリセルのそれぞれが自己の第１ノードに接続された前記第１トランスファトランジスタ(MTB)を備え、前記共用書き込み用トランジスタ(MWB4)を介して対応するビット線にそれぞれ接続された構成であってよい。

前記メモリセルそれぞれにおいて、前記インバータ対の第２ノードは当該第２ノードに接続された前記第２書き込み用トランジスタ(MWT)を備え、前記第２トランスファトランジスタ(MTT)を介して対応するビット線に接続された構成であってよい。

前記メモリセルそれぞれにおいて、前記読み出し用トランジスタ(MRT)は前記第２トランスファトランジスタ(MTT)を介して対応するビット線に接続されてなり、当該ビット線は書き込み用と読み出し用に共用される構成であってよい。

さらに、前記メモリセルの偶数個は、ライトカラム線によって制御される１個の他の共用書き込み用トランジスタ(MWT2)を備え、前記メモリセルの偶数個の配列において前記第２書き込み用トランジスタのそれぞれは前記他の共用書き込み用トランジスタ(MWT2, MWT4)によって構成されてなり、前記メモリセルのそれぞれは、自己の第２ノードに接続された前記第２トランスファトランジスタ(MTT)と該第２トランスファトランジスタ(MTT)に接続された前記他の共用書き込み用トランジスタ(MWT2, MWT4)を介して対応するビット線に接続された構成であってよい。

メモリセルあたりのトランジスタ数の削減により、10トランジスタ型ＳＲＡＭセルよりもセル面積が小さくなる。本発明のＳＲＡＭは、10トランジスタ型と同様に信号読出し時にビット線からの電流パスを遮断しドライブトランジスタとロードトランジスタからなるインバータ2個の正帰還での状態保持に影響させることなく、ＳＮＭを十分確保できるので、加工技術の微細化への対応を可能にするとともにメモリセルのレイアウトに要する面積を小さくできる。

10トランジスタ型を使う場合に比べ、メモリセルの面積を低減することによりＳＲＡＭモジュールの面積を小さくできるので、System-on-Chip(SoC)全体のチップ面積が小さくできる。さらにＳＮＭを十分確保できるため低電圧での動作が可能であり、消費電力が小さくなる。また、所謂アシスト回路を使用しなくて済み、面積及び消費電力をさらに小さくできる。

本発明によるＳＲＡＭセルの例従来の10トランジスタ型ＳＲＡＭセル本発明によるＳＲＡＭセルの別な例図１のＳＲＡＭセルのアレイ構成の例本発明によるＳＲＡＭセルアレイの別な例図５のＳＲＡＭセルアレイのレイアウトの例本発明によるＳＲＡＭセルアレイのさらに別な例図７のＳＲＡＭセルアレイのレイアウトの例本発明によるＳＲＡＭの構成例

以下、本願発明を図面に示された実施例１ないし実施例６に沿って詳細に説明する。

図１に、本発明によるＳＲＡＭセルの例を、同一ビット線対BLB, BLTに接続され、ワード線WL0, WL1により選択される2ビット分で示す。

図１に図示される本発明のＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB, MDT及びＰＭＯＳのロードトランジスタMLB, MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。ビット線BLBには、2ビットで共有しているライト用トランジスタMWB2を介し、トランスファトランジスタMTBが接続される。ビット線BLT側には、トランスファトランジスタMTTを介して、リード用トランジスタMRT及びライト用トランジスタMWTが接続される。すなわち、図２の10トランジスタ型セルから、ビット線BLB側のリード用MRBトランジスタを削除し、ライトだけのパスとし、ライト用トランジスタMWBとトランスファトランジスタMTBの順番を入れ替えた上で、同一ライトカラム選択線CWのライト用トランジスタMWB2を2ビット分で共有し、1ビット当たり8.5トランジスタとしている。トランジスタ数が10トランジスタ型より削減されており、セル面積を小さくできる。

読み出し動作は、ワード線WL0あるいはWL1を選択してトランスファトランジスタMTTをオンにし、リード用トランジスタMRTによりビット線BLTからシングルエンドで行う。リード用トランジスタMRTは、インバータ対にゲートが接続され、ソース接地増幅を行う。この際、カラム選択線CWをロウレベルにしておき、ライト用トランジスタMWB2, MWTはオフのままとする。トランスファトランジスタMTB, MTTがオンであっても、ドライブトランジスタMDB, MDT及びＰＭＯＳのロードトランジスタMLB, MLTとビット線対BLB, BLTとの間の電流パスが遮断されているので、読み出し動作がデータ保持に影響せず、ＳＮＭが十分確保できる。

書き込み動作は、ライト用カラム選択線CWによりライト用トランジスタMWB2, MWTをオンにし、また、ワード線を選択してトランスファトランジスタMTB, MTTをオンにし、ビット線対BLB, BLTから行う。リード用トランジスタMRTは、ドライブトランジスタMDTと並列接続された状態となるので、動作上の問題は無い。

図３に、本発明によるＳＲＡＭセルの別な例を、同一ワード線WLに接続される2ビット分で示す。書き込み専用のビット線BLB01を2ビット分のセルで共有している。

図１に示したＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB, MDT及びＰＭＯＳのロードトランジスタMLB, MLT、トランスファトランジスタMTT、リード用トランジスタMRT、ライト用トランジスタMWTが接続されている。ビット線BLB01には、2ビットで共有しているトランスファトランジスタMTB2を介し、ライト用トランジスタMWBが接続される。すなわち、図２の10トランジスタ型セルから、ビット線BLB側のリード用トランジスタを削除し、ライトだけのパスとし、同一ワード線WLのトランスファトランジスタを共有し、1ビット当たり8.5トランジスタとしている。図１に示したＳＲＡＭセルと同様に、トランジスタ数が10トランジスタ型より削減されており、セル面積が小さくできる。また、書き込み専用のビット線BLB01を共有化することで、配線数が少なくなっている。その分、配線間隔を広くして歩留を向上させることや、配線幅を広くして配線抵抗の影響を低減することが可能になる。

読み出し動作は、ワード線WLによりトランスファトランジスタMTTをオンにして、リード用トランジスタMRTにより、ビット線BLT0あるいはBLT1からシングルエンドで行う。この際、カラム選択線CW0, CW1をロウレベルにしておき、ライト用トランジスタMWB, MWTはオフのままとすることで、読み出し動作がデータ保持に影響せず、ＳＮＭが十分確保できる。

書き込み動作は、ライト用カラム選択線CW0あるいはCW1を選択し、ライト用トランジスタMWB, MWTをオンにし、また、ワード線を選択してトランスファトランジスタMTB2, MTTをオンにし、ビット線BLB01及びBLT0あるいはBLT1から行う。すなわち、ビット線BLB01と、BLT0とBLT1の一方とを対として行う。

読み出し動作で、ビット線BLT0あるいはBLT1の両方に信号が読み出されるが、書込み動作とメモリセルの選択を合わせるためには、ビット線BLT0あるいはBLT1の一方を選択してセンスすれば良い。この構成では、選択ワード線上の半分のビットしか選択できないが、一般に、ビット線をメモリアレイ外のカラムセレクタで選択して動作を行うため、問題とはならない。

図４に、図１のＳＲＡＭセルのアレイ構成の例を、8ビット分で示す。図３に示した例と同様に、ライト専用のビット線BLB01を共有しており、書き込み動作は、カラム選択線CW0あるいはCW1で列を選択し、ビット線BLB01と、BLT0とBLT1の一方とを対として行う。読み出し動作は、ビット線BLT0あるいはBLT1からシングルエンドで行う。配線数が少なくなっていることにより、配線間隔や配線幅を広くすることが可能である。

図５に、本発明によるＳＲＡＭセルアレイの別な例を、8ビット分で示す。ワード線の番号をWL0から始めているが、アレイの端から示しているのではなく、規則的に繰り返す部分を示している。繰り返し単位は、ワード線2本の4ビット分である。

図５におけるメモリセルのそれぞれは、従来の6トランジスタＳＲＡＭセルと同様に接続されたドライブトランジスタMDB, MDT及びロードトランジスタMLB, MLTとトランスファトランジスタMTB, MTTに、リード用トランジスタMRTとリード用トランスファトランジスタMRTTが接続される。さらに、ビット線が配線される列方向でそれぞれ隣接する2ビットで共有したライト用トランジスタMWB2, MWT2が設けられる。図４に示した構成例と比較すると、リードのパスが有る方でもライトのパスは分離して、共有したトランスファトランジスタMWT2を追加し、1ビット当たり9トランジスタとしている。

BLR2, BLR3は読み出し用ビット線で、ライトカラム選択線と同様に、列ごとに配置される。読み出し動作は、読み出し用ビット線BLR2あるいはBLR3からシングルエンドで行う。一方、ビット線BLT12, BLB23, BLT34は、書き込み用で、隣接する2列で共有している。図示していないが、ビット線BLT12にはライトカラム選択線CW1で選択されるメモリセル群も、ビット線BLT34にはライトカラム選択線CW4で選択されるメモリセル群も接続される。書込み動作は、カラム選択線CW2で列を選択する場合には、ビット線BLT12とBLB23を対として、カラム選択線CW3で列を選択する場合には、ビット線BLB34とBLT23を対として行う。

図６に、半導体基板上に実現されるレイアウトを模式的に示す。アクティブ領域である拡散層、ゲート、コンタクト、最下層配線のパターンのみを示しており、イオン注入や上層配線などのパターンは省略している。コンタクトには、拡散層とゲートの両方に接続するシェアードコンタクトを使用している。ワード線WL0, WL1, WL2, WL3、ライトカラム選択線CW2, CW3、ビット線BLT12, BLB23, BLT34、読み出し用ビット線BLR2, BLR3、電源線VDD、グランド線VSSは、コンタクトまでしか示していないが、上層配線で接続される。

リード用トランジスタMRTとリード用トランスファトランジスタMRTTを、ドライブトランジスタMDTやトランスファトランジスタMTTよりも、ロードトランジスタMLT側に配置しているが、その他は図５の回路図と概ね同様な配置としている。一点鎖線の長方形は、1ビット分に相当する領域を示している。通常の6トランジスタ型ＳＲＡＭセルと同様に、ワード線が配線される行方向に長い長方形となっている。一点鎖線の長方形の配置が凸凹になっているが、図示しているパターンをシフトで配置していくことにより隙間無く配置できる。

図５の回路図に示したライト用トランジスタMWB2とMWT2を、別なビット間で共有するようにすることで、ＮＭＯＳが2個ずつ直列で、コントを共有する規則的なレイアウトになっており、レイアウト面積が小さくできる。また、ゲートは全て、ワード線が配線されている方向に直線になっており、リソグラフィのマージンが大きい。ダブルパターニングの適用も容易である。

図７に、本発明によるＳＲＡＭセルアレイのさらに別な例を、8ビット分で示す。図5と同様に、ワード線の番号をWL0から始めているが、アレイの端から示しているのではなく、規則的に繰り返す繰り返し単位を示している。

メモリセルでは、通常の6トランジスタＳＲＡＭセルと同様に接続されたドライブトランジスタMDB, MDT及びロードトランジスタMLB, MLTとトランスファトランジスタMTB, MTTに、リード用トランジスタMRTとリード用トランスファトランジスタMRTTに加え、ビット線が配線される列方向でそれぞれ隣接する4ビットで共有したライト用トランジスタMWB4, MWT4が設けられる。図５に示した例よりもライト用トランジスタが少なく、1ビット当たり8.5トランジスタとしている。

BLR0, BLR1は読み出し用ビット線で、ライトカラム選択線と同様に、列ごとに配置される。読み出し動作は、読み出し用ビット線BLR0あるいはBLR1からシングルエンドで行う。一方、書き込み用のビット線対BLB01, BLT01は、隣接する2列で共有しており、図５に示した例と異なり、対となる組合せは固定されている。書込み動作は、カラム選択線CW0あるいはCW1で列を選択し、ビット線対BLB01, BLT01から行う。

図8に、レイアウトを模式的に示す。拡散層、ゲート、コンタクト、最下層配線のパターンのみを示している。ワード線WL0, WL1, WL2, WL3、ライトカラム選択線CW0, CW1、ビット線BLB01, BLT01、読み出し用ビット線BLR0, BLR1、電源線VDD、グランド線VSSは、上層配線で接続される。また、トランスファトランジスタMTBあるいはMTTとライト用トランジスタMWB4あるいはMWT4の間も上層配線で接続され、その接続関係を点線で示している。

図８のレイアウトは、トランジスタの配置が、図７の回路図に図示される配置と概ね対応し、中央から左右両側に、ライト用トランジスタMWB4とMWT4、トランスファトランジスタMTBとドライブトランジスタMDB、ロードトランジスタMLB、ロードトランジスタMLT、トランスファトランジスタMTTとドライブトランジスタMDT、リード用トランジスタMRTとリード用トランスファトランジスタMRTTの順に並べられている。一点鎖線の長方形は、1ビット分に相当する領域を示しており、ワード線が配線される行方向に長い長方形となっている。図６と異なり、凸凹の無いマトリックス状に配置されており、メモリアレイのエッジの無駄な領域をなくすことができる。

図７の回路図に示したライト用トランジスタMWB4とMWT4を、4ビット間で共有するようにすることで、ライト用トランジスタMWB4, MWT4を列方向に一列に配置でき、レイアウト面積が小さくできる。

ここでは、4ビットずつでライト用トランジスタを共有する例を示しているが、共有するためのトランジスタ接続部の接合容量などの寄生容量に残る電荷が、非選択のメモリセルの状態保持に影響を与えない範囲であれば、8ビットずつなど、さらに多くのビット数分でライト用トランジスタを共有することも可能である。レイアウトルール次第で、場合によっては、さらに多くのビット数分で共有してライト用トランジスタを削減することにより、レイアウト面積が小さくなる。

図9に、本発明によるＳＲＡＭの構成例のブロック図を示す。本発明によるＳＲＡＭセルでメモリアレイMARYを構成する。アドレスADDをアドレスラッチALでラッチし、ロウデコーダRDEC，カラムデコーダCDECに入力する。ロウデコーダRDECが、ワード線WLを駆動する。カラムデコーダCDECの出力で、ライトカラム線駆動回路CWD，ライトカラムセレクタWCS，リードカラムセレクタRCSを制御する。書き込み動作では、入力データDINを入力データラッチDILでラッチし、ライトドライバWDにより、ライトカラムセレクタWCSを介して、書き込み用のビット線対BLT, BLBを駆動する。また、読み出し動作では、読み出し用ビット線BLRの読出し信号を、リードカラムセレクタRCSを介して、センスアンプSAに入力し、判定結果を出力データラッチDOLでラッチし、出力データDOOUTとして出力する。制御信号CMDを受け、制御回路CTLで制御信号を発生し、上記の回路群を制御する。

ここでは、書き込み用のビット線対BLT, BLBと読み出し用ビット線BLRが別になっているように示したが、図１、図３、図４に示した構成のように、書き込みに用いるビット線を読み出しにも用いる場合、そのビット線にライトカラムセレクタとリードカラムセレクタを接続する。

このような構成のＳＲＡＭを、単品メモリ製品とすることも、システムＬＳＩ中のメモリモジュールとすることも可能である。トランジスタ特性のバラツキが大きく、ＳＮＭの確保のための対策が必要な45nmプロセス程度以降で、ＳＲＡＭセルの面積がチップ面積に占める割合が高い単品ＳＲＡＭ製品あるいは大容量ＳＲＡＭを搭載する高集積システムＬＳＩでは、高集積で低電圧動作が可能な本発明のＳＲＡＭにより、チップ面積が小さくでき、製造コストを低減できる。

MDB, MDT…ドライブトランジスタ
MTB, MTT, MTB2…トランスファトランジスタ
MLB, MLT…ロードトランジスタ
MRB, MRT…リード用トランジスタ
MWB, MWT, MWB2, MWT2…ライト用トランジスタ
MRTT…リード用トランスファトランジスタ
CW, CW0, CW1, CW2, CW3…ライトカラム選択線
BLB, BLT, BLB01, BLB23, BLT0, BLT1, BLT12, BLT34, BLT01…ビット線
BLR, BLR0, BLR1, BLR2, BLR3…読み出し用ビット線
WL, WL0, WL1, WL2, WL3…ワード線
VDD…電源線
VSS…グランド線
MARY…メモリアレイ
ADD…アドレス
AL…アドレスラッチ
RDEC…ロウデコーダ
CDEC…カラムデコーダ
CWD…ライトカラム線駆動回路
WCS…ライトカラムセレクタ
RCS…リードカラムセレクタ
DIN…入力データ
DIL…入力データラッチ
WD…ライトドライバ
SA…センスアンプ
DOL…出力データラッチ
DOOUT…出力データ
CMD…制御信号
CTL…制御回路

Claims

スタティックランダムアクセスメモリのアレイを有する半導体装置において、
前記メモリアレイは、第１のワード線と、第２のワード線と、
第１のビット線と、第２のビット線と、
ライトカラム選択線と、
第１のビットを記憶する第１のインバータ対と、第２のビットを記憶する第２のインバータ対と、
前記ライトカラム選択線により制御される書き込み用トランジスタと、前記第１のインバータ対にゲートが接続された第１の読み出し用トランジスタと、前記第２のインバータ対にゲートが接続された第２の読み出し用トランジスタと、
前記第１のワード線により制御される第１のトランスファトランジスタ及び第２のトランスファトランジスタと、前記第２のワード線により制御される第３のトランスファトランジスタ及び第４のトランスファトランジスタとを含み、
前記第１の読み出し用トランジスタは前記第２のトランスファトランジスタを介して前記第２のビット線に接続され、前記第１のインバータ対から前記第２のビット線への読み出しが行われ、
前記第２の読み出し用トランジスタは前記第４のトランスファトランジスタを介して前記第２のビット線に接続され、前記第２のインバータ対から前記第２のビット線への読み出しが行われ、
前記第１のインバータ対は、前記書き込み用トランジスタ及び前記第１のトランスファトランジスタを介して、前記第１のビット線に接続され、
前記第２のインバータ対は、前記書き込み用トランジスタ及び前記第３のトランスファトランジスタを介して、前記第１のビット線に接続されてなり、
前記書き込み用トランジスタが、前記第１のインバータ対を含む第1のメモリセルと、前記第２のインバータ対を含む第２のメモリセルに対し前記第１ビット線からの書き込みに共通に使用されてなることを特徴とする半導体装置。
スタティックランダムアクセスメモリのメモリアレイを有する半導体装置において、
前記メモリアレイは、
ワード線と、
第１のビット線と、第２のビット線と、第３のビット線と、
第１のライトカラム選択線と、第２のライトカラム選択線と、
第１のビットを記憶する第１のインバータ対と、第２のビットを記憶する第２のインバータ対と、
前記第１のインバータ対に接続され第１のライトカラム選択線によって制御される第1の書き込み用トランジスタと、前記第２のインバータ対に接続され第２ライトカラム選択線によって制御される第２の書き込み用トランジスタと、
前記第１のインバータ対にゲートが接続された第１の読み出し用トランジスタと、
前記第２のインバータ対にゲートが接続された第２の読み出し用トランジスタと、
前記ワード線により制御される、第１のトランスファトランジスタと第２のトランスファトランジスタと第４のトランスファトランジスタと
を含み、
前記第１の読み出し用トランジスタは前記第２のトランスファトランジスタを介して前記第２のビット線に接続され、前記第１のインバータ対から前記第２のビット線への読み出しが行われ、
前記第２の読み出し用トランジスタは前記第４のトランスファトランジスタを介して前記第３のビット線に接続され、前記第２のインバータ対から前記第２のビット線への読み出しが行われ、
前記第１のインバータ対は、前記１書き込み用トランジスタ及び前記第１のトランスファトランジスタを介して、前記第１のビット線に接続され、
前記第２のインバータ対は、前記第２書き込み用トランジスタ及び前記第１のトランスファトランジスタを介して、前記第１のビット線に接続されてなり、
前記第１のトランスファトランジスタが、前記第１のインバータ対を含む第1のメモリセルと、前記第２のインバータ対を含む第２のメモリセルに対し前記第１ビット線からの書き込みに共通に使用されてなることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記第１のインバータ対を含むメモリセルと前記第２のインバータ対を含むメモリセルのそれぞれは、前記インバータ対と対応する前記第２のトランスファトランジスタとの間に接続された第３の書き込み用トランジスタを備え、前記インバータ対はそれぞれ対応する前記第３の書き込み用トランジスタ及び前記トランスファトランジスタを介して対応する前記ビット線に接続されてなることを特徴とする半導体装置。
請求項１または２記載の半導体装置において、
前記メモリアレイさらに、
第４ビット線と、
第３のライトカラム選択線と、
前記第１のインバータ対と前記第２のインバータ対の少なくとも一組に対し共通に設けられ、前記第３のライトカラム選択線により制御される第４の書き込み用トランジスタと、
前記第１のインバータ対と前記第４の書き込み用トランジスタとの間に接続された前記第２のトランスファトランジスタと、前記第２のインバータ対と前記第４の書き込み用トランジスタとの間に接続された前記第４のトランスファトランジスタと、
前記第1のインバータ対は、前記第２のトランスファトランジスタと前記第４の書き込み用トランジスタを介して前記第４のビット線に接続され、
前記第２のインバータ対は、前記第４のトランスファトランジスタと前記第４の書き込み用トランジスタを介して、前記第４のビット線に接続されてなることを特徴とする半導体装置。
請求項４記載の半導体装置において、
前記第４の書き込み用トランジスタは、前記メモリアレイを構成する４個のインバータ対を一組として共通に設けられ、当該４個のインバータ対は前記第４の書き込み用トランジスタを介して対応するビット線に接続されてなることを特徴とする半導体装置。
複数のスタティックランダムアクセスメモリセルのアレイを含む半導体集積回路装置であって、
前記メモリセルのそれぞれは、データを記憶するインバータ対と、ライトカラム線によって制御される第１及び第２の書き込み用トランジスタと、ワード線によって制御される第１及び第２のトランスファトランジスタと、読み出し用トランジスタと、を備え、前記インバータ対の第１ノードは前記第１書き込み用トランジスタと前記第１トランスファトランジスタを介して対応するビット線に接続され、前記インバータ対の第２ノードは前記第２書き込み用トランジスタと前記第２トランスファトランジスタを介して対応するビット線に接続されてなり、
前記複数のメモリセルは、偶数個のメモリセルを一組として配置されてなり、
前記一組は、１個の共用書き込み用トランジスタまたは１個の共用トランスファトランジスタのいずれかを備えてなり、
前者においては、前記共用書き込み用トランジスタが前記メモリセルそれぞれにおける前記第１書き込み用トランジスタを構成し、前記一組における偶数個のメモリセルの前記第１ノードは前記共用書き込み用トランジスタを介して対応するビット線に接続されるように配置されており、
後者においては、前記共用トランスファトランジスタが前記メモリセルそれぞれにおける前記第１トランスファトランジスタを構成し、前記一組における偶数個のメモリセルの前記第１ノードは前記共用トランスファトランジスタを介して対応するビット線に接続されてなる
ことを特徴とする半導体集積回路装置。
前記一組は、一対の前記メモリセルと前記共用書き込み用トランジスタを備え、前記一対のメモリセルのそれぞれが自己の第１ノードに接続された前記第１トランスファトランジスタを備え、前記共用書き込み用トランジスタを介して対応するビット線にそれぞれ接続されてなることを特徴とする請求項６記載の半導体集積回路装置。
前記一組は、一対の前記メモリセルと前記共用トランスファトランジスタを備え、前記一対のメモリセルのそれぞれが自己の第１ノードに接続された前記第１書き込み用トランジスタを備え、前記共用トランスファトランジスタを介して対応するビット線にそれぞれ接続されてなることを特徴とする請求項６記載の半導体集積回路装置。
前記一組は、４個の前記メモリセルと前記共用書き込み用トランジスタを備え、前記４個のメモリセルのそれぞれが自己の第１ノードに接続された前記第１トランスファトランジスタを備え、前記共用書き込み用トランジスタを介して対応するビット線にそれぞれ接続されてなることを特徴とする請求項６記載の半導体集積回路装置。
前記メモリセルそれぞれにおいて、前記インバータ対の第２ノードは当該第２ノードに接続された前記第２書き込み用トランジスタを備え、前記第２トランスファトランジスタを介して対応するビット線に接続されてなることを特徴とする請求項６乃至９のいずれか記載の半導体集積回路装置。
前記メモリセルそれぞれにおいて、前記読み出し用トランジスタは前記第２トランスファトランジスタを介して対応するビット線に接続されてなり、当該ビット線は書き込み用と読み出し用に共用される構成となっていることを特徴とする請求項１０記載の半導体集積回路装置。
前記メモリセルの偶数個は、ライトカラム線によって制御される１個の他の共用書き込み用トランジスタを備え、前記メモリセルの偶数個の配列において前記第２書き込み用トランジスタのそれぞれは前記他の共用書き込み用トランジスタによって構成されてなり、
前記メモリセルのそれぞれは、自己の第２ノードに接続された前記第２トランスファトランジスタと該第２トランスファトランジスタに接続された前記他の共用書き込み用トランジスタを介して対応するビット線に接続されてなることを特徴とする請求項６乃至９のいずれか記載の半導体集積回路装置。
前記メモリセルのそれぞれはさらに第３トランスファトランジスタを備え、前記読み出し用トランジスタは前記第３トランスファトランジスタを介して読み出し用ビット線に接続されてなることを特徴とする請求項１２記載の半導体集積回路装置。