JP2006323933A - 半導体メモリ - Google Patents

Abstract

【課題】 冗長回路の面積を削減し、半導体メモリのチップサイズを削減する。
【解決手段】 コラムスイッチ回路は、拡散領域とゲートとが交互に形成されている。スイッチとして機能するトランジスタは、各ゲートとこのゲートの両側の拡散領域により形成されるソースおよびドレインとにより構成されている。互いに隣接するトランジスタは共通の拡散領域を有している。各トランジスタのソースおよびドレインの一方は、リアルビット線および冗長ビット線のいずれかに直接接続されている。各トランジスタのソースおよびドレインの他方は、データ線のいずれかに接続されている。これにより、コラムスイッチ回路のみでリアルビット線を冗長ビット線に切り替えることができる。すなわち、不良の救済をコラムスイッチ回路のみで実施できる。このため、冗長回路の面積を削減でき、半導体メモリのチップサイズを削減できる。
【選択図】 図２

Description

本発明は、メモリセル等の不良を救済する冗長回路を有する半導体メモリに関する。

一般に、半導体メモリでは、良品率である歩留を向上し、チップコストを下げるために、製造工程等で発生した不良を救済する冗長回路（冗長メモリセル等）を有している。例えば、メモリセルの不良は、試験工程において冗長メモリセルに置き換えられることで救済される。

特開昭５８−２００５７１号公報には、リアルメモリセルおよびリアルビット線を有するリアルメモリ領域と、冗長メモリセルおよび冗長ビット線を有する冗長メモリ領域と、リアルビット線および冗長ビット線をリアルデータ線および冗長データ線にそれぞれ接続するコラムスイッチと、リアルデータ線および冗長データ線のいずれかをセンスアンプに接続するトランスファスイッチとを有する半導体メモリが開示されている。この種の半導体メモリでは、リアルメモリ領域に不良がある場合、リアルデータ線に接続されたトランスファスイッチはオフされ、冗長データ線に接続されたトランスファスイッチはオンされる。これにより、リアルメモリ領域は冗長メモリ領域に置き換えられ、不良は救済される。

特開２００４−９５００３号公報には、コラムデコーダから出力されるコラム選択信号を、隣接する複数のコラムスイッチのいずれかに供給するためのスイッチを有する半導体メモリが開示されている。この種の半導体メモリでは、不良が存在する場合、コラム選択信号の出力先は、不良の領域のコラムスイッチに供給されることを避けるために、スイッチにより順次切り替えられる。この種の方式は、シフト冗長方式と称されている。
特開昭５８−２００５７１号公報 特開２００４−９５００３号公報

従来の半導体メモリでは、ビット線およびメモリセルの不良を救済するための冗長回路は、コラムスイッチとセンスアンプとを選択的に接続するスイッチを有している。あるいは、冗長回路は、コラム選択信号をコラムスイッチに選択的に供給するためのスイッチを有している。このように、従来の半導体メモリの冗長回路は、半導体メモリ内に既に存在している回路の他に、専用のスイッチが新たに必要である。このため、冗長回路の面積が大きくなり、半導体メモリのチップサイズは大きくなる。

本発明の目的は、冗長回路の面積を削減し、半導体メモリのチップサイズを削減することにある。

本発明の半導体メモリの一形態では、複数のデータ線は、リアルメモリセルにそれぞれ接続された各リアルビット線または冗長メモリセルに接続された冗長ビット線にデータを入出力する。コラムスイッチ回路は、拡散領域とゲートとが交互に形成されている。コラムスイッチ回路のスイッチとして機能するトランジスタは、各ゲートとこのゲートの両側の拡散領域により形成されるソースおよびドレインとにより構成されている。互いに隣接するトランジスタは共通の拡散領域を有している。

各トランジスタのソースおよびドレインの一方は、リアルビット線および冗長ビット線のいずれかに直接接続されている。各トランジスタのソースおよびドレインの他方は、データ線のいずれかに接続されている。コラムデコーダは、データ線をアドレスに応じてリアルビット線または冗長ビット線に接続するために、各ゲートに高レベル電圧または低レベル電圧を供給する。本発明では、コラムスイッチ回路のみでリアルビット線を冗長ビット線に切り替えることができる。すなわち、不良の救済をコラムスイッチ回路のみで実施できる。このため、冗長回路の面積を削減でき、半導体メモリのチップサイズを削減できる。

例えば、コラムスイッチ回路を構成する全てのトランジスタを同じ極性にすることで、コラムスイッチ回路の面積をさらに小さくできる。あるいは、トランジスタのゲートの配線間隔を、リアルビット線および冗長ビット線の間隔の半分に設計することで、コラムスイッチ回路を、メモリセル領域の幅に対応する幅に形成できる。

本発明の半導体メモリの一形態における好ましい例では、拡散領域の形状は互いに等しく、ゲートの形状は互いに等しい。このため、コラムスイッチ回路を構成する複数のトランジスタの電気的特性を互いに等しくできる。したがって、トランジスタの形成位置に依存して、データの読み出しマージンおよびデータの書き込みマージンが変化することを防止できる。また、冗長ビット線の使用、不使用に依存せず、メモリセルからのデータの読み出し速度を一定にでき、メモリセルへのデータの書き込み速度を一定にできる。例えば、コラムスイッチ回路の両側に位置する拡散領域の外側にダミーゲートを形成することで、コラムスイッチ回路の両側に位置するトランジスタの形状がくずれることを防止できる。この結果、トランジスタの特性が、他のトランジスタの特性と相違することを防止できる。

本発明の半導体メモリの一形態における好ましい例では、各メモリブロックは、外部データ端子に対応してそれぞれ形成され、異なるアドレスが割り当てられた複数のリアルビット線を含む。データ線は、外部データ端子に対応してそれぞれ形成されている。データ線は、各メモリブロックの前記リアルビット線が接続される拡散領域に隣接する複数の拡散領域に接続されている。各メモリブロックが、異なるアドレスが割り当てられた複数のリアルビット線を含む場合にも、拡散領域とゲートとを交互に形成することで、容易にコラムスイッチ回路を構成できる。

本発明の半導体メモリの一形態における好ましい例では、ｐＭＯＳトランジスタで構成されるコラムスイッチ回路は、センスアンプに接続されている。ｎＭＯＳトランジスタで構成されるコラムスイッチ回路は、ライトアンプに接続されている。センスアンプは、リアルメモリセルからリアルビット線に読み出された読み出しデータの信号量を増幅し、または冗長メモリセルから冗長ビット線に読み出された読み出しデータの信号量を増幅する。ライトアンプは、書き込みデータの信号量を増幅し、増幅した信号をリアルビット線を介してリアルメモリセルに供給し、または増幅した信号を冗長ビット線を介して冗長メモリセルに供給する。センスアンプ用とライトアンプ用とにそれぞれコラムスイッチ回路を形成することで、コラムスイッチ回路のトランジスタの極性を、センスアンプおよびライトアンプの特性に合わせて最適にできる。この結果、読み出しマージンおよび書き込みマージンが向上できる。また、読み出し速度および書き込み速度を向上できる。

本発明の半導体メモリの一形態における好ましい例では、半導体メモリは、複数の冗長ビット線および複数のコラムスイッチ回路を有する。データ線およびリアルビット線は、コラムスイッチ回路に共通に接続されている。冗長ビット線は、コラムスイッチ回路のいずれかにそれぞれ接続されている。このため、複数の不良を救済する場合にも、冗長回路の面積が増加することを防止できる。

本発明では、ビット線およびメモリセルの不良の救済をコラムスイッチ回路のみで実施できる。このため、冗長回路の面積を削減でき、半導体メモリのチップサイズを削減できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体メモリの第１の実施形態を示している。半導体メモリは、例えば、ＣＭＯＳ技術を用いてＳＲＡＭとして形成されている。ＳＲＡＭは、アドレス入力回路１２、データ入出力回路１４、動作制御回路１６、ロウデコーダ１８、コラムデコーダ２０、メモリセルアレイＡＲＹ、コラムスイッチ回路ＣＳＷ、センスアンプＳＡおよびライトアンプＷＡを有している。コラムスイッチ回路ＣＳＷは、後述するように、不良のビット線の使用を避けるために、使用可能なビット線を順次ずらす機能を有する。すなわち、このＳＲＡＭは、シフト冗長方式を採用している。また、コラムスイッチ回路ＣＳＷは、ｐＭＯＳトランジスタとして説明する。

ＳＲＡＭに読み出し動作および書き込み動作を実行させるためのライトイネーブル信号ＷＥは、動作制御回路１６に入力される。アドレス入力回路１２は、外部アドレス端子ＡＤを介して供給されるアドレス信号ＡＤをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、アドレス信号ＡＤの上位ビットで構成され、ワード線ＷＬを選択するために使用される。コラムアドレス信号ＣＡＤは、アドレス信号ＡＤの下位ビットで構成され、ビット線ＢＬを選択するために使用される。

データ入出力回路１４は、読み出し動作時に、メモリセルアレイＡＲＹからデータ線ＤＴおよびコモンデータバスＣＤＢを介して転送される読み出しデータを外部データ端子Ｉ／Ｏに出力する。データ入出力回路１４は、書き込み動作時に、書き込みデータを外部データ端子Ｉ／Ｏを介して受信し、受信した書き込みデータをコモンデータバスＣＤＢおよびデータ線ＤＴを介してメモリセルアレイＡＲＹに供給する。以降の説明では、説明を簡単にし、発明の特徴を分かりやすくするために、データ端子Ｉ／Ｏおよびデータ線ＤＴを４ビット（０−３）で構成する例について説明する。本発明が適用される実際のＳＲＡＭでは、データ端子Ｉ／Ｏおよびデータ線ＤＴは、例えば、３２ビット、６４ビット、１２８ビットなどで構成される。

動作制御回路１６は、外部ライトイネーブル端子ＷＥの論理レベルに応じて読み出し動作および書き込み動作を実行するためのタイミング信号を生成する。タイミング信号は、ロウデコーダ１８およびコラムデコーダ２０だけではなく、アドレス入力回路１２およびデータ入出力回路１４等にも供給される。ロウデコーダ１８は、ロウアドレス信号ＲＡＤをデコードし、デコードしたロウデコード信号に応じてワード線ＷＬのいずれかを活性化レベル（高電圧レベル）に設定する。コラムデコーダ２０は、コラムアドレス信号ＣＡＤをデコードし、デコードしたコラムデコード信号に応じてコラムスイッチ回路ＣＳＷ内のコラムスイッチをオンするために所定のコラム選択信号ＣＳを活性化レベル（低電圧レベル）に設定する。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のリアルメモリセルＭＣ、リアルメモリセルＭＣの横に一列に配置された複数の冗長メモリセルＲＭＣ、図の横方
向に並ぶリアルメモリセルＭＣに接続された複数のワード線ＷＬ、図の縦方向に並ぶリアルメモリセルＭＣに接続された複数のリアルビット線ＢＬ、および冗長メモリセルＲＭＣに接続された冗長ビット線ＲＢＬを有している。リアルメモリセルＭＣは、特に図示しないが、一般のＳＲＡＭセルと同様に、入力と出力とが互いに接続されたインバータからなるラッチ回路と、ラッチ回路の記憶ノードをリアルビット線ＢＬに接続するためのトランスファトランジスタとを有している。トランスファトランジスタは、ゲートがワード線ＷＬに接続され、ソース・ドレインの一方が記憶ノードに接続され、ソース・ドレインの他方がリアルビット線ＢＬに接続されている。冗長メモリセルＲＭＣは、リアルメモリセルＭＣと同じ構造を有している。

コラムスイッチ回路ＣＳＷは、メモリセルアレイＡＲＹに存在する不良を救済するための冗長回路の一部として機能する。コラムスイッチ回路ＣＳＷは、リアルビット線ＢＬおよび冗長ビット線ＲＢＬを、コラム選択信号ＣＳに応じて所定のデータ線ＤＴに接続する。コラムスイッチ回路ＣＳＷは、ビット線ＢＬ、ＲＢＬに読み出された読み出しデータをデータ線ＤＴおよびコモンデータバスＣＤＢを介してデータ入出力回路１４に伝達し、コモンデータバスＣＤＢおよびデータ線ＤＴを介して供給される書き込みデータをビット線ＢＬ、ＲＢＬに伝達する。データ線ＤＴ（ＤＴ０−３）の本数は、データ端子Ｉ／Ｏのビット数と同じである。コラムスイッチ回路ＣＳＷの詳細は、後述する図２で説明する。

センスアンプＳＡは、読み出し動作時に、ビット線ＢＬ、ＲＢＬおよびデータ線ＤＴを介してメモリセルＭＣ、ＲＭＣから読み出されるデータの信号量を増幅する。ライトアンプＷＡは、コモンデータバスＣＤＢ上の書き込みデータの信号量を増幅し、データ線ＤＴに出力する。

図２は、図１に示したメモリセルアレイＡＲＹおよびコラムスイッチ回路ＣＳＷの詳細を示している。この実施形態では、データ端子Ｉ／Ｏが４ビットのため、メモリセルアレイＡＲＹは、データ線ＤＴ０−３にそれぞれ対応するメモリブロックＢＬＫ０−３と、冗長メモリブロックＲＢＬＫとを有している。データ線ＤＴ０−３は、データ端子Ｉ／Ｏ０−３に入出力されるデータを転送する。メモリブロックＢＬＫ０−３は、メモリセルアレイＡＲＹに不良がないときに、データ端子Ｉ／Ｏ０−３に供給されるデータをそれぞれ記憶する。各メモリブロックＢＬＫ０−３は、一対のリアルビット線ＢＬ（ＢＬ０−１、２−３、４−５、６−７）を有している。各メモリブロックＢＬＫ０−３の一対のリアルビット線ＢＬは、異なるアドレス信号ＡＤ（コラムアドレス）が割り当てられている。

冗長メモリブロックＲＢＬＫは、図１に示した冗長メモリセルＲＭＣおよびこれら冗長メモリセルＲＭＣに接続された冗長ビット線ＲＢＬを有している。本発明のＳＲＡＭは、シフト冗長方式を採用しているため、冗長メモリブロックＲＢＬＫを複数のメモリブロックＢＬＫ０−３に共通にできる。したがって、冗長メモリブロックＲＢＬＫの形成数を最小限にできる。

コラムスイッチ回路ＣＳＷは、メモリブロックＢＬＫ０−３の配列方向に沿って、拡散領域ＤＲとゲートＧとを交互に形成することで構成されている。すなわち、コラムスイッチ回路ＣＳＷは、直列に接続されたｐＭＯＳトランジスタで構成されている。コラムスイッチ回路ＣＳＷを示す四角枠ＤＦは、ｐＭＯＳトランジスタを形成するために半導体基板に導入される不純物の導入領域（ＳＲＡＭを製造するために使用する不純物を導入するためのホトマスクのパターン形状）を示している。不純物の導入時にゲートＧがマスクとして作用するため、不純物は、四角枠ＤＦの中でゲートＧの下には導入されない。この結果、拡散領域ＤＲとゲートＧとが、四角枠ＤＦ内に交互に形成される。

ｐＭＯＳトランジスタのゲートＧの配線間隔は、ビット線ＢＬ０−７、ＲＢＬの配線間
隔の半分に設計されている。このため、ビット線ＢＬ、ＲＢＬ毎に２本のゲートＧが配置される。このレイアウトにより、コラムスイッチ回路ＣＳＷの幅を、メモリセルアレイＡＲＹの幅に揃えることができる。この結果、コラムスイッチ回路ＣＳＷおよびその周辺のレイアウト設計を容易にできる。また、メモリセルアレイＡＲＹとコラムスイッチ回路ＣＳＷとのつなぎ部分に無駄な領域が存在しないため、コラムスイッチ回路ＣＳＷおよびその周辺領域のレイアウトサイズを最小限にできる。

この実施形態では、ボロン等のｐ型の不純物が拡散領域ＤＲに導入されて、ｐＭＯＳトランジスタが形成される。コラムスイッチ回路ＣＳＷを構成するトランジスタを同じ極性にすることで、素子分離領域が不要になる。このため、コラムスイッチ回路ＣＳＷの面積を小さくできる。隣接するｐＭＯＳトランジスタは、拡散領域ＤＲ（ソースまたはドレイン）を共有している。各ｐＭＯＳトランジスタは、ビット線ＢＬ、ＲＢＬをデータ線ＤＴ（ＤＴ０−３）のいずれかに接続するコラムスイッチとして機能する。コラムスイッチは、ゲートＧで受けるコラム選択信号ＣＳが低レベル電圧（例えば、接地電圧ＶＳＳ）のときにオンし、ゲートＧで受けるコラム選択信号ＣＳが高レベル電圧（例えば、電源電圧ＶＤＤ）のときにオフする。なお、図中に×で示した四角印は、ビット線ＢＬ、ＲＢＬおよびデータ線ＤＴ０−３を拡散領域ＤＲに接続するためのコンタクト（プラグ領域）を示している。また、実際の回路では、ゲートＧの幅は、コンタクトの一辺の長さと同程度であるが、図を分かりやすくするために線で描いている。

拡散領域ＤＲは全て同じ形状に形成され、不純物濃度も全て等しい。ゲートＧは、全て同じ形状に形成されている。このため、ｐＭＯＳトランジスタの電気的特性を互いに等しくできる。また、ビット線ＢＬ、ＲＢＬとデータ線ＤＬ０−３との間を伝達されるデータの電気的特性（遅延時間等）を、データを伝達するｐＭＯＳトランジスタの位置に依存せず互いに等しくできる。したがって、ｐＭＯＳトランジスタの位置に依存して、データの読み出しマージンおよびデータの書き込みマージンが変化することを防止できる。冗長ビット線の使用、不使用に依存せず、メモリセルからのデータの読み出し速度を一定にでき、メモリセルへのデータの書き込み速度を一定にできる。

また、各データ線ＤＴ０−３の分岐部分（図中の黒丸印）からコンタクトまでの距離は全て等しい。このため、オンするｐＭＯＳトランジスタ（コラムスイッチ）の位置により、データの転送特性が変化することはない。したがって、冗長ビット線ＲＢＬを使用するか否かにより、読み出しアクセス時間および書き込みアクセス時間は変化しない。換言すれば、メモリセルＭＣ、ＲＭＣからセンスアンプＳＡおよびライトアンプＷＡまでの経路の電気的特性（遅延時間、負荷容量等）を、常に等しくできる。

ダミービット線ＲＢＬが接続される拡散領域ＤＲの外側、およびビット線ＢＬ７が接続される拡散領域ＤＲの外側には、電源線ＶＤＤに接続されたダミーゲートＤＧとダミー拡散領域ＤＤＲが形成されている。ダミーゲートＤＧおよびダミー拡散領域ＤＤＲを形成することで、外側に位置するｐＭＯＳトランジスタの形状が変わることを防止できる。この結果、ｐＭＯＳトランジスタは、形成される位置によらず同じ電気的特性を有する。ダミーゲートＤＧは、常に電源電圧ＶＤＤを受けるため、ダミーゲートＤＧで構成されるｐＭＯＳトランジスタは、常にオフする。したがって、ダミーゲートＤＧの存在により、コラムスイッチ回路ＣＳＷが誤動作することはない。

本発明のコラムスイッチ回路ＣＳＷでは、両端のビット線ＲＢＬ、ＢＬ７を除くビット線ＢＬ０−６は、二つのｐＭＯＳトランジスタの一方を介してデータ線ＤＴ０−３に接続される。すなわち、ビット線ＢＬ０−６をデータ線ＤＴ０−３に接続する経路は二つある。また、ビット線ＢＬ１は、対応するデータ線ＤＴ１（データ端子Ｉ／Ｏ１）に接続されるだけでなく、データ線ＤＴ０にも接続可能である。同様に、ビット線ＢＬ２−５は、対
応するデータ線ＤＴと対応しないデータ線ＤＴとに接続可能である。

図３は、第１の実施形態において、図１に示したリアルメモリセルＭＣおよびリアルビット線ＢＬに不良がないときのコラムスイッチ回路ＣＳＷの動作を示している。図中、コラムスイッチ回路ＣＳＷの上に示した”Ｈ”、”Ｌ”は、各ゲートＧに与えられる電圧レベルを示している。ゲートＧに高レベル電圧Ｈが与えられるｐＭＯＳトランジスタ（ゲートＧが破線で示される）はオフし、ゲートＧに低レベル電圧Ｌが与えられるｐＭＯＳトランジスタ（ゲートＧが実線で示される）はオンする。

この例では、不良は存在しないため、冗長ビット線ＲＢＬはデータ線ＤＴに接続されない。ｐＭＯＳトランジスタは、一つおきにオンし、ビット線ＢＬ０−７は、各ビット線ＢＬ０−７の左側にゲートＧが位置するｐＭＯＳトランジスタを介して、データ線ＤＴ０−３にそれぞれ接続される。そして、データ端子Ｉ／Ｏ０−３に供給される書き込みデータは、メモリブロックＢＬＫ０−３にそれぞれ書き込まれる。メモリブロックＢＬＫから読み出されるデータは、データ端子Ｉ／Ｏ０−３にそれぞれ出力される。

上述したように、各メモリブロックＢＬＫ０−３の一対のリアルビット線ＢＬは、異なるコラムアドレスが割り当てられている。このため、ビット線ＢＬ０−１、ＢＬ２−３、ＢＬ４−５、ＢＬ６−７は、コラムアドレスに応じてその一方（奇数または偶数）のみがデータ線ＤＴ０−３に接続される。コラムスイッチ回路ＣＳＷ上に示した実線の矢印は、偶数のコラムアドレスが供給されたときの転送経路を示す。破線の矢印は、奇数のコラムアドレスが供給されたときの転送経路を示す。

図４は、第１の実施形態において、リアルビット線ＢＬ３またはリアルビット線ＢＬ３に接続されたメモリセルＭＣが不良のときのコラムスイッチ回路ＣＳＷの動作を示している。図中の×印は、不良を示している。図４においても、上述した図３と同様に、ゲート電圧を”Ｈ”、”Ｌ”で示している。また、実線の矢印は、偶数のコラムアドレスが供給されたときの転送経路を示す。破線の矢印は、奇数のコラムアドレスが供給されたときの転送経路を示す。

この例では、ビット線ＢＬ３が使用できないため、ビット線ＢＬ３のビット線ＲＢＬ側に位置する４つのビット線ＲＢＬ、ＢＬ０−２が使用される。すなわち、不良がないときに使用されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３が順次シフトされ、ビット線ＲＢＬ、ＢＬ０、ＢＬ１、ＢＬ２が使用される。そして、データ端子Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３に供給される書き込みデータは、メモリブロックＲＢＬＫ、ＢＬＫ０と、メモリブロックＢＬＫ０−１と、メモリブロックＢＬＫ２と、メモリブロックＢＬＫ３とにそれぞれ書き込まれる。すなわち、ビット線ＲＢＬ、ＢＬ０に接続されたメモリセルＲＭＣ、ＭＣは、データＩ／Ｏ０を記憶し、ビット線ＢＬ１−２、ＢＬ４−５、ＢＬ６−７に接続されたメモリセルＭＣは、データＩ／Ｏ１、データＩ／Ｏ２、データＩ／Ｏ３をそれぞれ記憶する。

図５は、第１の実施形態において、リアルビット線ＢＬ６またはリアルビット線ＢＬ６に接続されたメモリセルＭＣが不良のときのコラムスイッチ回路ＣＳＷの動作を示している。図中の表記方法は、上述した図３および図４と同じである。

この例では、ビット線ＢＬ６が使用できないため、ビット線ＢＬ６の冗長ビット線ＲＢＬ側では７つのビット線ＲＢＬ、ＢＬ０−５が使用される。反対側では、ビット線ＢＬ７がそのまま使用される。すなわち、不良がないときに使用されるビット線ＢＬ０−６が順次シフトされ、ビット線ＲＢＬ、ＢＬ０−５が使用される。そして、データ端子Ｉ／Ｏ０、Ｉ／Ｏ１、Ｉ／Ｏ２、Ｉ／Ｏ３に供給される書き込みデータは、メモリブロックＲＢＬ
Ｋ、ＢＬＫ０と、メモリブロックＢＬＫ０−１と、メモリブロックＢＬＫ１−２と、メモリブロックＢＬＫ２−３とにそれぞれ書き込まれる。すなわち、ビット線ＲＢＬ、ＢＬ０に接続されたメモリセルＲＭＣ、ＭＣは、データＩ／Ｏ０を記憶し、ビット線ＢＬ１−２、ＢＬ３−４、ＢＬ５、７に接続されたメモリセルＭＣは、データＩ／Ｏ１、データＩ／Ｏ２、データＩ／Ｏ３をそれぞれ記憶する。

以上、第１の実施形態では、不良の救済をコラムスイッチ回路ＣＳＷのみで実施できるため、冗長回路の面積を削減できる。シフト冗長方式を採用することで、冗長メモリブロックＲＢＬＫを複数のメモリブロックＢＬＫ０−３に共通にできる。したがって、冗長メモリブロックＲＢＬＫの形成数を最小限にできる。この結果、ＳＲＡＭのチップサイズを削減できる。

ｐＭＯＳトランジスタの電気的特性を、ｐＭＯＳトランジスタが形成される位置に依存せず互いに等しくできるため、冗長ビット線ＲＢＬの使用、不使用に依存せず、データの読み出し、書き込みに関する電気的特性を一定にできる。

図６は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコラムデコーダ２０の代わりにコラムデコーダ２０Ａが形成され、コラムスイッチ回路ＣＳＷの代わりに読み出し動作用のコラムスイッチ回路ＲＣＳＷと、書き込み動作用のコラムスイッチ回路ＷＣＳＷが形成されている。コラムスイッチ回路ＲＣＳＷは、読み出しデータ線ＲＤＴを介してセンスアンプＳＡに接続されている。コラムスイッチＷＣＳＷは、書き込みデータ線ＷＤＴを介してライトアンプＷＡに接続されている。その他の構成は、第１の実施形態と同じである。

コラムデコーダ２０Ａは、コラムスイッチ回路ＲＣＳＷの動作を制御するための読み出しコラム選択信号ＲＣＳと、コラムスイッチ回路ＷＣＳＷの動作を制御するための書き込みコラム選択信号ＷＣＳとを、コラムアドレス信号ＣＡＤに応じて出力する。読み出しデータ線ＲＤＴは、読み出し動作中にビット線ＢＬ、ＲＢＬおよびデータ線ＤＴを介してメモリセルＭＣ、ＲＭＣから読み出されるデータをセンスアンプＳＡに伝達する。書き込みデータ線ＷＤＴは、書き込み動作中にライトアンプＷＡから出力される書き込みデータをビット線ＢＬ、ＲＢＬに伝達する。

図７は、図６に示したメモリセルアレイＡＲＹおよびコラムスイッチ回路ＲＣＳＷ、ＷＣＳＷの詳細を示している。コラムスイッチ回路ＲＣＳＷ、ＷＣＳＷは、メモリセルアレイＡＲＹに存在する不良を救済するための冗長回路の一部として機能する。コラムスイッチ回路ＲＣＳＷは、第１の実施形態のコラムスイッチ回路ＣＳＷと同じ構成を有している。すなわち、コラムスイッチ回路ＲＣＳＷは、複数のｐＭＯＳトランジスタで構成される。隣接するｐＭＯＳトランジスタは、ソースまたはドレインを共有している。コラムスイッチ回路ＲＣＳＷの各ｐＭＯＳトランジスタのゲートは、読み出しコラム選択信号ＲＣＳのいずれかを受けている。各ｐＭＯＳトランジスタは、ビット線ＢＬ、ＲＢＬを読み出しデータ線ＲＤＴ（ＲＤＴ０−３）のいずれかに接続するコラムスイッチとして機能する。

コラムスイッチ回路ＷＣＳＷの構造は、複数のｎＭＯＳトランジスタで構成されることを除き、コラムスイッチ回路ＲＣＳＷと同じである。コラムスイッチ回路ＷＣＳＷは、メモリブロックＢＬＫ０−３の配列方向に沿って、拡散領域ＤＲとゲートＧとを交互に形成することで構成されている。コラムスイッチ回路ＷＣＳＷを示す四角枠ＤＦは、ｎＭＯＳトランジスタを形成するために半導体基板に導入される不純物の導入領域（ホトマスクのパターン形状）を示している。

コラムスイッチ回路ＷＣＳＷの拡散領域ＤＲには、りん等のｎ型の不純物が導入され、複数のｎＭＯＳトランジスタが形成される。隣接するｎＭＯＳトランジスタは、ソースまたはドレインを共有している。コラムスイッチ回路ＷＣＳＷの各ｎＭＯＳトランジスタのゲートは、書き込みコラム選択信号ＷＣＳのいずれかを受けている。各ｎＭＯＳトランジスタは、ビット線ＢＬ、ＲＢＬを書き込みデータ線ＷＤＴ（ＷＤＴ０−３）のいずれかに接続するコラムスイッチとして機能する。

この実施形態では、読み出し動作中にコラムスイッチ回路ＲＣＳＷとセンスアンプＳＡとが動作し、書き込み動作中にコラムスイッチ回路ＷＣＳＷとライトアンプＷＡとが動作する。不良を救済するために冗長ビット線ＲＢＬを使用するときのコラムスイッチ回路ＲＣＳＷ、ＷＣＳＷの動作は、ｎＭＯＳトランジスタのゲートＧに供給されるコラム選択信号ＷＣＳの論理レベルが、ｐＭＯＳトランジスタのゲートＧに供給されるコラム選択信号ＲＣＳの論理レベルと反対であることを除き、第１の実施形態と同じである。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、センスアンプＳＡ用およびライトアンプＷＡ用にそれぞれコラムスイッチ回路ＲＣＳＷ、ＷＣＳＷを形成することで、コラムスイッチ回路ＲＣＳＷ、ＷＣＳＷのトランジスタの極性を、センスアンプＳＡおよびライトアンプＷＡの特性に合わせて最適にできる。この結果、読み出しマージンおよび書き込みマージンが向上でき、読み出し速度および書き込み速度を向上できる。

図８は、本発明の半導体メモリの第３の実施形態におけるメモリセルアレイＡＲＹおよびコラムスイッチ回路ＣＳＷ１、ＣＳＷ２を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイＡＲＹは、二つのビット線ＢＬまたはメモリセルＭＣを救済するための二つの冗長メモリブロックＲＢＬＫ０−１を有している。冗長メモリブロックＲＢＬＫ０−１は、メモリブロックＢＬＫ０−３の両側に配置されている。冗長メモリブロックＲＢＬＫ０−１は、第１の実施形態の冗長メモリブロックＲＢＬＫと同様に、複数の冗長メモリセルＲＭＣ（図示せず）と、冗長メモリセルＲＭＣに接続された冗長ビット線ＲＢＬ０−１を有している。その他の構成は、コラムスイッチ回路ＣＳＷ１−２およびコラムスイッチ回路ＣＳＷ１−２の動作を制御するコラムデコーダＣＤＥＣ（図示せず）の論理を除き、第１の実施形態と同じである。

コラムスイッチ回路ＣＳＷ１−２は、メモリセルアレイＡＲＹに存在する不良を救済するための冗長回路の一部として機能する。コラムスイッチ回路ＣＳＷ１−２は、ビット線ＢＬ（ＢＬ０−７）、ＲＢＬ（ＲＢＬ０−１）の延在方向に並べて配置されている。各コラムスイッチ回路ＣＳＷ１−２は、第１の実施形態のコラムスイッチ回路ＣＳＷと同様に、拡散領域ＤＲとゲートＧとを交互に形成することで構成されている。コラムスイッチ回路ＣＳＷ１−２を示す四角枠ＤＦは、ｐＭＯＳトランジスタを形成するための不純物の導入領域を示している。すなわち、コラムスイッチ回路ＣＳＷ１−２に形成されるトランジスタは、全てｐＭＯＳトランジスタである。

図中の左側に配線された冗長ビット線ＲＢＬ０は、コラムスイッチ回路ＣＳＷ２の拡散領域ＤＲのみに接続されている。図中の右側に配線された冗長ビット線ＲＢＬ１は、コラムスイッチ回路ＣＳＷ１の拡散領域ＤＲのみに接続されている。各データ線ＤＴ０−３は、コラムスイッチ回路ＣＳＷ１−２毎に二つの拡散領域ＤＲに接続されている。具体的には、データ線ＤＴ０は、コラムスイッチ回路ＣＳＷ２においてビット線ＢＬ０が接続された拡散領域ＤＲの両側の拡散領域ＤＲに接続され、コラムスイッチ回路ＣＳＷ１においてビット線ＢＬ１が接続された拡散領域ＤＲの両側の拡散領域ＤＲに接続されている。データ線ＤＴ１−３も同様に配線されている。

図９は、第３の実施形態において、リアルメモリセルＭＣおよびリアルビット線ＢＬに不良がないときのコラムスイッチ回路ＣＳＷ１、ＣＳＷ２の動作を示している。コラムスイッチ回路ＣＳＷ２は、不良がないときに使用されない。このため、コラムスイッチ回路ＣＳＷ２に供給されるコラム選択信号ＣＳ（ゲートＧ）は、全て高レベル電圧Ｈ（破線）である。

コラムスイッチ回路ＣＳＷ１のｐＭＯＳトランジスタは、対応するコラム選択信号ＣＳの電圧レベル（ゲートＧの電圧”Ｈ”、”Ｌ”）に応じて、オフまたはオンする。これにより、コラムスイッチ回路ＣＳＷ１上で各ビット線ＢＬ０−７に接続された一対のｐＭＯＳトランジスタの一方は、データ線ＤＴ０−３のいずれかに接続される。第１の実施形態（図３）と同様に、コラムスイッチ回路ＣＳＷ１上に示した実線の矢印は、偶数のコラムアドレスが供給されたときの転送経路を示す。破線の矢印は、奇数のコラムアドレスが供給されたときの転送経路を示す。

なお、一つのビット線ＢＬが不良のとき、あるいは一つのメモリセルＭＣが不良のときも、不良の救済は、第１の実施形態と同様に、コラムスイッチ回路ＣＳＷ１のみを用いて実施される。

図１０は、第３の実施形態において、リアルビット線ＢＬ３、ＢＬ４またはリアルビット線ＢＬ３、ＢＬ４に接続されたメモリセルＭＣが不良のときのコラムスイッチ回路ＣＳＷ１、ＣＳＷ２の動作を示している。二つの不良があるとき、不良は、コラムスイッチ回路ＣＳＷ１、ＣＳＷ２を両方使用して救済される。

この例では、コラムスイッチ回路ＣＳＷ１は、不良のビット線ＢＬ３、ＢＬ４より上位側（図の右側）のビット線ＢＬ５−７、ＲＢＬ１をデータ線ＤＴ２−３に接続する。コラムスイッチ回路ＣＳＷ２は、不良のビット線ＢＬ３、ＢＬ４より下位側（図の左側）のビット線ＢＬ０−２、ＲＢＬ０をデータ線ＤＴ０−１に接続する。

図１１は、第３の実施形態において、リアルビット線ＢＬ２、ＢＬ５またはリアルビット線ＢＬ２、ＢＬ５に接続されたメモリセルＭＣが不良のときのコラムスイッチ回路ＣＳＷ１、ＣＳＷ２の動作を示している。

この例では、コラムスイッチ回路ＣＳＷ１は、不良のビット線ＢＬ５より上位側（図の右側）のビット線ＢＬ６−７、ＲＢＬ１をデータ線ＤＴ２−３に接続する。コラムスイッチ回路ＣＳＷ２は、不良のビット線ＢＬ５より下位側（図の左側）のビット線ＢＬ０−４、ＲＢＬ０をデータ線ＤＴ０−２に接続する。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数の不良を救済するために、複数の冗長メモリブロックＲＢＬＫ０−１を形成する場合にも、冗長回路の面積の増加を最小限にできる。

なお、上述した実施形態において、本発明をＳＲＡＭに適用した例を述べた。しかしながら、本発明は、シフト冗長方式を有するＤＲＡＭ、疑似ＳＲＡＭ、ＳＤＲＡＭ、ＦＣＲＡＭ（Fast Cycle RAM）ＦｅＲＡＭ（Ferroelectric RAM）、フラッシュメモリ等の半導体メモリ、あるいは、これ等メモリのメモリコアを内蔵したシステムＬＳＩに適用できる。

第１および第３の実施形態において、コラムスイッチ回路ＣＳＷ、ＣＳＷ１−２をｐＭＯＳトランジスタで構成する例を述べた。しかし、コラムスイッチ回路ＣＳＷ、ＣＳＷ１
−２をｎＭＯＳトランジスタで構成してもよい。第３の実施形態のコラムスイッチ回路ＣＳＷ１−２は、第２の実施形態と同様に、ＣＭＯＳタイプ（ｐＭＯＳトランジスタとｎＭＯＳトランジスタ）で構成してもよい。なお、使用するトランジスタの極性は、センスアンプＳＡおよびライトアンプＷＡの電気的特性に合わせて選択する必要がある。

第３の実施形態において、二つの冗長ビット線ＲＢＬ０−１に対応して二つのコラムスイッチ回路ＣＳＷ１−２を形成する例を述べた。冗長ビット線ＲＢＬが三つ以上の場合、コラムスイッチ回路を、冗長ビット線ＲＢＬの数に対応して増やすことで、３以上の不良を救済できる。

第１および第３の実施形態において、不良を救済するときにｐＭＯＳトランジスタをオンまたはオフする仕様は、上述した例に限定されない。この仕様は、コラムデコーダ２０、２０Ａの回路規模が最小になるように設計することが望ましい。

第１−第３の実施形態において、ビット線ＢＬ０−７、ＲＢＬ、ＲＢＬ０−１およびデータ線ＤＴ０−３を一つのコンタクト（プラグ）により拡散領域ＤＲに接続する例を述べたが、二つ以上のコンタクトにより接続してもよい。

第３の実施形態において、冗長メモリブロックＲＢＬＫ０−１の冗長ビット線ＲＢＬ０−１の配線容量をビット線ＢＬ０−７の配線容量と等しくするために、冗長ビット線ＲＢＬ０をコラムスイッチ回路ＣＳＷ１のダミーゲートＤＧで挟まれた活性領域に接続し、冗長ビット線ＲＢＬ１をコラムスイッチ回路ＣＳＷ２のダミーゲートＤＧで挟まれた活性領域に接続してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
複数のリアルメモリセルと、
前記リアルメモリセルにそれぞれ接続された複数のリアルビット線と、
前記リアルメモリセルまたは前記リアルビット線の不良を救済するための冗長メモリセルおよび冗長メモリセルに接続された冗長ビット線と、
前記リアルビット線または前記冗長ビット線にデータを入出力するための複数のデータ線と、
拡散領域とゲートとが交互に形成され、各ゲートとこのゲートの両側の拡散領域により形成されるソースおよびドレインとによりトランジスタが構成され、互いに隣接するトランジスタは共通の拡散領域を有し、前記各トランジスタのソースおよびドレインの一方が前記リアルビット線および前記冗長ビット線のいずれかに直接接続され、前記各トランジスタのソースおよびドレインの他方が前記データ線のいずれかに接続されたコラムスイッチ回路と、
前記データ線をアドレスに応じて前記リアルビット線または前記冗長ビット線に接続するために、前記各ゲートに高レベル電圧または低レベル電圧を供給するコラムデコーダとを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記拡散領域の形状は、互いに等しく、
前記ゲートの形状は互いに等しいことを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記コラムスイッチ回路の両側に位置する拡散領域の外側に形成されたダミーゲートを備えていることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
データを入出力する複数の外部データ端子と、
前記外部データ端子に対応してそれぞれ形成され、２以上の所定数の前記リアルビット線を含み、各リアルビット線に異なるアドレスが割り当てられた複数のメモリブロックとを備え、
前記データ線は、前記外部データ端子に対応してそれぞれ形成され、前記各メモリブロックの前記リアルビット線が接続される拡散領域に隣接する複数の拡散領域に接続されていることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
ｐＭＯＳトランジスタで構成される前記コラムスイッチ回路と、
ｎＭＯＳトランジスタで構成される前記コラムスイッチ回路とを備え、
前記リアルメモリセルから前記リアルビット線に読み出された読み出しデータまたは前記冗長メモリセルから前記前記冗長ビット線に読み出された読み出しデータの信号量を増幅する複数のセンスアンプと、
書き込みデータの信号量を増幅し、増幅した信号を前記リアルビット線を介して前記リアルメモリセルまたは前記冗長ビット線を介して前記冗長メモリセルに供給する複数のライトアンプとを備え、
一方の前記コラムスイッチ回路の前記データ線は、前記センスアンプに接続され、
他方の前記コラムスイッチ回路の前記データ線は、前記ライトアンプに接続されていることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
複数の前記冗長ビット線と、
複数の前記コラムスイッチ回路とを備え、
前記データ線および前記リアルビット線は、前記コラムスイッチ回路に共通に接続され、
前記冗長ビット線は、前記コラムスイッチ回路のいずれかにそれぞれ接続されていることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記コラムスイッチ回路を構成する前記トランジスタは、同じ極性を有していることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
前記リアルビット線および前記冗長ビット線の配線間隔は、互いに等しく、
前記トランジスタの前記ゲートの配線間隔は、前記リアルビット線および前記冗長ビット線の間隔の半分であることを特徴とする半導体メモリ。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明は、シフト冗長方式を採用する半導体メモリに適用できる。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したメモリセルアレイおよびコラムスイッチ回路の詳細を示すブロック図である。 第１の実施形態において、リアルメモリセルおよびリアルビット線に不良がないときのコラムスイッチ回路の動作を示す説明図である。 第１の実施形態において、リアルビット線ＢＬ３またはリアルビット線ＢＬ３に接続されたリアルメモリセルが不良のときのコラムスイッチ回路の動作を示す説明図である。 第１の実施形態において、リアルビット線ＢＬ６またはリアルビット線ＢＬ６に接続されたリアルメモリセルが不良のときのコラムスイッチ回路の動作を示す説明図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 図６に示したメモリセルアレイおよびコラムスイッチ回路の詳細を示すブロック図である。 本発明の半導体メモリの第３の実施形態におけるメモリセルアレイおよびコラムスイッチ回路を示すブロック図である。 第３の実施形態において、リアルメモリセルおよびリアルビット線に不良がないときのコラムスイッチ回路の動作を示す説明図である。 第３の実施形態において、リアルビット線ＢＬ３、ＢＬ４またはリアルビット線ＢＬ３、ＢＬ４に接続されたリアルメモリセルが不良のときのコラムスイッチ回路の動作を示す説明図である。 第３の実施形態において、リアルビット線ＢＬ２、ＢＬ５またはリアルビット線ＢＬ２、ＢＬ５に接続されたリアルメモリセルが不良のときのコラムスイッチ回路の動作を示す説明図である。

符号の説明

１２ アドレス入力回路
１４ データ入出力回路
１６ 動作制御回路
１８ ロウデコーダ
２０ コラムデコーダ
ＡＲＹ メモリセルアレイ
ＢＬ リアルビット線
ＢＬＫ０−３ メモリブロック
ＣＳＷ、ＣＳＷ１−２ コラムスイッチ回路
ＤＤＲ ダミー拡散領域
ＤＧ ダミーゲート
ＤＲ 拡散領域
ＤＴ データ線
Ｇ ゲート
ＭＣ リアルメモリセル
ＲＢＬ、ＲＢＬ０−１ 冗長ビット線
ＲＢＬＫ、ＲＢＬＫ０−１ 冗長メモリブロック
ＲＭＣ 冗長メモリセル
ＳＡ センスアンプ
ＷＡ ライトアンプ
ＷＬ ワード線

Claims (5)

1. 複数のリアルメモリセルと、
   前記リアルメモリセルにそれぞれ接続された複数のリアルビット線と、
   前記リアルメモリセルまたは前記リアルビット線の不良を救済するための冗長メモリセルおよび冗長メモリセルに接続された冗長ビット線と、
   前記リアルビット線または前記冗長ビット線にデータを入出力するための複数のデータ線と、
   拡散領域とゲートとが交互に形成され、各ゲートとこのゲートの両側の拡散領域により形成されるソースおよびドレインとによりトランジスタが構成され、互いに隣接するトランジスタは共通の拡散領域を有し、前記各トランジスタのソースおよびドレインの一方が前記リアルビット線および前記冗長ビット線のいずれかに直接接続され、前記各トランジスタのソースおよびドレインの他方が前記データ線のいずれかに接続されたコラムスイッチ回路と、
   前記データ線をアドレスに応じて前記リアルビット線または前記冗長ビット線に接続するために、前記各ゲートに高レベル電圧または低レベル電圧を供給するコラムデコーダとを備えていることを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記拡散領域の形状は、互いに等しく、
   前記ゲートの形状は互いに等しいことを特徴とする半導体メモリ。
3. 請求項１記載の半導体メモリにおいて、
   データを入出力する複数の外部データ端子と、
   前記外部データ端子に対応してそれぞれ形成され、２以上の所定数の前記リアルビット線を含む複数のメモリブロックとを備え、
   前記データ線は、前記外部データ端子に対応してそれぞれ形成され、前記各メモリブロックの前記リアルビット線が接続される拡散領域に隣接する複数の拡散領域に接続されていることを特徴とする半導体メモリ。
4. 請求項１記載の半導体メモリにおいて、
   ｐＭＯＳトランジスタで構成される前記コラムスイッチ回路と、
   ｎＭＯＳトランジスタで構成される前記コラムスイッチ回路とを備え、
   前記リアルメモリセルから前記リアルビット線に読み出された読み出しデータまたは前記冗長メモリセルから前記前記冗長ビット線に読み出された読み出しデータの信号量を増幅する複数のセンスアンプと、
   書き込みデータの信号量を増幅し、増幅した信号を前記リアルビット線を介して前記リアルメモリセルまたは前記冗長ビット線を介して前記冗長メモリセルに供給する複数のライトアンプとを備え、
   一方の前記コラムスイッチ回路の前記データ線は、前記センスアンプに接続され、
   他方の前記コラムスイッチ回路の前記データ線は、前記ライトアンプに接続されていることを特徴とする半導体メモリ。
5. 請求項１記載の半導体メモリにおいて、
   複数の前記冗長ビット線と、
   複数の前記コラムスイッチ回路とを備え、
   前記データ線および前記リアルビット線は、前記コラムスイッチ回路に共通に接続され、
   前記冗長ビット線は、前記コラムスイッチ回路のいずれかにそれぞれ接続されていることを特徴とする半導体メモリ。

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