JPH10222985A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10222985A JPH10222985A JP10074916A JP7491698A JPH10222985A JP H10222985 A JPH10222985 A JP H10222985A JP 10074916 A JP10074916 A JP 10074916A JP 7491698 A JP7491698 A JP 7491698A JP H10222985 A JPH10222985 A JP H10222985A
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Abstract
(57)【要約】
【課題】 低消費電力化及びレイアウト所要面積の縮小
を図ったスタティック型ＲＡＭ等の半導体記憶装置と、
これに適した各種のメモリアレイ及びシングルエンド型
センスアンプを提供する。 【解決手段】 複数対からなる書き込み用ワード線及び
読み出し用ワード線との複数からなるデータ線との交点
に格子状に配置される複数からなるメモリセルとして、
一対のインバータ回路の入力と出力とが交差接続されて
なるラッチを記憶手段とし、上記ラッチの一方の入出力
ノードと対応する上記データ線との間にそのゲートが対
応する上記書き込み用ワード線に結合される第１のＭＯ
ＳＦＥＴと、上記ラッチの他方の入出力ノードと対応す
る上記データ線との間にゲートが対応する上記読み出し
用ワード線に結合される第２のＭＯＳＦＥＴとを設け
る。
を図ったスタティック型ＲＡＭ等の半導体記憶装置と、
これに適した各種のメモリアレイ及びシングルエンド型
センスアンプを提供する。 【解決手段】 複数対からなる書き込み用ワード線及び
読み出し用ワード線との複数からなるデータ線との交点
に格子状に配置される複数からなるメモリセルとして、
一対のインバータ回路の入力と出力とが交差接続されて
なるラッチを記憶手段とし、上記ラッチの一方の入出力
ノードと対応する上記データ線との間にそのゲートが対
応する上記書き込み用ワード線に結合される第１のＭＯ
ＳＦＥＴと、上記ラッチの他方の入出力ノードと対応す
る上記データ線との間にゲートが対応する上記読み出し
用ワード線に結合される第２のＭＯＳＦＥＴとを設け
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するもので、例えば、大規模論理集積回路装置等に
搭載されるオンチップのスタティック型ＲＡＭ（ランダ
ム・アクセス・メモリ）等に利用して特に有効な技術に
関するものである。
に関するもので、例えば、大規模論理集積回路装置等に
搭載されるオンチップのスタティック型ＲＡＭ（ランダ
ム・アクセス・メモリ）等に利用して特に有効な技術に
関するものである。
【０００２】
【従来の技術】メモリアレイ及び周辺回路をＣＭＯＳ
（相補型ＭＯＳ）により構成することで、動作の高速化
と低消費電力化を図ったＣＭＯＳスタティック型ＲＡＭ
があり、またこのようなスタティック型ＲＡＭを搭載す
る論理集積回路装置がある。
（相補型ＭＯＳ）により構成することで、動作の高速化
と低消費電力化を図ったＣＭＯＳスタティック型ＲＡＭ
があり、またこのようなスタティック型ＲＡＭを搭載す
る論理集積回路装置がある。
【０００３】上記スタティック型ＲＡＭにおいて、メモ
リアレイを構成するメモリセルのそれぞれは、例えば図
１９のメモリセルＭＣ００に代表して示されるように、
一対のＣＭＯＳインバータ回路Ｎ３０及びＮ３１が交差
接続されてなる（ここで、例えばインバータ回路Ｎ３０
の入力端子がインバータ回路Ｎ３１の出力端子に結合さ
れ、同時にインバータ回路Ｎ３０の出力端子がインバー
タ回路Ｎ３１の入力端子に結合される状態を“インバー
タ回路Ｎ３０及びＮ３１が交差接続されてなる”のよう
に略する。以下同様）ラッチと、これらのラッチの一対
の入出力ノードと対応する相補データ線Ｄ０・／Ｄ０〜
Ｄｎ・／Ｄｎとの間に設けられそれぞれのゲートが対応
するワード線ＷＸ０〜ＷＸｍに共通結合される一対の行
選択制御ＭＯＳＦＥＴＱ８６及びＱ８７を含む。各メモ
リセルは、対応するワード線ＷＸ０〜ＷＸｍが択一的に
ハイレベルとされることで、行単位すなわちｎ＋１個単
位で共通選択され、そのうちの１個が、カラムスイッチ
ＣＳＷを介して、相補共通データ線ＣＤ・／ＣＤに択一
的に接続される。
リアレイを構成するメモリセルのそれぞれは、例えば図
１９のメモリセルＭＣ００に代表して示されるように、
一対のＣＭＯＳインバータ回路Ｎ３０及びＮ３１が交差
接続されてなる（ここで、例えばインバータ回路Ｎ３０
の入力端子がインバータ回路Ｎ３１の出力端子に結合さ
れ、同時にインバータ回路Ｎ３０の出力端子がインバー
タ回路Ｎ３１の入力端子に結合される状態を“インバー
タ回路Ｎ３０及びＮ３１が交差接続されてなる”のよう
に略する。以下同様）ラッチと、これらのラッチの一対
の入出力ノードと対応する相補データ線Ｄ０・／Ｄ０〜
Ｄｎ・／Ｄｎとの間に設けられそれぞれのゲートが対応
するワード線ＷＸ０〜ＷＸｍに共通結合される一対の行
選択制御ＭＯＳＦＥＴＱ８６及びＱ８７を含む。各メモ
リセルは、対応するワード線ＷＸ０〜ＷＸｍが択一的に
ハイレベルとされることで、行単位すなわちｎ＋１個単
位で共通選択され、そのうちの１個が、カラムスイッチ
ＣＳＷを介して、相補共通データ線ＣＤ・／ＣＤに択一
的に接続される。
【０００４】つまり、このスタティック型ＲＡＭでは、
最終的に指定された１個のメモリセルだけが選択される
にもかかわらず、ワード線の選択動作が行われる時点
で、同一の行に配置されるｎ＋１個のメモリセルが一斉
に選択状態とされる。このとき、すべての相補データ線
Ｄ０・／Ｄ０〜Ｄｎ・／Ｄｎには、選択されたメモリセ
ルの保持データに対応する読み出し電流が流される。こ
のため、特に複数ビットの記憶データを同時に入出力す
るいわゆる多ビット構成のスタティック型ＲＡＭにおい
て、低消費電力化を妨げる一因となっている。
最終的に指定された１個のメモリセルだけが選択される
にもかかわらず、ワード線の選択動作が行われる時点
で、同一の行に配置されるｎ＋１個のメモリセルが一斉
に選択状態とされる。このとき、すべての相補データ線
Ｄ０・／Ｄ０〜Ｄｎ・／Ｄｎには、選択されたメモリセ
ルの保持データに対応する読み出し電流が流される。こ
のため、特に複数ビットの記憶データを同時に入出力す
るいわゆる多ビット構成のスタティック型ＲＡＭにおい
て、低消費電力化を妨げる一因となっている。
【０００５】図２０には、上記スタティック型ＲＡＭの
低消費電力化を図る一つの手段として提案された単一選
択型メモリアレイの回路図が部分的に示されている。イ
ンバータ回路Ｎ３０及びＮ３１からなるラッチの一対の
入出力ノードと対応する相補データ線Ｄｑ・／Ｄｑとの
間には、上記行選択制御ＭＯＳＦＥＴＱ８６及びＱ８７
と直列形態に、列選択制御ＭＯＳＦＥＴＱ８８及びＱ８
９が設けられる。ＭＯＳＦＥＴＱ８６及びＱ８７のゲー
トは、対応するＸワード線ＷＸｐ等に共通結合され、ロ
ウアドレスに従った行単位の選択を受ける。同様に、Ｍ
ＯＳＦＥＴＱ８８及びＱ８９のゲートは、対応するＹワ
ード線ＷＹｑ等に共通結合され、カラムアドレスに従っ
た列単位の選択を受ける。その結果、上記ロウアドレス
ならびにカラムアドレスによって指定される１個のメモ
リセルのみが、対応する相補データ線Ｄｑ・／Ｄｑ等に
択一的に結合され、スタティック型ＲＡＭの読み出し電
流が著しく削減される。上記単一選択型メモリアレイを
有するスタティック型ＲＡＭについては、例えば、特公
昭６０−８５５３号公報等に記載されている。
低消費電力化を図る一つの手段として提案された単一選
択型メモリアレイの回路図が部分的に示されている。イ
ンバータ回路Ｎ３０及びＮ３１からなるラッチの一対の
入出力ノードと対応する相補データ線Ｄｑ・／Ｄｑとの
間には、上記行選択制御ＭＯＳＦＥＴＱ８６及びＱ８７
と直列形態に、列選択制御ＭＯＳＦＥＴＱ８８及びＱ８
９が設けられる。ＭＯＳＦＥＴＱ８６及びＱ８７のゲー
トは、対応するＸワード線ＷＸｐ等に共通結合され、ロ
ウアドレスに従った行単位の選択を受ける。同様に、Ｍ
ＯＳＦＥＴＱ８８及びＱ８９のゲートは、対応するＹワ
ード線ＷＹｑ等に共通結合され、カラムアドレスに従っ
た列単位の選択を受ける。その結果、上記ロウアドレス
ならびにカラムアドレスによって指定される１個のメモ
リセルのみが、対応する相補データ線Ｄｑ・／Ｄｑ等に
択一的に結合され、スタティック型ＲＡＭの読み出し電
流が著しく削減される。上記単一選択型メモリアレイを
有するスタティック型ＲＡＭについては、例えば、特公
昭６０−８５５３号公報等に記載されている。
【０００６】
【発明が解決しようとする課題】論理集積回路装置が大
規模化され高性能化されるのにともなって、これに搭載
されるスタティック型ＲＡＭが大容量化され、また多ポ
ート化される傾向にある。本願発明者等も、図２１に示
される２ポートＲＡＭのメモリアレイを開発し、さらに
このメモリアレイをもとに、図２２に示される単一選択
型のメモリアレイを考えた。ところが、このメモリアレ
イでは、メモリセルあたり合計１２個のＭＯＳＦＥＴが
必要となり、また列あたり合計６本の相補データ線Ｄｗ
ｑ・／Ｄｗｑ及びＤｒｑ・／ＤｒｑならびにＹワード線
ＷＹｗｑ及びＷＹｒｑ等が必要となる。その結果、メモ
リアレイのレイアウト所要面積が増大し、スタティック
型ＲＡＭのチップが大型化する。
規模化され高性能化されるのにともなって、これに搭載
されるスタティック型ＲＡＭが大容量化され、また多ポ
ート化される傾向にある。本願発明者等も、図２１に示
される２ポートＲＡＭのメモリアレイを開発し、さらに
このメモリアレイをもとに、図２２に示される単一選択
型のメモリアレイを考えた。ところが、このメモリアレ
イでは、メモリセルあたり合計１２個のＭＯＳＦＥＴが
必要となり、また列あたり合計６本の相補データ線Ｄｗ
ｑ・／Ｄｗｑ及びＤｒｑ・／ＤｒｑならびにＹワード線
ＷＹｗｑ及びＷＹｒｑ等が必要となる。その結果、メモ
リアレイのレイアウト所要面積が増大し、スタティック
型ＲＡＭのチップが大型化する。
【０００７】これに対処するため、上記特公昭６０−８
５５３号公報では、さらに、相補データ線Ｄｗｑ・／Ｄ
ｗｑ及びＤｒｑ・／Ｄｒｑ等を隣接する２列のメモリセ
ルで共有し、また行選択制御ＭＯＳＦＥＴＱ９０〜Ｑ９
３を隣接する列に配置された２個のメモリセルで共有す
る方法が提案されている。しかし、この方法を採ったと
しても、依然メモリセルあたり１０個のＭＯＳＦＥＴが
必要であり、また列あたり４本の信号線が必要である。
そこで、本願発明者等は、さらにメモリアレイを構成す
るデータ線の単一線化を考えたが、これに適合しうる効
果的なシングルエンド型センスアンプがなかった。この
ため、スタティック型ＲＡＭのレイアウト所要面積が思
うように縮小されず、スタティック型ＲＡＭを搭載する
論理集積回路装置等の低コスト化が制限される結果とな
った。
５５３号公報では、さらに、相補データ線Ｄｗｑ・／Ｄ
ｗｑ及びＤｒｑ・／Ｄｒｑ等を隣接する２列のメモリセ
ルで共有し、また行選択制御ＭＯＳＦＥＴＱ９０〜Ｑ９
３を隣接する列に配置された２個のメモリセルで共有す
る方法が提案されている。しかし、この方法を採ったと
しても、依然メモリセルあたり１０個のＭＯＳＦＥＴが
必要であり、また列あたり４本の信号線が必要である。
そこで、本願発明者等は、さらにメモリアレイを構成す
るデータ線の単一線化を考えたが、これに適合しうる効
果的なシングルエンド型センスアンプがなかった。この
ため、スタティック型ＲＡＭのレイアウト所要面積が思
うように縮小されず、スタティック型ＲＡＭを搭載する
論理集積回路装置等の低コスト化が制限される結果とな
った。
【０００８】この発明の目的は、低消費電力化及びレイ
アウト所要面積の縮小を図ったスタティック型ＲＡＭ等
の半導体記憶装置を提供し、これに適した各種のメモリ
アレイ及びシングルエンド型センスアンプを提供するこ
とにある。この発明の他の目的は、スタティック型ＲＡ
Ｍを搭載する大規模論理集積回路装置等の低消費電力化
及び低コスト化を図ることにある。この発明の前記なら
びにその他の目的と新規な特徴は、この明細書の記述及
び添付図面から明らかになるであろう。
アウト所要面積の縮小を図ったスタティック型ＲＡＭ等
の半導体記憶装置を提供し、これに適した各種のメモリ
アレイ及びシングルエンド型センスアンプを提供するこ
とにある。この発明の他の目的は、スタティック型ＲＡ
Ｍを搭載する大規模論理集積回路装置等の低消費電力化
及び低コスト化を図ることにある。この発明の前記なら
びにその他の目的と新規な特徴は、この明細書の記述及
び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、スタティック型ＲＡＭ等の
メモリアレイを構成するデータ線を単一化し、これらの
データ線が選択的に接続されるセンスアンプをシングル
エンド型とする。また、上記メモリアレイを単一選択型
とし、データ線を隣接する２列のメモリセルで共有する
とともに、行選択制御ＭＯＳＦＥＴを隣接する列に配置
される２個のメモリセルで共有する。さらに、シングル
エンド型のセンスアンプを、電流ミラー型のセンス回路
を基本に構成し、共通データ線に結合される上記センス
回路の非反転入力ノードとその反転入力ノードとの間
に、共通データ線のチャージシェア後のレベルを一時的
に伝達する短絡手段を設ける。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、スタティック型ＲＡＭ等の
メモリアレイを構成するデータ線を単一化し、これらの
データ線が選択的に接続されるセンスアンプをシングル
エンド型とする。また、上記メモリアレイを単一選択型
とし、データ線を隣接する２列のメモリセルで共有する
とともに、行選択制御ＭＯＳＦＥＴを隣接する列に配置
される２個のメモリセルで共有する。さらに、シングル
エンド型のセンスアンプを、電流ミラー型のセンス回路
を基本に構成し、共通データ線に結合される上記センス
回路の非反転入力ノードとその反転入力ノードとの間
に、共通データ線のチャージシェア後のレベルを一時的
に伝達する短絡手段を設ける。
【００１０】上記した手段によれば、スタティック型Ｒ
ＡＭの読み出し電流を著しく削減しつつ、メモリアレイ
の列あたりの所要信号線数を削減し、またメモリセルあ
たりの所要ＭＯＳＦＥＴ数を削減できる。また、データ
線の単一化に適合しかつ安定動作しうるシングルエンド
型のセンスアンプを実現し、スタティック型ＲＡＭ等の
データ線の単一化を推進できる。その結果、スタティッ
ク型ＲＡＭの低消費電力化及びレイアウト所要面積の縮
小を図り、スタティック型ＲＡＭを搭載する大規模論理
集積回路装置等の低消費電力化及び低コスト化を図るこ
とができる。
ＡＭの読み出し電流を著しく削減しつつ、メモリアレイ
の列あたりの所要信号線数を削減し、またメモリセルあ
たりの所要ＭＯＳＦＥＴ数を削減できる。また、データ
線の単一化に適合しかつ安定動作しうるシングルエンド
型のセンスアンプを実現し、スタティック型ＲＡＭ等の
データ線の単一化を推進できる。その結果、スタティッ
ク型ＲＡＭの低消費電力化及びレイアウト所要面積の縮
小を図り、スタティック型ＲＡＭを搭載する大規模論理
集積回路装置等の低消費電力化及び低コスト化を図るこ
とができる。
【００１１】
【発明の実施の形態】図３には、この発明が適用された
スタティック型ＲＡＭの一実施例のブロック図が示され
ている。また、図１には、図３のスタティック型ＲＡＭ
のメモリアレイＭＡＲＹ及びカラムスイッチＣＳＷの一
実施例の回路図が示され、図２には、センスアンプＳＡ
及びライトアンプＷＡの一実施例の回路図が示されてい
る。さらに、図４には、図３のスタティック型ＲＡＭの
読み出し動作の一実施例のタイミング図が示されてい
る。これらの図に従って、この実施例のスタティック型
ＲＡＭの構成と動作の概要ならびにその特徴を説明す
る。
スタティック型ＲＡＭの一実施例のブロック図が示され
ている。また、図１には、図３のスタティック型ＲＡＭ
のメモリアレイＭＡＲＹ及びカラムスイッチＣＳＷの一
実施例の回路図が示され、図２には、センスアンプＳＡ
及びライトアンプＷＡの一実施例の回路図が示されてい
る。さらに、図４には、図３のスタティック型ＲＡＭの
読み出し動作の一実施例のタイミング図が示されてい
る。これらの図に従って、この実施例のスタティック型
ＲＡＭの構成と動作の概要ならびにその特徴を説明す
る。
【００１２】なお、このスタティック型ＲＡＭは、特に
制限されないが、例えばディジタル処理システム等の大
規模論理集積回路装置に搭載される。図１及び図２に示
される各回路素子ならびに図３の各ブロックを構成する
回路素子は、大規模論理集積回路装置の図示されない他
の回路素子とともに、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。
以下の図において、チャンネル（バックゲート）部に矢
印が付加されるＭＯＳＦＥＴはＰチャンネル型（第２導
電型）であり、矢印の付加されないＮチャンネル型（第
１導電型）のＭＯＳＦＥＴと区別して示される。記号に
付された／は、論理記号のオーバーバーを表している。
制限されないが、例えばディジタル処理システム等の大
規模論理集積回路装置に搭載される。図１及び図２に示
される各回路素子ならびに図３の各ブロックを構成する
回路素子は、大規模論理集積回路装置の図示されない他
の回路素子とともに、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。
以下の図において、チャンネル（バックゲート）部に矢
印が付加されるＭＯＳＦＥＴはＰチャンネル型（第２導
電型）であり、矢印の付加されないＮチャンネル型（第
１導電型）のＭＯＳＦＥＴと区別して示される。記号に
付された／は、論理記号のオーバーバーを表している。
【００１３】図３において、この実施例のスタティック
型ＲＡＭは、特に制限されないが、２ポートＲＡＭとさ
れ、その二つのアクセスポートは、それぞれ書き込みポ
ート及び読み出しポートとして専用化される。このう
ち、書き込みポートには、特に制限されないが、論理集
積回路装置の図示されない前段回路から、起動制御信号
となる書き込みクロック信号ＣＷが供給され、さらに入
力データＤｉｎ及びｋ＋１ビットの書き込みアドレス信
号ＡＷ０〜ＡＷｋが供給される。同様に、読み出しポー
トには、特に制限されないが、上記前段回路から、起動
制御信号となる読み出しクロック信号ＣＲが供給され、
さらにｋ＋１ビットの読み出しアドレス信号ＡＲ０〜Ａ
Ｒｋが供給される。読み出しポートから出力される読み
出し信号は、出力データｏｕｔとして、論理集積回路装
置の図示されない後段回路に供給される。
型ＲＡＭは、特に制限されないが、２ポートＲＡＭとさ
れ、その二つのアクセスポートは、それぞれ書き込みポ
ート及び読み出しポートとして専用化される。このう
ち、書き込みポートには、特に制限されないが、論理集
積回路装置の図示されない前段回路から、起動制御信号
となる書き込みクロック信号ＣＷが供給され、さらに入
力データＤｉｎ及びｋ＋１ビットの書き込みアドレス信
号ＡＷ０〜ＡＷｋが供給される。同様に、読み出しポー
トには、特に制限されないが、上記前段回路から、起動
制御信号となる読み出しクロック信号ＣＲが供給され、
さらにｋ＋１ビットの読み出しアドレス信号ＡＲ０〜Ａ
Ｒｋが供給される。読み出しポートから出力される読み
出し信号は、出力データｏｕｔとして、論理集積回路装
置の図示されない後段回路に供給される。
【００１４】スタティック型ＲＡＭは、特に制限されな
いが、その大半のレイアウト面積を占めて配置されるメ
モリアレイＭＡＲＹ及びカラムスイッチＣＳＷを基本構
成とする。また、特に制限されないが、上記書き込みポ
ートに対応して設けられる書き込み用アドレスバッファ
ＡＢＷと書き込み用ＸアドレスデコーダＸＡＤＷ及び書
き込み用ＹアドレスデコーダＹＡＤＷならびにライトア
ンプＷＡ及びデータ入力バッファＤＩＢを備え、上記読
み出しポートに対応して設けられる読み出し用アドレス
バッファＡＢＲと読み出し用ＸアドレスデコーダＸＡＤ
Ｒ及び読み出し用ＹアドレスデコーダＹＡＤＲならびに
センスアンプＳＡ及びデータ出力バッファＤＯＢを備え
る。
いが、その大半のレイアウト面積を占めて配置されるメ
モリアレイＭＡＲＹ及びカラムスイッチＣＳＷを基本構
成とする。また、特に制限されないが、上記書き込みポ
ートに対応して設けられる書き込み用アドレスバッファ
ＡＢＷと書き込み用ＸアドレスデコーダＸＡＤＷ及び書
き込み用ＹアドレスデコーダＹＡＤＷならびにライトア
ンプＷＡ及びデータ入力バッファＤＩＢを備え、上記読
み出しポートに対応して設けられる読み出し用アドレス
バッファＡＢＲと読み出し用ＸアドレスデコーダＸＡＤ
Ｒ及び読み出し用ＹアドレスデコーダＹＡＤＲならびに
センスアンプＳＡ及びデータ出力バッファＤＯＢを備え
る。
【００１５】メモリアレイＭＡＲＹは、特に制限されな
いが、図１に示されるように、水平方向に平行して配置
されるｍ＋１本の書き込み用Ｘワード線ＷＸｗ０〜ＷＸ
ｗｍ（第１のＸワード線）及び読み出し用Ｘワード線Ｗ
Ｘｒ０〜ＷＸｒｍ（第２のＸワード線）を含み、また垂
直方向に平行して配置される（ｎ＋１）／２本の書き込
み用データ線Ｄｗ１ないしＤｗｎ（第１のデータ線）と
ｎ＋１本の読み出し用データ線Ｄｒ０〜Ｄｒｎ（第２の
データ線）及び書き込み用Ｙワード線ＷＹｗ０〜ＷＹｗ
ｎ（第１のＹワード線）とを含む。
いが、図１に示されるように、水平方向に平行して配置
されるｍ＋１本の書き込み用Ｘワード線ＷＸｗ０〜ＷＸ
ｗｍ（第１のＸワード線）及び読み出し用Ｘワード線Ｗ
Ｘｒ０〜ＷＸｒｍ（第２のＸワード線）を含み、また垂
直方向に平行して配置される（ｎ＋１）／２本の書き込
み用データ線Ｄｗ１ないしＤｗｎ（第１のデータ線）と
ｎ＋１本の読み出し用データ線Ｄｒ０〜Ｄｒｎ（第２の
データ線）及び書き込み用Ｙワード線ＷＹｗ０〜ＷＹｗ
ｎ（第１のＹワード線）とを含む。
【００１６】上記Ｘワード線ならびに上記データ線及び
Ｙワード線の交点には、（ｍ＋１）×（ｎ＋１）個のス
タティック型メモリセルＭＣ００〜ＭＣ０ｎないしＭＣ
ｍ０〜ＭＣｍｎが格子状に配置される。言うまでもな
く、上記書き込み用Ｘワード線ＷＸｗ０〜ＷＸｗｍと書
き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎならびに書き込
み用データ線Ｄｗ１ないしＤｗｎはスタティック型ＲＡ
Ｍの書き込みポートに対応し、上記読み出し用Ｘワード
線ＷＸｒ０〜ＷＸｒｍならびに読み出し用データ線Ｄｒ
０〜Ｄｒｎはスタティック型ＲＡＭの読み出しポートに
対応する。この実施例において、上記書き込み用データ
線及び読み出し用データ線は、それぞれ単一化される。
その結果、スタティック型ＲＡＭのメモリセルが簡素化
され、メモリアレイの列あたりの所要信号線数が削減さ
れるものとなる。
Ｙワード線の交点には、（ｍ＋１）×（ｎ＋１）個のス
タティック型メモリセルＭＣ００〜ＭＣ０ｎないしＭＣ
ｍ０〜ＭＣｍｎが格子状に配置される。言うまでもな
く、上記書き込み用Ｘワード線ＷＸｗ０〜ＷＸｗｍと書
き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎならびに書き込
み用データ線Ｄｗ１ないしＤｗｎはスタティック型ＲＡ
Ｍの書き込みポートに対応し、上記読み出し用Ｘワード
線ＷＸｒ０〜ＷＸｒｍならびに読み出し用データ線Ｄｒ
０〜Ｄｒｎはスタティック型ＲＡＭの読み出しポートに
対応する。この実施例において、上記書き込み用データ
線及び読み出し用データ線は、それぞれ単一化される。
その結果、スタティック型ＲＡＭのメモリセルが簡素化
され、メモリアレイの列あたりの所要信号線数が削減さ
れるものとなる。
【００１７】メモリアレイＭＡＲＹを構成する各メモリ
セルＭＣは、特に制限されないが、図１のメモリセルＭ
Ｃ００及びＭＣ０１に代表して示されるように、一対の
ＣＭＯＳインバータ回路Ｎ１及びＮ２あるいはＮ３及び
Ｎ４が交差接続されてなるラッチを基本構成とする。こ
の実施例において、インバータ回路Ｎ１の入力端子及び
インバータ回路Ｎ２の出力端子の共通結合されたノード
は、基本的には入出力兼用ノードであるが、各ラッチの
入力ノードとして専用化される。
セルＭＣは、特に制限されないが、図１のメモリセルＭ
Ｃ００及びＭＣ０１に代表して示されるように、一対の
ＣＭＯＳインバータ回路Ｎ１及びＮ２あるいはＮ３及び
Ｎ４が交差接続されてなるラッチを基本構成とする。こ
の実施例において、インバータ回路Ｎ１の入力端子及び
インバータ回路Ｎ２の出力端子の共通結合されたノード
は、基本的には入出力兼用ノードであるが、各ラッチの
入力ノードとして専用化される。
【００１８】同様に、インバータ回路Ｎ１の出力端子と
インバータ回路Ｎ２の入力端子の共通結合されたノード
は、基本的には入出力兼用ノードであるが、各ラッチの
出力ノードとして専用化される。さらに、その出力端子
が各ラッチの上記入力ノードに結合されるインバータ回
路Ｎ２及びＮ４は、他方のインバータ回路Ｎ１又はＮ３
に比較して小さな駆動能力を持つように設計される。そ
の結果、メモリセルに対する書き込み経路及び読み出し
経路が分離され、スタティック型ＲＡＭの書き込み電流
が削減されるとともに、書き込み動作の安定化が図られ
る。
インバータ回路Ｎ２の入力端子の共通結合されたノード
は、基本的には入出力兼用ノードであるが、各ラッチの
出力ノードとして専用化される。さらに、その出力端子
が各ラッチの上記入力ノードに結合されるインバータ回
路Ｎ２及びＮ４は、他方のインバータ回路Ｎ１又はＮ３
に比較して小さな駆動能力を持つように設計される。そ
の結果、メモリセルに対する書き込み経路及び読み出し
経路が分離され、スタティック型ＲＡＭの書き込み電流
が削減されるとともに、書き込み動作の安定化が図られ
る。
【００１９】各ラッチの入力ノードは、書き込み用の列
選択制御ＭＯＳＦＥＴＱ３５又はＱ３８（第１５のＭＯ
ＳＦＥＴ）に結合され、さらに書き込み用の行選択制御
ＭＯＳＦＥＴＱ３９（第１２のＭＯＳＦＥＴ）を介し
て、対応する書き込み用データ線Ｄｗ１ないしＤｗｎに
結合される。上記行選択制御ＭＯＳＦＥＴＱ３９のゲー
トは、対応するＸワード線ＷＸｗ０〜ＷＸｗｍにそれぞ
れ共通結合され、列選択制御ＭＯＳＦＥＴＱ３５及びＱ
３８のゲートは、対応するＹワード線ＷＹｗ０〜ＷＹｗ
ｎにそれぞれ共通結合される。
選択制御ＭＯＳＦＥＴＱ３５又はＱ３８（第１５のＭＯ
ＳＦＥＴ）に結合され、さらに書き込み用の行選択制御
ＭＯＳＦＥＴＱ３９（第１２のＭＯＳＦＥＴ）を介し
て、対応する書き込み用データ線Ｄｗ１ないしＤｗｎに
結合される。上記行選択制御ＭＯＳＦＥＴＱ３９のゲー
トは、対応するＸワード線ＷＸｗ０〜ＷＸｗｍにそれぞ
れ共通結合され、列選択制御ＭＯＳＦＥＴＱ３５及びＱ
３８のゲートは、対応するＹワード線ＷＹｗ０〜ＷＹｗ
ｎにそれぞれ共通結合される。
【００２０】つまり、この実施例のメモリアレイＭＡＲ
Ｙでは、メモリセルが書き込みポートにおいて択一的に
選択され、いわゆる単一選択方式とされる。また、書き
込み用データ線Ｄｗ１ないしＤｗｎが隣接する２列のメ
モリセルによって共有され、行選択制御ＭＯＳＦＥＴＱ
３９がそれぞれ隣接する列に配置される２個のメモリセ
ルによって共有される。その結果、スタティック型ＲＡ
Ｍのメモリセルがさらに簡素化されるとともに、列方向
の所要信号線数がさらに削減されるものとなる。
Ｙでは、メモリセルが書き込みポートにおいて択一的に
選択され、いわゆる単一選択方式とされる。また、書き
込み用データ線Ｄｗ１ないしＤｗｎが隣接する２列のメ
モリセルによって共有され、行選択制御ＭＯＳＦＥＴＱ
３９がそれぞれ隣接する列に配置される２個のメモリセ
ルによって共有される。その結果、スタティック型ＲＡ
Ｍのメモリセルがさらに簡素化されるとともに、列方向
の所要信号線数がさらに削減されるものとなる。
【００２１】一方、各ラッチの出力ノードは、読み出し
用ＭＯＳＦＥＴＱ３４又はＱ３７（第１４のＭＯＳＦＥ
Ｔ）のゲートに結合される。これらのＭＯＳＦＥＴＱ３
４及びＱ３７のソースは回路の接地電位（第１の電源電
圧）に結合され、そのドレインは、読み出し用の行選択
制御ＭＯＳＦＥＴＱ３３又はＱ３６（第１３のＭＯＳＦ
ＥＴ）を介して、対応する読み出し用データ線Ｄｒ０〜
Ｄｒｎ（第２のデータ線）にそれぞれ結合される。つま
り、この実施例のメモリアレイＭＡＲＹでは、各ラッチ
の出力ノードが、読み出し用ＭＯＳＦＥＴＱ３４又はＱ
３７のゲートを介して、間接的に対応する読み出し用デ
ータ線Ｄｒ０〜Ｄｒｎに結合される。その結果、後述す
るように、読み出し動作にともなうメモリセルの保持デ
ータの破損を防止できるため、読み出しデータ線及び読
み出し共通データ線のプリチャージレベル等に関する制
限が解かれるものとなる。
用ＭＯＳＦＥＴＱ３４又はＱ３７（第１４のＭＯＳＦＥ
Ｔ）のゲートに結合される。これらのＭＯＳＦＥＴＱ３
４及びＱ３７のソースは回路の接地電位（第１の電源電
圧）に結合され、そのドレインは、読み出し用の行選択
制御ＭＯＳＦＥＴＱ３３又はＱ３６（第１３のＭＯＳＦ
ＥＴ）を介して、対応する読み出し用データ線Ｄｒ０〜
Ｄｒｎ（第２のデータ線）にそれぞれ結合される。つま
り、この実施例のメモリアレイＭＡＲＹでは、各ラッチ
の出力ノードが、読み出し用ＭＯＳＦＥＴＱ３４又はＱ
３７のゲートを介して、間接的に対応する読み出し用デ
ータ線Ｄｒ０〜Ｄｒｎに結合される。その結果、後述す
るように、読み出し動作にともなうメモリセルの保持デ
ータの破損を防止できるため、読み出しデータ線及び読
み出し共通データ線のプリチャージレベル等に関する制
限が解かれるものとなる。
【００２２】メモリアレイＭＡＲＹを構成する書き込み
用Ｘワード線ＷＸｗ０〜ＷＸｗｍは、書き込み用Ｘアド
レスデコーダＸＡＤＷに結合され、択一的に選択状態と
される。同様に、メモリアレイＭＡＲＹを構成する読み
出し用Ｘワード線ＷＸｒ０〜ＷＸｒｍは、読み出し用Ｘ
アドレスデコーダＸＡＤＲに結合され、択一的に選択状
態とされる。書き込み用ＸアドレスデコーダＸＡＤＷに
は、図３に示されるように、書き込み用アドレスバッフ
ァＡＢＷからｉ＋１ビットの内部アドレス信号ａｗｘ０
〜ａｗｘｉが供給され、タイミング発生回路ＴＧからタ
イミング信号φｘｗが供給される。
用Ｘワード線ＷＸｗ０〜ＷＸｗｍは、書き込み用Ｘアド
レスデコーダＸＡＤＷに結合され、択一的に選択状態と
される。同様に、メモリアレイＭＡＲＹを構成する読み
出し用Ｘワード線ＷＸｒ０〜ＷＸｒｍは、読み出し用Ｘ
アドレスデコーダＸＡＤＲに結合され、択一的に選択状
態とされる。書き込み用ＸアドレスデコーダＸＡＤＷに
は、図３に示されるように、書き込み用アドレスバッフ
ァＡＢＷからｉ＋１ビットの内部アドレス信号ａｗｘ０
〜ａｗｘｉが供給され、タイミング発生回路ＴＧからタ
イミング信号φｘｗが供給される。
【００２３】同様に、読み出し用ＸアドレスデコーダＸ
ＡＤＲには、読み出し用アドレスバッファＡＢＲからｉ
＋１ビットの内部アドレス信号ａｒｘ０〜ａｒｘｉが供
給され、タイミング発生回路ＴＧからタイミング信号φ
ｘｒが供給される。ここで、タイミング信号φｘｗは、
特に制限されないが、通常ロウレベルとされ、書き込み
クロック信号ＣＷのハイレベルを受けて書き込みポート
が選択状態とされるとき、所定のタイミングでハイレベ
ルとされる。同様に、タイミング信号φｘｒは、図４に
示されるように、通常ロウレベルとされ、読み出し用ク
ロック信号ＣＲのハイレベルを受けて読み出しポートが
選択状態とされるとき、所定のタイミングでハイレベル
とされる。
ＡＤＲには、読み出し用アドレスバッファＡＢＲからｉ
＋１ビットの内部アドレス信号ａｒｘ０〜ａｒｘｉが供
給され、タイミング発生回路ＴＧからタイミング信号φ
ｘｒが供給される。ここで、タイミング信号φｘｗは、
特に制限されないが、通常ロウレベルとされ、書き込み
クロック信号ＣＷのハイレベルを受けて書き込みポート
が選択状態とされるとき、所定のタイミングでハイレベ
ルとされる。同様に、タイミング信号φｘｒは、図４に
示されるように、通常ロウレベルとされ、読み出し用ク
ロック信号ＣＲのハイレベルを受けて読み出しポートが
選択状態とされるとき、所定のタイミングでハイレベル
とされる。
【００２４】書き込み用ＸアドレスデコーダＸＡＤＷ
は、上記タイミング信号φｘｗがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、書き込み用ＸアドレスデコーダＸＡＤＷは、上記内
部アドレス信号ａｗｘ０〜ａｗｘｉをデコードし、対応
する書き込み用Ｘワード線ＷＸｗ０〜ＷＸｗｍを択一的
にハイレベルの選択状態とする。同様に、読み出し用Ｘ
アドレスデコーダＸＡＤＲは、上記タイミング信号φｘ
ｒがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、読み出し用Ｘアドレスデ
コーダＸＡＤＲは、上記内部アドレス信号ａｒｘ０〜ａ
ｒｘｉをデコードし、対応する読み出し用Ｘワード線Ｗ
Ｘｒ０〜ＷＸｒｍを択一的にハイレベルの選択状態とす
る。
は、上記タイミング信号φｘｗがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、書き込み用ＸアドレスデコーダＸＡＤＷは、上記内
部アドレス信号ａｗｘ０〜ａｗｘｉをデコードし、対応
する書き込み用Ｘワード線ＷＸｗ０〜ＷＸｗｍを択一的
にハイレベルの選択状態とする。同様に、読み出し用Ｘ
アドレスデコーダＸＡＤＲは、上記タイミング信号φｘ
ｒがハイレベルとされることで、選択的に動作状態とさ
れる。この動作状態において、読み出し用Ｘアドレスデ
コーダＸＡＤＲは、上記内部アドレス信号ａｒｘ０〜ａ
ｒｘｉをデコードし、対応する読み出し用Ｘワード線Ｗ
Ｘｒ０〜ＷＸｒｍを択一的にハイレベルの選択状態とす
る。
【００２５】書き込み用アドレスバッファＡＢＷは、論
理集積回路装置の図示されない前段回路から供給される
ｋ＋１ビットの書き込みアドレス信号ＡＷ０〜ＡＷｋを
取り込み、これを保持する。また、これらの書き込みア
ドレス信号をもとに、ｉ＋１ビットの内部アドレス信号
ａｗｘ０〜ａｗｘｉならびにｊ＋１ビットの内部アドレ
ス信号ａｗｙ０〜ａｗｙｊを形成する。このうち、内部
アドレス信号ａｗｘ０〜ａｗｘｉは、前述のように、書
き込み用ＸアドレスデコーダＸＡＤＷに供給され、内部
アドレス信号ａｗｙ０〜ａｗｙｊは、後述する書き込み
用ＹアドレスデコーダＹＡＤＷに供給される。
理集積回路装置の図示されない前段回路から供給される
ｋ＋１ビットの書き込みアドレス信号ＡＷ０〜ＡＷｋを
取り込み、これを保持する。また、これらの書き込みア
ドレス信号をもとに、ｉ＋１ビットの内部アドレス信号
ａｗｘ０〜ａｗｘｉならびにｊ＋１ビットの内部アドレ
ス信号ａｗｙ０〜ａｗｙｊを形成する。このうち、内部
アドレス信号ａｗｘ０〜ａｗｘｉは、前述のように、書
き込み用ＸアドレスデコーダＸＡＤＷに供給され、内部
アドレス信号ａｗｙ０〜ａｗｙｊは、後述する書き込み
用ＹアドレスデコーダＹＡＤＷに供給される。
【００２６】同様に、読み出し用アドレスバッファＡＢ
Ｒは、論理集積回路装置の図示されない前段回路から供
給されるｋ＋１ビットの読み出しアドレス信号ＡＲ０〜
ＡＲｋを取り込み、これを保持する。また、これらの読
み出しアドレス信号をもとに、ｉ＋１ビットの内部アド
レス信号ａｒｘ０〜ａｒｘｉならびにｊ＋１ビットの内
部アドレス信号ａｒｙ０〜ａｒｙｊを形成する。このう
ち、内部アドレス信号ａｒｘ０〜ａｒｘｉは、前述のよ
うに、読み出し用ＸアドレスデコーダＸＡＤＲに供給さ
れ、内部アドレス信号ａｒｙ０〜ａｒｙｊは、後述する
読み出し用ＹアドレスデコーダＹＡＤＲに供給される。
Ｒは、論理集積回路装置の図示されない前段回路から供
給されるｋ＋１ビットの読み出しアドレス信号ＡＲ０〜
ＡＲｋを取り込み、これを保持する。また、これらの読
み出しアドレス信号をもとに、ｉ＋１ビットの内部アド
レス信号ａｒｘ０〜ａｒｘｉならびにｊ＋１ビットの内
部アドレス信号ａｒｙ０〜ａｒｙｊを形成する。このう
ち、内部アドレス信号ａｒｘ０〜ａｒｘｉは、前述のよ
うに、読み出し用ＸアドレスデコーダＸＡＤＲに供給さ
れ、内部アドレス信号ａｒｙ０〜ａｒｙｊは、後述する
読み出し用ＹアドレスデコーダＹＡＤＲに供給される。
【００２７】一方、メモリアレイＭＡＲＹを構成する書
き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎは、図１に示さ
れるように、カラムスイッチＣＳＷを経て、書き込み用
ＹアドレスデコーダＹＡＤＷに結合され、択一的に選択
状態とされる。書き込み用ＹアドレスデコーダＹＡＤＷ
には、図３に示されるように、書き込み用アドレスバッ
ファＡＢＷからｊ＋１ビットの内部アドレス信号ａｗｙ
０〜ａｗｙｊが供給され、タイミング発生回路ＴＧから
タイミング信号φｙｗが供給される。ここで、タイミン
グ信号φｙｗは、通常ロウレベルとされ、書き込みクロ
ック信号ＣＷのハイレベルを受けて書き込みポートが選
択状態とされるとき、所定のタイミングでハイレベルと
される。
き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎは、図１に示さ
れるように、カラムスイッチＣＳＷを経て、書き込み用
ＹアドレスデコーダＹＡＤＷに結合され、択一的に選択
状態とされる。書き込み用ＹアドレスデコーダＹＡＤＷ
には、図３に示されるように、書き込み用アドレスバッ
ファＡＢＷからｊ＋１ビットの内部アドレス信号ａｗｙ
０〜ａｗｙｊが供給され、タイミング発生回路ＴＧから
タイミング信号φｙｗが供給される。ここで、タイミン
グ信号φｙｗは、通常ロウレベルとされ、書き込みクロ
ック信号ＣＷのハイレベルを受けて書き込みポートが選
択状態とされるとき、所定のタイミングでハイレベルと
される。
【００２８】書き込み用ＹアドレスデコーダＹＡＤＷ
は、上記タイミング信号φｙｗがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、書き込み用ＹアドレスデコーダＹＡＤＷは、上記内
部アドレス信号ａｗｙ０〜ａｗｙｊをデコードし、対応
する書き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎを択一的
にハイレベルの選択状態とする。
は、上記タイミング信号φｙｗがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、書き込み用ＹアドレスデコーダＹＡＤＷは、上記内
部アドレス信号ａｗｙ０〜ａｗｙｊをデコードし、対応
する書き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎを択一的
にハイレベルの選択状態とする。
【００２９】次に、メモリアレイＭＡＲＹを構成する書
き込み用データ線Ｄｗ１ないしＤｗｎは、特に制限され
ないが、その一方において、対応するＰチャンネル型の
プリチャージＭＯＳＦＥＴＱ１を介して回路の電源電圧
（第２の電源電圧）に結合され、その他方において、カ
ラムスイッチＣＳＷの対応するスイッチＭＯＳＦＥＴＱ
３・Ｑ４１及びＱ４・Ｑ４２（第１のスイッチ手段）を
介して、書き込み用共通データ線ＣＤｗ（第１の共通デ
ータ線）に選択的に接続される。ここで、回路の電源電
圧は、特に制限されないが、＋５Ｖのような正の電源電
圧とされる。
き込み用データ線Ｄｗ１ないしＤｗｎは、特に制限され
ないが、その一方において、対応するＰチャンネル型の
プリチャージＭＯＳＦＥＴＱ１を介して回路の電源電圧
（第２の電源電圧）に結合され、その他方において、カ
ラムスイッチＣＳＷの対応するスイッチＭＯＳＦＥＴＱ
３・Ｑ４１及びＱ４・Ｑ４２（第１のスイッチ手段）を
介して、書き込み用共通データ線ＣＤｗ（第１の共通デ
ータ線）に選択的に接続される。ここで、回路の電源電
圧は、特に制限されないが、＋５Ｖのような正の電源電
圧とされる。
【００３０】プリチャージＭＯＳＦＥＴＱ１のゲートは
共通結合され、タイミング発生回路ＴＧから反転タイミ
ング信号／φｐｗが供給される。ここで、反転タイミン
グ信号／φｐｗは、特に制限されないが、書き込みポー
トが非選択状態とされるときロウレベルとされ、選択状
態とされるとき、所定のタイミングでハイレベルとされ
る。
共通結合され、タイミング発生回路ＴＧから反転タイミ
ング信号／φｐｗが供給される。ここで、反転タイミン
グ信号／φｐｗは、特に制限されないが、書き込みポー
トが非選択状態とされるときロウレベルとされ、選択状
態とされるとき、所定のタイミングでハイレベルとされ
る。
【００３１】プリチャージＭＯＳＦＥＴＱ１は、書き込
みポートが非選択状態とされ上記反転タイミング信号／
φｐｗがロウレベルとされることで選択的にオン状態と
なり、対応する書き込み用データ線Ｄｗ１ないしＤｗｎ
を回路の電源電圧のようなハイレベルにプリチャージす
る。書き込みポートが選択状態とされ上記反転タイミン
グ信号／φｐｗがハイレベルとされるとき、これらのプ
リチャージＭＯＳＦＥＴＱ１はオフ状態となる。
みポートが非選択状態とされ上記反転タイミング信号／
φｐｗがロウレベルとされることで選択的にオン状態と
なり、対応する書き込み用データ線Ｄｗ１ないしＤｗｎ
を回路の電源電圧のようなハイレベルにプリチャージす
る。書き込みポートが選択状態とされ上記反転タイミン
グ信号／φｐｗがハイレベルとされるとき、これらのプ
リチャージＭＯＳＦＥＴＱ１はオフ状態となる。
【００３２】同様に、メモリアレイＭＡＲＹを構成する
読み出し用データ線Ｄｒ０〜Ｄｒｎは、特に制限されな
いが、その一方において、対応するＮチャンネル型のプ
リチャージＭＯＳＦＥＴＱ３１又はＱ３２を介して回路
の接地電位に結合され、その他方において、カラムスイ
ッチＣＳＷの対応するスイッチＭＯＳＦＥＴＱ２・Ｑ４
０又はＱ５・Ｑ４３（第２のスイッチ手段）を介して、
読み出し用共通データ線ＣＤｒ（第２の共通データ線）
に選択的に接続される。
読み出し用データ線Ｄｒ０〜Ｄｒｎは、特に制限されな
いが、その一方において、対応するＮチャンネル型のプ
リチャージＭＯＳＦＥＴＱ３１又はＱ３２を介して回路
の接地電位に結合され、その他方において、カラムスイ
ッチＣＳＷの対応するスイッチＭＯＳＦＥＴＱ２・Ｑ４
０又はＱ５・Ｑ４３（第２のスイッチ手段）を介して、
読み出し用共通データ線ＣＤｒ（第２の共通データ線）
に選択的に接続される。
【００３３】プリチャージＭＯＳＦＥＴＱ３１及びＱ３
２のゲートは共通結合され、タイミング発生回路ＴＧか
らタイミング信号φｐｒが供給される。ここで、タイミ
ング信号φｐｒは、特に制限されないが、図４に示され
るように、読み出しポートが非選択状態とされるときハ
イレベルとされ、選択状態とされるとき、所定のタイミ
ングでロウレベルとされる。
２のゲートは共通結合され、タイミング発生回路ＴＧか
らタイミング信号φｐｒが供給される。ここで、タイミ
ング信号φｐｒは、特に制限されないが、図４に示され
るように、読み出しポートが非選択状態とされるときハ
イレベルとされ、選択状態とされるとき、所定のタイミ
ングでロウレベルとされる。
【００３４】プリチャージＭＯＳＦＥＴＱ３１及びＱ３
２は、読み出しポートが非選択状態とされ上記タイミン
グ信号φｐｒがハイレベルとされることで選択的にオン
状態となる。その結果、対応する読み出し用データ線Ｄ
ｒ０〜Ｄｒｎは、図４に示されるように、回路の接地電
位のようなロウレベルにプリチャージされる。読み出し
ポートが選択状態とされ上記タイミング信号φｐｒがロ
ウレベルとされるとき、これらのプリチャージＭＯＳＦ
ＥＴＱ３１及びＱ３２はオフ状態となる。
２は、読み出しポートが非選択状態とされ上記タイミン
グ信号φｐｒがハイレベルとされることで選択的にオン
状態となる。その結果、対応する読み出し用データ線Ｄ
ｒ０〜Ｄｒｎは、図４に示されるように、回路の接地電
位のようなロウレベルにプリチャージされる。読み出し
ポートが選択状態とされ上記タイミング信号φｐｒがロ
ウレベルとされるとき、これらのプリチャージＭＯＳＦ
ＥＴＱ３１及びＱ３２はオフ状態となる。
【００３５】カラムスイッチＣＳＷは、特に制限されな
いが、メモリアレイＭＡＲＹの書き込み用データ線Ｄｗ
１ないしＤｗｎに対応して設けられ（ｎ＋１）／２組の
相補スイッチＭＯＳＦＥＴＱ３・Ｑ４１及びＱ４・Ｑ４
２と、読み出し用データ線Ｄｒ０〜Ｄｒｎに対応して設
けられるｎ＋１個の相補スイッチＭＯＳＦＥＴＱ２・Ｑ
４０又はＱ５・Ｑ４３を含む。このうち、相補スイッチ
ＭＯＳＦＥＴＱ３・Ｑ４１及びＱ４・Ｑ４２は、各組ご
とにそれぞれ共通結合され、さらにその一方はメモリア
レイＭＡＲＹの対応する書き込み用データ線Ｄｗ１ない
しＤｗｎに結合され、その他方は書き込み用共通データ
線ＣＤｗに共通結合される。
いが、メモリアレイＭＡＲＹの書き込み用データ線Ｄｗ
１ないしＤｗｎに対応して設けられ（ｎ＋１）／２組の
相補スイッチＭＯＳＦＥＴＱ３・Ｑ４１及びＱ４・Ｑ４
２と、読み出し用データ線Ｄｒ０〜Ｄｒｎに対応して設
けられるｎ＋１個の相補スイッチＭＯＳＦＥＴＱ２・Ｑ
４０又はＱ５・Ｑ４３を含む。このうち、相補スイッチ
ＭＯＳＦＥＴＱ３・Ｑ４１及びＱ４・Ｑ４２は、各組ご
とにそれぞれ共通結合され、さらにその一方はメモリア
レイＭＡＲＹの対応する書き込み用データ線Ｄｗ１ない
しＤｗｎに結合され、その他方は書き込み用共通データ
線ＣＤｗに共通結合される。
【００３６】ＭＯＳＦＥＴＱ４１及びＱ４２のゲート
は、対応する上記書き込み用Ｙワード線ＷＹｗ０〜ＷＹ
ｗｎに結合され、ＭＯＳＦＥＴＱ３及びＱ４のゲート
は、対応するインバータ回路Ｎ６及びＮ７を介して、対
応する上記書き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎに
結合される。その結果、上記書き込み用データ線Ｄｗ１
ないしＤｗｎは、対応する書き込み用Ｙワード線ＷＹｗ
０又はＷＹｗ１ないしＷＹｗn-１又はＷＹｗｎが択一的
にハイレベルとされることを条件に、書き込み用共通デ
ータ線ＣＤｗに選択的に接続状態とされる。
は、対応する上記書き込み用Ｙワード線ＷＹｗ０〜ＷＹ
ｗｎに結合され、ＭＯＳＦＥＴＱ３及びＱ４のゲート
は、対応するインバータ回路Ｎ６及びＮ７を介して、対
応する上記書き込み用Ｙワード線ＷＹｗ０〜ＷＹｗｎに
結合される。その結果、上記書き込み用データ線Ｄｗ１
ないしＤｗｎは、対応する書き込み用Ｙワード線ＷＹｗ
０又はＷＹｗ１ないしＷＹｗn-１又はＷＹｗｎが択一的
にハイレベルとされることを条件に、書き込み用共通デ
ータ線ＣＤｗに選択的に接続状態とされる。
【００３７】ところで、この実施例の書き込みポートで
は、メモリセルの入力ノードが択一的に選択されるた
め、選択動作のみに限って言えば上記のようなカラムス
イッチＣＳＷは必要とされない。しかし、すべての書き
込み用データ線が書き込み用共通データ線に常時結合さ
れることで、ライトアンプＷＡに対する負荷が著しく大
きなものとなり、ライトアンプＷＡは相当の駆動能力を
必要とする。このため、この実施例では、上記のような
書き込み用のスイッチＭＯＳＦＥＴを設けることで、書
き込み用データ線と書き込み用共通データ線を選択的に
接続し、ライトアンプＷＡの負荷を軽減し、その所要駆
動能力の削減を図っている。
は、メモリセルの入力ノードが択一的に選択されるた
め、選択動作のみに限って言えば上記のようなカラムス
イッチＣＳＷは必要とされない。しかし、すべての書き
込み用データ線が書き込み用共通データ線に常時結合さ
れることで、ライトアンプＷＡに対する負荷が著しく大
きなものとなり、ライトアンプＷＡは相当の駆動能力を
必要とする。このため、この実施例では、上記のような
書き込み用のスイッチＭＯＳＦＥＴを設けることで、書
き込み用データ線と書き込み用共通データ線を選択的に
接続し、ライトアンプＷＡの負荷を軽減し、その所要駆
動能力の削減を図っている。
【００３８】一方、相補スイッチＭＯＳＦＥＴＱ２・Ｑ
４０及びＱ５・Ｑ４３は、その一方がメモリアレイＭＡ
ＲＹの対応する読み出し用データ線Ｄｒ０〜Ｄｒｎに結
合され、その他方が読み出し用共通データ線ＣＤｒに共
通結合される。ＭＯＳＦＥＴＱ４０及びＱ４３のゲート
は、対応する読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎ
に結合され、ＭＯＳＦＥＴＱ２及びＱ５のゲートは、対
応するインバータ回路Ｎ５及びＮ８を介して、対応する
上記読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎに結合さ
れる。これらの読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒ
ｎは、読み出し用ＹアドレスデコーダＹＡＤＲに結合さ
れ、択一的にハイレベルの選択状態とされる。その結
果、上記読み出し用データ線Ｄｒ０〜Ｄｒｎは、対応す
る読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎが択一的に
ハイレベルとされることを条件に、読み出し用共通デー
タ線ＣＤｒに選択的に接続状態とされる。
４０及びＱ５・Ｑ４３は、その一方がメモリアレイＭＡ
ＲＹの対応する読み出し用データ線Ｄｒ０〜Ｄｒｎに結
合され、その他方が読み出し用共通データ線ＣＤｒに共
通結合される。ＭＯＳＦＥＴＱ４０及びＱ４３のゲート
は、対応する読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎ
に結合され、ＭＯＳＦＥＴＱ２及びＱ５のゲートは、対
応するインバータ回路Ｎ５及びＮ８を介して、対応する
上記読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎに結合さ
れる。これらの読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒ
ｎは、読み出し用ＹアドレスデコーダＹＡＤＲに結合さ
れ、択一的にハイレベルの選択状態とされる。その結
果、上記読み出し用データ線Ｄｒ０〜Ｄｒｎは、対応す
る読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎが択一的に
ハイレベルとされることを条件に、読み出し用共通デー
タ線ＣＤｒに選択的に接続状態とされる。
【００３９】読み出し用ＹアドレスデコーダＹＡＤＲに
は、図３に示されるように、読み出し用アドレスバッフ
ァＡＢＲからｊ＋１ビットの内部アドレス信号ａｒｙ０
〜ａｒｙｊが供給され、タイミング発生回路ＴＧからタ
イミング信号φｙｒが供給される。ここで、タイミング
信号φｙｒは、特に制限されないが、図４に示されるよ
うに、通常ロウレベルとされ、読み出しクロック信号Ｃ
Ｒのハイレベルを受けて読み出しポートが選択状態とさ
れるとき、上記タイミング信号φｘｒに先立ってハイレ
ベルとされる。
は、図３に示されるように、読み出し用アドレスバッフ
ァＡＢＲからｊ＋１ビットの内部アドレス信号ａｒｙ０
〜ａｒｙｊが供給され、タイミング発生回路ＴＧからタ
イミング信号φｙｒが供給される。ここで、タイミング
信号φｙｒは、特に制限されないが、図４に示されるよ
うに、通常ロウレベルとされ、読み出しクロック信号Ｃ
Ｒのハイレベルを受けて読み出しポートが選択状態とさ
れるとき、上記タイミング信号φｘｒに先立ってハイレ
ベルとされる。
【００４０】読み出し用ＹアドレスデコーダＹＡＤＲ
は、上記タイミング信号φｙｒがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、読み出し用ＹアドレスデコーダＹＡＤＲは、上記内
部アドレス信号ａｒｙ０〜ａｒｙｊをデコードし、対応
する上記読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎを択
一的にハイレベルの選択状態とする。
は、上記タイミング信号φｙｒがハイレベルとされるこ
とで、選択的に動作状態とされる。この動作状態におい
て、読み出し用ＹアドレスデコーダＹＡＤＲは、上記内
部アドレス信号ａｒｙ０〜ａｒｙｊをデコードし、対応
する上記読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎを択
一的にハイレベルの選択状態とする。
【００４１】この実施例のスタティック型ＲＡＭにおい
て、上記読み出し用データ線Ｄｒ０〜Ｄｒｎは、前述の
ように、読み出しポートが非選択状態とされるとき、回
路の接地電位のようなロウレベルにプリチャージされ
る。また、読み出し共通データ線ＣＤｒは、後述するよ
うに、読み出しポートが非選択状態とされるとき、Ｐチ
ャンネル型のプリチャージＭＯＳＦＥＴＱ８を介して回
路の電源電圧のようなハイレベルにプリチャージされ
る。さらに、読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎ
は、図４に示されるように、読み出し用Ｘワード線ＷＸ
ｒ０〜ＷＸｒｍに先立って、択一的にハイレベルの選択
状態とされる。
て、上記読み出し用データ線Ｄｒ０〜Ｄｒｎは、前述の
ように、読み出しポートが非選択状態とされるとき、回
路の接地電位のようなロウレベルにプリチャージされ
る。また、読み出し共通データ線ＣＤｒは、後述するよ
うに、読み出しポートが非選択状態とされるとき、Ｐチ
ャンネル型のプリチャージＭＯＳＦＥＴＱ８を介して回
路の電源電圧のようなハイレベルにプリチャージされ
る。さらに、読み出し用Ｙワード線ＷＹｒ０〜ＷＹｒｎ
は、図４に示されるように、読み出し用Ｘワード線ＷＸ
ｒ０〜ＷＸｒｍに先立って、択一的にハイレベルの選択
状態とされる。
【００４２】このため、まず、読み出し用Ｙワード線Ｗ
Ｙｒ０〜ＷＹｒｎのいずれかがハイレベルとされ、対応
する読み出し用データ線Ｄｒ０〜Ｄｒｎと読み出し用共
通データ線ＣＤｒとが選択的に接続状態とされた時点
で、それぞれの寄生容量に応じたチャージシェアが生じ
る。その結果、接続された読み出し用データ線及び読み
出し用共通データ線のレベルが、図４に示されるよう
に、所定のレベルＶｒ（第１のレベル）に落ち着く。そ
して、読み出し用Ｘワード線ＷＸｒ０〜ＷＸｒｍのいず
れかがハイレベルとされ対応するメモリセルの出力ノー
ドが上記読み出し用データ線に結合された時点で、その
保持データに従った読み出し電流が択一的に流される。
Ｙｒ０〜ＷＹｒｎのいずれかがハイレベルとされ、対応
する読み出し用データ線Ｄｒ０〜Ｄｒｎと読み出し用共
通データ線ＣＤｒとが選択的に接続状態とされた時点
で、それぞれの寄生容量に応じたチャージシェアが生じ
る。その結果、接続された読み出し用データ線及び読み
出し用共通データ線のレベルが、図４に示されるよう
に、所定のレベルＶｒ（第１のレベル）に落ち着く。そ
して、読み出し用Ｘワード線ＷＸｒ０〜ＷＸｒｍのいず
れかがハイレベルとされ対応するメモリセルの出力ノー
ドが上記読み出し用データ線に結合された時点で、その
保持データに従った読み出し電流が択一的に流される。
【００４３】すなわち、選択されたメモリセルの保持デ
ータが論理“１”であると、対応するラッチの出力ノー
ドがハイレベルとされ、読み出し用ＭＯＳＦＥＴＱ３４
又はＱ３７がオン状態となる。このため、対応する読み
出し用データ線Ｄｒ０〜Ｄｒｎ及び読み出し用共通デー
タ線ＣＤｒのレベルは、図４に実線で示されるように、
次第に低くされ、結局回路の接地電位のようなロウレベ
ルとなる。一方、選択されたメモリセルの保持データが
論理“０”であると、対応するラッチの出力ノードがロ
ウレベルとされ、読み出し用ＭＯＳＦＥＴＱ３４又はＱ
３７はオフ状態のままとされる。このため、対応する読
み出し用データ線Ｄｒ０〜Ｄｒｎ及び読み出し用共通デ
ータ線ＣＤｒのレベルは、上記チャージシェア後のレベ
ルＶｒを維持しようとする。
ータが論理“１”であると、対応するラッチの出力ノー
ドがハイレベルとされ、読み出し用ＭＯＳＦＥＴＱ３４
又はＱ３７がオン状態となる。このため、対応する読み
出し用データ線Ｄｒ０〜Ｄｒｎ及び読み出し用共通デー
タ線ＣＤｒのレベルは、図４に実線で示されるように、
次第に低くされ、結局回路の接地電位のようなロウレベ
ルとなる。一方、選択されたメモリセルの保持データが
論理“０”であると、対応するラッチの出力ノードがロ
ウレベルとされ、読み出し用ＭＯＳＦＥＴＱ３４又はＱ
３７はオフ状態のままとされる。このため、対応する読
み出し用データ線Ｄｒ０〜Ｄｒｎ及び読み出し用共通デ
ータ線ＣＤｒのレベルは、上記チャージシェア後のレベ
ルＶｒを維持しようとする。
【００４４】この実施例では、後述するように、比較的
小さなコンダクタンスを有しかつセンスアンプＳＡが動
作状態とされる間継続してオン状態とされるＭＯＳＦＥ
ＴＱ９が、読み出し用共通データ線ＣＤｒと回路の電源
電圧との間に設けられる。このため、選択されたメモリ
セルの保持データが論理“０”である場合、対応する読
み出し用データ線Ｄｒ０〜Ｄｒｎ及び読み出し用共通デ
ータ線ＣＤｒのレベルは、図４に点線で示されるよう
に、徐々に押し上げられる。その結果、後述するよう
に、スタティック型ＲＡＭの読み出し動作が、選択され
たメモリセルの保持データの如何にかかわらず安定化さ
れるものとなる。
小さなコンダクタンスを有しかつセンスアンプＳＡが動
作状態とされる間継続してオン状態とされるＭＯＳＦＥ
ＴＱ９が、読み出し用共通データ線ＣＤｒと回路の電源
電圧との間に設けられる。このため、選択されたメモリ
セルの保持データが論理“０”である場合、対応する読
み出し用データ線Ｄｒ０〜Ｄｒｎ及び読み出し用共通デ
ータ線ＣＤｒのレベルは、図４に点線で示されるよう
に、徐々に押し上げられる。その結果、後述するよう
に、スタティック型ＲＡＭの読み出し動作が、選択され
たメモリセルの保持データの如何にかかわらず安定化さ
れるものとなる。
【００４５】ところで、この実施例のメモリアレイＭＡ
ＲＹでは、読み出し用Ｘワード線ＷＸｒ０〜ＷＸｒｍが
択一的に選択されるとき、この読み出しＸワード線に結
合されるｎ＋１個のメモリセルの出力ノードが一斉に対
応する読み出し用データ線Ｄｒ０〜Ｄｒｎに結合され
る。これらの読み出し用データ線は、前述のように、カ
ラムスイッチＣＳＷの対応する相補スイッチＭＯＳＦＥ
ＴＱ２・Ｑ４０又はＱ５・Ｑ４３がオン状態とされるこ
とで、読み出し用共通データ線ＣＤｒに接続され、チャ
ージシェアによってそのレベルが上昇する。その結果、
選択されたメモリセルの保持データに従った読み出し電
流が流される。
ＲＹでは、読み出し用Ｘワード線ＷＸｒ０〜ＷＸｒｍが
択一的に選択されるとき、この読み出しＸワード線に結
合されるｎ＋１個のメモリセルの出力ノードが一斉に対
応する読み出し用データ線Ｄｒ０〜Ｄｒｎに結合され
る。これらの読み出し用データ線は、前述のように、カ
ラムスイッチＣＳＷの対応する相補スイッチＭＯＳＦＥ
ＴＱ２・Ｑ４０又はＱ５・Ｑ４３がオン状態とされるこ
とで、読み出し用共通データ線ＣＤｒに接続され、チャ
ージシェアによってそのレベルが上昇する。その結果、
選択されたメモリセルの保持データに従った読み出し電
流が流される。
【００４６】ところが、選択されない他の読み出し用デ
ータ線に着目した場合、そのレベルはロウレベルのまま
とされるため、メモリセルの読み出し用ＭＯＳＦＥＴＱ
３４又はＱ３７がオン状態となっても読み出し電流は流
されない。つまり、この実施例のメモリアレイＭＡＲＹ
は、読み出しポートの行選択がワード線単位で行われい
わゆる共通選択方式を採るにもかかわらず、実質的に指
定された１個のメモリセルのみが選択されるいわゆる単
一選択方式とされる。その結果、上記書き込みポートが
単一選択方式とされることもあいまって、スタティック
型ＲＡＭの消費電力が著しく削減されるものとなる。
ータ線に着目した場合、そのレベルはロウレベルのまま
とされるため、メモリセルの読み出し用ＭＯＳＦＥＴＱ
３４又はＱ３７がオン状態となっても読み出し電流は流
されない。つまり、この実施例のメモリアレイＭＡＲＹ
は、読み出しポートの行選択がワード線単位で行われい
わゆる共通選択方式を採るにもかかわらず、実質的に指
定された１個のメモリセルのみが選択されるいわゆる単
一選択方式とされる。その結果、上記書き込みポートが
単一選択方式とされることもあいまって、スタティック
型ＲＡＭの消費電力が著しく削減されるものとなる。
【００４７】図３において、書き込み用共通データ線Ｃ
Ｄｗは、ライトアンプＷＡの出力端子に結合され、読み
出し用共通データ線ＣＤｒは、センスアンプＳＡの入力
端子に結合される。ライトアンプＷＡの入力端子は、デ
ータ入力バッファＤＩＢの出力端子に結合され、センス
アンプＳＡの出力端子は、データ出力バッファＤＯＢの
入力端子に結合される。データ入力バッファＤＩＢの入
力端子には、論理集積回路装置の図示されない前段回路
から入力データＤｉｎが供給され、データ出力バッファ
ＤＯＢの出力信号は、出力データｏｕｔとして論理集積
回路装置の図示されない後段回路に供給される。
Ｄｗは、ライトアンプＷＡの出力端子に結合され、読み
出し用共通データ線ＣＤｒは、センスアンプＳＡの入力
端子に結合される。ライトアンプＷＡの入力端子は、デ
ータ入力バッファＤＩＢの出力端子に結合され、センス
アンプＳＡの出力端子は、データ出力バッファＤＯＢの
入力端子に結合される。データ入力バッファＤＩＢの入
力端子には、論理集積回路装置の図示されない前段回路
から入力データＤｉｎが供給され、データ出力バッファ
ＤＯＢの出力信号は、出力データｏｕｔとして論理集積
回路装置の図示されない後段回路に供給される。
【００４８】ライトアンプＷＡには、タイミング発生回
路ＴＧから、タイミング信号φｗ及び上述の反転タイミ
ング信号／φｐｗが供給され、センスアンプＳＡには、
上述のタイミング信号φｐｒが供給される。また、デー
タ出力バッファＤＯＢには、タイミング信号φｏｅが供
給される。ここで、タイミング信号φｗは、通常ロウレ
ベルとされ、書き込みポートが選択状態とされるとき、
所定のタイミングで一時的にハイレベルとされる。ま
た、タイミング信号φｏｅは、図４に示されるように、
通常ロウレベルとされ、読み出しポートが選択状態とさ
れるとき、他のタイミング信号に遅れてハイレベルとさ
れる。
路ＴＧから、タイミング信号φｗ及び上述の反転タイミ
ング信号／φｐｗが供給され、センスアンプＳＡには、
上述のタイミング信号φｐｒが供給される。また、デー
タ出力バッファＤＯＢには、タイミング信号φｏｅが供
給される。ここで、タイミング信号φｗは、通常ロウレ
ベルとされ、書き込みポートが選択状態とされるとき、
所定のタイミングで一時的にハイレベルとされる。ま
た、タイミング信号φｏｅは、図４に示されるように、
通常ロウレベルとされ、読み出しポートが選択状態とさ
れるとき、他のタイミング信号に遅れてハイレベルとさ
れる。
【００４９】データ入力バッファＤＩＢは、スタティッ
ク型ＲＡＭの書き込みポートが選択状態とされるとき、
論理集積回路装置の図示されない前段回路から供給され
る入力データＤｉｎを取り込み、これを保持する。ま
た、この入力データＤｉｎをもとに、内部入力データｄ
ｉを形成し、ライトアンプＷＡに供給する。
ク型ＲＡＭの書き込みポートが選択状態とされるとき、
論理集積回路装置の図示されない前段回路から供給され
る入力データＤｉｎを取り込み、これを保持する。ま
た、この入力データＤｉｎをもとに、内部入力データｄ
ｉを形成し、ライトアンプＷＡに供給する。
【００５０】ライトアンプＷＡは、特に制限されない
が、図２に示されるように、回路の電源電圧及び接地電
位間に直列形態に設けられる２個の出力ＭＯＳＦＥＴＱ
７及びＱ４４を基本構成とする。これらのＭＯＳＦＥＴ
Ｑ７及びＱ４４の共通結合されたドレインは、上記書き
込み用共通データ線ＣＤｗに結合され、さらにプリチャ
ージＭＯＳＦＥＴＱ６を介して回路の電源電圧に結合さ
れる。このプリチャージＭＯＳＦＥＴＱ６のゲートに
は、上記反転タイミング信号／φｐｗが供給される。
が、図２に示されるように、回路の電源電圧及び接地電
位間に直列形態に設けられる２個の出力ＭＯＳＦＥＴＱ
７及びＱ４４を基本構成とする。これらのＭＯＳＦＥＴ
Ｑ７及びＱ４４の共通結合されたドレインは、上記書き
込み用共通データ線ＣＤｗに結合され、さらにプリチャ
ージＭＯＳＦＥＴＱ６を介して回路の電源電圧に結合さ
れる。このプリチャージＭＯＳＦＥＴＱ６のゲートに
は、上記反転タイミング信号／φｐｗが供給される。
【００５１】ライトアンプＷＡの出力ＭＯＳＦＥＴＱ７
のゲートは、ナンドゲート回路ＮＡＧ１の出力端子に結
合され、出力ＭＯＳＦＥＴＱ４４のゲートは、ノアゲー
ト回路ＮＯＧ１の出力端子に結合される。ナンドゲート
回路ＮＡＧ１の一方の入力端子には、上記タイミング信
号φｗが供給され、ノアゲート回路ＮＯＧ１の一方の入
力端子には、上記タイミング信号φｗのインバータ回路
Ｎ１０による反転信号が供給される。ナンドゲート回路
ＮＡＧ１及びノアゲート回路ＮＯＧ１の他方の入力端子
には、上記内部入力データｄｉのインバータ回路Ｎ９に
よる反転信号が共通に供給される。
のゲートは、ナンドゲート回路ＮＡＧ１の出力端子に結
合され、出力ＭＯＳＦＥＴＱ４４のゲートは、ノアゲー
ト回路ＮＯＧ１の出力端子に結合される。ナンドゲート
回路ＮＡＧ１の一方の入力端子には、上記タイミング信
号φｗが供給され、ノアゲート回路ＮＯＧ１の一方の入
力端子には、上記タイミング信号φｗのインバータ回路
Ｎ１０による反転信号が供給される。ナンドゲート回路
ＮＡＧ１及びノアゲート回路ＮＯＧ１の他方の入力端子
には、上記内部入力データｄｉのインバータ回路Ｎ９に
よる反転信号が共通に供給される。
【００５２】スタティック型ＲＡＭの書き込みポートが
非選択状態とされるとき、上記反転タイミング信号／φ
ｐｗならびにタイミング信号φｗはともにロウレベルと
される。したがって、ナンドゲート回路ＮＡＧ１の出力
信号は、内部入力データｄｉに関係なくハイレベルに固
定され、ノアゲート回路ＮＯＧ１の出力信号は、内部入
力データｄｉに関係なくロウレベルに固定される。この
ため、出力ＭＯＳＦＥＴＱ７及びＱ４４は、ともにオフ
状態となる。このとき、反転タイミング信号／φｐｗが
ロウレベルとされることで、プリチャージＭＯＳＦＥＴ
Ｑ６がオン状態となり、書き込み用共通データ線ＣＤｗ
は、回路の電源電圧のようなハイレベルにプリチャージ
される。
非選択状態とされるとき、上記反転タイミング信号／φ
ｐｗならびにタイミング信号φｗはともにロウレベルと
される。したがって、ナンドゲート回路ＮＡＧ１の出力
信号は、内部入力データｄｉに関係なくハイレベルに固
定され、ノアゲート回路ＮＯＧ１の出力信号は、内部入
力データｄｉに関係なくロウレベルに固定される。この
ため、出力ＭＯＳＦＥＴＱ７及びＱ４４は、ともにオフ
状態となる。このとき、反転タイミング信号／φｐｗが
ロウレベルとされることで、プリチャージＭＯＳＦＥＴ
Ｑ６がオン状態となり、書き込み用共通データ線ＣＤｗ
は、回路の電源電圧のようなハイレベルにプリチャージ
される。
【００５３】スタティック型ＲＡＭの書き込みポートが
選択状態とされると、まず反転タイミング信号／φｐｗ
がハイレベルとされ、続いてタイミング信号φｗが所定
のタイミングで一時的にハイレベルとされる。ライトア
ンプＷＡでは、反転タイミング信号φｐｗがハイレベル
とされることで、プリチャージＭＯＳＦＥＴＱ６がオフ
状態となり、書き込み用共通データ線ＣＤｗのプリチャ
ージ動作が停止される。また、タイミング信号φｗがハ
イレベルとされることで、出力ＭＯＳＦＥＴＱ７又はＱ
４４が内部入力データｄｉに従って相補的にオン状態と
なり、書き込み用共通データ線ＣＤｗが選択的にロウレ
ベル又はハイレベルとされる。
選択状態とされると、まず反転タイミング信号／φｐｗ
がハイレベルとされ、続いてタイミング信号φｗが所定
のタイミングで一時的にハイレベルとされる。ライトア
ンプＷＡでは、反転タイミング信号φｐｗがハイレベル
とされることで、プリチャージＭＯＳＦＥＴＱ６がオフ
状態となり、書き込み用共通データ線ＣＤｗのプリチャ
ージ動作が停止される。また、タイミング信号φｗがハ
イレベルとされることで、出力ＭＯＳＦＥＴＱ７又はＱ
４４が内部入力データｄｉに従って相補的にオン状態と
なり、書き込み用共通データ線ＣＤｗが選択的にロウレ
ベル又はハイレベルとされる。
【００５４】すなわち、入力データＤｉｎが論理“１”
とされ、内部入力データｄｉがハイレベルとされると
き、ライトアンプＷＡでは、タイミング信号φｗがハイ
レベルとされた時点で、ノアゲート回路ＮＯＧ１の出力
信号がハイレベルとなる。したがって、出力ＭＯＳＦＥ
ＴＱ４４がオン状態となり、書き込み用共通データ線Ｃ
Ｄｗが回路の接地電位のようなロウレベルとされる。書
き込み用共通データ線ＣＤｗのロウレベルは、前述のよ
うに、カラムスイッチＣＳＷ及び対応する書き込み用デ
ータ線Ｄｗ１ないしＤｗｎを介して、選択されたメモリ
セルに伝達される。その結果、対応するラッチの入力ノ
ードがロウレベルとされ、出力ノードがハイレベルとさ
れる。このとき、選択されたメモリセルのラッチを構成
するインバータ回路のうちその出力端子が上記入力ノー
ドに結合されるインバータ回路Ｎ２は、前述のように、
他方のインバータ回路Ｎ１に比較して小さな駆動能力を
持つように設計される。このため、この実施例のスタテ
ィック型ＲＡＭでは、メモリセルの書き込みに必要な動
作電流が削減され、また書き込み動作の安定化が図られ
る。
とされ、内部入力データｄｉがハイレベルとされると
き、ライトアンプＷＡでは、タイミング信号φｗがハイ
レベルとされた時点で、ノアゲート回路ＮＯＧ１の出力
信号がハイレベルとなる。したがって、出力ＭＯＳＦＥ
ＴＱ４４がオン状態となり、書き込み用共通データ線Ｃ
Ｄｗが回路の接地電位のようなロウレベルとされる。書
き込み用共通データ線ＣＤｗのロウレベルは、前述のよ
うに、カラムスイッチＣＳＷ及び対応する書き込み用デ
ータ線Ｄｗ１ないしＤｗｎを介して、選択されたメモリ
セルに伝達される。その結果、対応するラッチの入力ノ
ードがロウレベルとされ、出力ノードがハイレベルとさ
れる。このとき、選択されたメモリセルのラッチを構成
するインバータ回路のうちその出力端子が上記入力ノー
ドに結合されるインバータ回路Ｎ２は、前述のように、
他方のインバータ回路Ｎ１に比較して小さな駆動能力を
持つように設計される。このため、この実施例のスタテ
ィック型ＲＡＭでは、メモリセルの書き込みに必要な動
作電流が削減され、また書き込み動作の安定化が図られ
る。
【００５５】一方、入力データＤｉｎが論理“０”とさ
れ、内部入力データｄｉがロウレベルとされると、ライ
トアンプＷＡでは、タイミング信号φｗがハイレベルと
された時点で、ナンドゲート回路ＮＡＧ１の出力信号が
ロウレベルとなる。したがって、出力ＭＯＳＦＥＴＱ７
がオン状態となり、書き込み用共通データ線ＣＤｗが回
路の電源電圧のようなハイレベルとされる。書き込み用
共通データ線ＣＤｗのハイレベルは、同様に、カラムス
イッチＣＳＷ及び対応する書き込み用データ線Ｄｗ１な
いしＤｗｎを介して、選択されたメモリセルに伝達され
る。その結果、対応するラッチの入力ノードがハイレベ
ルとされ、その出力ノードがロウレベルとされる。
れ、内部入力データｄｉがロウレベルとされると、ライ
トアンプＷＡでは、タイミング信号φｗがハイレベルと
された時点で、ナンドゲート回路ＮＡＧ１の出力信号が
ロウレベルとなる。したがって、出力ＭＯＳＦＥＴＱ７
がオン状態となり、書き込み用共通データ線ＣＤｗが回
路の電源電圧のようなハイレベルとされる。書き込み用
共通データ線ＣＤｗのハイレベルは、同様に、カラムス
イッチＣＳＷ及び対応する書き込み用データ線Ｄｗ１な
いしＤｗｎを介して、選択されたメモリセルに伝達され
る。その結果、対応するラッチの入力ノードがハイレベ
ルとされ、その出力ノードがロウレベルとされる。
【００５６】次に、センスアンプＳＡは、特に制限され
ないが、図２に示されるように、差動形態とされる一対
のＭＯＳＦＥＴＱ４６（第１６のＭＯＳＦＥＴ）及びＱ
４５（第１７のＭＯＳＦＥＴ）を含むセンス回路（差動
増幅回路）を基本構成とする。ＭＯＳＦＥＴＱ４６及び
Ｑ４５のドレインと回路の電源電圧との間には、ＭＯＳ
ＦＥＴＱ１２（第１８のＭＯＳＦＥＴ）及びＱ１１（第
１９のＭＯＳＦＥＴ）がそれぞれ設けられる。ＭＯＳＦ
ＥＴＱ１２のゲートは、そのドレインに結合され、さら
にＭＯＳＦＥＴＱ１１のゲートに結合される。これによ
り、ＭＯＳＦＥＴＱ１２及びＱ１１は、電流ミラー形態
とされる。ＭＯＳＦＥＴＱ４６及びＱ４５の共通結合さ
れたソースと回路の接地電位との間には、駆動ＭＯＳＦ
ＥＴＱ４７（第２０のＭＯＳＦＥＴ）が設けられる。駆
動ＭＯＳＦＥＴＱ４７のゲートには、上記タイミング信
号φｐｒのインバータ回路Ｎ１２による反転遅延信号す
なわちタイミング信号φｒ１が供給される。
ないが、図２に示されるように、差動形態とされる一対
のＭＯＳＦＥＴＱ４６（第１６のＭＯＳＦＥＴ）及びＱ
４５（第１７のＭＯＳＦＥＴ）を含むセンス回路（差動
増幅回路）を基本構成とする。ＭＯＳＦＥＴＱ４６及び
Ｑ４５のドレインと回路の電源電圧との間には、ＭＯＳ
ＦＥＴＱ１２（第１８のＭＯＳＦＥＴ）及びＱ１１（第
１９のＭＯＳＦＥＴ）がそれぞれ設けられる。ＭＯＳＦ
ＥＴＱ１２のゲートは、そのドレインに結合され、さら
にＭＯＳＦＥＴＱ１１のゲートに結合される。これによ
り、ＭＯＳＦＥＴＱ１２及びＱ１１は、電流ミラー形態
とされる。ＭＯＳＦＥＴＱ４６及びＱ４５の共通結合さ
れたソースと回路の接地電位との間には、駆動ＭＯＳＦ
ＥＴＱ４７（第２０のＭＯＳＦＥＴ）が設けられる。駆
動ＭＯＳＦＥＴＱ４７のゲートには、上記タイミング信
号φｐｒのインバータ回路Ｎ１２による反転遅延信号す
なわちタイミング信号φｒ１が供給される。
【００５７】ＭＯＳＦＥＴＱ４６のゲートは、このセン
ス回路の非反転入力ノードｎｉとして、上記読み出し用
共通データ線ＣＤｒに結合され、特に制限されないが、
さらにＭＯＳＦＥＴＱ８（第２３のＭＯＳＦＥＴ）及び
Ｑ９（第２２のＭＯＳＦＥＴ）を介して回路の電源電圧
に結合される。このうち、ＭＯＳＦＥＴＱ９のゲートに
は、上記タイミング信号φｐｒのインバータ回路Ｎ１２
及びＮ１３による遅延信号すなわち反転タイミング信号
／φｒ２が供給され、ＭＯＳＦＥＴＱ８のゲートには、
上記反転タイミング信号／φｒ２のインバータ回路Ｎ１
４による反転遅延信号すなわちタイミング信号φｒ３が
供給される。この実施例において、ＭＯＳＦＥＴＱ９
は、比較的小さなコンダクタンスを持つように設計され
る。
ス回路の非反転入力ノードｎｉとして、上記読み出し用
共通データ線ＣＤｒに結合され、特に制限されないが、
さらにＭＯＳＦＥＴＱ８（第２３のＭＯＳＦＥＴ）及び
Ｑ９（第２２のＭＯＳＦＥＴ）を介して回路の電源電圧
に結合される。このうち、ＭＯＳＦＥＴＱ９のゲートに
は、上記タイミング信号φｐｒのインバータ回路Ｎ１２
及びＮ１３による遅延信号すなわち反転タイミング信号
／φｒ２が供給され、ＭＯＳＦＥＴＱ８のゲートには、
上記反転タイミング信号／φｒ２のインバータ回路Ｎ１
４による反転遅延信号すなわちタイミング信号φｒ３が
供給される。この実施例において、ＭＯＳＦＥＴＱ９
は、比較的小さなコンダクタンスを持つように設計され
る。
【００５８】センスアンプＳＡは、さらに上記センス回
路の非反転入力ノードｎｉとＭＯＳＦＥＴＱ４５のゲー
トすなわち反転入力ノード／ｎｉとの間に設けられる相
補スイッチＭＯＳＦＥＴＱ１３・Ｑ４８（第１の短絡手
段）を含む。このうち、ＭＯＳＦＥＴＱ１３のゲートに
は、上記タイミング信号φｒ３が供給され、ＭＯＳＦＥ
ＴＱ４８のゲートには、上記タイミング信号φｒ３のイ
ンバータ回路Ｎ１５による反転信号すなわち反転タイミ
ング信号／φｒ４が供給される。この実施例において、
上記タイミング信号φｒ１及びφｒ３ならびに反転タイ
ミング信号／φｒ２及び／φｒ４は、図４に示されるよ
うな時間関係を持つ。
路の非反転入力ノードｎｉとＭＯＳＦＥＴＱ４５のゲー
トすなわち反転入力ノード／ｎｉとの間に設けられる相
補スイッチＭＯＳＦＥＴＱ１３・Ｑ４８（第１の短絡手
段）を含む。このうち、ＭＯＳＦＥＴＱ１３のゲートに
は、上記タイミング信号φｒ３が供給され、ＭＯＳＦＥ
ＴＱ４８のゲートには、上記タイミング信号φｒ３のイ
ンバータ回路Ｎ１５による反転信号すなわち反転タイミ
ング信号／φｒ４が供給される。この実施例において、
上記タイミング信号φｒ１及びφｒ３ならびに反転タイ
ミング信号／φｒ２及び／φｒ４は、図４に示されるよ
うな時間関係を持つ。
【００５９】すなわち、タイミング信号φｒ１は、タイ
ミング信号φｐｒをやや遅延して反転した信号とされ、
反転タイミング信号／φｒ２は、上記タイミング信号φ
ｒ１をやや遅延して反転した信号とされる。さらに、タ
イミング信号φｒ３は、上記反転タイミング信号φｒ２
をやや遅延して反転した信号とされ、反転タイミング信
号／φｒ４は、上記タイミング信号φｒ３をほぼ遅延な
く反転した信号とされる。上記相補スイッチＭＯＳＦＥ
ＴＱ１３・Ｑ４８は、タイミング信号φｒ３がロウレベ
ルとされ反転タイミング信号／φｒ４がハイレベルとさ
れるとき、ほぼ同時にオン状態となり、センス回路の非
反転入力ノードｎｉと反転入力ノード／ｎｉを短絡す
る。
ミング信号φｐｒをやや遅延して反転した信号とされ、
反転タイミング信号／φｒ２は、上記タイミング信号φ
ｒ１をやや遅延して反転した信号とされる。さらに、タ
イミング信号φｒ３は、上記反転タイミング信号φｒ２
をやや遅延して反転した信号とされ、反転タイミング信
号／φｒ４は、上記タイミング信号φｒ３をほぼ遅延な
く反転した信号とされる。上記相補スイッチＭＯＳＦＥ
ＴＱ１３・Ｑ４８は、タイミング信号φｒ３がロウレベ
ルとされ反転タイミング信号／φｒ４がハイレベルとさ
れるとき、ほぼ同時にオン状態となり、センス回路の非
反転入力ノードｎｉと反転入力ノード／ｎｉを短絡す
る。
【００６０】ＭＯＳＦＥＴＱ４５及びＱ１１の共通結合
されたドレインは、このセンス回路の非反転出力ノード
ｎｏとして、出力インバータ回路Ｎ１１の入力端子に結
合され、さらにプリセットＭＯＳＦＥＴＱ１０（第２１
のＭＯＳＦＥＴ）を介して回路の電源電圧に結合され
る。このＭＯＳＦＥＴＱ１０のゲートには、上記タイミ
ング信号φｒ１が供給される。出力インバータ回路Ｎ１
１の出力信号は、センスアンプＳＡの出力信号すなわち
内部出力データｄｏとして、データ出力バッファＤＯＢ
に供給される。
されたドレインは、このセンス回路の非反転出力ノード
ｎｏとして、出力インバータ回路Ｎ１１の入力端子に結
合され、さらにプリセットＭＯＳＦＥＴＱ１０（第２１
のＭＯＳＦＥＴ）を介して回路の電源電圧に結合され
る。このＭＯＳＦＥＴＱ１０のゲートには、上記タイミ
ング信号φｒ１が供給される。出力インバータ回路Ｎ１
１の出力信号は、センスアンプＳＡの出力信号すなわち
内部出力データｄｏとして、データ出力バッファＤＯＢ
に供給される。
【００６１】この実施例のセンスアンプＳＡは、特に制
限されないが、さらに上記センス回路の非反転出力ノー
ドｎｏとＭＯＳＦＥＴＱ４６及びＱ１２の共通結合され
たドレインすなわち反転出力ノード／ｎｏとの間に設け
られる相補スイッチＭＯＳＦＥＴＱ１４・Ｑ４９（第２
の短絡手段）を含む。このうち、ＭＯＳＦＥＴＱ１４の
ゲートには、上記タイミング信号φｒ３が供給され、Ｍ
ＯＳＦＥＴＱ４９のゲートには、上記反転タイミング信
号／φｒ４が供給される。これにより、相補スイッチＭ
ＯＳＦＥＴＱ１４・Ｑ４９は、タイミング信号φｒ３が
ロウレベルとされ、反転タイミング信号／φｒ４がハイ
レベルとされるとき、上記相補スイッチＭＯＳＦＥＴＱ
１３・Ｑ４８と同時にオン状態となり、センス回路の非
反転出力ノードｎｏと反転出力ノード／ｎｏを短絡す
る。
限されないが、さらに上記センス回路の非反転出力ノー
ドｎｏとＭＯＳＦＥＴＱ４６及びＱ１２の共通結合され
たドレインすなわち反転出力ノード／ｎｏとの間に設け
られる相補スイッチＭＯＳＦＥＴＱ１４・Ｑ４９（第２
の短絡手段）を含む。このうち、ＭＯＳＦＥＴＱ１４の
ゲートには、上記タイミング信号φｒ３が供給され、Ｍ
ＯＳＦＥＴＱ４９のゲートには、上記反転タイミング信
号／φｒ４が供給される。これにより、相補スイッチＭ
ＯＳＦＥＴＱ１４・Ｑ４９は、タイミング信号φｒ３が
ロウレベルとされ、反転タイミング信号／φｒ４がハイ
レベルとされるとき、上記相補スイッチＭＯＳＦＥＴＱ
１３・Ｑ４８と同時にオン状態となり、センス回路の非
反転出力ノードｎｏと反転出力ノード／ｎｏを短絡す
る。
【００６２】スタティック型ＲＡＭの読み出しポートが
非選択状態とされ、上記タイミング信号φｐｒがハイレ
ベルとされるとき、図４に示されるように、タイミング
信号φｒ１及びφｒ３はロウレベルとされ、反転タイミ
ング信号／φｒ２及び／φｒ４はハイレベルとされる。
したがって、センスアンプＳＡでは、プリチャージＭＯ
ＳＦＥＴＱ８ならびにプリセットＭＯＳＦＥＴＱ１０が
オン状態となり、ＭＯＳＦＥＴＱ９及び駆動ＭＯＳＦＥ
ＴＱ４７がオフ状態となる。また、相補スイッチＭＯＳ
ＦＥＴＱ１３・Ｑ４８及びＱ１４・Ｑ４９がともにオン
状態となり、センス回路の非反転入力ノードｎｉと反転
入力ノードｎｉならびに非反転出力ノードｎｏと反転出
力ノード／ｎｏが短絡される。
非選択状態とされ、上記タイミング信号φｐｒがハイレ
ベルとされるとき、図４に示されるように、タイミング
信号φｒ１及びφｒ３はロウレベルとされ、反転タイミ
ング信号／φｒ２及び／φｒ４はハイレベルとされる。
したがって、センスアンプＳＡでは、プリチャージＭＯ
ＳＦＥＴＱ８ならびにプリセットＭＯＳＦＥＴＱ１０が
オン状態となり、ＭＯＳＦＥＴＱ９及び駆動ＭＯＳＦＥ
ＴＱ４７がオフ状態となる。また、相補スイッチＭＯＳ
ＦＥＴＱ１３・Ｑ４８及びＱ１４・Ｑ４９がともにオン
状態となり、センス回路の非反転入力ノードｎｉと反転
入力ノードｎｉならびに非反転出力ノードｎｏと反転出
力ノード／ｎｏが短絡される。
【００６３】これにより、センス回路は、非動作状態と
され、その非反転入力ノードｎｉすなわち読み出し用共
通データ線ＣＤｒと非反転出力ノードｎｏは、回路の電
源電圧のようなハイレベルにプリチャージされる。これ
らのハイレベルは、上記相補スイッチＭＯＳＦＥＴＱ１
３・Ｑ４８及びＱ１４・Ｑ４９を介して、センス回路の
反転入力ノード／ｎｉ及び反転出力ノード／ｎｏにも伝
達される。センスアンプＳＡの出力信号すなわち内部出
力データｄｏは、センス回路の非反転出力ノードｎｏが
ハイレベルとされることで、ロウレベルとされる。
され、その非反転入力ノードｎｉすなわち読み出し用共
通データ線ＣＤｒと非反転出力ノードｎｏは、回路の電
源電圧のようなハイレベルにプリチャージされる。これ
らのハイレベルは、上記相補スイッチＭＯＳＦＥＴＱ１
３・Ｑ４８及びＱ１４・Ｑ４９を介して、センス回路の
反転入力ノード／ｎｉ及び反転出力ノード／ｎｏにも伝
達される。センスアンプＳＡの出力信号すなわち内部出
力データｄｏは、センス回路の非反転出力ノードｎｏが
ハイレベルとされることで、ロウレベルとされる。
【００６４】スタティック型ＲＡＭの読み出しポートが
選択状態とされタイミング信号φｐｒがロウレベルとさ
れると、センスアンプＳＡでは、図４に示されるよう
に、まずやや遅れてタイミング信号φｒ１がハイレベル
とされ、さらにやや遅れて反転タイミング信号／φｒ２
がロウレベルとされる。また、これにやや遅れてタイミ
ング信号φｒ３がハイレベルとされ、ほぼ同時に反転タ
イミング信号／φｒ４がロウレベルとされる。ここで、
上記タイミング信号φｒ１がハイレベルとされるタイミ
ングは、特に制限されないが、カラムスイッチＣＳＷに
よる読み出し用データ線の選択動作すなわち列選択動作
が開始される直前とされ、タイミング信号φｒ３がハイ
レベルとされ反転タイミング信号／φｒ４がロウレベル
とされるタイミングは、上記読み出し用データ線の選択
動作が終了してから読み出し用Ｘワード線による行選択
動作が開始されるまでの間とされる。
選択状態とされタイミング信号φｐｒがロウレベルとさ
れると、センスアンプＳＡでは、図４に示されるよう
に、まずやや遅れてタイミング信号φｒ１がハイレベル
とされ、さらにやや遅れて反転タイミング信号／φｒ２
がロウレベルとされる。また、これにやや遅れてタイミ
ング信号φｒ３がハイレベルとされ、ほぼ同時に反転タ
イミング信号／φｒ４がロウレベルとされる。ここで、
上記タイミング信号φｒ１がハイレベルとされるタイミ
ングは、特に制限されないが、カラムスイッチＣＳＷに
よる読み出し用データ線の選択動作すなわち列選択動作
が開始される直前とされ、タイミング信号φｒ３がハイ
レベルとされ反転タイミング信号／φｒ４がロウレベル
とされるタイミングは、上記読み出し用データ線の選択
動作が終了してから読み出し用Ｘワード線による行選択
動作が開始されるまでの間とされる。
【００６５】センスアンプＳＡでは、まず上記タイミン
グ信号φｒ１がハイレベルとされることで、ＭＯＳＦＥ
ＴＱ１０がオフ状態となり、駆動ＭＯＳＦＥＴＱ４７が
オン状態となる。したがって、非反転出力ノードｎｏの
プリセット動作が停止されるとともに、センス回路が、
その非反転出力ノードｎｏ及び反転出力ノード／ｎｏが
短絡されたままの状態で、動作状態とされる。このた
め、センス回路の非反転出力ノードｎｏ及び反転出力ノ
ード／ｎｏは、ともにほぼ中心レベルまで低下される。
これにより、プリチャージＭＯＳＦＥＴＱ１０が設けら
れることにともなうオフセットが解消され、非反転出力
ノードｎｏ及び反転出力ノード／ｎｏの動作開始直前の
レベルが均一化される。その結果、この実施例のセンス
回路は、相補スイッチＭＯＳＦＥＴＱ１４・Ｑ４９が付
加されない従来のセンス回路に比較して、その動作が安
定化され、等価的にスタティック型ＲＡＭの読み出し動
作が高速化されるものとなる。
グ信号φｒ１がハイレベルとされることで、ＭＯＳＦＥ
ＴＱ１０がオフ状態となり、駆動ＭＯＳＦＥＴＱ４７が
オン状態となる。したがって、非反転出力ノードｎｏの
プリセット動作が停止されるとともに、センス回路が、
その非反転出力ノードｎｏ及び反転出力ノード／ｎｏが
短絡されたままの状態で、動作状態とされる。このた
め、センス回路の非反転出力ノードｎｏ及び反転出力ノ
ード／ｎｏは、ともにほぼ中心レベルまで低下される。
これにより、プリチャージＭＯＳＦＥＴＱ１０が設けら
れることにともなうオフセットが解消され、非反転出力
ノードｎｏ及び反転出力ノード／ｎｏの動作開始直前の
レベルが均一化される。その結果、この実施例のセンス
回路は、相補スイッチＭＯＳＦＥＴＱ１４・Ｑ４９が付
加されない従来のセンス回路に比較して、その動作が安
定化され、等価的にスタティック型ＲＡＭの読み出し動
作が高速化されるものとなる。
【００６６】次に、センスアンプＳＡでは、反転タイミ
ング信号／φｒ２がロウレベルとされることで、ＭＯＳ
ＦＥＴＱ９がオン状態となる。このＭＯＳＦＥＴＱ９
は、前述のように、比較的小さなコンダクタンスを持つ
ように設計され、またセンス回路が動作状態とされる
間、継続してオン状態とされる。その結果、ＭＯＳＦＥ
ＴＱ９は、図４に点線で示されるように、選択されたメ
モリセルの保持データが論理“０”である場合に、読み
出し用共通データ線ＣＤｒのレベルを徐々に上昇させ、
センス回路の動作を安定化させる作用を持つ。
ング信号／φｒ２がロウレベルとされることで、ＭＯＳ
ＦＥＴＱ９がオン状態となる。このＭＯＳＦＥＴＱ９
は、前述のように、比較的小さなコンダクタンスを持つ
ように設計され、またセンス回路が動作状態とされる
間、継続してオン状態とされる。その結果、ＭＯＳＦＥ
ＴＱ９は、図４に点線で示されるように、選択されたメ
モリセルの保持データが論理“０”である場合に、読み
出し用共通データ線ＣＤｒのレベルを徐々に上昇させ、
センス回路の動作を安定化させる作用を持つ。
【００６７】ところで、タイミング信号φｒ３がハイレ
ベルとされ反転タイミング信号／φｒ４がロウレベルと
されるのに先立って、メモリアレイＭＡＲＹ及びカラム
スイッチＣＳＷでは、読み出し用Ｙワード線ＷＹｒ０〜
ＷＹｒｎによる読み出し用データ線Ｄｒ０〜Ｄｒｎの選
択動作が開始され、指定される１本の読み出し用データ
線と読み出し用共通データ線ＣＤｒが接続状態とされ
る。そして、前述のように、チャージシェア作用によっ
て選択された読み出し用データ線のレベルが上昇し、読
み出し用共通データ線ＣＤｒのレベルが低下して、とも
に所定のレベルに到達する。
ベルとされ反転タイミング信号／φｒ４がロウレベルと
されるのに先立って、メモリアレイＭＡＲＹ及びカラム
スイッチＣＳＷでは、読み出し用Ｙワード線ＷＹｒ０〜
ＷＹｒｎによる読み出し用データ線Ｄｒ０〜Ｄｒｎの選
択動作が開始され、指定される１本の読み出し用データ
線と読み出し用共通データ線ＣＤｒが接続状態とされ
る。そして、前述のように、チャージシェア作用によっ
て選択された読み出し用データ線のレベルが上昇し、読
み出し用共通データ線ＣＤｒのレベルが低下して、とも
に所定のレベルに到達する。
【００６８】ここで、チャージシェア終了後のレベルＶ
ｓは、回路の電源電圧Ｖｃｃとし、選択された読み出し
用データ線及び読み出し用共通データ線ＣＤｒの寄生容
量をそれぞれＣｄ及びＣｃとするとき、 Ｖｓ＝Ｖｃｃ×（Ｃｃ／（Ｃｃ＋Ｃｄ）） となる。通常のスタティック型ＲＡＭにおいて、上記読
み出し用データ線の寄生容量Ｃｄは、読み出し用共通デ
ータ線の寄生容量Ｃｃに比較して例えば４倍程度大き
い。したがって、上記チャージシェア後のレベルＶｓ
は、回路の電源電圧Ｖｃｃを＋５Ｖとするとき、約＋１
Ｖのような低いレベルとなり、センスアンプＳＡの差動
増幅回路が効率的に動作できるバイアス電圧とならな
い。
ｓは、回路の電源電圧Ｖｃｃとし、選択された読み出し
用データ線及び読み出し用共通データ線ＣＤｒの寄生容
量をそれぞれＣｄ及びＣｃとするとき、 Ｖｓ＝Ｖｃｃ×（Ｃｃ／（Ｃｃ＋Ｃｄ）） となる。通常のスタティック型ＲＡＭにおいて、上記読
み出し用データ線の寄生容量Ｃｄは、読み出し用共通デ
ータ線の寄生容量Ｃｃに比較して例えば４倍程度大き
い。したがって、上記チャージシェア後のレベルＶｓ
は、回路の電源電圧Ｖｃｃを＋５Ｖとするとき、約＋１
Ｖのような低いレベルとなり、センスアンプＳＡの差動
増幅回路が効率的に動作できるバイアス電圧とならな
い。
【００６９】このため、この実施例のセンスアンプＳＡ
では、読み出し用データ線の選択動作が開始されてか
ら、言い換えると選択された読み出し用データ線及び読
み出し用共通データ線ＣＤｒによるチャージシェアが開
始されてから、相補スイッチＭＯＳＦＥＴＱ１３・Ｑ４
８によるセンス回路の非反転入力ノードｎｉ及び反転入
力ノード／ｎｉの短絡処理が解かれるまでの間、ＭＯＳ
ＦＥＴＱ８がオン状態のままとされる。その結果、選択
された読み出し用データ線及び読み出し用共通データ線
ＣＤｒのレベルが押し上げられ、回路の電源電圧Ｖｃｃ
の二分の１のような所定のレベルＶｒ（第１のレベル）
とされる。これにより、センスアンプＳＡのセンス回路
に対して、最も効率的なバイアス電圧が与えられるもの
となる。
では、読み出し用データ線の選択動作が開始されてか
ら、言い換えると選択された読み出し用データ線及び読
み出し用共通データ線ＣＤｒによるチャージシェアが開
始されてから、相補スイッチＭＯＳＦＥＴＱ１３・Ｑ４
８によるセンス回路の非反転入力ノードｎｉ及び反転入
力ノード／ｎｉの短絡処理が解かれるまでの間、ＭＯＳ
ＦＥＴＱ８がオン状態のままとされる。その結果、選択
された読み出し用データ線及び読み出し用共通データ線
ＣＤｒのレベルが押し上げられ、回路の電源電圧Ｖｃｃ
の二分の１のような所定のレベルＶｒ（第１のレベル）
とされる。これにより、センスアンプＳＡのセンス回路
に対して、最も効率的なバイアス電圧が与えられるもの
となる。
【００７０】タイミング信号φｒ３がハイレベルとさ
れ、反転タイミング信号／φｒ４がロウレベルとされる
と、センスアンプＳＡでは、相補スイッチＭＯＳＦＥＴ
Ｑ１３・Ｑ４８及びＱ１４・Ｑ４９がオフ状態となり、
センス回路の非反転入力ノードｎｉ及び反転入力ノード
／ｎｉ間ならびに非反転出力ノードｎｏ及び反転出力ノ
ード／ｎｏ間の短絡処理が解かれる。また、上記プリチ
ャージＭＯＳＦＥＴＱ８がオフ状態となり、読み出し用
共通データ線ＣＤｒのプリチャージ動作が停止される。
これにより、センス回路は、実質的に増幅動作を行いう
る状態とされ、読み出し用共通データ線ＣＤｒにメモリ
セルの読み出し信号が伝達されるのを待ち合わせる。と
ころで、センス回路の反転入力ノード／ｎｉには、次に
相補スイッチＭＯＳＦＥＴＱ１３・Ｑ４８がオン状態と
されるまでの間、上記レベルＶｒが保持され、読み出し
信号の増幅動作を行う基準電位とされる。
れ、反転タイミング信号／φｒ４がロウレベルとされる
と、センスアンプＳＡでは、相補スイッチＭＯＳＦＥＴ
Ｑ１３・Ｑ４８及びＱ１４・Ｑ４９がオフ状態となり、
センス回路の非反転入力ノードｎｉ及び反転入力ノード
／ｎｉ間ならびに非反転出力ノードｎｏ及び反転出力ノ
ード／ｎｏ間の短絡処理が解かれる。また、上記プリチ
ャージＭＯＳＦＥＴＱ８がオフ状態となり、読み出し用
共通データ線ＣＤｒのプリチャージ動作が停止される。
これにより、センス回路は、実質的に増幅動作を行いう
る状態とされ、読み出し用共通データ線ＣＤｒにメモリ
セルの読み出し信号が伝達されるのを待ち合わせる。と
ころで、センス回路の反転入力ノード／ｎｉには、次に
相補スイッチＭＯＳＦＥＴＱ１３・Ｑ４８がオン状態と
されるまでの間、上記レベルＶｒが保持され、読み出し
信号の増幅動作を行う基準電位とされる。
【００７１】メモリアレイＭＡＲＹの読み出し用Ｘワー
ド線ＷＸｒ０〜ＷＸｒｍが択一的にハイレベルとされ、
行選択動作が行われると、選択された１個のメモリセル
の読み出し信号が、すでに選択済みの読み出し用データ
線及び読み出し用共通データ線ＣＤｒを介して、センス
アンプＳＡに伝達される。この読み出し信号は、前述の
ように、選択されたメモリセルの保持データが論理
“１”であると、図４に実線で示されるように、上記レ
ベルＶｒから徐々に低下して最終的に回路の接地電位の
ようなロウレベルとされ、また選択されたメモリセルの
保持データが論理“０”であると、上記レベルＶｒを維
持しようとする。
ド線ＷＸｒ０〜ＷＸｒｍが択一的にハイレベルとされ、
行選択動作が行われると、選択された１個のメモリセル
の読み出し信号が、すでに選択済みの読み出し用データ
線及び読み出し用共通データ線ＣＤｒを介して、センス
アンプＳＡに伝達される。この読み出し信号は、前述の
ように、選択されたメモリセルの保持データが論理
“１”であると、図４に実線で示されるように、上記レ
ベルＶｒから徐々に低下して最終的に回路の接地電位の
ようなロウレベルとされ、また選択されたメモリセルの
保持データが論理“０”であると、上記レベルＶｒを維
持しようとする。
【００７２】ところが、この実施例のスタティック型Ｒ
ＡＭでは、前述のように、比較的小さなコンダクタンス
を持つＭＯＳＦＥＴＱ９が、読み出し用共通データ線Ｃ
Ｄｒと回路の電源電圧との間に設けられ、センス回路が
動作状態とされる間、継続してオン状態とされる。この
ため、読み出し用共通データ線ＣＤｒのレベルすなわち
上記読み出し信号は、図４に点線で示されるように、Ｍ
ＯＳＦＥＴＱ９を介して回路の電源電圧が供給されるこ
とで徐々に押し上げられる。その結果、センス回路の非
反転入力ノードｎｉのレベルすなわち読み出し信号と反
転入力ノード／ｎｉのレベルすなわち基準電位Ｖｒとの
間には、選択されたメモリセルの保持データに従ったレ
ベル差が生じ、このレベル差がセンス回路によって増幅
される。
ＡＭでは、前述のように、比較的小さなコンダクタンス
を持つＭＯＳＦＥＴＱ９が、読み出し用共通データ線Ｃ
Ｄｒと回路の電源電圧との間に設けられ、センス回路が
動作状態とされる間、継続してオン状態とされる。この
ため、読み出し用共通データ線ＣＤｒのレベルすなわち
上記読み出し信号は、図４に点線で示されるように、Ｍ
ＯＳＦＥＴＱ９を介して回路の電源電圧が供給されるこ
とで徐々に押し上げられる。その結果、センス回路の非
反転入力ノードｎｉのレベルすなわち読み出し信号と反
転入力ノード／ｎｉのレベルすなわち基準電位Ｖｒとの
間には、選択されたメモリセルの保持データに従ったレ
ベル差が生じ、このレベル差がセンス回路によって増幅
される。
【００７３】これにより、これまで中間レベルとされて
いたセンス回路の非反転出力ノードｎｏが、選択された
メモリセルの保持データに従って急速に変化される。す
なわち、選択されたメモリセルの保持データが論理
“１”である場合、図４に実線で示されるように、セン
ス回路の非反転出力ノードｎｏは急速に回路の接地電位
のようなロウレベルとされ、インバータ回路Ｎ１１の出
力信号すなわち内部出力データｄｏがハイレベルとされ
る。一方、選択されたメモリセルの保持データが論理
“０”である場合、図４に点線で示されるように、セン
ス回路の非反転出力ノードｎｏは急速に回路の電源電圧
のようなハイレベルとされ、内部出力データｄｏはロウ
レベルのままとされる。
いたセンス回路の非反転出力ノードｎｏが、選択された
メモリセルの保持データに従って急速に変化される。す
なわち、選択されたメモリセルの保持データが論理
“１”である場合、図４に実線で示されるように、セン
ス回路の非反転出力ノードｎｏは急速に回路の接地電位
のようなロウレベルとされ、インバータ回路Ｎ１１の出
力信号すなわち内部出力データｄｏがハイレベルとされ
る。一方、選択されたメモリセルの保持データが論理
“０”である場合、図４に点線で示されるように、セン
ス回路の非反転出力ノードｎｏは急速に回路の電源電圧
のようなハイレベルとされ、内部出力データｄｏはロウ
レベルのままとされる。
【００７４】センスアンプＳＡの出力信号すなわち上記
内部出力データｄｏは、後述するように、タイミング信
号φｏｅがハイレベルとされることで、データ出力バッ
ファＤＯＢを介して送出され、出力データｏｕｔとし
て、論理集積回路装置の図示されない後段回路に伝達さ
れる。
内部出力データｄｏは、後述するように、タイミング信
号φｏｅがハイレベルとされることで、データ出力バッ
ファＤＯＢを介して送出され、出力データｏｕｔとし
て、論理集積回路装置の図示されない後段回路に伝達さ
れる。
【００７５】データ出力バッファＤＯＢは、タイミング
信号φｏｅがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファＤＯＢは、センスアンプＳＡから出力される上記内
部出力データｄｏをもとに出力データｏｕｔを形成し、
論理集積回路装置の図示されない後段回路に供給する。
信号φｏｅがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファＤＯＢは、センスアンプＳＡから出力される上記内
部出力データｄｏをもとに出力データｏｕｔを形成し、
論理集積回路装置の図示されない後段回路に供給する。
【００７６】タイミング発生回路ＴＧは、論理集積回路
装置の図示されない前段回路から供給される書き込みク
ロック信号ＣＷ及び読み出しクロック信号ＣＲをもと
に、上記各種のタイミング信号を形成し、スタティック
型ＲＡＭの各回路に供給する。
装置の図示されない前段回路から供給される書き込みク
ロック信号ＣＷ及び読み出しクロック信号ＣＲをもと
に、上記各種のタイミング信号を形成し、スタティック
型ＲＡＭの各回路に供給する。
【００７７】以上のように、この実施例のスタティック
型ＲＡＭは、大規模論理集積回路装置に搭載され、それ
ぞれ書き込みポート及び読み出しポートとして専用化さ
れた二つのアクセスポートを有する２ポートＲＡＭとさ
れる。この実施例のスタティック型ＲＡＭは、メモリア
レイＭＡＲＹ及びセンスアンプＳＡの構成ならびに選択
方法等について、次のような特徴を有する。すなわち、
型ＲＡＭは、大規模論理集積回路装置に搭載され、それ
ぞれ書き込みポート及び読み出しポートとして専用化さ
れた二つのアクセスポートを有する２ポートＲＡＭとさ
れる。この実施例のスタティック型ＲＡＭは、メモリア
レイＭＡＲＹ及びセンスアンプＳＡの構成ならびに選択
方法等について、次のような特徴を有する。すなわち、
【００７８】（１）メモリアレイの書き込みポートに対
応する書き込み用データ線ならびに読み出しポートに対
応する読み出し用データ線は、それぞれ単一化される。
これにより、スタティック型ＲＡＭの列あたりの所要信
号線数が削減され、メモリセルあたりの所要ＭＯＳＦＥ
Ｔ数が削減される。
応する書き込み用データ線ならびに読み出しポートに対
応する読み出し用データ線は、それぞれ単一化される。
これにより、スタティック型ＲＡＭの列あたりの所要信
号線数が削減され、メモリセルあたりの所要ＭＯＳＦＥ
Ｔ数が削減される。
【００７９】（２）メモリアレイを構成するメモリセル
は、２個のＣＭＯＳインバータ回路が交差接続されてな
るラッチを基本構成とし、上記ラッチの一対の入出力ノ
ードは、各ポートに対応してそれぞれ専用化され、入力
ノード及び出力ノードとされる。また、ラッチを構成す
る２個のインバータ回路のうち、その出力端子が上記入
力ノードに結合される一方のインバータ回路の駆動能力
は、他方のインバータ回路に比較して小さくされる。こ
れにより、スタティック型ＲＡＭの書き込み電流が削減
され、その書き込み動作が安定化される。
は、２個のＣＭＯＳインバータ回路が交差接続されてな
るラッチを基本構成とし、上記ラッチの一対の入出力ノ
ードは、各ポートに対応してそれぞれ専用化され、入力
ノード及び出力ノードとされる。また、ラッチを構成す
る２個のインバータ回路のうち、その出力端子が上記入
力ノードに結合される一方のインバータ回路の駆動能力
は、他方のインバータ回路に比較して小さくされる。こ
れにより、スタティック型ＲＡＭの書き込み電流が削減
され、その書き込み動作が安定化される。
【００８０】（３）上記ラッチの入力ノードは、書き込
み用の行選択制御ＭＯＳＦＥＴ及び列選択制御ＭＯＳＦ
ＥＴを介して、書き込み用データ線に結合され、また上
記ラッチの出力ノードは、読み出し用データ線と回路の
接地電位との間に読み出し用の行選択制御ＭＯＳＦＥＴ
と直列形態に設けられる読み出し用ＭＯＳＦＥＴのゲー
トを介して、読み出し用データ線に間接的に結合され
る。これにより、読み出し動作にともなうメモリセルの
保持データ破損を防止できるため、読み出し用データ線
ならびに読み出し用共通データ線のプリチャージレベル
等に対する制限が解かれる。
み用の行選択制御ＭＯＳＦＥＴ及び列選択制御ＭＯＳＦ
ＥＴを介して、書き込み用データ線に結合され、また上
記ラッチの出力ノードは、読み出し用データ線と回路の
接地電位との間に読み出し用の行選択制御ＭＯＳＦＥＴ
と直列形態に設けられる読み出し用ＭＯＳＦＥＴのゲー
トを介して、読み出し用データ線に間接的に結合され
る。これにより、読み出し動作にともなうメモリセルの
保持データ破損を防止できるため、読み出し用データ線
ならびに読み出し用共通データ線のプリチャージレベル
等に対する制限が解かれる。
【００８１】（４）書き込み用データ線は、隣接する２
列のメモリセルによって共有され、書き込み用の行選択
制御ＭＯＳＦＥＴは、隣接する列に配置される２個のメ
モリセルによって共有される。これにより、スタティッ
ク型ＲＡＭの列あたりの所要信号線数がさらに削減さ
れ、メモリセルあたりの所要ＭＯＳＦＥＴ数がさらに削
減される。
列のメモリセルによって共有され、書き込み用の行選択
制御ＭＯＳＦＥＴは、隣接する列に配置される２個のメ
モリセルによって共有される。これにより、スタティッ
ク型ＲＡＭの列あたりの所要信号線数がさらに削減さ
れ、メモリセルあたりの所要ＭＯＳＦＥＴ数がさらに削
減される。
【００８２】（５）読み出し用データ線は、読み出しポ
ートが非選択状態とされるとき、回路の接地電位にプリ
チャージされ、読み出し用共通データ線は、回路の電源
電圧にプリチャージされる。読み出し用データ線は、列
選択用カラムスイッチを介して読み出し用共通データ線
に選択的に接続され、このとき選択された読み出し用デ
ータ線と読み出し用共通データ線との間で、それぞれの
寄生容量に応じたチャージシェアが生じる。列選択され
ない読み出し用データ線についてはプリチャージレベル
すなわち回路の接地電位のままとされ、メモリセルの読
み出し用ＭＯＳＦＥＴを介する読み出し電流は流されな
い。その結果、読み出しポートは、メモリセルごとに読
み出し用の列選択制御ＭＯＳＦＥＴを設けられず、ワー
ド線単位の共通選択方式を採るにもかかわらず、実質的
に単一選択方式とされる。これにより、スタティック型
ＲＡＭの両ポートはともに単一選択方式とされ、スタテ
ィック型ＲＡＭの消費電力が著しく削減される。
ートが非選択状態とされるとき、回路の接地電位にプリ
チャージされ、読み出し用共通データ線は、回路の電源
電圧にプリチャージされる。読み出し用データ線は、列
選択用カラムスイッチを介して読み出し用共通データ線
に選択的に接続され、このとき選択された読み出し用デ
ータ線と読み出し用共通データ線との間で、それぞれの
寄生容量に応じたチャージシェアが生じる。列選択され
ない読み出し用データ線についてはプリチャージレベル
すなわち回路の接地電位のままとされ、メモリセルの読
み出し用ＭＯＳＦＥＴを介する読み出し電流は流されな
い。その結果、読み出しポートは、メモリセルごとに読
み出し用の列選択制御ＭＯＳＦＥＴを設けられず、ワー
ド線単位の共通選択方式を採るにもかかわらず、実質的
に単一選択方式とされる。これにより、スタティック型
ＲＡＭの両ポートはともに単一選択方式とされ、スタテ
ィック型ＲＡＭの消費電力が著しく削減される。
【００８３】（６）上記読み出し用共通データ線は、電
流ミラー型のセンス回路の非反転入力ノードに結合さ
れ、上記非反転入力ノードとその反転入力ノードとの間
には、選択された読み出し用データ線及び読み出し用共
通データ線のチャージシェア後のレベルＶｒを、その反
転入力ノードに伝達する第１の短絡手段が設けられる。
これにより、センス回路の基準電位として、読み出し信
号が重畳される以前の直流レベルを用いることができる
ため、上記単一データ線方式に適合しかつ安定動作しう
るシングルエンド型センスアンプを実現できる。
流ミラー型のセンス回路の非反転入力ノードに結合さ
れ、上記非反転入力ノードとその反転入力ノードとの間
には、選択された読み出し用データ線及び読み出し用共
通データ線のチャージシェア後のレベルＶｒを、その反
転入力ノードに伝達する第１の短絡手段が設けられる。
これにより、センス回路の基準電位として、読み出し信
号が重畳される以前の直流レベルを用いることができる
ため、上記単一データ線方式に適合しかつ安定動作しう
るシングルエンド型センスアンプを実現できる。
【００８４】（７）上記センスアンプは、読み出し用共
通データ線と回路の電源電圧との間に設けられ、上記チ
ャージシェアが行われてから所定の期間だけオン状態と
されるレベル補正用のＭＯＳＦＥＴを備える。これによ
り、読み出し用データ線及び読み出し用共通データ線の
寄生容量の不均衡を補正し、チャージシェア後のレベル
Ｖｒを所望のレベルまで引き上げることができるため、
センスアンプの動作をさらに安定化できる。
通データ線と回路の電源電圧との間に設けられ、上記チ
ャージシェアが行われてから所定の期間だけオン状態と
されるレベル補正用のＭＯＳＦＥＴを備える。これによ
り、読み出し用データ線及び読み出し用共通データ線の
寄生容量の不均衡を補正し、チャージシェア後のレベル
Ｖｒを所望のレベルまで引き上げることができるため、
センスアンプの動作をさらに安定化できる。
【００８５】（８）上記センスアンプは、読み出しポー
トが非選択状態とされるとき、センス回路の非反転出力
ノードをハイレベルにプリセットするＭＯＳＦＥＴを備
える。また、センス回路が動作状態とされる当初におい
て、その非反転出力ノード及び反転出力ノード間を一時
的に短絡する第２の短絡手段を備える。これにより、非
選択状態時のセンスアンプの出力レベルが確定されると
ともに、センス回路のオフセットが解消され、センスア
ンプの動作がさらに安定化される。
トが非選択状態とされるとき、センス回路の非反転出力
ノードをハイレベルにプリセットするＭＯＳＦＥＴを備
える。また、センス回路が動作状態とされる当初におい
て、その非反転出力ノード及び反転出力ノード間を一時
的に短絡する第２の短絡手段を備える。これにより、非
選択状態時のセンスアンプの出力レベルが確定されると
ともに、センス回路のオフセットが解消され、センスア
ンプの動作がさらに安定化される。
【００８６】（９）上記センスアンプは、読み出し用共
通データ線と回路の電源電圧との間に設けられ、センス
回路が動作状態とされる間継続してオン状態とされる比
較的コンダクタンスの小さなＭＯＳＦＥＴを備える。読
み出し用共通データ線のレベルは、メモリセルの保持デ
ータが論理“０”であるとき、上記チャージシェア後の
レベルＶｒのままとされるが、このＭＯＳＦＥＴによっ
て徐々に押し上げられる。これにより、選択されたメモ
リセルの保持データの如何にかかわらず、基準電位との
レベル差が確保されるため、センスアンプの動作がさら
に安定化される。
通データ線と回路の電源電圧との間に設けられ、センス
回路が動作状態とされる間継続してオン状態とされる比
較的コンダクタンスの小さなＭＯＳＦＥＴを備える。読
み出し用共通データ線のレベルは、メモリセルの保持デ
ータが論理“０”であるとき、上記チャージシェア後の
レベルＶｒのままとされるが、このＭＯＳＦＥＴによっ
て徐々に押し上げられる。これにより、選択されたメモ
リセルの保持データの如何にかかわらず、基準電位との
レベル差が確保されるため、センスアンプの動作がさら
に安定化される。
【００８７】図５には、この発明が適用されたスタティ
ック型ＲＡＭのメモリアレイＭＡＲＹの第２の実施例の
回路図が示されている。以下の実施例のメモリアレイＭ
ＡＲＹの回路図では、第ｐ行の第ｑ列又は第ｑ−１列に
配置されるメモリセルＭＣｐｑ及びＭＣｐq-１とこれら
のメモリセルに関するメモリアレイ周辺部が例示的に示
される。その他のアドレスに配置されるメモリセルなら
びにメモリアレイ周辺部については、類推されたい。ま
た、以下の実施例は、基本的に上記第１の実施例を踏襲
するものであるため、その特徴的な部分について、説明
を追加する。
ック型ＲＡＭのメモリアレイＭＡＲＹの第２の実施例の
回路図が示されている。以下の実施例のメモリアレイＭ
ＡＲＹの回路図では、第ｐ行の第ｑ列又は第ｑ−１列に
配置されるメモリセルＭＣｐｑ及びＭＣｐq-１とこれら
のメモリセルに関するメモリアレイ周辺部が例示的に示
される。その他のアドレスに配置されるメモリセルなら
びにメモリアレイ周辺部については、類推されたい。ま
た、以下の実施例は、基本的に上記第１の実施例を踏襲
するものであるため、その特徴的な部分について、説明
を追加する。
【００８８】図５において、メモリアレイＭＡＲＹは、
特に制限されないが、同図の水平方向に平行して配置さ
れるワード線ＷＸｐ等と、垂直方向に平行して配置され
るデータ線Ｄｑ等ならびにこれらのワード線とデータ線
の交点に格子状に配置されるメモリセルＭＣｐｑ等を含
む。
特に制限されないが、同図の水平方向に平行して配置さ
れるワード線ＷＸｐ等と、垂直方向に平行して配置され
るデータ線Ｄｑ等ならびにこれらのワード線とデータ線
の交点に格子状に配置されるメモリセルＭＣｐｑ等を含
む。
【００８９】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１６
及びＮ１７が交差接続されてなるラッチを基本構成とす
る。上記ラッチの一方の入出力ノードと対応するデータ
線Ｄｑ等との間には、行選択用の制御ＭＯＳＦＥＴＱ５
０（第１のＭＩＳＦＥＴ）が設けられる。この行選択制
御ＭＯＳＦＥＴＱ５０のゲートは、対応するワード線Ｗ
Ｘｐ等に結合される。
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１６
及びＮ１７が交差接続されてなるラッチを基本構成とす
る。上記ラッチの一方の入出力ノードと対応するデータ
線Ｄｑ等との間には、行選択用の制御ＭＯＳＦＥＴＱ５
０（第１のＭＩＳＦＥＴ）が設けられる。この行選択制
御ＭＯＳＦＥＴＱ５０のゲートは、対応するワード線Ｗ
Ｘｐ等に結合される。
【００９０】ワード線ＷＸｐ等は、図示されないＸアド
レスデコーダＸＡＤに結合され、択一的にハイレベルの
選択状態とされる。また、データ線Ｄｑ等は、図示され
ないカラムスイッチＣＳＷを介して共通データ線に結合
され、さらにライトアンプＷＡ及びセンスアンプＳＡに
結合される。これらのライトアンプＷＡ及びセンスアン
プＳＡは、それぞれシングルエンド型の書き込み回路又
は読み出し増幅回路を備える。
レスデコーダＸＡＤに結合され、択一的にハイレベルの
選択状態とされる。また、データ線Ｄｑ等は、図示され
ないカラムスイッチＣＳＷを介して共通データ線に結合
され、さらにライトアンプＷＡ及びセンスアンプＳＡに
結合される。これらのライトアンプＷＡ及びセンスアン
プＳＡは、それぞれシングルエンド型の書き込み回路又
は読み出し増幅回路を備える。
【００９１】この実施例のメモリアレイＭＡＲＹは、い
わゆる共通選択方式を採り、スタティック型ＲＡＭは１
ポートＲＡＭとされる。この実施例において、データ線
Ｄｑ等は単一化され、各メモリセルならびにメモリアレ
イＭＡＲＹは、その構成が簡素化される。その結果、図
１９に示される従来のスタティック型ＲＡＭにおいて６
個必要とされたメモリセルあたりの所要ＭＯＳＦＥＴ数
が５個に削減され、また２本必要とされた列あたりの所
要信号線数が１本に削減される。これにより、メモリア
レイＭＡＲＹの高集積化が図られ、スタティック型ＲＡ
Ｍの低コスト化が推進される。
わゆる共通選択方式を採り、スタティック型ＲＡＭは１
ポートＲＡＭとされる。この実施例において、データ線
Ｄｑ等は単一化され、各メモリセルならびにメモリアレ
イＭＡＲＹは、その構成が簡素化される。その結果、図
１９に示される従来のスタティック型ＲＡＭにおいて６
個必要とされたメモリセルあたりの所要ＭＯＳＦＥＴ数
が５個に削減され、また２本必要とされた列あたりの所
要信号線数が１本に削減される。これにより、メモリア
レイＭＡＲＹの高集積化が図られ、スタティック型ＲＡ
Ｍの低コスト化が推進される。
【００９２】図６には、この発明が適用されたスタティ
ック型ＲＡＭのメモリアレイＭＡＲＹの第３の実施例の
回路図が示されている。図６において、インバータ回路
Ｎ１６及びＮ１７からなるラッチの一方の入出力ノード
は、行選択制御ＭＯＳＦＥＴＱ５０及び列選択制御ＭＯ
ＳＦＥＴＱ５１（第２のＭＩＳＦＥＴ）を介して、対応
するデータ線Ｄｑ等に結合される。行選択制御ＭＯＳＦ
ＥＴＱ５０のゲートは、対応するＸワード線ＷＸｐ等に
結合され、列選択制御ＭＯＳＦＥＴＱ５１のゲートは、
対応するＹワード線ＷＹｑ等に結合される。
ック型ＲＡＭのメモリアレイＭＡＲＹの第３の実施例の
回路図が示されている。図６において、インバータ回路
Ｎ１６及びＮ１７からなるラッチの一方の入出力ノード
は、行選択制御ＭＯＳＦＥＴＱ５０及び列選択制御ＭＯ
ＳＦＥＴＱ５１（第２のＭＩＳＦＥＴ）を介して、対応
するデータ線Ｄｑ等に結合される。行選択制御ＭＯＳＦ
ＥＴＱ５０のゲートは、対応するＸワード線ＷＸｐ等に
結合され、列選択制御ＭＯＳＦＥＴＱ５１のゲートは、
対応するＹワード線ＷＹｑ等に結合される。
【００９３】Ｘワード線ＷＸｐ等は、図示されないＸア
ドレスデコーダＸＡＤに結合され、択一的にハイレベル
の選択状態とされる。また、Ｙワード線ＷＹｑ等は、図
示されないＹアドレスデコーダＹＡＤに結合され、択一
的にハイレベルの選択状態とされる。データ線Ｄｑ等
は、図示されないカラムスイッチＣＳＷを介して共通デ
ータ線に結合され、さらにライトアンプＷＡ及びセンス
アンプＳＡに結合される。これらのライトアンプＷＡ及
びセンスアンプＳＡは、それぞれシングルエンド型の書
き込み回路又は読み出し増幅回路を備える。
ドレスデコーダＸＡＤに結合され、択一的にハイレベル
の選択状態とされる。また、Ｙワード線ＷＹｑ等は、図
示されないＹアドレスデコーダＹＡＤに結合され、択一
的にハイレベルの選択状態とされる。データ線Ｄｑ等
は、図示されないカラムスイッチＣＳＷを介して共通デ
ータ線に結合され、さらにライトアンプＷＡ及びセンス
アンプＳＡに結合される。これらのライトアンプＷＡ及
びセンスアンプＳＡは、それぞれシングルエンド型の書
き込み回路又は読み出し増幅回路を備える。
【００９４】この実施例のメモリアレイＭＡＲＹは、列
選択制御ＭＯＳＦＥＴＱ５１が追加されることで、いわ
ゆる単一選択方式とされ、指定された１個のメモリセル
のみが対応するデータ線Ｄｑ等に結合される。したがっ
て、このデータ線のみが、プリチャージレベルから選択
されたメモリセルの保持データに従ったレベルに変化さ
れ、その他のデータ線はすべてプリチャージレベルのま
まとされる。このため、スタティック型ＲＡＭの読み出
し電流が著しく削減されるとともに、各データ線が単一
化されることで、メモリセル及びメモリアレイＭＡＲＹ
の構成が簡素化される。その結果、単一選択方式を採る
にもかかわらず、図２０に示される従来のスタティック
型ＲＡＭにおいて８個必要とされたメモリセルあたりの
所要ＭＯＳＦＥＴ数が６個に削減され、３本必要とされ
た列あたりの所要信号線数が２本に削減される。これに
より、低消費電力化ならびに高集積化を図った単一選択
方式のスタティック型ＲＡＭを実現できる。
選択制御ＭＯＳＦＥＴＱ５１が追加されることで、いわ
ゆる単一選択方式とされ、指定された１個のメモリセル
のみが対応するデータ線Ｄｑ等に結合される。したがっ
て、このデータ線のみが、プリチャージレベルから選択
されたメモリセルの保持データに従ったレベルに変化さ
れ、その他のデータ線はすべてプリチャージレベルのま
まとされる。このため、スタティック型ＲＡＭの読み出
し電流が著しく削減されるとともに、各データ線が単一
化されることで、メモリセル及びメモリアレイＭＡＲＹ
の構成が簡素化される。その結果、単一選択方式を採る
にもかかわらず、図２０に示される従来のスタティック
型ＲＡＭにおいて８個必要とされたメモリセルあたりの
所要ＭＯＳＦＥＴ数が６個に削減され、３本必要とされ
た列あたりの所要信号線数が２本に削減される。これに
より、低消費電力化ならびに高集積化を図った単一選択
方式のスタティック型ＲＡＭを実現できる。
【００９５】図７には、この発明が適用されたスタティ
ック型ＲＡＭのメモリアレイＭＡＲＹの第４の実施例の
回路図が示されている。図７において、メモリアレイＭ
ＡＲＹは、特に制限されないが、同図の水平方向に平行
して配置される書き込み用ワード線ＷＸｗｐ（第１のワ
ード線）及び読み出し用ワード線ＷＸｒｐ（第２のワー
ド線）等と、垂直方向に平行して配置されるデータ線Ｄ
ｑ等を含む。これらの書き込み用ワード線及び読み出し
用ワード線ならびにデータ線の交点には、メモリセルＭ
Ｃｐｑ等が格子状に配置される。
ック型ＲＡＭのメモリアレイＭＡＲＹの第４の実施例の
回路図が示されている。図７において、メモリアレイＭ
ＡＲＹは、特に制限されないが、同図の水平方向に平行
して配置される書き込み用ワード線ＷＸｗｐ（第１のワ
ード線）及び読み出し用ワード線ＷＸｒｐ（第２のワー
ド線）等と、垂直方向に平行して配置されるデータ線Ｄ
ｑ等を含む。これらの書き込み用ワード線及び読み出し
用ワード線ならびにデータ線の交点には、メモリセルＭ
Ｃｐｑ等が格子状に配置される。
【００９６】メモリアレイＭＡＲＹを構成する各メモリ
セルは、一対のＣＭＯＳインバータ回路Ｎ１８及びＮ１
９が交差接続されてなるラッチを基本構成とする。この
実施例において、上記ラッチの一方の入出力ノードすな
わちインバータ回路Ｎ１８の入力端子及びインバータ回
路Ｎ１９の出力端子の共通結合されたノードは、特に制
限されないが、入力ノードとして専用化され、他方の入
出力ノードすなわちインバータ回路Ｎ１８の出力端子及
びインバータ回路Ｎ１９の入力端子の共通結合されたノ
ードは、出力ノードとして専用化される。また、上記ラ
ッチを構成する一対のインバータ回路のうち、その出力
端子が上記入力ノードに結合される一方のインバータ回
路Ｎ１９は、特に制限されないが、他方のインバータ回
路Ｎ１８に対して小さな駆動能力を持つように設計され
る。
セルは、一対のＣＭＯＳインバータ回路Ｎ１８及びＮ１
９が交差接続されてなるラッチを基本構成とする。この
実施例において、上記ラッチの一方の入出力ノードすな
わちインバータ回路Ｎ１８の入力端子及びインバータ回
路Ｎ１９の出力端子の共通結合されたノードは、特に制
限されないが、入力ノードとして専用化され、他方の入
出力ノードすなわちインバータ回路Ｎ１８の出力端子及
びインバータ回路Ｎ１９の入力端子の共通結合されたノ
ードは、出力ノードとして専用化される。また、上記ラ
ッチを構成する一対のインバータ回路のうち、その出力
端子が上記入力ノードに結合される一方のインバータ回
路Ｎ１９は、特に制限されないが、他方のインバータ回
路Ｎ１８に対して小さな駆動能力を持つように設計され
る。
【００９７】上記ラッチの入力ノードは、書き込み用行
選択制御ＭＯＳＦＥＴＱ５２（第３のＭＩＳＦＥＴ）を
介して、対応するデータ線Ｄｑ等に結合される。また、
上記ラッチの出力ノードは、読み出し用行選択制御ＭＯ
ＳＦＥＴＱ５３（第４のＭＩＳＦＥＴ）を介して、対応
する上記データ線Ｄｑ等に結合される。書き込み用行選
択制御ＭＯＳＦＥＴＱ５２のゲートは、対応する書き込
み用ワード線ＷＸｗｐ等に結合され、読み出し用行選択
制御ＭＯＳＦＥＴＱ５３のゲートは、対応する読み出し
用ワード線ＷＸｒｐ等に結合される。
選択制御ＭＯＳＦＥＴＱ５２（第３のＭＩＳＦＥＴ）を
介して、対応するデータ線Ｄｑ等に結合される。また、
上記ラッチの出力ノードは、読み出し用行選択制御ＭＯ
ＳＦＥＴＱ５３（第４のＭＩＳＦＥＴ）を介して、対応
する上記データ線Ｄｑ等に結合される。書き込み用行選
択制御ＭＯＳＦＥＴＱ５２のゲートは、対応する書き込
み用ワード線ＷＸｗｐ等に結合され、読み出し用行選択
制御ＭＯＳＦＥＴＱ５３のゲートは、対応する読み出し
用ワード線ＷＸｒｐ等に結合される。
【００９８】書き込み用ワード線ＷＸｗｐ及び読み出し
用ワード線ＷＸｒｐ等は、図示されないＸアドレスデコ
ーダＸＡＤに結合され、スタティック型ＲＡＭの動作モ
ードに応じて選択的にかつ択一的にハイレベルの選択状
態とされる。すなわち、スタティック型ＲＡＭが書き込
みモードとされる場合、書き込み用ワード線ＷＸｗｐ等
が択一的に選択状態とされ、読み出しモードとされる場
合、読み出し用ワード線ＷＸｒｐ等が択一的に選択状態
とされる。データ線Ｄｑ等は、図示されないカラムスイ
ッチＣＳＷを介して共通データ線に結合され、さらにラ
イトアンプＷＡ及びセンスアンプＳＡに結合される。こ
れらのライトアンプＷＡ及びセンスアンプＳＡは、それ
ぞれシングルエンド型の書き込み回路又は読み出し増幅
回路を備える。
用ワード線ＷＸｒｐ等は、図示されないＸアドレスデコ
ーダＸＡＤに結合され、スタティック型ＲＡＭの動作モ
ードに応じて選択的にかつ択一的にハイレベルの選択状
態とされる。すなわち、スタティック型ＲＡＭが書き込
みモードとされる場合、書き込み用ワード線ＷＸｗｐ等
が択一的に選択状態とされ、読み出しモードとされる場
合、読み出し用ワード線ＷＸｒｐ等が択一的に選択状態
とされる。データ線Ｄｑ等は、図示されないカラムスイ
ッチＣＳＷを介して共通データ線に結合され、さらにラ
イトアンプＷＡ及びセンスアンプＳＡに結合される。こ
れらのライトアンプＷＡ及びセンスアンプＳＡは、それ
ぞれシングルエンド型の書き込み回路又は読み出し増幅
回路を備える。
【００９９】この実施例のメモリアレイＭＡＲＹは、い
わゆる共通選択方式を採り、スタティック型ＲＡＭは１
ポートＲＡＭであるにもかかわらず、各メモリセルに対
する書き込み経路ならびに読み出し経路が、それぞれ独
立して設けられる。このため、この実施例のメモリアレ
イＭＡＲＹでは、データ線が単一化されるにもかかわら
ず、メモリセル及びメモリアレイの構成が簡素化されな
い。ところが、書き込み経路と読み出し経路が分離さ
れ、メモリセルのラッチの入出力ノードが入力ノード又
は出力ノードに専用化されることで、その出力端子が上
記入力ノードに結合される一方のインバータ回路の駆動
能力を選択的に小さくする等の対策が施しやすい。その
結果、スタティック型ＲＡＭの書き込み電流を削減し、
また書き込み動作の安定化を図ることができるものとな
る。
わゆる共通選択方式を採り、スタティック型ＲＡＭは１
ポートＲＡＭであるにもかかわらず、各メモリセルに対
する書き込み経路ならびに読み出し経路が、それぞれ独
立して設けられる。このため、この実施例のメモリアレ
イＭＡＲＹでは、データ線が単一化されるにもかかわら
ず、メモリセル及びメモリアレイの構成が簡素化されな
い。ところが、書き込み経路と読み出し経路が分離さ
れ、メモリセルのラッチの入出力ノードが入力ノード又
は出力ノードに専用化されることで、その出力端子が上
記入力ノードに結合される一方のインバータ回路の駆動
能力を選択的に小さくする等の対策が施しやすい。その
結果、スタティック型ＲＡＭの書き込み電流を削減し、
また書き込み動作の安定化を図ることができるものとな
る。
【０１００】図８には、この発明が適用されたスタティ
ック型ＲＡＭのメモリアレイＭＡＲＹの第５の実施例の
回路図が示されている。この実施例のスタティック型Ｒ
ＡＭは、特に制限されないが、２ポートＲＡＭとされ、
その二つのアクセスポートは、それぞれ書き込みポート
及び読み出しポートとして専用化される。
ック型ＲＡＭのメモリアレイＭＡＲＹの第５の実施例の
回路図が示されている。この実施例のスタティック型Ｒ
ＡＭは、特に制限されないが、２ポートＲＡＭとされ、
その二つのアクセスポートは、それぞれ書き込みポート
及び読み出しポートとして専用化される。
【０１０１】図８において、メモリアレイＭＡＲＹは、
特に制限されないが、同図の水平方向に平行して配置さ
れる書き込み用ワード線ＷＸｗｐ（第１のワード線）及
び読み出し用ワード線ＷＸｒｐ（第２のワード線）等
と、垂直方向に平行して配置される書き込み用データ線
Ｄｗｑ（第１のデータ線）及び読み出し用データ線Ｄｒ
ｑ（第２のデータ線）等を含む。これらの書き込み用ワ
ード線及び読み出し用ワード線ならびに書き込み用デー
タ線及び読み出し用データ線の交点には、メモリセルＭ
Ｃｐｑ等が格子状に配置される。
特に制限されないが、同図の水平方向に平行して配置さ
れる書き込み用ワード線ＷＸｗｐ（第１のワード線）及
び読み出し用ワード線ＷＸｒｐ（第２のワード線）等
と、垂直方向に平行して配置される書き込み用データ線
Ｄｗｑ（第１のデータ線）及び読み出し用データ線Ｄｒ
ｑ（第２のデータ線）等を含む。これらの書き込み用ワ
ード線及び読み出し用ワード線ならびに書き込み用デー
タ線及び読み出し用データ線の交点には、メモリセルＭ
Ｃｐｑ等が格子状に配置される。
【０１０２】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１８
及びＮ１９が交差接続されてなるラッチを基本構成とす
る。この実施例において、上記ラッチを構成する一方の
インバータ回路Ｎ１９は、特に制限されないが、他方の
インバータ回路Ｎ１８に対して小さな駆動能力を持つよ
うに設計される。
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１８
及びＮ１９が交差接続されてなるラッチを基本構成とす
る。この実施例において、上記ラッチを構成する一方の
インバータ回路Ｎ１９は、特に制限されないが、他方の
インバータ回路Ｎ１８に対して小さな駆動能力を持つよ
うに設計される。
【０１０３】上記ラッチの一方の入出力ノードは、特に
制限されないが、入力ノードとして専用化され、書き込
み用制御ＭＯＳＦＥＴＱ５４（第５のＭＩＳＦＥＴ）を
介して、対応する書き込み用データ線Ｄｗｑ等に結合さ
れる。同様に、上記ラッチの他方の入出力ノードは、出
力ノードとして専用化され、読み出し用制御ＭＯＳＦＥ
ＴＱ５５（第６のＭＩＳＦＥＴ）を介して、対応する読
み出し用データ線Ｄｒｑ等に結合される。書き込み用制
御ＭＯＳＦＥＴＱ５４のゲートは、対応する書き込み用
ワード線ＷＸｗｐ等に結合され、読み出し用制御ＭＯＳ
ＦＥＴＱ５３のゲートは、対応する読み出し用ワード線
ＷＸｒｐ等に結合される。
制限されないが、入力ノードとして専用化され、書き込
み用制御ＭＯＳＦＥＴＱ５４（第５のＭＩＳＦＥＴ）を
介して、対応する書き込み用データ線Ｄｗｑ等に結合さ
れる。同様に、上記ラッチの他方の入出力ノードは、出
力ノードとして専用化され、読み出し用制御ＭＯＳＦＥ
ＴＱ５５（第６のＭＩＳＦＥＴ）を介して、対応する読
み出し用データ線Ｄｒｑ等に結合される。書き込み用制
御ＭＯＳＦＥＴＱ５４のゲートは、対応する書き込み用
ワード線ＷＸｗｐ等に結合され、読み出し用制御ＭＯＳ
ＦＥＴＱ５３のゲートは、対応する読み出し用ワード線
ＷＸｒｐ等に結合される。
【０１０４】書き込み用ワード線ＷＸｗｐ等は、書き込
みポートの図示されない書き込み用Ｘアドレスデコーダ
ＸＡＤＷに結合され、択一的にハイレベルの選択状態と
される。同様に、読み出し用ワード線ＷＸｒｐ等は、読
み出しポートの図示されない読み出し用Ｘアドレスデコ
ーダＸＡＤＲに結合され、択一的にハイレベルの選択状
態とされる。書き込み用データ線Ｄｗｑ等は、図示され
ないカラムスイッチＣＳＷを介して書き込み用共通デー
タ線に結合され、さらにライトアンプＷＡに結合され
る。同様に、読み出し用データ線Ｄｒｑ等は、上記カラ
ムスイッチＣＳＷを介して読み出し用共通データ線に結
合され、さらにセンスアンプＳＡに結合される。上記ラ
イトアンプＷＡ及びセンスアンプＳＡは、それぞれシン
グルエンド型の書き込み回路又は読み出し増幅回路を備
える。
みポートの図示されない書き込み用Ｘアドレスデコーダ
ＸＡＤＷに結合され、択一的にハイレベルの選択状態と
される。同様に、読み出し用ワード線ＷＸｒｐ等は、読
み出しポートの図示されない読み出し用Ｘアドレスデコ
ーダＸＡＤＲに結合され、択一的にハイレベルの選択状
態とされる。書き込み用データ線Ｄｗｑ等は、図示され
ないカラムスイッチＣＳＷを介して書き込み用共通デー
タ線に結合され、さらにライトアンプＷＡに結合され
る。同様に、読み出し用データ線Ｄｒｑ等は、上記カラ
ムスイッチＣＳＷを介して読み出し用共通データ線に結
合され、さらにセンスアンプＳＡに結合される。上記ラ
イトアンプＷＡ及びセンスアンプＳＡは、それぞれシン
グルエンド型の書き込み回路又は読み出し増幅回路を備
える。
【０１０５】この実施例のメモリアレイＭＡＲＹは、い
わゆる共通選択方式を採り、スタティック型ＲＡＭは２
ポートＲＡＭであるにもかかわらず、各データ線が単一
化されることで、メモリセルならびにメモリアレイＭＡ
ＲＹの回路構成が簡素化される。また、前述のように、
メモリセルのラッチの入出力ノードが入力ノード又は出
力ノードとして専用化され、その出力端子が入力ノード
に結合される一方のインバータ回路の駆動能力が選択的
に小さくされる。その結果、図２１に示される従来のス
タティック型ＲＡＭにおいて８個必要とされたメモリセ
ルあたりの所要ＭＯＳＦＥＴ数が６個に削減され、４本
必要とされたメモリアレイの列あたりの所要信号線数が
２本に削減されるとともに、書き込み電流が削減され、
書き込み動作が安定化される。これにより、スタティッ
ク型ＲＡＭの低コスト化ならびに低消費電力化を図り、
動作の安定化を図ることができる。
わゆる共通選択方式を採り、スタティック型ＲＡＭは２
ポートＲＡＭであるにもかかわらず、各データ線が単一
化されることで、メモリセルならびにメモリアレイＭＡ
ＲＹの回路構成が簡素化される。また、前述のように、
メモリセルのラッチの入出力ノードが入力ノード又は出
力ノードとして専用化され、その出力端子が入力ノード
に結合される一方のインバータ回路の駆動能力が選択的
に小さくされる。その結果、図２１に示される従来のス
タティック型ＲＡＭにおいて８個必要とされたメモリセ
ルあたりの所要ＭＯＳＦＥＴ数が６個に削減され、４本
必要とされたメモリアレイの列あたりの所要信号線数が
２本に削減されるとともに、書き込み電流が削減され、
書き込み動作が安定化される。これにより、スタティッ
ク型ＲＡＭの低コスト化ならびに低消費電力化を図り、
動作の安定化を図ることができる。
【０１０６】図９には、この発明が適用されたスタティ
ック型ＲＡＭのメモリアレイＭＡＲＹの第６の実施例の
回路図が示されている。図９において、インバータ回路
Ｎ１８及びＮ１９からなるラッチの入力ノードは、書き
込み用行選択制御ＭＯＳＦＥＴＱ５４及び書き込み用列
選択制御ＭＯＳＦＥＴＱ５６（第７のＭＩＳＦＥＴ）を
介して、対応する書き込み用データ線Ｄｗｑ等に結合さ
れる。
ック型ＲＡＭのメモリアレイＭＡＲＹの第６の実施例の
回路図が示されている。図９において、インバータ回路
Ｎ１８及びＮ１９からなるラッチの入力ノードは、書き
込み用行選択制御ＭＯＳＦＥＴＱ５４及び書き込み用列
選択制御ＭＯＳＦＥＴＱ５６（第７のＭＩＳＦＥＴ）を
介して、対応する書き込み用データ線Ｄｗｑ等に結合さ
れる。
【０１０７】同様に、上記ラッチの出力ノードは、読み
出し用行選択制御ＭＯＳＦＥＴＱ５５及び読み出し用列
選択制御ＭＯＳＦＥＴＱ５７（第８のＭＩＳＦＥＴ）を
介して、対応する書き込み用データ線Ｄｗｑ等に結合さ
れる。上記書き込み用行選択制御ＭＯＳＦＥＴＱ５４の
ゲートは、対応する書き込み用Ｘワード線ＷＸｗｐ（第
１のＸワード線）等に結合され、書き込み用列選択制御
ＭＯＳＦＥＴＱ５６のゲートは、対応する書き込み用Ｙ
ワード線ＷＹｗｑ（第１のＹワード線）等に結合され
る。同様に、上記読み出し用行選択制御ＭＯＳＦＥＴＱ
５５のゲートは、対応する読み出し用Ｘワード線ＷＸｒ
ｐ（第２のＸワード線）等に結合され、読み出し用列選
択制御ＭＯＳＦＥＴＱ５７のゲートは、対応する読み出
し用Ｙワード線ＷＹｒｑ（第２のＹワード線）等に結合
される。
出し用行選択制御ＭＯＳＦＥＴＱ５５及び読み出し用列
選択制御ＭＯＳＦＥＴＱ５７（第８のＭＩＳＦＥＴ）を
介して、対応する書き込み用データ線Ｄｗｑ等に結合さ
れる。上記書き込み用行選択制御ＭＯＳＦＥＴＱ５４の
ゲートは、対応する書き込み用Ｘワード線ＷＸｗｐ（第
１のＸワード線）等に結合され、書き込み用列選択制御
ＭＯＳＦＥＴＱ５６のゲートは、対応する書き込み用Ｙ
ワード線ＷＹｗｑ（第１のＹワード線）等に結合され
る。同様に、上記読み出し用行選択制御ＭＯＳＦＥＴＱ
５５のゲートは、対応する読み出し用Ｘワード線ＷＸｒ
ｐ（第２のＸワード線）等に結合され、読み出し用列選
択制御ＭＯＳＦＥＴＱ５７のゲートは、対応する読み出
し用Ｙワード線ＷＹｒｑ（第２のＹワード線）等に結合
される。
【０１０８】書き込み用Ｘワード線ＷＸｗｐ等は、書き
込みポートの図示されない書き込み用Ｘアドレスデコー
ダＸＡＤＷに結合され、択一的にハイレベルの選択状態
とされる。同様に、読み出し用Ｘワード線ＷＸｒｐ等
は、読み出しポートの図示されない読み出し用Ｘアドレ
スデコーダＸＡＤＲに結合され、択一的にハイレベルの
選択状態とされる。一方、書き込み用Ｙワード線ＷＹｗ
ｑ等は、書き込みポートの図示されない書き込み用Ｙア
ドレスデコーダＹＡＤＷに結合され、択一的にハイレベ
ルの選択状態とされる。
込みポートの図示されない書き込み用Ｘアドレスデコー
ダＸＡＤＷに結合され、択一的にハイレベルの選択状態
とされる。同様に、読み出し用Ｘワード線ＷＸｒｐ等
は、読み出しポートの図示されない読み出し用Ｘアドレ
スデコーダＸＡＤＲに結合され、択一的にハイレベルの
選択状態とされる。一方、書き込み用Ｙワード線ＷＹｗ
ｑ等は、書き込みポートの図示されない書き込み用Ｙア
ドレスデコーダＹＡＤＷに結合され、択一的にハイレベ
ルの選択状態とされる。
【０１０９】同様に、読み出し用Ｙワード線ＷＹｒｑ等
は、読み出しポートの図示されない読み出し用Ｙアドレ
スデコーダＹＡＤＲに結合され、択一的にハイレベルの
選択状態とされる。書き込み用データ線Ｄｗｑ等は、図
示されないカラムスイッチＣＳＷを介して書き込み用共
通データ線に結合され、さらにライトアンプＷＡに結合
される。同様に、読み出し用データ線Ｄｒｑ等は、上記
カラムスイッチＣＳＷを介して読み出し用共通データ線
に結合され、さらにセンスアンプＳＡに結合される。上
記ライトアンプＷＡ及びセンスアンプＳＡは、それぞれ
シングルエンド型の書き込み回路又は読み出し増幅回路
を備える。
は、読み出しポートの図示されない読み出し用Ｙアドレ
スデコーダＹＡＤＲに結合され、択一的にハイレベルの
選択状態とされる。書き込み用データ線Ｄｗｑ等は、図
示されないカラムスイッチＣＳＷを介して書き込み用共
通データ線に結合され、さらにライトアンプＷＡに結合
される。同様に、読み出し用データ線Ｄｒｑ等は、上記
カラムスイッチＣＳＷを介して読み出し用共通データ線
に結合され、さらにセンスアンプＳＡに結合される。上
記ライトアンプＷＡ及びセンスアンプＳＡは、それぞれ
シングルエンド型の書き込み回路又は読み出し増幅回路
を備える。
【０１１０】この実施例のメモリアレイＭＡＲＹは、書
き込み用列選択制御ＭＯＳＦＥＴＱ５６ならびに読み出
し用列選択制御ＭＯＳＦＥＴＱ５７が追加されること
で、書き込みポート及び読み出しポートともにいわゆる
単一選択方式とされ、スタティック型ＲＡＭの消費電力
は著しく削減される。また、上記第５の実施例の場合と
同様に、各データ線が単一化されるため、２ポートＲＡ
Ｍとされかつ単一選択方式とされるにもかかわらず、メ
モリセル及びメモリアレイＭＡＲＹの回路構成が簡素化
される。その結果、図２２に示される従来のスタティッ
ク型ＲＡＭにおいて１２個必要とされたメモリセルあた
りの所要ＭＯＳＦＥＴ数が８個に削減され、６本必要と
された列あたりの所要信号線数が４本に削減される。こ
れにより、低消費電力化と高集積化ならびに低コスト化
を図った単一選択方式の２ポートスタティック型ＲＡＭ
を実現することができる。
き込み用列選択制御ＭＯＳＦＥＴＱ５６ならびに読み出
し用列選択制御ＭＯＳＦＥＴＱ５７が追加されること
で、書き込みポート及び読み出しポートともにいわゆる
単一選択方式とされ、スタティック型ＲＡＭの消費電力
は著しく削減される。また、上記第５の実施例の場合と
同様に、各データ線が単一化されるため、２ポートＲＡ
Ｍとされかつ単一選択方式とされるにもかかわらず、メ
モリセル及びメモリアレイＭＡＲＹの回路構成が簡素化
される。その結果、図２２に示される従来のスタティッ
ク型ＲＡＭにおいて１２個必要とされたメモリセルあた
りの所要ＭＯＳＦＥＴ数が８個に削減され、６本必要と
された列あたりの所要信号線数が４本に削減される。こ
れにより、低消費電力化と高集積化ならびに低コスト化
を図った単一選択方式の２ポートスタティック型ＲＡＭ
を実現することができる。
【０１１１】図１３には、この発明が適用されたスタテ
ィック型ＲＡＭのメモリアレイＭＡＲＹの第１０の実施
例の回路図が示されている。図１３において、メモリア
レイＭＡＲＹは、特に制限されないが、同図の水平方向
に平行して配置される書き込み用ワード線ＷＸｗｐ（第
１のワード線）及び読み出し用ワード線ＷＸｒｐ（第２
のワード線）等と、垂直方向に平行して配置されるデー
タ線Ｄｑ等を含む。これらの書き込み用ワード線及び読
み出し用ワード線ならびにデータ線の交点には、メモリ
セルＭＣｐｑ等が格子状に配置される。
ィック型ＲＡＭのメモリアレイＭＡＲＹの第１０の実施
例の回路図が示されている。図１３において、メモリア
レイＭＡＲＹは、特に制限されないが、同図の水平方向
に平行して配置される書き込み用ワード線ＷＸｗｐ（第
１のワード線）及び読み出し用ワード線ＷＸｒｐ（第２
のワード線）等と、垂直方向に平行して配置されるデー
タ線Ｄｑ等を含む。これらの書き込み用ワード線及び読
み出し用ワード線ならびにデータ線の交点には、メモリ
セルＭＣｐｑ等が格子状に配置される。
【０１１２】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１８
及びＮ１９が交差接続されてなるラッチを基本構成とす
る。ここで、上記ラッチの一対の入出力ノードは、特に
制限されないが、それぞれ入力ノード及び出力ノードと
して専用化される。また、ラッチを構成する一対のイン
バータ回路のうち、その出力端子が上記入力ノードに結
合される一方のインバータ回路Ｎ１９は、他方のインバ
ータ回路Ｎ１８に対して小さな駆動能力を持つように設
計される。
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１８
及びＮ１９が交差接続されてなるラッチを基本構成とす
る。ここで、上記ラッチの一対の入出力ノードは、特に
制限されないが、それぞれ入力ノード及び出力ノードと
して専用化される。また、ラッチを構成する一対のイン
バータ回路のうち、その出力端子が上記入力ノードに結
合される一方のインバータ回路Ｎ１９は、他方のインバ
ータ回路Ｎ１８に対して小さな駆動能力を持つように設
計される。
【０１１３】上記ラッチの入力ノードは、書き込み用行
選択制御ＭＯＳＦＥＴＱ７３（第９のＭＩＳＦＥＴ）を
介して、対応するデータ線Ｄｑ等に結合される。上記デ
ータ線Ｄｑ等と回路の接地電位（第１の電源電圧）との
間には、読み出し用行選択制御ＭＯＳＦＥＴＱ７１（第
１０のＭＩＳＦＥＴ）ならびに読み出し用ＭＯＳＦＥＴ
Ｑ７２（第１１のＭＩＳＦＥＴ）が直列形態に設けられ
る。書き込み用行選択制御ＭＯＳＦＥＴＱ７３のゲート
は、対応する上記書き込み用ワード線ＷＸｗｐ等に結合
される。また、読み出し用行選択制御ＭＯＳＦＥＴＱ７
１のゲートは、対応する上記読み出し用ワード線ＷＸｒ
ｐ等に結合され、読み出し用ＭＯＳＦＥＴＱ７２のゲー
トは、上記ラッチの出力ノードに結合される。
選択制御ＭＯＳＦＥＴＱ７３（第９のＭＩＳＦＥＴ）を
介して、対応するデータ線Ｄｑ等に結合される。上記デ
ータ線Ｄｑ等と回路の接地電位（第１の電源電圧）との
間には、読み出し用行選択制御ＭＯＳＦＥＴＱ７１（第
１０のＭＩＳＦＥＴ）ならびに読み出し用ＭＯＳＦＥＴ
Ｑ７２（第１１のＭＩＳＦＥＴ）が直列形態に設けられ
る。書き込み用行選択制御ＭＯＳＦＥＴＱ７３のゲート
は、対応する上記書き込み用ワード線ＷＸｗｐ等に結合
される。また、読み出し用行選択制御ＭＯＳＦＥＴＱ７
１のゲートは、対応する上記読み出し用ワード線ＷＸｒ
ｐ等に結合され、読み出し用ＭＯＳＦＥＴＱ７２のゲー
トは、上記ラッチの出力ノードに結合される。
【０１１４】書き込み用ワード線ＷＸｗｐ及び読み出し
用ＷＸｒｐ等は、図示されないＸアドレスデコーダＸＡ
Ｄに結合され、スタティック型ＲＡＭの動作モードに応
じて選択的にかつ択一的にハイレベルの選択状態とされ
る。データ線Ｄｑ等は、特に制限されないが、図示され
ないカラムスイッチＣＳＷを介して共通データ線に結合
され、さらにライトアンプＷＡ及びセンスアンプＳＡに
結合される。これらのライトアンプＷＡ及びセンスアン
プＳＡは、それぞれシングルエンド型の書き込み回路又
は読み出し増幅回路を備える。
用ＷＸｒｐ等は、図示されないＸアドレスデコーダＸＡ
Ｄに結合され、スタティック型ＲＡＭの動作モードに応
じて選択的にかつ択一的にハイレベルの選択状態とされ
る。データ線Ｄｑ等は、特に制限されないが、図示され
ないカラムスイッチＣＳＷを介して共通データ線に結合
され、さらにライトアンプＷＡ及びセンスアンプＳＡに
結合される。これらのライトアンプＷＡ及びセンスアン
プＳＡは、それぞれシングルエンド型の書き込み回路又
は読み出し増幅回路を備える。
【０１１５】この実施例のメモリアレイＭＡＲＹは、い
わゆる共通選択方式を採り、スタティック型ＲＡＭは１
ポートＲＡＭであるにもかかわらず、各メモリセルに対
する書き込み経路及び読み出し経路がそれぞれ独立して
設けられる。このため、メモリセルを構成するラッチの
一対の入出力ノードが入力ノード及び出力ノードとして
専用化され、その出力端子が入力ノードに結合される一
方のインバータ回路の駆動能力が選択的に小さくされ
る。
わゆる共通選択方式を採り、スタティック型ＲＡＭは１
ポートＲＡＭであるにもかかわらず、各メモリセルに対
する書き込み経路及び読み出し経路がそれぞれ独立して
設けられる。このため、メモリセルを構成するラッチの
一対の入出力ノードが入力ノード及び出力ノードとして
専用化され、その出力端子が入力ノードに結合される一
方のインバータ回路の駆動能力が選択的に小さくされ
る。
【０１１６】さらに、上記ラッチの出力ノードは、読み
出し用ＭＯＳＦＥＴＱ７２のゲートを介して、対応する
データ線Ｄｑ等に間接的に結合され、読み出し動作にと
もなうメモリセルの保持データの破損が防止される。こ
のため、読み出し動作時におけるデータ線Ｄｑのプリチ
ャージレベル等に関する制限が解かれ、読み出し信号マ
ージンが拡大される。その結果、スタティック型ＲＡＭ
の書き込み電流が削減されるとともに、その書き込み動
作ならびに読み出し動作が安定化されるものとなる。
出し用ＭＯＳＦＥＴＱ７２のゲートを介して、対応する
データ線Ｄｑ等に間接的に結合され、読み出し動作にと
もなうメモリセルの保持データの破損が防止される。こ
のため、読み出し動作時におけるデータ線Ｄｑのプリチ
ャージレベル等に関する制限が解かれ、読み出し信号マ
ージンが拡大される。その結果、スタティック型ＲＡＭ
の書き込み電流が削減されるとともに、その書き込み動
作ならびに読み出し動作が安定化されるものとなる。
【０１１７】図１４には、この発明が適用されたスタテ
ィック型ＲＡＭのメモリアレイＭＡＲＹの第１１の実施
例の回路図が示されている。この実施例のスタティック
型ＲＡＭは、特に制限されないが、２ポートＲＡＭとさ
れ、その二つのアクセスポートは、それぞれ書き込みポ
ート及び読み出しポートとして専用化される。
ィック型ＲＡＭのメモリアレイＭＡＲＹの第１１の実施
例の回路図が示されている。この実施例のスタティック
型ＲＡＭは、特に制限されないが、２ポートＲＡＭとさ
れ、その二つのアクセスポートは、それぞれ書き込みポ
ート及び読み出しポートとして専用化される。
【０１１８】図１４において、メモリアレイＭＡＲＹ
は、特に制限されないが、同図の水平方向に平行して配
置される書き込み用ワード線ＷＸｗｐ（第１のワード
線）及び読み出し用ワード線ＷＸｒｐ（第２のワード
線）等と、垂直方向に平行して配置される書き込み用デ
ータ線Ｄｗｑ（第１のデータ線）及び読み出し用データ
線Ｄｒｑ（第２のデータ線）等を含む。これらの書き込
み用ワード線及び読み出し用ワード線ならびに書き込み
用データ線及び読み出し用データ線の交点には、メモリ
セルＭＣｐｑ等が格子状に配置される。
は、特に制限されないが、同図の水平方向に平行して配
置される書き込み用ワード線ＷＸｗｐ（第１のワード
線）及び読み出し用ワード線ＷＸｒｐ（第２のワード
線）等と、垂直方向に平行して配置される書き込み用デ
ータ線Ｄｗｑ（第１のデータ線）及び読み出し用データ
線Ｄｒｑ（第２のデータ線）等を含む。これらの書き込
み用ワード線及び読み出し用ワード線ならびに書き込み
用データ線及び読み出し用データ線の交点には、メモリ
セルＭＣｐｑ等が格子状に配置される。
【０１１９】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１８
及びＮ１９が交差接続されてなるラッチを基本構成とす
る。この実施例において、上記ラッチを構成する一方の
インバータ回路Ｎ１９は、他方のインバータ回路Ｎ１８
に比較して小さな駆動能力を持つように設計される。
ルＭＣｐｑ等は、一対のＣＭＯＳインバータ回路Ｎ１８
及びＮ１９が交差接続されてなるラッチを基本構成とす
る。この実施例において、上記ラッチを構成する一方の
インバータ回路Ｎ１９は、他方のインバータ回路Ｎ１８
に比較して小さな駆動能力を持つように設計される。
【０１２０】上記ラッチの一方の入出力ノードは、特に
制限されないが、入力ノードとして専用化され、書き込
み用行選択制御ＭＯＳＦＥＴＱ７３（第１２のＭＩＳＦ
ＥＴ）を介して、対応する書き込み用データ線Ｄｗｑ等
に結合される。読み出し用データ線Ｄｒｑ等と回路の接
地電位との間には、読み出し用行選択制御ＭＯＳＦＥＴ
Ｑ７１（第１３のＭＩＳＦＥＴ）及び読み出し用ＭＯＳ
ＦＥＴＱ７２（第１４のＭＩＳＦＥＴ）が直列形態に設
けられる。上記ラッチの他方の入出力ノードは、出力ノ
ードとして専用化され、上記読み出し用ＭＯＳＦＥＴＱ
７２のゲートに結合される。書き込み用行選択制御ＭＯ
ＳＦＥＴＱ７３のゲートは、対応する書き込み用ワード
線ＷＸｗｐ等に結合され、読み出し用行選択制御ＭＯＳ
ＦＥＴＱ７１のゲートは、対応する読み出し用ワード線
ＷＸｒｐ等に結合される。
制限されないが、入力ノードとして専用化され、書き込
み用行選択制御ＭＯＳＦＥＴＱ７３（第１２のＭＩＳＦ
ＥＴ）を介して、対応する書き込み用データ線Ｄｗｑ等
に結合される。読み出し用データ線Ｄｒｑ等と回路の接
地電位との間には、読み出し用行選択制御ＭＯＳＦＥＴ
Ｑ７１（第１３のＭＩＳＦＥＴ）及び読み出し用ＭＯＳ
ＦＥＴＱ７２（第１４のＭＩＳＦＥＴ）が直列形態に設
けられる。上記ラッチの他方の入出力ノードは、出力ノ
ードとして専用化され、上記読み出し用ＭＯＳＦＥＴＱ
７２のゲートに結合される。書き込み用行選択制御ＭＯ
ＳＦＥＴＱ７３のゲートは、対応する書き込み用ワード
線ＷＸｗｐ等に結合され、読み出し用行選択制御ＭＯＳ
ＦＥＴＱ７１のゲートは、対応する読み出し用ワード線
ＷＸｒｐ等に結合される。
【０１２１】書き込み用ワード線ＷＸｗｐ等は、書き込
みポートの図示されない書き込み用Ｘアドレスデコーダ
ＸＡＤＷに結合され、択一的にハイレベルの選択状態と
される。同様に、読み出し用ワード線ＷＸｒｐ等は、読
み出しポートの図示されない読み出し用Ｘアドレスデコ
ーダＸＡＤＲに結合され、択一的にハイレベルの選択状
態とされる。書き込み用データ線Ｄｗｑ等は、図示され
ないカラムスイッチＣＳＷを介して書き込み用共通デー
タ線に結合され、さらにライトアンプＷＡに結合され
る。同様に、読み出し用データ線Ｄｒｑ等は、上記カラ
ムスイッチＣＳＷを介して読み出し用共通データ線に結
合され、さらにセンスアンプＳＡに結合される。上記ラ
イトアンプＷＡ及びセンスアンプＳＡは、それぞれシン
グルエンド型の書き込み回路又は読み出し増幅回路を備
える。
みポートの図示されない書き込み用Ｘアドレスデコーダ
ＸＡＤＷに結合され、択一的にハイレベルの選択状態と
される。同様に、読み出し用ワード線ＷＸｒｐ等は、読
み出しポートの図示されない読み出し用Ｘアドレスデコ
ーダＸＡＤＲに結合され、択一的にハイレベルの選択状
態とされる。書き込み用データ線Ｄｗｑ等は、図示され
ないカラムスイッチＣＳＷを介して書き込み用共通デー
タ線に結合され、さらにライトアンプＷＡに結合され
る。同様に、読み出し用データ線Ｄｒｑ等は、上記カラ
ムスイッチＣＳＷを介して読み出し用共通データ線に結
合され、さらにセンスアンプＳＡに結合される。上記ラ
イトアンプＷＡ及びセンスアンプＳＡは、それぞれシン
グルエンド型の書き込み回路又は読み出し増幅回路を備
える。
【０１２２】この実施例のメモリアレイＭＡＲＹは、い
わゆる共通選択方式を採り、スタティック型ＲＡＭは２
ポートＲＡＭであるにもかかわらず、各データ線が単一
化されることで、メモリセルならびにメモリアレイＭＡ
ＲＹの回路構成が簡素化される。また、メモリセルのラ
ッチの入出力ノードが入力ノード又は出力ノードとして
専用化され、その出力端子が入力ノードに結合されるイ
ンバータ回路の駆動能力が選択的に小さくされるととも
に、ラッチの出力ノードが、読み出し用ＭＯＳＦＥＴＱ
７２のゲートを介して、対応する読み出し用データ線Ｄ
ｒｑ等に間接的に結合される。これにより、メモリセル
あたりの所要ＭＯＳＦＥＴ数は７個で済み、列あたりの
所要信号線数は２本で済む。また、スタティック型ＲＡ
Ｍの書き込み電流が削減され、さらにその書き込み動作
ならびに読み出し動作が安定化される。その結果、スタ
ティック型ＲＡＭの動作を安定化しつつ、その低コスト
化及び低消費電力化を推進できる。
わゆる共通選択方式を採り、スタティック型ＲＡＭは２
ポートＲＡＭであるにもかかわらず、各データ線が単一
化されることで、メモリセルならびにメモリアレイＭＡ
ＲＹの回路構成が簡素化される。また、メモリセルのラ
ッチの入出力ノードが入力ノード又は出力ノードとして
専用化され、その出力端子が入力ノードに結合されるイ
ンバータ回路の駆動能力が選択的に小さくされるととも
に、ラッチの出力ノードが、読み出し用ＭＯＳＦＥＴＱ
７２のゲートを介して、対応する読み出し用データ線Ｄ
ｒｑ等に間接的に結合される。これにより、メモリセル
あたりの所要ＭＯＳＦＥＴ数は７個で済み、列あたりの
所要信号線数は２本で済む。また、スタティック型ＲＡ
Ｍの書き込み電流が削減され、さらにその書き込み動作
ならびに読み出し動作が安定化される。その結果、スタ
ティック型ＲＡＭの動作を安定化しつつ、その低コスト
化及び低消費電力化を推進できる。
【０１２３】図１５には、この発明が適用されたスタテ
ィック型ＲＡＭのセンスアンプＳＡの第２の実施例の回
路図が示されている。センスアンプＳＡに関する以下の
実施例は上記図２の実施例を踏襲するものであるため、
その特徴的な部分について、説明を追加する。
ィック型ＲＡＭのセンスアンプＳＡの第２の実施例の回
路図が示されている。センスアンプＳＡに関する以下の
実施例は上記図２の実施例を踏襲するものであるため、
その特徴的な部分について、説明を追加する。
【０１２４】図１５において、センスアンプＳＡは、上
記図２の実施例と同様に、一対の差動ＭＯＳＦＥＴＱ４
５及びＱ４６を含むセンス回路を基本構成とする。セン
ス回路の非反転入力ノードｎｉは、読み出し用共通デー
タ線ＣＤｒに結合され、ＭＯＳＦＥＴＱ８及びＱ９を介
して回路の電源電圧に結合される。上記非反転入力ノー
ドｎｉは、さらに第１の短絡手段となる相補スイッチＭ
ＯＳＦＥＴＱ１３・Ｑ４８を介して、反転入力ノード／
ｎｉに結合される。センス回路の非反転出力ノードｎｏ
は、出力インバータ回路Ｎ１１の入力端子に結合され、
さらにプリセット用ＭＯＳＦＥＴＱ１０を介して回路の
電源電圧に結合される。
記図２の実施例と同様に、一対の差動ＭＯＳＦＥＴＱ４
５及びＱ４６を含むセンス回路を基本構成とする。セン
ス回路の非反転入力ノードｎｉは、読み出し用共通デー
タ線ＣＤｒに結合され、ＭＯＳＦＥＴＱ８及びＱ９を介
して回路の電源電圧に結合される。上記非反転入力ノー
ドｎｉは、さらに第１の短絡手段となる相補スイッチＭ
ＯＳＦＥＴＱ１３・Ｑ４８を介して、反転入力ノード／
ｎｉに結合される。センス回路の非反転出力ノードｎｏ
は、出力インバータ回路Ｎ１１の入力端子に結合され、
さらにプリセット用ＭＯＳＦＥＴＱ１０を介して回路の
電源電圧に結合される。
【０１２５】この実施例において、読み出し用共通デー
タ線ＣＤｒは、特に制限されないが、さらにＭＯＳＦＥ
ＴＱ７６からなる容量手段を介して、回路の接地電位に
結合される。ここで、上記容量手段は、特に制限されな
いが、メモリアレイの読み出し用データ線の寄生容量を
Ｃｄとし、読み出し用共通データ線ＣＤｒの寄生容量を
Ｃｃとするとき、 Ｃｍ＝Ｃｄ−Ｃｃ なる静電容量Ｃｍを持つように設計される。
タ線ＣＤｒは、特に制限されないが、さらにＭＯＳＦＥ
ＴＱ７６からなる容量手段を介して、回路の接地電位に
結合される。ここで、上記容量手段は、特に制限されな
いが、メモリアレイの読み出し用データ線の寄生容量を
Ｃｄとし、読み出し用共通データ線ＣＤｒの寄生容量を
Ｃｃとするとき、 Ｃｍ＝Ｃｄ−Ｃｃ なる静電容量Ｃｍを持つように設計される。
【０１２６】図２の実施例のセンスアンプＳＡでは、前
述のように、読み出し用データ線の選択動作が終了した
時点で、選択された読み出し用データ線及び読み出し用
共通データ線によるチャージシェアが行われる。その結
果、選択された読み出し用データ線及び読み出し用共通
データ線は、 Ｖｓ＝Ｖｃｃ×（Ｃｃ／（Ｃｃ＋Ｃｄ）） なる所定のレベルＶｓとされる。ここで、読み出し用共
通データ線ＣＤｒの寄生容量Ｃｃは、通常読み出し用共
通データ線の寄生容量Ｃｄに比較して小さいため、上記
レベルＶｓは、センス回路にとって所望のバイアスレベ
ルとはならない。このため、上記図２の実施例では、プ
リチャージＭＯＳＦＥＴＱ８をチャージシェア終了後も
所定の期間だけオン状態とし、レベル補正を行った。つ
まり、図２の実施例のセンスアンプＳＡでは、レベルＶ
ｓを最適バイアスレベルＶｒとするため、ＭＯＳＦＥＴ
Ｑ８がオン状態とされる期間を的確に設定する必要があ
った。
述のように、読み出し用データ線の選択動作が終了した
時点で、選択された読み出し用データ線及び読み出し用
共通データ線によるチャージシェアが行われる。その結
果、選択された読み出し用データ線及び読み出し用共通
データ線は、 Ｖｓ＝Ｖｃｃ×（Ｃｃ／（Ｃｃ＋Ｃｄ）） なる所定のレベルＶｓとされる。ここで、読み出し用共
通データ線ＣＤｒの寄生容量Ｃｃは、通常読み出し用共
通データ線の寄生容量Ｃｄに比較して小さいため、上記
レベルＶｓは、センス回路にとって所望のバイアスレベ
ルとはならない。このため、上記図２の実施例では、プ
リチャージＭＯＳＦＥＴＱ８をチャージシェア終了後も
所定の期間だけオン状態とし、レベル補正を行った。つ
まり、図２の実施例のセンスアンプＳＡでは、レベルＶ
ｓを最適バイアスレベルＶｒとするため、ＭＯＳＦＥＴ
Ｑ８がオン状態とされる期間を的確に設定する必要があ
った。
【０１２７】ところが、この実施例のセンスアンプＳＡ
では、上記ＭＯＳＦＥＴＱ７６からなり、かつ、Ｃｍ＝
Ｃｄ−Ｃｃなる静電容量Ｃｍを有する容量手段が、読み
出し用共通データ線ＣＤｒと回路の接地電位との間に付
加される。このため、選択された読み出し用データ線及
び読み出し用共通データ線ＣＤｒの上記チャージシェア
後のレベルＶｓは、 Ｖｓ＝Ｖｃｃ×（Ｃｃ＋Ｃｍ）／（（Ｃｃ＋Ｃｍ）＋Ｃｄ） ＝Ｖｃｃ／２ となる。
では、上記ＭＯＳＦＥＴＱ７６からなり、かつ、Ｃｍ＝
Ｃｄ−Ｃｃなる静電容量Ｃｍを有する容量手段が、読み
出し用共通データ線ＣＤｒと回路の接地電位との間に付
加される。このため、選択された読み出し用データ線及
び読み出し用共通データ線ＣＤｒの上記チャージシェア
後のレベルＶｓは、 Ｖｓ＝Ｖｃｃ×（Ｃｃ＋Ｃｍ）／（（Ｃｃ＋Ｃｍ）＋Ｃｄ） ＝Ｖｃｃ／２ となる。
【０１２８】つまり、この実施例のセンスアンプＳＡで
は、読み出し用共通データ線ＣＤｒと回路の接地電位と
の間にＭＯＳＦＥＴＱ７６からなる容量手段が付加され
ることで、選択された読み出し用データ線及び読み出し
用共通データ線ＣＤｒのチャージシェア後のレベルＶｓ
は、回路の電源電圧Ｖｃｃのほぼ二分の一すなわちセン
ス回路に対する最適バイアスレベルＶｒとなる。これに
より、プリチャージＭＯＳＦＥＴＱ８の動作タイミング
に注意を払うことなく、センス回路のバイアス電圧を最
適化できるものである。
は、読み出し用共通データ線ＣＤｒと回路の接地電位と
の間にＭＯＳＦＥＴＱ７６からなる容量手段が付加され
ることで、選択された読み出し用データ線及び読み出し
用共通データ線ＣＤｒのチャージシェア後のレベルＶｓ
は、回路の電源電圧Ｖｃｃのほぼ二分の一すなわちセン
ス回路に対する最適バイアスレベルＶｒとなる。これに
より、プリチャージＭＯＳＦＥＴＱ８の動作タイミング
に注意を払うことなく、センス回路のバイアス電圧を最
適化できるものである。
【０１２９】図１７には、この発明が適用されたスタテ
ィック型ＲＡＭのセンスアンプＳＡの第４の実施例の回
路図が示されている。図１７において、センスアンプＳ
Ａは、上記図２の実施例と同様に、一対の差動ＭＯＳＦ
ＥＴＱ４５及びＱ４６を含むセンス回路ＳＣを基本構成
とする。センス回路ＳＣの非反転出力ノードｎｏは、出
力インバータ回路Ｎ１１の入力端子に結合され、さらに
プリセット用ＭＯＳＦＥＴＱ１０を介して回路の電源電
圧に結合される。
ィック型ＲＡＭのセンスアンプＳＡの第４の実施例の回
路図が示されている。図１７において、センスアンプＳ
Ａは、上記図２の実施例と同様に、一対の差動ＭＯＳＦ
ＥＴＱ４５及びＱ４６を含むセンス回路ＳＣを基本構成
とする。センス回路ＳＣの非反転出力ノードｎｏは、出
力インバータ回路Ｎ１１の入力端子に結合され、さらに
プリセット用ＭＯＳＦＥＴＱ１０を介して回路の電源電
圧に結合される。
【０１３０】この実施例において、センスアンプＳＡ
は、センス回路ＳＣの前段に設けられるレベルシフト回
路ＬＳ１（第１のレベルシフト回路）を備える。レベル
シフト回路ＬＳ１は、特に制限されないが、一対の差動
ＭＯＳＦＥＴＱ７８・Ｑ７７と、これらのＭＯＳＦＥＴ
のドレインと回路の電源電圧との間にそれぞれ設けられ
るＭＯＳＦＥＴＱ８０及びＱ７９を含む。ＭＯＳＦＥＴ
Ｑ７８及びＱ７７の共通結合されたソースは、回路の接
地電位に結合される。また、ＭＯＳＦＥＴＱ７８のゲー
トは、レベルシフト回路ＬＳ１の非反転入力ノードｎｉ
とされ、上記読み出し用共通データ線ＣＤｒに結合され
るとともに、上述のＭＯＳＦＥＴＱ８及びＱ９を介して
回路の電源電圧に結合される。
は、センス回路ＳＣの前段に設けられるレベルシフト回
路ＬＳ１（第１のレベルシフト回路）を備える。レベル
シフト回路ＬＳ１は、特に制限されないが、一対の差動
ＭＯＳＦＥＴＱ７８・Ｑ７７と、これらのＭＯＳＦＥＴ
のドレインと回路の電源電圧との間にそれぞれ設けられ
るＭＯＳＦＥＴＱ８０及びＱ７９を含む。ＭＯＳＦＥＴ
Ｑ７８及びＱ７７の共通結合されたソースは、回路の接
地電位に結合される。また、ＭＯＳＦＥＴＱ７８のゲー
トは、レベルシフト回路ＬＳ１の非反転入力ノードｎｉ
とされ、上記読み出し用共通データ線ＣＤｒに結合され
るとともに、上述のＭＯＳＦＥＴＱ８及びＱ９を介して
回路の電源電圧に結合される。
【０１３１】レベルシフト回路ＬＳ１の非反転入力ノー
ドｎｉは、さらに相補スイッチＭＯＳＦＥＴＱ１３・Ｑ
４８（第１の短絡手段）を介して、ＭＯＳＦＥＴＱ７７
のゲートすなわちレベルシフト回路ＬＳ１の反転入力ノ
ード／ｎｉに結合される。ＭＯＳＦＥＴＱ８０及びＱ７
９のゲートは共通結合され、タイミング信号φｒ１が供
給される。また、ＭＯＳＦＥＴＱ７８のドレインは、Ｍ
ＯＳＦＥＴＱ４６のゲートすなわちセンス回路ＳＣの非
反転入力ノードに結合され、ＭＯＳＦＥＴＱ７７のドレ
インは、ＭＯＳＦＥＴＱ４５のゲートすなわちセンス回
路ＳＣの反転入力ノードに結合される。
ドｎｉは、さらに相補スイッチＭＯＳＦＥＴＱ１３・Ｑ
４８（第１の短絡手段）を介して、ＭＯＳＦＥＴＱ７７
のゲートすなわちレベルシフト回路ＬＳ１の反転入力ノ
ード／ｎｉに結合される。ＭＯＳＦＥＴＱ８０及びＱ７
９のゲートは共通結合され、タイミング信号φｒ１が供
給される。また、ＭＯＳＦＥＴＱ７８のドレインは、Ｍ
ＯＳＦＥＴＱ４６のゲートすなわちセンス回路ＳＣの非
反転入力ノードに結合され、ＭＯＳＦＥＴＱ７７のドレ
インは、ＭＯＳＦＥＴＱ４５のゲートすなわちセンス回
路ＳＣの反転入力ノードに結合される。
【０１３２】これにより、レベルシフト回路ＬＳ１は、
上記タイミング信号φｒ１がハイレベルとされることで
選択的に動作状態とされる。このとき、レベルシフト回
路ＬＳ１は、非反転入力ノードｎｉ及び反転入力ノード
／ｎｉのレベル差を増幅する作用を持つとともに、その
直流レベルを、ＭＯＳＦＥＴＱ７８とＱ８０あるいはＭ
ＯＳＦＥＴＱ７７とＱ７９のコンダクタンス比に見合っ
た分だけ高くする作用を持つ。
上記タイミング信号φｒ１がハイレベルとされることで
選択的に動作状態とされる。このとき、レベルシフト回
路ＬＳ１は、非反転入力ノードｎｉ及び反転入力ノード
／ｎｉのレベル差を増幅する作用を持つとともに、その
直流レベルを、ＭＯＳＦＥＴＱ７８とＱ８０あるいはＭ
ＯＳＦＥＴＱ７７とＱ７９のコンダクタンス比に見合っ
た分だけ高くする作用を持つ。
【０１３３】この実施例のセンスアンプＳＡにおいて、
上記ＭＯＳＦＥＴＱ８はタイミング信号φｒ１によって
制御され、読み出し用共通データ線ＣＤｒのプリチャー
ジ用ＭＯＳＦＥＴとしての作用のみを持つ。言い換える
と、ＭＯＳＦＥＴＱ８は、選択された読み出し用データ
線及び読み出し用共通データ線ＣＤｒのチャージシェア
後のレベルＶｓを補正する作用を持たない。したがっ
て、読み出し用共通データ線ＣＤｒ等のチャージシェア
後のレベルＶｓは、前述のように、比較的低いレベルと
なる。このレベルＶｓは、図２の実施例の場合と同様
に、選択されたメモリセルの読み出し信号が出力される
直前までオン状態とされる相補スイッチＭＯＳＦＥＴＱ
１３・Ｑ４８を介して、レベルシフト回路ＬＳ１の反転
入力ノード／ｎｉに伝達され、その基準電位とされる。
上記ＭＯＳＦＥＴＱ８はタイミング信号φｒ１によって
制御され、読み出し用共通データ線ＣＤｒのプリチャー
ジ用ＭＯＳＦＥＴとしての作用のみを持つ。言い換える
と、ＭＯＳＦＥＴＱ８は、選択された読み出し用データ
線及び読み出し用共通データ線ＣＤｒのチャージシェア
後のレベルＶｓを補正する作用を持たない。したがっ
て、読み出し用共通データ線ＣＤｒ等のチャージシェア
後のレベルＶｓは、前述のように、比較的低いレベルと
なる。このレベルＶｓは、図２の実施例の場合と同様
に、選択されたメモリセルの読み出し信号が出力される
直前までオン状態とされる相補スイッチＭＯＳＦＥＴＱ
１３・Ｑ４８を介して、レベルシフト回路ＬＳ１の反転
入力ノード／ｎｉに伝達され、その基準電位とされる。
【０１３４】その結果、読み出し用共通データ線ＣＤｒ
を介して出力される読み出し信号は、レベルシフト回路
ＬＳ１によってその直流レベルが最適バイアスレベルＶ
ｒまで高められまた基準電位すなわちレベルＶｓとのレ
ベル差が拡大されつつ、センス回路ＳＣに伝達される。
これにより、この実施例のセンスアンプＳＡは、プリチ
ャージＭＯＳＦＥＴＱ８の動作タイミングに注意を払う
ことなく、また比較的大きなレイアウト面積を必要とす
る容量手段を設けることなく、センス回路ＳＣのバイア
ス電圧を最適化できるものである。
を介して出力される読み出し信号は、レベルシフト回路
ＬＳ１によってその直流レベルが最適バイアスレベルＶ
ｒまで高められまた基準電位すなわちレベルＶｓとのレ
ベル差が拡大されつつ、センス回路ＳＣに伝達される。
これにより、この実施例のセンスアンプＳＡは、プリチ
ャージＭＯＳＦＥＴＱ８の動作タイミングに注意を払う
ことなく、また比較的大きなレイアウト面積を必要とす
る容量手段を設けることなく、センス回路ＳＣのバイア
ス電圧を最適化できるものである。
【０１３５】図１８には、この発明が適用されたスタテ
ィック型ＲＡＭのセンスアンプＳＡの第５の実施例の回
路図が示されている。この実施例のスタティック型ＲＡ
Ｍでは、特に制限されないが、読み出し用データ線及び
読み出し用共通データ線ＣＤｒは、スタティック型ＲＡ
Ｍが非選択状態とされるとき、ともに回路の電源電圧の
ようなハイレベルにプリチャージされる。このため、カ
ラムスイッチＣＳＷによる読み出し用データ線の選択動
作が終了した後も、選択された読み出し用データ線及び
読み出し用共通データ線の直流レベルは、回路の電源電
圧Ｖｃｃのままとされる。
ィック型ＲＡＭのセンスアンプＳＡの第５の実施例の回
路図が示されている。この実施例のスタティック型ＲＡ
Ｍでは、特に制限されないが、読み出し用データ線及び
読み出し用共通データ線ＣＤｒは、スタティック型ＲＡ
Ｍが非選択状態とされるとき、ともに回路の電源電圧の
ようなハイレベルにプリチャージされる。このため、カ
ラムスイッチＣＳＷによる読み出し用データ線の選択動
作が終了した後も、選択された読み出し用データ線及び
読み出し用共通データ線の直流レベルは、回路の電源電
圧Ｖｃｃのままとされる。
【０１３６】図１８において、センスアンプＳＡは、上
記図２の実施例と同様に、一対の差動ＭＯＳＦＥＴＱ４
５及びＱ４６を含むセンス回路ＳＣを基本構成とする。
センス回路ＳＣの非反転出力ノードｎｏは、出力インバ
ータ回路Ｎ１１の入力端子に結合され、さらにプリセッ
ト用ＭＯＳＦＥＴＱ１０を介して回路の電源電圧に結合
される。
記図２の実施例と同様に、一対の差動ＭＯＳＦＥＴＱ４
５及びＱ４６を含むセンス回路ＳＣを基本構成とする。
センス回路ＳＣの非反転出力ノードｎｏは、出力インバ
ータ回路Ｎ１１の入力端子に結合され、さらにプリセッ
ト用ＭＯＳＦＥＴＱ１０を介して回路の電源電圧に結合
される。
【０１３７】この実施例において、センスアンプＳＡ
は、センス回路ＳＣの前段に設けられるレベルシフト回
路ＬＳ２（第２のレベルシフト回路）を備える。レベル
シフト回路ＬＳ２は、特に制限されないが、一対の差動
ＭＯＳＦＥＴＱ８２・Ｑ８１と、これらのＭＯＳＦＥＴ
のソース側にそれぞれ設けられるＭＯＳＦＥＴＱ８４及
びＱ８３とを含む。ＭＯＳＦＥＴＱ８２及びＱ８１のド
レインは回路の電源電圧に結合され、ＭＯＳＦＥＴＱ８
４及びＱ８３の共通結合されたソースは、駆動ＭＯＳＦ
ＥＴＱ８５を介して回路の接地電位に結合される。ＭＯ
ＳＦＥＴＱ８２のゲートは、レベルシフト回路ＬＳ２の
非反転入力ノードとして、上記読み出し用共通データ線
ＣＤｒに結合される。また、ＭＯＳＦＥＴＱ８１のゲー
トは、レベルシフト回路ＬＳ２の反転入力ノードとし
て、回路の電源電圧に結合される。つまり、この実施例
のスタティック型ＲＡＭでは、前述のように、選択され
た読み出し用データ線ならびに読み出し用共通データ線
の直流レベルが回路の電源電圧Ｖｃｃとされるため、レ
ベルシフト回路ＬＳ２の基準電位は、回路の電源電圧と
なる。
は、センス回路ＳＣの前段に設けられるレベルシフト回
路ＬＳ２（第２のレベルシフト回路）を備える。レベル
シフト回路ＬＳ２は、特に制限されないが、一対の差動
ＭＯＳＦＥＴＱ８２・Ｑ８１と、これらのＭＯＳＦＥＴ
のソース側にそれぞれ設けられるＭＯＳＦＥＴＱ８４及
びＱ８３とを含む。ＭＯＳＦＥＴＱ８２及びＱ８１のド
レインは回路の電源電圧に結合され、ＭＯＳＦＥＴＱ８
４及びＱ８３の共通結合されたソースは、駆動ＭＯＳＦ
ＥＴＱ８５を介して回路の接地電位に結合される。ＭＯ
ＳＦＥＴＱ８２のゲートは、レベルシフト回路ＬＳ２の
非反転入力ノードとして、上記読み出し用共通データ線
ＣＤｒに結合される。また、ＭＯＳＦＥＴＱ８１のゲー
トは、レベルシフト回路ＬＳ２の反転入力ノードとし
て、回路の電源電圧に結合される。つまり、この実施例
のスタティック型ＲＡＭでは、前述のように、選択され
た読み出し用データ線ならびに読み出し用共通データ線
の直流レベルが回路の電源電圧Ｖｃｃとされるため、レ
ベルシフト回路ＬＳ２の基準電位は、回路の電源電圧と
なる。
【０１３８】ＭＯＳＦＥＴＱ８３のゲートは、そのドレ
インに結合され、さらにＭＯＳＦＥＴＱ８４のゲートに
共通結合される。これにより、ＭＯＳＦＥＴＱ８４及び
Ｑ８３は、電流ミラー形態とされる。駆動ＭＯＳＦＥＴ
Ｑ８５のゲートには、上述のタイミング信号φｒ１が供
給される。ＭＯＳＦＥＴＱ８２のソースは、レベルシフ
ト回路ＬＳ２の非反転出力ノードとして、センス回路Ｓ
Ｃの非反転入力ノードｎｉに結合される。
インに結合され、さらにＭＯＳＦＥＴＱ８４のゲートに
共通結合される。これにより、ＭＯＳＦＥＴＱ８４及び
Ｑ８３は、電流ミラー形態とされる。駆動ＭＯＳＦＥＴ
Ｑ８５のゲートには、上述のタイミング信号φｒ１が供
給される。ＭＯＳＦＥＴＱ８２のソースは、レベルシフ
ト回路ＬＳ２の非反転出力ノードとして、センス回路Ｓ
Ｃの非反転入力ノードｎｉに結合される。
【０１３９】これらのことから、レベルシフト回路ＬＳ
２は、上記タイミング信号φｒ１がハイレベルとされる
ことで、選択的に動作状態とされる。このとき、レベル
シフト回路ＬＳ２は、その非反転入力ノードすなわち読
み出し用共通データ線ＣＤｒと反転入力ノードすなわち
回路の電源電圧とのレベル差を増幅する作用を持つとと
もに、その直流レベルを、ＭＯＳＦＥＴＱ８２及びＱ８
４ならびにＭＯＳＦＥＴＱ８１及びＱ８３のコンダクタ
ンス比に見合った分だけ低くする作用を持つ。
２は、上記タイミング信号φｒ１がハイレベルとされる
ことで、選択的に動作状態とされる。このとき、レベル
シフト回路ＬＳ２は、その非反転入力ノードすなわち読
み出し用共通データ線ＣＤｒと反転入力ノードすなわち
回路の電源電圧とのレベル差を増幅する作用を持つとと
もに、その直流レベルを、ＭＯＳＦＥＴＱ８２及びＱ８
４ならびにＭＯＳＦＥＴＱ８１及びＱ８３のコンダクタ
ンス比に見合った分だけ低くする作用を持つ。
【０１４０】この実施例のセンスアンプＳＡは、さら
に、センス回路ＳＣの非反転入力ノードｎｉ及び反転入
力ノード／ｎｉ間に設けられる相補スイッチＭＯＳＦＥ
ＴＱ１３・Ｑ４８（第１の短絡手段）を含む。この相補
スイッチＭＯＳＦＥＴは、上記第２の実施例の場合と同
様に、センスアンプＳＡが非動作状態とされるときオン
状態とされ、センスアンプＳＡが動作状態とされ読み出
し用共通データ線ＣＤｒに選択されたメモリセルの読み
出し信号が伝達される直前にオフ状態とされる。このと
き、読み出し用共通データ線ＣＤｒのレベルは、ほぼ回
路の電源電圧そのものであり、レベルシフト回路ＬＳ２
の非反転出力ノードの直流レベルは、ほぼ回路の電源電
圧の二分の一すなわちセンス回路の最適バイアスレベル
Ｖｒとされる。このレベルは、相補スイッチＭＯＳＦＥ
ＴＱ１３・Ｑ４８がオン状態とされることで、センス回
路ＳＣの反転入力ノード／ｎｉに伝達され、センス回路
ＳＣの基準電位とされる。
に、センス回路ＳＣの非反転入力ノードｎｉ及び反転入
力ノード／ｎｉ間に設けられる相補スイッチＭＯＳＦＥ
ＴＱ１３・Ｑ４８（第１の短絡手段）を含む。この相補
スイッチＭＯＳＦＥＴは、上記第２の実施例の場合と同
様に、センスアンプＳＡが非動作状態とされるときオン
状態とされ、センスアンプＳＡが動作状態とされ読み出
し用共通データ線ＣＤｒに選択されたメモリセルの読み
出し信号が伝達される直前にオフ状態とされる。このと
き、読み出し用共通データ線ＣＤｒのレベルは、ほぼ回
路の電源電圧そのものであり、レベルシフト回路ＬＳ２
の非反転出力ノードの直流レベルは、ほぼ回路の電源電
圧の二分の一すなわちセンス回路の最適バイアスレベル
Ｖｒとされる。このレベルは、相補スイッチＭＯＳＦＥ
ＴＱ１３・Ｑ４８がオン状態とされることで、センス回
路ＳＣの反転入力ノード／ｎｉに伝達され、センス回路
ＳＣの基準電位とされる。
【０１４１】その結果、この実施例のセンスアンプＳＡ
は、プリチャージＭＯＳＦＥＴのオフタイミングに注意
を払う必要なく、また比較的大きなレイアウト面積を必
要とする容量手段を設けることなく、センス回路ＳＣの
バイアス電圧を最適化できるものである。
は、プリチャージＭＯＳＦＥＴのオフタイミングに注意
を払う必要なく、また比較的大きなレイアウト面積を必
要とする容量手段を設けることなく、センス回路ＳＣの
バイアス電圧を最適化できるものである。
【０１４２】以上の複数の実施例に示されるように、こ
の発明を大規模論理集積回路装置に搭載されるスタティ
ック型ＲＡＭ等の半導体記憶装置に適用することで、次
のような作用効果が得られる。なお、以下に記載される
作用効果の項番は、特許請求の範囲の項番と対応付けら
れる。
の発明を大規模論理集積回路装置に搭載されるスタティ
ック型ＲＡＭ等の半導体記憶装置に適用することで、次
のような作用効果が得られる。なお、以下に記載される
作用効果の項番は、特許請求の範囲の項番と対応付けら
れる。
【０１４３】（１）１ポートスタティック型ＲＡＭ等の
メモリアレイを構成するデータ線を単一化し、また各メ
モリセルを、一対のインバータ回路が交差接続されてな
るラッチと、このラッチの一方の入出力ノードと上記デ
ータ線との間に設けられる行選択制御ＭＯＳＦＥＴとに
より構成する。これにより、１ポートスタティック型Ｒ
ＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を５個
に、また列あたりの所要信号線数を１本に削減し、その
高集積化及び低コスト化を図ることができる。
メモリアレイを構成するデータ線を単一化し、また各メ
モリセルを、一対のインバータ回路が交差接続されてな
るラッチと、このラッチの一方の入出力ノードと上記デ
ータ線との間に設けられる行選択制御ＭＯＳＦＥＴとに
より構成する。これにより、１ポートスタティック型Ｒ
ＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を５個
に、また列あたりの所要信号線数を１本に削減し、その
高集積化及び低コスト化を図ることができる。
【０１４４】（２）上記（１）項において、メモリセル
の行選択制御ＭＯＳＦＥＴと直列に列選択制御ＭＯＳＦ
ＥＴを設けることで、いわゆる単一選択型のメモリアレ
イを構成する。これにより、１ポートスタティック型Ｒ
ＡＭ等の消費電力を著しく削減できるとともに、単一選
択方式を採る１ポートスタティック型ＲＡＭ等のメモリ
セルあたりの所要ＭＯＳＦＥＴ数を６個に、また列あた
りの所要信号線を２本に削減し、その高集積化及び低コ
スト化を図ることができる。
の行選択制御ＭＯＳＦＥＴと直列に列選択制御ＭＯＳＦ
ＥＴを設けることで、いわゆる単一選択型のメモリアレ
イを構成する。これにより、１ポートスタティック型Ｒ
ＡＭ等の消費電力を著しく削減できるとともに、単一選
択方式を採る１ポートスタティック型ＲＡＭ等のメモリ
セルあたりの所要ＭＯＳＦＥＴ数を６個に、また列あた
りの所要信号線を２本に削減し、その高集積化及び低コ
スト化を図ることができる。
【０１４５】（３）１ポートスタティック型ＲＡＭ等の
メモリアレイを構成するデータ線を単一化し、書き込み
用ワード線及び読み出し用ワード線を設ける。また、各
メモリセルを、一対のインバータ回路が交差接続されて
なるラッチと、このラッチの一方の入出力ノードと上記
データ線との間に設けられそのゲートが上記書き込み用
ワード線に結合される書き込み用行選択制御ＭＯＳＦＥ
Ｔならびに上記ラッチの一方又は他方の入出力ノードと
上記データ線との間に設けられそのゲートが上記読み出
し用ワード線に結合される読み出し用行選択制御ＭＯＳ
ＦＥＴとにより構成する。これにより、メモリセルに対
する書き込み経路及び読み出し経路を分離し、例えば上
記ラッチを構成する一対のインバータ回路のうちその出
力端子が書き込み用入出力ノードに結合される一方のイ
ンバータ回路の駆動能力を他方のインバータ回路より小
さくするなど、上記書き込み経路及び読み出し経路をそ
れぞれ最適化できる。
メモリアレイを構成するデータ線を単一化し、書き込み
用ワード線及び読み出し用ワード線を設ける。また、各
メモリセルを、一対のインバータ回路が交差接続されて
なるラッチと、このラッチの一方の入出力ノードと上記
データ線との間に設けられそのゲートが上記書き込み用
ワード線に結合される書き込み用行選択制御ＭＯＳＦＥ
Ｔならびに上記ラッチの一方又は他方の入出力ノードと
上記データ線との間に設けられそのゲートが上記読み出
し用ワード線に結合される読み出し用行選択制御ＭＯＳ
ＦＥＴとにより構成する。これにより、メモリセルに対
する書き込み経路及び読み出し経路を分離し、例えば上
記ラッチを構成する一対のインバータ回路のうちその出
力端子が書き込み用入出力ノードに結合される一方のイ
ンバータ回路の駆動能力を他方のインバータ回路より小
さくするなど、上記書き込み経路及び読み出し経路をそ
れぞれ最適化できる。
【０１４６】（４）２ポートスタティック型ＲＡＭ等の
メモリアレイを構成する各ポートのデータ線を単一化
し、また各メモリセルを、一対のインバータ回路が交差
接続されてなるチッチと、上記ラッチの一方あるいは一
方及び他方の入出力ノードと各ポートのデータ線との間
にそれぞれ設けられる２個の行選択制御ＭＯＳＦＥＴと
により構成する。これにより、２ポートスタティック型
ＲＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を６
個に、また列あたりの所要信号線数を２本に削減し、そ
の高集積化及び低コスト化を図ることができる。
メモリアレイを構成する各ポートのデータ線を単一化
し、また各メモリセルを、一対のインバータ回路が交差
接続されてなるチッチと、上記ラッチの一方あるいは一
方及び他方の入出力ノードと各ポートのデータ線との間
にそれぞれ設けられる２個の行選択制御ＭＯＳＦＥＴと
により構成する。これにより、２ポートスタティック型
ＲＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を６
個に、また列あたりの所要信号線数を２本に削減し、そ
の高集積化及び低コスト化を図ることができる。
【０１４７】（５）上記（４）項において、メモリセル
の各行選択制御ＭＯＳＦＥＴと直列に列選択制御ＭＯＳ
ＦＥＴをそれぞれ設けることで、いわゆる単一選択型の
２ポートメモリアレイを構成する。これにより、２ポー
トスタティック型ＲＡＭ等の諸費電力を著しく削減でき
るとともに、単一選択方式を採る２ポートスタティック
型ＲＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を
８個に、また列あたりの所要信号線数を４本に削減し、
その高集積化及び低コスト化を図ることができる。
の各行選択制御ＭＯＳＦＥＴと直列に列選択制御ＭＯＳ
ＦＥＴをそれぞれ設けることで、いわゆる単一選択型の
２ポートメモリアレイを構成する。これにより、２ポー
トスタティック型ＲＡＭ等の諸費電力を著しく削減でき
るとともに、単一選択方式を採る２ポートスタティック
型ＲＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を
８個に、また列あたりの所要信号線数を４本に削減し、
その高集積化及び低コスト化を図ることができる。
【０１４８】（６）１ポートスタティック型ＲＡＭ等の
メモリアレイを構成するデータ線を単一化し、書き込み
用ワード線及び読み出し用ワード線を設ける。また、各
メモリセルを、一対のインバータ回路が交差接続されて
なるラッチと、このラッチの一方の入出力ノードと上記
データ線との間に設けられそのゲートが上記書き込み用
ワード線に結合される書き込み用行選択制御ＭＯＳＦＥ
Ｔと、上記データ線と回路の接地電位との間に直列形態
に設けられそのゲートが上記読み出し用ワード線に結合
される読み出し用行選択制御ＭＯＳＦＥＴならびにその
ゲートが上記ラッチの一方又は他方の入出力ノードに結
合される読み出し用ＭＯＳＦＥＴとにより構成する。こ
れにより、メモリセルに対する書き込み経路及び読み出
し経路を分離し、上記書き込み経路及び読み出し経路を
それぞれ最適化することができる。また、上記読み出し
経路において、ラッチの出力ノードが上記読み出し用Ｍ
ＯＳＦＥＴのゲートを介して間接的にデータ線に結合さ
れることで、読み出し動作にともなうメモリセルの保持
データの破損を防止できるため、データ線ならびに共通
データ線のプリチャージレベル等を任意に設定できる。
その結果、１ポートスタティック型ＲＡＭ等の読み出し
信号マージンを高め、その読み出し動作を安定化でき
る。
メモリアレイを構成するデータ線を単一化し、書き込み
用ワード線及び読み出し用ワード線を設ける。また、各
メモリセルを、一対のインバータ回路が交差接続されて
なるラッチと、このラッチの一方の入出力ノードと上記
データ線との間に設けられそのゲートが上記書き込み用
ワード線に結合される書き込み用行選択制御ＭＯＳＦＥ
Ｔと、上記データ線と回路の接地電位との間に直列形態
に設けられそのゲートが上記読み出し用ワード線に結合
される読み出し用行選択制御ＭＯＳＦＥＴならびにその
ゲートが上記ラッチの一方又は他方の入出力ノードに結
合される読み出し用ＭＯＳＦＥＴとにより構成する。こ
れにより、メモリセルに対する書き込み経路及び読み出
し経路を分離し、上記書き込み経路及び読み出し経路を
それぞれ最適化することができる。また、上記読み出し
経路において、ラッチの出力ノードが上記読み出し用Ｍ
ＯＳＦＥＴのゲートを介して間接的にデータ線に結合さ
れることで、読み出し動作にともなうメモリセルの保持
データの破損を防止できるため、データ線ならびに共通
データ線のプリチャージレベル等を任意に設定できる。
その結果、１ポートスタティック型ＲＡＭ等の読み出し
信号マージンを高め、その読み出し動作を安定化でき
る。
【０１４９】（７）２ポートスタティック型ＲＡＭ等の
二つのアクセスポートと、それぞれ書き込みポート及び
読み出しポートとして専用化し、各ポートのデータ線を
それぞれ単一化する。また、各メモリセルを、一対のイ
ンバータ回路が交差接続されてなるラッチと、このラッ
チの一方の入出力ノードと上記書き込み用データ線との
間に設けられ書き込み用行選択制御ＭＯＳＦＥＴと、上
記読み出し用データ線と回路の接地電位との間に直列形
態に設けられる読み出し用行選択制御ＭＯＳＦＥＴなら
びに読み出し用ＭＯＳＦＥＴとにより構成し、上記ラッ
チの一方又は他方の入出力ノードと上記読み出し用デー
タ線を、上記読み出し用ＭＯＳＦＥＴのゲートを介して
間接的に結合する。これにより、２ポートスタティック
型ＲＡＭ等の読み出し動作を安定化しつつ、メモリセル
あたりの所要ＭＯＳＦＥＴ数を７個に、また列あたりの
所要信号線数を２本にそれぞれ削減し、その高集積化及
び低コスト化を図ることができる。
二つのアクセスポートと、それぞれ書き込みポート及び
読み出しポートとして専用化し、各ポートのデータ線を
それぞれ単一化する。また、各メモリセルを、一対のイ
ンバータ回路が交差接続されてなるラッチと、このラッ
チの一方の入出力ノードと上記書き込み用データ線との
間に設けられ書き込み用行選択制御ＭＯＳＦＥＴと、上
記読み出し用データ線と回路の接地電位との間に直列形
態に設けられる読み出し用行選択制御ＭＯＳＦＥＴなら
びに読み出し用ＭＯＳＦＥＴとにより構成し、上記ラッ
チの一方又は他方の入出力ノードと上記読み出し用デー
タ線を、上記読み出し用ＭＯＳＦＥＴのゲートを介して
間接的に結合する。これにより、２ポートスタティック
型ＲＡＭ等の読み出し動作を安定化しつつ、メモリセル
あたりの所要ＭＯＳＦＥＴ数を７個に、また列あたりの
所要信号線数を２本にそれぞれ削減し、その高集積化及
び低コスト化を図ることができる。
【０１５０】（８）上記（７）項において、メモリセル
の書き込み用行選択制御ＭＯＳＦＥＴと直列に書き込み
用列選択制御ＭＯＳＦＥＴを設け、また読み出し用デー
タ線をカラムスイッチを介して読み出し用共通データ線
に選択的に接続する。これにより、上記２ポートスタテ
ィック型ＲＡＭ等の書き込みポートをいわゆる単一選択
方式とし、その消費電力を著しく削減できる。
の書き込み用行選択制御ＭＯＳＦＥＴと直列に書き込み
用列選択制御ＭＯＳＦＥＴを設け、また読み出し用デー
タ線をカラムスイッチを介して読み出し用共通データ線
に選択的に接続する。これにより、上記２ポートスタテ
ィック型ＲＡＭ等の書き込みポートをいわゆる単一選択
方式とし、その消費電力を著しく削減できる。
【０１５１】（９）上記（８）項において、読み出し用
データ線を回路の接地電位のようなロウレベルにプリチ
ャージし、読み出し用共通データ線を回路の電源電圧の
ようなハイレベルにプリチャージする。これにより、各
メモリセルに読み出し用行選択制御ＭＯＳＦＥＴを設け
ることなく、上記２ポートスタティック型ＲＡＭ等の読
み出しポートをいわゆる単一選択方式とし、その消費電
力を著しく削減できる。また、上記（７）ないし（９）
項により、単一選択方式を採る２ポートスタティック型
ＲＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を８
個に、また列あたりの所要信号線数を３本にそれぞれ削
減し、その高集積化及び低コスト化を図ることができ
る。
データ線を回路の接地電位のようなロウレベルにプリチ
ャージし、読み出し用共通データ線を回路の電源電圧の
ようなハイレベルにプリチャージする。これにより、各
メモリセルに読み出し用行選択制御ＭＯＳＦＥＴを設け
ることなく、上記２ポートスタティック型ＲＡＭ等の読
み出しポートをいわゆる単一選択方式とし、その消費電
力を著しく削減できる。また、上記（７）ないし（９）
項により、単一選択方式を採る２ポートスタティック型
ＲＡＭ等のメモリセルあたりの所要ＭＯＳＦＥＴ数を８
個に、また列あたりの所要信号線数を３本にそれぞれ削
減し、その高集積化及び低コスト化を図ることができ
る。
【０１５２】（１０）上記（９）項において、書き込み
用データ線を隣接する２列のメモリセルによって共有
し、書き込み用行選択ＭＯＳＦＥＴを隣接する列に配置
される２個のメモリセルで共有する。これにより、上記
単一選択方式を採る２ポートスタティック型ＲＡＭ等の
メモリセルあたりの所要ＭＯＳＦＥＴ数を７．５個に削
減し、列あたりの所要信号線数を２．５本に削減して、
その高集積化及び低コスト化を推進できる。
用データ線を隣接する２列のメモリセルによって共有
し、書き込み用行選択ＭＯＳＦＥＴを隣接する列に配置
される２個のメモリセルで共有する。これにより、上記
単一選択方式を採る２ポートスタティック型ＲＡＭ等の
メモリセルあたりの所要ＭＯＳＦＥＴ数を７．５個に削
減し、列あたりの所要信号線数を２．５本に削減して、
その高集積化及び低コスト化を推進できる。
【０１５３】（１１）上記（１０）項において、各メモ
リセルのラッチの一対の入出力ノードをそれぞれ入力ノ
ード及び出力ノードとして専用化し、上記ラッチを構成
する一対のインバータ回路のうち、その出力端子が出力
ノードに結合される一方のインバータ回路の駆動能力を
他方のインバータ回路より小さくする。これにより、２
ポートスタティック型ＲＡＭの書き込み電流を削減し、
その書き込み動作を安定化できる。
リセルのラッチの一対の入出力ノードをそれぞれ入力ノ
ード及び出力ノードとして専用化し、上記ラッチを構成
する一対のインバータ回路のうち、その出力端子が出力
ノードに結合される一方のインバータ回路の駆動能力を
他方のインバータ回路より小さくする。これにより、２
ポートスタティック型ＲＡＭの書き込み電流を削減し、
その書き込み動作を安定化できる。
【０１５４】（１２）差動型のセンス回路を基本構成と
するセンスアンプの非反転入力ノードを所定の入力信号
線に結合し、上記非反転入力ノードとその反転入力ノー
ドとの間に、読み出し信号等が伝達される直前の入力信
号線の直流レベルを基準電位として上記反転入力ノード
に伝達する第１の短絡手段を設ける。これにより、安定
動作しうるシングルエンド型のセンスアンプを実現でき
る。
するセンスアンプの非反転入力ノードを所定の入力信号
線に結合し、上記非反転入力ノードとその反転入力ノー
ドとの間に、読み出し信号等が伝達される直前の入力信
号線の直流レベルを基準電位として上記反転入力ノード
に伝達する第１の短絡手段を設ける。これにより、安定
動作しうるシングルエンド型のセンスアンプを実現でき
る。
【０１５５】（１３）上記（１２）項のセンスアンプ
を、データ線を単一化し、かつ読み出し用データ線を回
路の接地電位のようなロウレベルにプリチャージし読み
出し用共通データ線を回路の電源電圧のようなハイレベ
ルにプリチャージする上記スタティック型ＲＡＭ等に適
用する。これにより、上記スタティック型ＲＡＭ等のデ
ータ線の単一化を推進することができる。
を、データ線を単一化し、かつ読み出し用データ線を回
路の接地電位のようなロウレベルにプリチャージし読み
出し用共通データ線を回路の電源電圧のようなハイレベ
ルにプリチャージする上記スタティック型ＲＡＭ等に適
用する。これにより、上記スタティック型ＲＡＭ等のデ
ータ線の単一化を推進することができる。
【０１５６】（１４）上記（１３）項において、センス
アンプのセンス回路を、実績のある電流ミラー型増幅回
路により構成する。また、上記センス回路の非反転出力
ノードを、出力インバータ回路の入力端子に結合し、上
記非反転出力ノードと回路の電源電圧との間に、プリセ
ットＭＯＳＦＥＴを設ける。これにより、センスアンプ
の動作を安定化できるとともに、センスアンプが非動作
状態とされるときその出力レベルを確定できる。
アンプのセンス回路を、実績のある電流ミラー型増幅回
路により構成する。また、上記センス回路の非反転出力
ノードを、出力インバータ回路の入力端子に結合し、上
記非反転出力ノードと回路の電源電圧との間に、プリセ
ットＭＯＳＦＥＴを設ける。これにより、センスアンプ
の動作を安定化できるとともに、センスアンプが非動作
状態とされるときその出力レベルを確定できる。
【０１５７】（１５）上記（１４）項のセンスアンプに
おいて、センス回路の非反転入力ノードすなわち読み出
し用共通データ線と回路の電源電圧との間に、比較的小
さなコンダクタンスを持つように設計され、かつ選択さ
れたメモリセルの保持データが論理“０”であるとき、
言い換えると読み出しデータ線が対応する読み出し用Ｍ
ＯＳＦＥＴによっでディスチャージされないとき、選択
的にオン状態とされるＭＯＳＦＥＴを設ける。これによ
り、選択されたメモリセルの保持データの如何にかかわ
らず、読み出し用共通でと基準電位との間のレベル差を
確保できるため、センスアンプの動作を安定化できる。
おいて、センス回路の非反転入力ノードすなわち読み出
し用共通データ線と回路の電源電圧との間に、比較的小
さなコンダクタンスを持つように設計され、かつ選択さ
れたメモリセルの保持データが論理“０”であるとき、
言い換えると読み出しデータ線が対応する読み出し用Ｍ
ＯＳＦＥＴによっでディスチャージされないとき、選択
的にオン状態とされるＭＯＳＦＥＴを設ける。これによ
り、選択されたメモリセルの保持データの如何にかかわ
らず、読み出し用共通でと基準電位との間のレベル差を
確保できるため、センスアンプの動作を安定化できる。
【０１５８】（１６）上記（１５）項のセンスアンプに
おいて、センス回路の非反転入力ノードすなわち読み出
し用共通データ線と回路の接地電位との間に、読み出し
用データ線及び読み出し用共通データ線の寄生容量値の
差に相当する静電容量値を有する容量手段を付加する。
これにより、選択された読み出し用データ線及び読み出
し共通データ線のプリチャージシェア終了後のレベル
を、ほぼ回路の電源電圧の二分の一すなわちセンス回路
の最適バイアスレベルとし、その動作を安定化できる。
おいて、センス回路の非反転入力ノードすなわち読み出
し用共通データ線と回路の接地電位との間に、読み出し
用データ線及び読み出し用共通データ線の寄生容量値の
差に相当する静電容量値を有する容量手段を付加する。
これにより、選択された読み出し用データ線及び読み出
し共通データ線のプリチャージシェア終了後のレベル
を、ほぼ回路の電源電圧の二分の一すなわちセンス回路
の最適バイアスレベルとし、その動作を安定化できる。
【０１５９】（１７）上記（１５）項のセンスアンプに
おいて、センス回路の非反転入力ノードすなわち読み出
し用共通データ線と回路の電源電圧との間に設けられる
プリチャージＭＯＳＦＥＴを、選択された読み出し用デ
ータ線及び読み出し用共通データ線によるチャージシェ
アが終了した後も、さらに所定の期間だけオン状態とす
る。これにより、比較的大きいレイアウト面積が必要な
容量手段を設けることなく、読み出し用共通データ線の
チャージシェア終了後のレベルを所定レベルまで押し上
げ、センス回路に対して効率的なバイアス電圧を与える
ことができる。
おいて、センス回路の非反転入力ノードすなわち読み出
し用共通データ線と回路の電源電圧との間に設けられる
プリチャージＭＯＳＦＥＴを、選択された読み出し用デ
ータ線及び読み出し用共通データ線によるチャージシェ
アが終了した後も、さらに所定の期間だけオン状態とす
る。これにより、比較的大きいレイアウト面積が必要な
容量手段を設けることなく、読み出し用共通データ線の
チャージシェア終了後のレベルを所定レベルまで押し上
げ、センス回路に対して効率的なバイアス電圧を与える
ことができる。
【０１６０】（１８）上記（１５）項のセンスアンプに
おいて、センス回路の前段に、読み出し用共通データ線
の直流レベルを高くして伝達する第１のレベルシフト回
路を設け、上記第１の短絡手段を、レベルシフト回路の
非反転及び反転入力ノード間に設ける。これにより、比
較的大きいレイアウト面積が必要な容量手段を設けるこ
となく、またプリチャージＭＯＳＦＥＴのオフタイミン
グに注意を払うことなく、センス回路に対して効率的な
バイアス電圧を与えることができる。
おいて、センス回路の前段に、読み出し用共通データ線
の直流レベルを高くして伝達する第１のレベルシフト回
路を設け、上記第１の短絡手段を、レベルシフト回路の
非反転及び反転入力ノード間に設ける。これにより、比
較的大きいレイアウト面積が必要な容量手段を設けるこ
となく、またプリチャージＭＯＳＦＥＴのオフタイミン
グに注意を払うことなく、センス回路に対して効率的な
バイアス電圧を与えることができる。
【０１６１】（１９）上記（１５）項のセンスアンプに
おいて、読み出し用データ線及び読み出し用共通データ
線をともに回路の電源電圧のようなハイレベルにプリチ
ャージし、また上記センス回路の前段に、読み出し用共
通データ線の直流レベルを低くして伝達する第２のレベ
ルシフト回路を設ける。これにより、比較的大きいレイ
アウト面積が必要な容量手段を設けることなく、またプ
リチャージＭＯＳＦＥＴのオフタイミングに注意を払う
ことなく、センス回路に対して効率的なバイアス電圧を
与えることができる。
おいて、読み出し用データ線及び読み出し用共通データ
線をともに回路の電源電圧のようなハイレベルにプリチ
ャージし、また上記センス回路の前段に、読み出し用共
通データ線の直流レベルを低くして伝達する第２のレベ
ルシフト回路を設ける。これにより、比較的大きいレイ
アウト面積が必要な容量手段を設けることなく、またプ
リチャージＭＯＳＦＥＴのオフタイミングに注意を払う
ことなく、センス回路に対して効率的なバイアス電圧を
与えることができる。
【０１６２】（２０）電流ミラー型増幅回路からなり駆
動ＭＯＳＦＥＴを介して選択的に動作状態とされるセン
ス回路を含み、かつ上記センス回路の非反転出力ノード
と回路の電源電圧との間に設けられるプリセットＭＯＳ
ＦＥＴを含むセンスアンプにおいて、上記センス回路の
非反転及び反転出力ノード間に、センス回路が動作状態
とされてから所定の期間だけ伝達状態とされる第２の短
絡手段を設ける。これにより、上記プリセットＭＯＳＦ
ＥＴが設けられることによって生じるセンスかいオフセ
ットを解消し、その動作を安定化できる。
動ＭＯＳＦＥＴを介して選択的に動作状態とされるセン
ス回路を含み、かつ上記センス回路の非反転出力ノード
と回路の電源電圧との間に設けられるプリセットＭＯＳ
ＦＥＴを含むセンスアンプにおいて、上記センス回路の
非反転及び反転出力ノード間に、センス回路が動作状態
とされてから所定の期間だけ伝達状態とされる第２の短
絡手段を設ける。これにより、上記プリセットＭＯＳＦ
ＥＴが設けられることによって生じるセンスかいオフセ
ットを解消し、その動作を安定化できる。
【０１６３】さらに、上記（１）項ないし（２０）項の
作用効果により、スタティック型ＲＡＭを含む大規模論
理集積回路装置等の動作を安定化しつつ、そのチップ面
積を縮小し、その低消費電力化及び低コスト化を図るこ
とができる。
作用効果により、スタティック型ＲＡＭを含む大規模論
理集積回路装置等の動作を安定化しつつ、そのチップ面
積を縮小し、その低消費電力化及び低コスト化を図るこ
とができる。
【０１６４】以上発明者によってなされた発明を実施例
に基づき具体的に説明したが、この発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
１において、スタティック型ＲＡＭは、同図のメモリア
レイＭＡＲＹに代表されるような複数のメモリアレイを
含むものであってもよいし、複数ビットの記憶データを
同時に入出力するいわゆる多ビット構成のＲＡＭであっ
てもよい。
に基づき具体的に説明したが、この発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
１において、スタティック型ＲＡＭは、同図のメモリア
レイＭＡＲＹに代表されるような複数のメモリアレイを
含むものであってもよいし、複数ビットの記憶データを
同時に入出力するいわゆる多ビット構成のＲＡＭであっ
てもよい。
【０１６５】また、メモリアレイＭＡＲＹを構成するメ
モリセルは、各インバータ回路のＰチャンネルＭＯＳＦ
ＥＴを高抵抗に置き換えたいわゆる高抵抗負荷型のスタ
ティック型メモリセルであってもよい。カラムスイッチ
ＣＳＷを構成するスイッチＭＯＳＦＥＴは、データ線及
び共通データ線のプリチャージレベルあるいは信号レベ
ルに応じて、ＰチャンネルＭＯＳＦＥＴ又はＮチャンネ
ルＭＯＳＦＥＴのいずれか一方のみで構成してもよい。
モリセルは、各インバータ回路のＰチャンネルＭＯＳＦ
ＥＴを高抵抗に置き換えたいわゆる高抵抗負荷型のスタ
ティック型メモリセルであってもよい。カラムスイッチ
ＣＳＷを構成するスイッチＭＯＳＦＥＴは、データ線及
び共通データ線のプリチャージレベルあるいは信号レベ
ルに応じて、ＰチャンネルＭＯＳＦＥＴ又はＮチャンネ
ルＭＯＳＦＥＴのいずれか一方のみで構成してもよい。
【０１６６】図１の実施例では、メモリセルのラッチの
一対の入出力ノードを出力ノード及び入力ノードとして
専用化しているが、ラッチのいずれかの入出力ノードを
上記入力ノード及び出力ノードとして兼用してもよい。
この場合、ライトアンプＷＡから供給される書き込み信
号の論理条件を、反転させる必要がある。図２におい
て、ＭＯＳＦＥＴＱ８は、センスアンプＳＡが非動作状
態とされるとき読み出し用共通データ線をプリチャージ
する作用と、読み出し用共通データ線等のチャージシェ
ア後のレベルＶｓを補正する作用とを兼ね備えるが、用
途ごとに別途のＭＯＳＦＥＴを設け、それぞれ最適タイ
ミングでオン状態としてもよい。
一対の入出力ノードを出力ノード及び入力ノードとして
専用化しているが、ラッチのいずれかの入出力ノードを
上記入力ノード及び出力ノードとして兼用してもよい。
この場合、ライトアンプＷＡから供給される書き込み信
号の論理条件を、反転させる必要がある。図２におい
て、ＭＯＳＦＥＴＱ８は、センスアンプＳＡが非動作状
態とされるとき読み出し用共通データ線をプリチャージ
する作用と、読み出し用共通データ線等のチャージシェ
ア後のレベルＶｓを補正する作用とを兼ね備えるが、用
途ごとに別途のＭＯＳＦＥＴを設け、それぞれ最適タイ
ミングでオン状態としてもよい。
【０１６７】相補スイッチＭＯＳＦＥＴＱ１３・Ｑ４８
及びＱ１４・Ｑ４９等は、ＰチャンネルＭＯＳＦＥＴ又
はＮチャンネルＭＯＳＦＥＴのいずれか一方のみであっ
てもよい。タイミング信号φｒ１及びφｒ３ならびに反
転タイミング信号／φｒ２及び／φｒ４を形成するため
のインバータ回路Ｎ１２ないしＮ１５は、それぞれ必要
に応じて複数段のインバータ回路に置き換えてもよい。
及びＱ１４・Ｑ４９等は、ＰチャンネルＭＯＳＦＥＴ又
はＮチャンネルＭＯＳＦＥＴのいずれか一方のみであっ
てもよい。タイミング信号φｒ１及びφｒ３ならびに反
転タイミング信号／φｒ２及び／φｒ４を形成するため
のインバータ回路Ｎ１２ないしＮ１５は、それぞれ必要
に応じて複数段のインバータ回路に置き換えてもよい。
【０１６８】図３において、書き込み用及び読み出し用
ＸアドレスデコーダＸＡＤＷ及びＸＡＤＲならびに書き
込み用及び読み出し用ＹアドレスデコーダＹＡＤＷ及び
ＹＡＤＲは、それぞれメモリアレイＭＡＲＹをはさんで
両側に配置してもよい。また、データ入力バッファＤＩ
Ｂ及びデータ出力バッファＤＯＢは、省略してもよい。
各実施例において、ＭＯＳＦＥＴは、多種のＭＩＳＦＥ
Ｔに置き換えてもよい。
ＸアドレスデコーダＸＡＤＷ及びＸＡＤＲならびに書き
込み用及び読み出し用ＹアドレスデコーダＹＡＤＷ及び
ＹＡＤＲは、それぞれメモリアレイＭＡＲＹをはさんで
両側に配置してもよい。また、データ入力バッファＤＩ
Ｂ及びデータ出力バッファＤＯＢは、省略してもよい。
各実施例において、ＭＯＳＦＥＴは、多種のＭＩＳＦＥ
Ｔに置き換えてもよい。
【０１６９】また、特許請求の範囲第１項ないし第２０
項に記載される発明は、種々の組み合わせをもって適用
することができる。例えば、図６に示されるメモリアレ
イＭＡＲＹの第３の実施例に、特許請求の範囲第１０項
記載の発明を追加適用することで、図１１に示されるメ
モリアレイＭＡＲＹの第８の実施例を得ることができ
る。また、図７に示されるメモリアレイＭＡＲＹの第４
の実施例に、特許請求の範囲第２項記載の発明を追加適
用することで、図１０に示されるメモリアレイＭＡＲＹ
の第７の実施例を得ることができる。同様に、図９に示
されるメモリアレイＭＡＲＹの第６の実施例に、特許請
求の範囲第１０項記載の発明を追加適用することで、図
１２に示されるメモリアレイＭＡＲＹの第９の実施例を
得ることができる。
項に記載される発明は、種々の組み合わせをもって適用
することができる。例えば、図６に示されるメモリアレ
イＭＡＲＹの第３の実施例に、特許請求の範囲第１０項
記載の発明を追加適用することで、図１１に示されるメ
モリアレイＭＡＲＹの第８の実施例を得ることができ
る。また、図７に示されるメモリアレイＭＡＲＹの第４
の実施例に、特許請求の範囲第２項記載の発明を追加適
用することで、図１０に示されるメモリアレイＭＡＲＹ
の第７の実施例を得ることができる。同様に、図９に示
されるメモリアレイＭＡＲＹの第６の実施例に、特許請
求の範囲第１０項記載の発明を追加適用することで、図
１２に示されるメモリアレイＭＡＲＹの第９の実施例を
得ることができる。
【０１７０】さらに、図２に示されるセンスアンプＳＡ
の第１の実施例から、特許請求の範囲第２０項記載の発
明を削除することで、図１６に示されるセンスアンプＳ
Ａの第３の実施例を得ることができる。この特許請求の
範囲第２０項記載の発明は、図１５及び図１７ならびに
図１８に示されるセンスアンプＳＡの実施例にも、追加
して適用できる。
の第１の実施例から、特許請求の範囲第２０項記載の発
明を削除することで、図１６に示されるセンスアンプＳ
Ａの第３の実施例を得ることができる。この特許請求の
範囲第２０項記載の発明は、図１５及び図１７ならびに
図１８に示されるセンスアンプＳＡの実施例にも、追加
して適用できる。
【０１７１】各実施例において、同様に発明の部分的な
追加あるいは削除が可能であり、その組み合わせによっ
て多の複数の実施例が得られる。各回路図において、例
えば、回路の電源電圧を接地電位に置き換え同時に回路
の接地電位を負の電源電圧に置き換える等、電源電圧の
組み合わせに応じて、ＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴを置き換えることもできる。図
１及び図２ならびに図５ないし第２３図に示される各回
路の具体的な構成や、図３に示されるスタティック型Ｒ
ＡＭのブロック構成ならびに図４に示される制御信号及
びアドレス信号の組み合わせ等、種々の実施例形態を採
りうる。
追加あるいは削除が可能であり、その組み合わせによっ
て多の複数の実施例が得られる。各回路図において、例
えば、回路の電源電圧を接地電位に置き換え同時に回路
の接地電位を負の電源電圧に置き換える等、電源電圧の
組み合わせに応じて、ＰチャンネルＭＯＳＦＥＴ及びＮ
チャンネルＭＯＳＦＥＴを置き換えることもできる。図
１及び図２ならびに図５ないし第２３図に示される各回
路の具体的な構成や、図３に示されるスタティック型Ｒ
ＡＭのブロック構成ならびに図４に示される制御信号及
びアドレス信号の組み合わせ等、種々の実施例形態を採
りうる。
【０１７２】以上の発明では主として本発明者によって
なされた発明をその背景となった利用分野である大規模
論理集積回路装置に搭載されるスタティック型ＲＡＭに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、メモリアレイに関する各発明は、
スタティック型ＲＡＭとして単体で用いられるものやそ
の他のディジタル装置に搭載されるスタティック型ＲＡ
Ｍもしくはバイポーラ・ＣＭＯＳ型ＲＡＭ等にも適用で
きるし、シングルエンド型センスアンプは、さらにリー
ドオンリーメモリ等の各種半導体記憶装置にも適用でき
る。本発明は、少なくともスタティック型メモリセルを
基本構成としあるいはシングルエンド型センスアンプを
必要とする半導体記憶装置ならびにこのような半導体記
憶装置を内蔵するディジタル集積回路装置に広く利用で
きる。
なされた発明をその背景となった利用分野である大規模
論理集積回路装置に搭載されるスタティック型ＲＡＭに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、メモリアレイに関する各発明は、
スタティック型ＲＡＭとして単体で用いられるものやそ
の他のディジタル装置に搭載されるスタティック型ＲＡ
Ｍもしくはバイポーラ・ＣＭＯＳ型ＲＡＭ等にも適用で
きるし、シングルエンド型センスアンプは、さらにリー
ドオンリーメモリ等の各種半導体記憶装置にも適用でき
る。本発明は、少なくともスタティック型メモリセルを
基本構成としあるいはシングルエンド型センスアンプを
必要とする半導体記憶装置ならびにこのような半導体記
憶装置を内蔵するディジタル集積回路装置に広く利用で
きる。
【０１７３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタティック型ＲＡＭ等の
メモリアレイを構成するデータ線を単一化し、これらの
データ線が選択的に接続されるセンスアンプをシングル
エンド型とする。また、上記メモリアレイをいわゆる単
一選択型とし、データ線を隣接する２列のメモリセルで
共有するとともに、行選択用の制御ＭＯＳＦＥＴを隣接
する列に配置される２個のメモリセルで共有する。さら
に、シングルエンド型センスアンプを、電流ミラー型の
センス回路を基本に構成し、その非反転入力ノードすな
わち入力信号線と反転入力ノードとの間に、読み出し信
号等が出力される直前の直流レベルを伝達する短絡手段
を設ける。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、スタティック型ＲＡＭ等の
メモリアレイを構成するデータ線を単一化し、これらの
データ線が選択的に接続されるセンスアンプをシングル
エンド型とする。また、上記メモリアレイをいわゆる単
一選択型とし、データ線を隣接する２列のメモリセルで
共有するとともに、行選択用の制御ＭＯＳＦＥＴを隣接
する列に配置される２個のメモリセルで共有する。さら
に、シングルエンド型センスアンプを、電流ミラー型の
センス回路を基本に構成し、その非反転入力ノードすな
わち入力信号線と反転入力ノードとの間に、読み出し信
号等が出力される直前の直流レベルを伝達する短絡手段
を設ける。
【０１７４】これにより、スタティック型ＲＡＭの読み
出し電流を削減しつつ、メモリアレイの列あたりの所要
信号線数を削減し、メモリセルあたりの所要ＭＯＳＦＥ
Ｔ数を削減できる。また、そのデータ線が単一化される
スタティック型ＲＡＭ等に適合しかつ安定動作しうるシ
ングルエンド型センスアンプを実現し、スタティック型
ＲＡＭ等のデータ線の単一化を推進することができる。
その結果、スタティック型ＲＡＭ等の低消費電力化及び
レイアウト所要面積の縮小を図り、スタティック型ＲＡ
Ｍ等を搭載する大規模集積回路装置等の低消費電力化及
び低コスト化を図ることができる。
出し電流を削減しつつ、メモリアレイの列あたりの所要
信号線数を削減し、メモリセルあたりの所要ＭＯＳＦＥ
Ｔ数を削減できる。また、そのデータ線が単一化される
スタティック型ＲＡＭ等に適合しかつ安定動作しうるシ
ングルエンド型センスアンプを実現し、スタティック型
ＲＡＭ等のデータ線の単一化を推進することができる。
その結果、スタティック型ＲＡＭ等の低消費電力化及び
レイアウト所要面積の縮小を図り、スタティック型ＲＡ
Ｍ等を搭載する大規模集積回路装置等の低消費電力化及
び低コスト化を図ることができる。
【図１】この発明が適用されたスタティック型ＲＡＭの
メモリアレイ及びその周辺回路の一実施例を示す回路図
である。
メモリアレイ及びその周辺回路の一実施例を示す回路図
である。
【図２】この発明が適用されたスタティック型ＲＡＭの
センスアンプ及びライトアンプの一実施例を示す回路図
である。
センスアンプ及びライトアンプの一実施例を示す回路図
である。
【図３】図１のメモリアレイ及び図２のセンスアンプ及
びライトアンプを含むスタティック型ＲＡＭの一実施例
を示すブロック図である。
びライトアンプを含むスタティック型ＲＡＭの一実施例
を示すブロック図である。
【図４】図３のスタティック型ＲＡＭの読み出し動作の
一実施例を示すタイミング図である。
一実施例を示すタイミング図である。
【図５】この発明が適用されたスタティック型ＲＡＭの
メモリアレイの第２の実施例を示す部分的な回路図であ
る。
メモリアレイの第２の実施例を示す部分的な回路図であ
る。
【図６】この発明が適用されたスタティック型ＲＡＭの
メモリアレイの第３の実施例を示す部分的な回路図であ
る。
メモリアレイの第３の実施例を示す部分的な回路図であ
る。
【図７】この発明が適用されたスタティック型ＲＡＭの
メモリアレイの第４の実施例を示す部分的な回路図であ
る。
メモリアレイの第４の実施例を示す部分的な回路図であ
る。
【図８】この発明が適用されたスタティック型ＲＡＭの
メモリアレイの第５の実施例を示す部分的な回路図であ
る。
メモリアレイの第５の実施例を示す部分的な回路図であ
る。
【図９】この発明が適用されたスタティック型ＲＡＭの
メモリアレイの第６の実施例を示す部分的な回路図であ
る。
メモリアレイの第６の実施例を示す部分的な回路図であ
る。
【図１０】この発明が適用されたスタティック型ＲＡＭ
のメモリアレイの第７の実施例を示す部分的な回路図で
ある。
のメモリアレイの第７の実施例を示す部分的な回路図で
ある。
【図１１】この発明が適用されたスタティック型ＲＡＭ
のメモリアレイの第８の実施例を示す部分的な回路図で
ある。
のメモリアレイの第８の実施例を示す部分的な回路図で
ある。
【図１２】この発明が適用されたスタティック型ＲＡＭ
のメモリアレイの第９の実施例を示す部分的な回路図で
ある。
のメモリアレイの第９の実施例を示す部分的な回路図で
ある。
【図１３】この発明が適用されたスタティック型ＲＡＭ
のメモリアレイの第１０の実施例を示す部分的な回路図
である。
のメモリアレイの第１０の実施例を示す部分的な回路図
である。
【図１４】この発明が適用されたスタティック型ＲＡＭ
のメモリアレイの第１１の実施例を示す部分的な回路図
である。
のメモリアレイの第１１の実施例を示す部分的な回路図
である。
【図１５】この発明が適用されたスタティック型ＲＡＭ
のセンスアンプの第２の実施例を示す回路図である。
のセンスアンプの第２の実施例を示す回路図である。
【図１６】この発明が適用されたスタティック型ＲＡＭ
のセンスアンプの第３の実施例を示す回路図である。
のセンスアンプの第３の実施例を示す回路図である。
【図１７】この発明が適用されたスタティック型ＲＡＭ
のセンスアンプの第４の実施例を示す回路図である。
のセンスアンプの第４の実施例を示す回路図である。
【図１８】この発明が適用されたスタティック型ＲＡＭ
のセンスアンプの第５の実施例を示す回路図である。
のセンスアンプの第５の実施例を示す回路図である。
【図１９】共通選択方式を採る従来の１ポートスタティ
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
【図２０】単一選択方式を採る従来の１ポートスタティ
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
【図２１】共通選択方式を採る従来の２ポートスタティ
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
【図２２】単一選択方式を採る従来の２ポートスタティ
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
ック型ＲＡＭのメモリアレイの一例を示す部分的な回路
図である。
ＭＡＲＹ・・・メモリアレイ、ＭＣ００〜ＭＣｍｎ・・
・スタティック型メモリセル、ＣＳＷ・・・カラムスイ
ッチ。ＳＡ・・・センスアンプ、ＬＳ１，ＬＳ２・・・
レベルシフト回路、ＳＣ・・・センス回路、ＷＡ・・・
ライトアンプ。ＡＢＷ・・・書き込み用アドレスバッフ
ァ、ＡＢＲ・・・読み出し用アドレスバッファ、ＸＡＤ
Ｗ・・・書き込み用Ｘアドレスデコーダ、ＸＡＤＲ・・
・読み出し用Ｘアドレスデコーダ、ＹＡＤＷ・・・書き
込み用Ｙアドレスデコーダ、ＹＡＤＲ・・・読み出し用
Ｙアドレスデコーダ、ＤＩＢ・・・データ入力バッフ
ァ、ＤＯＢ・・・データ出力バッファ、ＴＧ・・・タイ
ミング発生回路。Ｑ１〜Ｑ２２・・・ＰチャンネルＭＯ
ＳＦＥＴ、Ｑ３１〜Ｑ１０１・・・ＮチャンネルＭＯＳ
ＦＥＴ、Ｎ１〜Ｎ３２・・・ＣＭＯＳインバータ回路、
ＮＡＧ１・・・ナンドゲート回路、ＮＯＧ1 ・・・ノア
ゲート回路。
・スタティック型メモリセル、ＣＳＷ・・・カラムスイ
ッチ。ＳＡ・・・センスアンプ、ＬＳ１，ＬＳ２・・・
レベルシフト回路、ＳＣ・・・センス回路、ＷＡ・・・
ライトアンプ。ＡＢＷ・・・書き込み用アドレスバッフ
ァ、ＡＢＲ・・・読み出し用アドレスバッファ、ＸＡＤ
Ｗ・・・書き込み用Ｘアドレスデコーダ、ＸＡＤＲ・・
・読み出し用Ｘアドレスデコーダ、ＹＡＤＷ・・・書き
込み用Ｙアドレスデコーダ、ＹＡＤＲ・・・読み出し用
Ｙアドレスデコーダ、ＤＩＢ・・・データ入力バッフ
ァ、ＤＯＢ・・・データ出力バッファ、ＴＧ・・・タイ
ミング発生回路。Ｑ１〜Ｑ２２・・・ＰチャンネルＭＯ
ＳＦＥＴ、Ｑ３１〜Ｑ１０１・・・ＮチャンネルＭＯＳ
ＦＥＴ、Ｎ１〜Ｎ３２・・・ＣＭＯＳインバータ回路、
ＮＡＧ１・・・ナンドゲート回路、ＮＯＧ1 ・・・ノア
ゲート回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水上 雅雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (6)
- 【請求項１】 複数からなるワード線と、 上記複数からなるワード線と直交して配置される複数か
らなるデータ線と、 上記データ線に対応してそれと平行に延長される複数か
らなるＹワード線と、 上記複数ワード線と複数からなるデータ線及びＹワード
線との交点に格子状に配置される複数からなるメモリセ
ルを含むメモリアレイを具備し、 上記メモリセルのそれぞれは、 一対のインバータ回路の入力と出力とが交差接続されて
なるラッチと、 上記ラッチの一方の入出力ノードと対応する上記データ
線との間に設けられそのゲートが対応する上記ワード線
に結合される第１のＭＯＳＦＥＴと、 上記ラッチの一方の入出力ノードと対応する上記データ
線との間に上記第１のＭＯＳＦＥＴと直列形態に設けら
れ、そのゲートが対応する上記Ｙワード線に結合される
第２ＭＯＳＦＥＴとを含むものであることを特徴とする
請求項１の半導体記憶装置。 - 【請求項２】 複数対からなる書き込み用ワード線及び
読み出し用ワード線と、 上記複数対からなる書き込み用ワード線及び読み出し用
ワード線と直交して配置される複数からなるデータ線
と、 上記複数対からなるワード線と複数からなるデータ線と
の交点に格子状に配置される複数からなるメモリセルを
含むメモリアレイを具備し、 上記メモリセルのそれぞれは、 一対のインバータ回路の入力と出力とが交差接続されて
なるラッチと、 上記ラッチの一方の入出力ノードと対応する上記データ
線との間に設けられそのゲートが対応する上記書き込み
用ワード線に結合される第１のＭＯＳＦＥＴと、 上記ラッチの他方の入出力ノードと対応する上記データ
線との間に設けられそのゲートが対応する上記読み出し
用ワード線に結合される第２のＭＯＳＦＥＴからなるこ
とを特徴とする半導体記憶装置。 - 【請求項３】 複数対からなる書き込み用ワード線及び
読み出し用ワード線と、 上記複数対からなる書き込み用ワード線及び読み出し用
ワード線と直交して配置される複数対からなる書き込み
用データ線及び読み出し用データ線と、 上記書き込み用データ線及び読み出し用データ線に対応
してそれと平行に延長される複数対からなる書き込み用
Ｙワード線及び読み出し用Ｙワード線と、 上記複数対からなるワード線と複数対からなるデータ線
及び複数対からなるＹワード線との交点に格子状に配置
される複数からなるメモリセルを含むメモリアレイを具
備し、 上記メモリセルのそれぞれは、 一対のインバータ回路の入力と出力とが交差接続されて
なるラッチと、 上記ラッチの一方の入出力ノードと対応する上記書き込
み用データ線との間に設けられそのゲートが対応する上
記書き込み用ワード線に結合される第１のＭＯＳＦＥＴ
と、 上記ラッチの一方の入出力ノードと対応する上記書き込
み用データ線との間に設けられ、上記第１のＭＯＳＦＥ
Ｔと直列形態にされてそのゲートが対応する上記書き込
み用Ｙワード線に結合される第２のＭＯＳＦＥＴと、 上記ラッチの他方の入出力ノードと対応する上記読み出
し用データ線との間に設けられそのゲートが対応する上
記読み出し用ワード線に結合される第４のＭＯＳＦＥＴ
と、 上記ラッチの他方の入出力ノードと対応する上記読み出
し用データ線との間に設けられ、上記第３のＭＯＳＦＥ
Ｔと直列形態にされてそのゲートが対応する上記読み出
し用Ｙワード線に結合される第４のＭＯＳＦＥＴとから
なることを特徴とする半導体記憶装置。 - 【請求項４】 複数対からなる書き込み用ワード線及び
読み出し用ワード線と、 上記複数対からなる書き込み用ワード線及び読み出し用
ワード線と直交して配置される複数からなるデータ線
と、 上記データ線に対応してそれと平行に延長される複数か
らなるＹワード線と、 上記複数対からなるワード線と複数からなるデータ線及
び複数からなるＹワード線との交点に格子状に配置され
る複数からなるメモリセルを含むメモリアレイを具備
し、 上記メモリセルのそれぞれは、 一対のインバータ回路の入力と出力とが交差接続されて
なるラッチと、 対応するデータ線に一端が接続され、ゲートが対応する
Ｙワード線に結合された第１のＭＯＳＦＥＴと、 上記第１のＭＯＳＦＥＴの他端と上記ラッチの一方の入
出力ノードとの間に設けられそのゲートが対応する上記
書き込み用ワード線に結合される第２のＭＯＳＦＥＴ
と、 上記第１のＭＯＳＦＥＴの他端と上記ラッチの他方の入
出力ノードとの間に設けられそのゲートが対応する上記
読み出し用ワード線に結合される第３のＭＯＳＦＥＴと
からなることを特徴とする半導体記憶装置。 - 【請求項５】 複数対からなる書き込み用ワード線及び
読み出し用ワード線と、 上記複数対からなる書き込み用ワード線及び読み出し用
ワード線と直交して配置される複数からなるデータ線
と、 上記複数対からなるワード線と複数からなるデータ線と
の交点に格子状に配置される複数からなるメモリセルを
含むメモリアレイを具備し、 上記メモリセルのそれぞれは、 一対のインバータ回路の入力と出力とが交差接続されて
なるラッチと、 上記ラッチの一方の入出力ノードの信号がゲートに供給
され、ソースが接地された増幅ＭＯＳＦＥＴと、 上記増幅ＭＯＳＦＥＴのドレインと上記データ線との間
に設けられ、ゲートが上記読み出し用ワード線に結合さ
れた第１のＭＯＳＦＥＴと、 上記ラッチの他方の入出力ノードと上記データ線との間
に設けられ、ゲートが上記書き込み用ワード線に結合さ
れた第２のＭＯＳＦＥＴとからなることを特徴とする半
導体記憶装置。 - 【請求項６】 複数対からなる書き込み用ワード線及び
読み出し用ワード線と、 上記複数対からなる書き込み用ワード線及び読み出し用
ワード線と直交して配置される複数対からなる書き込み
用データ線及び読み出し用データ線と、 上記複数対からなるワード線と複数からなるデータ線と
の交点に格子状に配置される複数からなるメモリセルを
含むメモリアレイを具備し、 上記メモリセルのそれぞれは、 一対のインバータ回路の入力と出力とが交差接続されて
なるラッチと、 上記ラッチの一方の入出力ノードの信号がゲートに供給
され、ソースが接地された増幅ＭＯＳＦＥＴと、 上記増幅ＭＯＳＦＥＴのドレインと上記読み出し用デー
タ線との間に設けられ、ゲートが上記読み出し用ワード
線に結合された第１のＭＯＳＦＥＴと、 上記ラッチの他方の入出力ノードと上記書き込み用デー
タ線との間に設けられ、ゲートが上記書き込み用ワード
線に結合された第２のＭＯＳＦＥＴとからなることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10074916A JPH10222985A (ja) | 1998-03-09 | 1998-03-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10074916A JPH10222985A (ja) | 1998-03-09 | 1998-03-09 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1007146A Division JP2837682B2 (ja) | 1989-01-13 | 1989-01-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10222985A true JPH10222985A (ja) | 1998-08-21 |
Family
ID=13561197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10074916A Pending JPH10222985A (ja) | 1998-03-09 | 1998-03-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10222985A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724065B2 (en) | 1998-10-05 | 2004-04-20 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
| JP2009151844A (ja) * | 2007-12-19 | 2009-07-09 | National Institute Of Advanced Industrial & Technology | Ｓｒａｍセル回路およびその駆動方法 |
| JP2011014210A (ja) * | 2009-07-06 | 2011-01-20 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| JP2015207336A (ja) * | 2007-12-15 | 2015-11-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 選択的プリチャージを使用したメモリ読取り安定性の改善 |
-
1998
- 1998-03-09 JP JP10074916A patent/JPH10222985A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724065B2 (en) | 1998-10-05 | 2004-04-20 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
| US7019369B2 (en) | 1998-10-05 | 2006-03-28 | Sharp Kabushiki Kaisha | Static random access memory and semiconductor device using MOS transistors having channel region electrically connected with gate |
| WO2008152724A1 (ja) * | 2007-06-14 | 2008-12-18 | Fujitsu Limited | 半導体記憶装置 |
| JP2015207336A (ja) * | 2007-12-15 | 2015-11-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 選択的プリチャージを使用したメモリ読取り安定性の改善 |
| JP2009151844A (ja) * | 2007-12-19 | 2009-07-09 | National Institute Of Advanced Industrial & Technology | Ｓｒａｍセル回路およびその駆動方法 |
| JP2011014210A (ja) * | 2009-07-06 | 2011-01-20 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000808 |