JPS598072B2 - 絶縁ゲ−ト型電界効果トランジスタ回路 - Google Patents
絶縁ゲ−ト型電界効果トランジスタ回路Info
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- JPS598072B2 JPS598072B2 JP49120503A JP12050374A JPS598072B2 JP S598072 B2 JPS598072 B2 JP S598072B2 JP 49120503 A JP49120503 A JP 49120503A JP 12050374 A JP12050374 A JP 12050374A JP S598072 B2 JPS598072 B2 JP S598072B2
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Landscapes
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- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタを用いた
トランジスタ回路に関する。
トランジスタ回路に関する。
絶縁ゲート型電界効果トランジスタ（以下、単にトラン
ジスタと称する）は、不導通状態での内部インピーダン
スが高く且つ容量素子と共に集積回路構造を形成するた
めに有利な製造工程で得られるため、多くの容量素子を
伴うトランジスタ回路を発展せしめてきた。
ジスタと称する）は、不導通状態での内部インピーダン
スが高く且つ容量素子と共に集積回路構造を形成するた
めに有利な製造工程で得られるため、多くの容量素子を
伴うトランジスタ回路を発展せしめてきた。
殊にトランジスタを通して容量素子を充放電せしめるこ
とにより、容量素子への充電状態を情報とするトランジ
スタ回路は、制御系や情報系のシステムにおいて多く活
用せられている。このような容量素子への充電状態は回
路機能として電源の断続に影響されずに固定されている
ことが好ましいことがある。
とにより、容量素子への充電状態を情報とするトランジ
スタ回路は、制御系や情報系のシステムにおいて多く活
用せられている。このような容量素子への充電状態は回
路機能として電源の断続に影響されずに固定されている
ことが好ましいことがある。
例えば、１トランジスタ型メモリと云う機能に比して欠
点がある。この発明の目的は、トランジスタを用いたメ
モリであつて、かつ電源の断続に影響されずに不揮発性
のデータ保持が可能な絶縁ゲート型電界効果トランジス
タ回路を提供することにある。例えば、１トランジスタ
型メモリの揮発性の記憶回路情報を不揮発性に固定する
ことの出来るトランジスタ回路を提供することである。
この発明によれば、トランジスタのソースに容量素子の
一端を結合し、他端を電源に接続し、トランジスタのド
レインおよびゲート電極に駆動信号を与えることにより
容量素子に流れる電流を検出する回路において、トラン
ジスタとして絶縁ゲート膜中に電荷蓄積を許容する電荷
蓄積型トランジスタを用いたトランジスタ回路が得られ
る。
点がある。この発明の目的は、トランジスタを用いたメ
モリであつて、かつ電源の断続に影響されずに不揮発性
のデータ保持が可能な絶縁ゲート型電界効果トランジス
タ回路を提供することにある。例えば、１トランジスタ
型メモリの揮発性の記憶回路情報を不揮発性に固定する
ことの出来るトランジスタ回路を提供することである。
この発明によれば、トランジスタのソースに容量素子の
一端を結合し、他端を電源に接続し、トランジスタのド
レインおよびゲート電極に駆動信号を与えることにより
容量素子に流れる電流を検出する回路において、トラン
ジスタとして絶縁ゲート膜中に電荷蓄積を許容する電荷
蓄積型トランジスタを用いたトランジスタ回路が得られ
る。
このような電荷蓄積型トランジスタにはゲート構造がＭ
ＡＯＳもしくはＭＮＯＳのように二層絶縁膜をゲート絶
縁膜として有するか又はＭＡＳＯＳ、ＭＮＳＯＳ、ＭＯ
ＳＯＳのようにゲート絶縁膜中に浮遊ゲートと呼ばれる
導電層を有するものが用いられ、ゲート絶縁膜中に電荷
を蓄積することにより不揮発的にゲート閾値が変更する
ものが好ましい。この発明のトランジスタ回路は、トラ
ンジスタの絶縁ゲート膜中への電荷の蓄積がソース電位
を支配する容量素子の充電状態で制御されるため、トラ
ンジスタに電荷蓄積を行なうときのゲート閾値転移が充
電状態に対応して不揮発的に行なわれるものである。
ＡＯＳもしくはＭＮＯＳのように二層絶縁膜をゲート絶
縁膜として有するか又はＭＡＳＯＳ、ＭＮＳＯＳ、ＭＯ
ＳＯＳのようにゲート絶縁膜中に浮遊ゲートと呼ばれる
導電層を有するものが用いられ、ゲート絶縁膜中に電荷
を蓄積することにより不揮発的にゲート閾値が変更する
ものが好ましい。この発明のトランジスタ回路は、トラ
ンジスタの絶縁ゲート膜中への電荷の蓄積がソース電位
を支配する容量素子の充電状態で制御されるため、トラ
ンジスタに電荷蓄積を行なうときのゲート閾値転移が充
電状態に対応して不揮発的に行なわれるものである。
次にこの発明の特徴をより良く理解するためにこの発明
の一実施例につき図を用いて説明する。
の一実施例につき図を用いて説明する。
第１図はこの発明の一実施例のトランジスタ回路を実現
する半導体集積回路の断面図である。この実施例は比抵
抗４Ω−ｍの（１００）面を主表面とするＰ型シリコン
単結晶基体１０１の主表面に形成されたトランジスタＴ
と容量素子Ｃｓとから成る。トランジスタＴは表面濃度
１０２０〜１０２１ｃｍ−３のＮ型領域であるドレイン
１０２とソース１０３およびこれらの領域間のチヤンネ
ル領域に厚さ２００人のＳｌＯ２膜１０４、多結晶シリ
コンの浮遊ゲート１０５、厚さ１０００人のＡｌ２Ｏ３
膜１０６を順次形成しさらにアルミニウムのゲート電極
を被着して構成される。容量素子Ｃｓは、ソース１０３
に一部重複して５０００人のＳｉＯ２膜１０８を介して
被着する多結晶シリコンの電極１０９を有する。電極１
０９にはアルミニウム配線１１０が導電結合し、この配
線１１０をソース１０３に対して電源の高電位に接続す
ることにより電極１０９の真下にソース１０３から伸び
るＮ型反転層１１１を形成することにより容量素子Ｃｓ
は所定の容量値を得る。この反転層１１１はＮ型領域に
よつても同様な効果を得ることができ、この時配線１１
０の電位を低電位とすることもできる０これらの構成で
は容量素子Ｃｓの一端はソース１０３であり他端は配線
１１０になる。又、トランジスタＴのドレイン１０２か
らは必要に応じてアルミニウムのドレイン電極１０２Ｉ
が設けられる。トランジスタＴおよび容量素子Ｃｓを形
成している基本表面の周囲（不活性領域）には寄生効果
を避けるため表面濃度１０１６ｃｍ−３のＰ型領域１１
２が設けられ、トランジスタＴの浮遊ゲート１０５の真
下のチヤンネル領域の一部もしくはソース１０３に隣接
して後述する電子注入を容易に行うための表面濃度１０
１７〜１０１８ｃｍ−３のＰ型領域１１３がある。基体
１０１の裏面には基体に所定のバイアスを与えるための
基体電極１１４が必要に応じて設けられる。第２図はこ
の発明の一実施例の回路動作を示す。
する半導体集積回路の断面図である。この実施例は比抵
抗４Ω−ｍの（１００）面を主表面とするＰ型シリコン
単結晶基体１０１の主表面に形成されたトランジスタＴ
と容量素子Ｃｓとから成る。トランジスタＴは表面濃度
１０２０〜１０２１ｃｍ−３のＮ型領域であるドレイン
１０２とソース１０３およびこれらの領域間のチヤンネ
ル領域に厚さ２００人のＳｌＯ２膜１０４、多結晶シリ
コンの浮遊ゲート１０５、厚さ１０００人のＡｌ２Ｏ３
膜１０６を順次形成しさらにアルミニウムのゲート電極
を被着して構成される。容量素子Ｃｓは、ソース１０３
に一部重複して５０００人のＳｉＯ２膜１０８を介して
被着する多結晶シリコンの電極１０９を有する。電極１
０９にはアルミニウム配線１１０が導電結合し、この配
線１１０をソース１０３に対して電源の高電位に接続す
ることにより電極１０９の真下にソース１０３から伸び
るＮ型反転層１１１を形成することにより容量素子Ｃｓ
は所定の容量値を得る。この反転層１１１はＮ型領域に
よつても同様な効果を得ることができ、この時配線１１
０の電位を低電位とすることもできる０これらの構成で
は容量素子Ｃｓの一端はソース１０３であり他端は配線
１１０になる。又、トランジスタＴのドレイン１０２か
らは必要に応じてアルミニウムのドレイン電極１０２Ｉ
が設けられる。トランジスタＴおよび容量素子Ｃｓを形
成している基本表面の周囲（不活性領域）には寄生効果
を避けるため表面濃度１０１６ｃｍ−３のＰ型領域１１
２が設けられ、トランジスタＴの浮遊ゲート１０５の真
下のチヤンネル領域の一部もしくはソース１０３に隣接
して後述する電子注入を容易に行うための表面濃度１０
１７〜１０１８ｃｍ−３のＰ型領域１１３がある。基体
１０１の裏面には基体に所定のバイアスを与えるための
基体電極１１４が必要に応じて設けられる。第２図はこ
の発明の一実施例の回路動作を示す。
即ち、トランジスタＴのソースは１ＰＦの容量素子Ｃｓ
を介して電源ＤＤに接続している。ドレインにはそのＰ
Ｎ接合が基体との間に形成する１０ＰＦの容量素子ＣＤ
があり、且つドレインは１回路３接点のスイツチＳＷを
介して＋１５の電源Ｄ、開放、基準電位のいずれかに接
続可能である。ゲート電極には駆動電圧Ｇが与えられる
０スイツチＳＷがトランジスタＴのドレインを基準電位
に接続したのち開放に戻るとドレイン側の容量素子ＣＤ
は充電状態にないので、駆動電圧ＶＧでトランジスタＴ
を導通状態すると、ＶＤＤ→Ｃｓ→ＣＯへの充電電流が
流れトランジスタＴのソース電位が下降する。このソー
ス電位ＶｓはトランジスタＴを三極管領域で駆動せしめ
るとして、で近似されるためＣＤ８ＣＳの５〜３０倍と
大きく設計することにより基準電位に近くなる。他方、
ドレインを＋１５の電源ＤＤと同一電圧出力の電源ＶＤ
に接続したのち開放すると容量素子ＣＤは充電状態であ
り、ドレイン電位がソース電位とほぼ等しいためトラン
ジスタＴの導通時にも電流は流れずソースは電源ＶＤＤ
と同一となる。これらのソース電位はゲート電極に５〜
２０の駆動電圧Ｇより高い書込電圧Ｖｗを与えるときに
浮遊ゲートに蓄積する電荷量を制御することができる。
第３図ＡおよびＢは、第２図の実施例回路によるトラン
ジスタのゲート閾値特性を示す。
を介して電源ＤＤに接続している。ドレインにはそのＰ
Ｎ接合が基体との間に形成する１０ＰＦの容量素子ＣＤ
があり、且つドレインは１回路３接点のスイツチＳＷを
介して＋１５の電源Ｄ、開放、基準電位のいずれかに接
続可能である。ゲート電極には駆動電圧Ｇが与えられる
０スイツチＳＷがトランジスタＴのドレインを基準電位
に接続したのち開放に戻るとドレイン側の容量素子ＣＤ
は充電状態にないので、駆動電圧ＶＧでトランジスタＴ
を導通状態すると、ＶＤＤ→Ｃｓ→ＣＯへの充電電流が
流れトランジスタＴのソース電位が下降する。このソー
ス電位ＶｓはトランジスタＴを三極管領域で駆動せしめ
るとして、で近似されるためＣＤ８ＣＳの５〜３０倍と
大きく設計することにより基準電位に近くなる。他方、
ドレインを＋１５の電源ＤＤと同一電圧出力の電源ＶＤ
に接続したのち開放すると容量素子ＣＤは充電状態であ
り、ドレイン電位がソース電位とほぼ等しいためトラン
ジスタＴの導通時にも電流は流れずソースは電源ＶＤＤ
と同一となる。これらのソース電位はゲート電極に５〜
２０の駆動電圧Ｇより高い書込電圧Ｖｗを与えるときに
浮遊ゲートに蓄積する電荷量を制御することができる。
第３図ＡおよびＢは、第２図の実施例回路によるトラン
ジスタのゲート閾値特性を示す。
第１図の実施例に示したＭＡＳＯＳ構造を有するトラン
ジスタは第２図の回路図のドレイン側の容量素子ＣＤが
充電状態にあると、特性曲線ａに示す如くゲート閾値Ｔ
が書込電圧Ｗの増大に伴つて上昇する。このゲート閾値
転移はチヤンネル領域内のＰ型領域付近で導電チヤンネ
ルの降服を起して．電子注入し浮遊ゲートに負電荷蓄積
した状態である。容量素子ＣＤが放電状態であるとトラ
ンジスタのソース電位が低いため書込電圧が充分に高く
なり間接トンネル効界による特性曲線ｂのゲート閾値転
移を起さない駆動では初期特性にある。即ち、容量素子
ＣＤの放電状態に応じてトランジスタＴのゲート閾値が
転移する。この転移した特性は第３図Ｂに示すようにゲ
ート電位を基準電位としてドレイン電圧を上昇すること
によりトランジスタ本来のゲート閾値が高いものは特性
曲線ｅが減少し初期特性ｆと同一化するようになる。又
、ＭＯＳＯＳ構造を有するトランジスタを第２図の実施
例回路に用いるときには、初期特性はゲート電極とドレ
インとを同一電位として上昇することによりゲート閾値
は第３図Ｂの特性曲線ｇに示すように増大し、この増大
されたゲート閾値は第３図Ａに示すようにゲート電極に
書込電圧Ｗを印加すると、容量素子ＣＤに放電状態にあ
ると特性曲線Ｃに示すようにゲート閾値が下降し、充電
状態では特性曲線ｄに示すようにかなり高い電圧までゲ
ート閾値は下降しない。このようにこの実施例はゲート
構造がＭＡＳＯＳ，ＭＯＳＯＳのほかＭＮＳＯＳ，ＭＮ
ＭＯＳ，ＭＡＯＳ，ＭＮＯＳ等に適用して容量素子ＣＤ
の充放電状態をゲート閾値特性の転移として不揮発性の
固定を行うことができる〇第４図はこの発明の他の実施
例の回路図を示し、行線Ｗ，，Ｗ２と列線Ｄ，，Ｄ２と
が形成する行列マトリクス交点に浮遊ゲートを有するト
ランジスタＴ，，〜Ｔ２２と容量素子Ｃｌ，〜Ｃ２２を
前実施例のように各一個組合せたメモリセルを備えた記
憶回路である。
ジスタは第２図の回路図のドレイン側の容量素子ＣＤが
充電状態にあると、特性曲線ａに示す如くゲート閾値Ｔ
が書込電圧Ｗの増大に伴つて上昇する。このゲート閾値
転移はチヤンネル領域内のＰ型領域付近で導電チヤンネ
ルの降服を起して．電子注入し浮遊ゲートに負電荷蓄積
した状態である。容量素子ＣＤが放電状態であるとトラ
ンジスタのソース電位が低いため書込電圧が充分に高く
なり間接トンネル効界による特性曲線ｂのゲート閾値転
移を起さない駆動では初期特性にある。即ち、容量素子
ＣＤの放電状態に応じてトランジスタＴのゲート閾値が
転移する。この転移した特性は第３図Ｂに示すようにゲ
ート電位を基準電位としてドレイン電圧を上昇すること
によりトランジスタ本来のゲート閾値が高いものは特性
曲線ｅが減少し初期特性ｆと同一化するようになる。又
、ＭＯＳＯＳ構造を有するトランジスタを第２図の実施
例回路に用いるときには、初期特性はゲート電極とドレ
インとを同一電位として上昇することによりゲート閾値
は第３図Ｂの特性曲線ｇに示すように増大し、この増大
されたゲート閾値は第３図Ａに示すようにゲート電極に
書込電圧Ｗを印加すると、容量素子ＣＤに放電状態にあ
ると特性曲線Ｃに示すようにゲート閾値が下降し、充電
状態では特性曲線ｄに示すようにかなり高い電圧までゲ
ート閾値は下降しない。このようにこの実施例はゲート
構造がＭＡＳＯＳ，ＭＯＳＯＳのほかＭＮＳＯＳ，ＭＮ
ＭＯＳ，ＭＡＯＳ，ＭＮＯＳ等に適用して容量素子ＣＤ
の充放電状態をゲート閾値特性の転移として不揮発性の
固定を行うことができる〇第４図はこの発明の他の実施
例の回路図を示し、行線Ｗ，，Ｗ２と列線Ｄ，，Ｄ２と
が形成する行列マトリクス交点に浮遊ゲートを有するト
ランジスタＴ，，〜Ｔ２２と容量素子Ｃｌ，〜Ｃ２２を
前実施例のように各一個組合せたメモリセルを備えた記
憶回路である。
この記憶回路はトランジスタＴ，，〜Ｔ２２が初期の低
いゲート閾値を有するときには従来の１トランジスタ型
ランダム・アクセス・メモリの記憶回路として動作する
。各メモリセルはプリチヤージ信号Ｐで駆動されるトラ
ンジスタＲ，，Ｒ２を通して与えられた情報を選択され
た行線を駆動してメモリセルのソース側の容量素子に充
電電荷として情報蓄積を行う。又、読取動作はプリチヤ
ージ信号で各列線Ｄ，，Ｄ２の寄生容量ＣＤ，，ＣＤ２
を電源ＶＤＤと同一電圧で充電し、行線Ｗ，を選択して
駆動し容量素子ＣＳｌ，，ＣＳ２Ｐ充電状態に応じて寄
生容量ＣＤ，，Ｃ出ｐ結合するセンスアンプＳ，，Ｓ２
の入力電位が制御される。この読取動作時に容量素子が
充電状態にあるものでは寄生容量から容量素子に電流が
流れてトランジスタのチヤンネル電位が低下し、放電状
態のものでは電流が流れずチヤンネル電位は電源ＶＤＤ
と同一電位になる。
いゲート閾値を有するときには従来の１トランジスタ型
ランダム・アクセス・メモリの記憶回路として動作する
。各メモリセルはプリチヤージ信号Ｐで駆動されるトラ
ンジスタＲ，，Ｒ２を通して与えられた情報を選択され
た行線を駆動してメモリセルのソース側の容量素子に充
電電荷として情報蓄積を行う。又、読取動作はプリチヤ
ージ信号で各列線Ｄ，，Ｄ２の寄生容量ＣＤ，，ＣＤ２
を電源ＶＤＤと同一電圧で充電し、行線Ｗ，を選択して
駆動し容量素子ＣＳｌ，，ＣＳ２Ｐ充電状態に応じて寄
生容量ＣＤ，，Ｃ出ｐ結合するセンスアンプＳ，，Ｓ２
の入力電位が制御される。この読取動作時に容量素子が
充電状態にあるものでは寄生容量から容量素子に電流が
流れてトランジスタのチヤンネル電位が低下し、放電状
態のものでは電流が流れずチヤンネル電位は電源ＶＤＤ
と同一電位になる。
従つて読取動作と同様にプリチヤージ信号を導入したの
ち行線Ｗ，，Ｗ２に選択的に＋３０程度の書込電圧を導
入するとチヤンネル電位の高いメモリセルのトランジス
タは第３図Ａの特性曲線ａに沿つてゲート閾値が増大し
、チヤンネル電位の低いトランジスタはゲート閾値が初
期値に保たれる。トランジスタのゲート閾値の転移は不
揮発性であるので、情報は半永久記憶され、記憶回路の
全容量素子ＣＳｌ，〜ＣＳ２２を放電したのち読取動作
を行うと、ゲート閾値が初期値にあるトランジスタのメ
モリセルのみに寄生容量から容量素子への電流が流れて
センスアンプへの入力電位が下がり不揮発性読取が完了
する。
ち行線Ｗ，，Ｗ２に選択的に＋３０程度の書込電圧を導
入するとチヤンネル電位の高いメモリセルのトランジス
タは第３図Ａの特性曲線ａに沿つてゲート閾値が増大し
、チヤンネル電位の低いトランジスタはゲート閾値が初
期値に保たれる。トランジスタのゲート閾値の転移は不
揮発性であるので、情報は半永久記憶され、記憶回路の
全容量素子ＣＳｌ，〜ＣＳ２２を放電したのち読取動作
を行うと、ゲート閾値が初期値にあるトランジスタのメ
モリセルのみに寄生容量から容量素子への電流が流れて
センスアンプへの入力電位が下がり不揮発性読取が完了
する。
この実施例の不揮発性動作からの回復は、行線Ｗｌ，Ｗ
２を基準電位とし、トランジスタＲ，，Ｒ２を定常的に
導通して列線Ｄ，，Ｄ２に消去用の高電圧を供給するこ
とにより第３図Ｂの特性曲線ｅに沿つてゲート閾値を下
降することにより行なうことができる。
２を基準電位とし、トランジスタＲ，，Ｒ２を定常的に
導通して列線Ｄ，，Ｄ２に消去用の高電圧を供給するこ
とにより第３図Ｂの特性曲線ｅに沿つてゲート閾値を下
降することにより行なうことができる。
これらのこの実施例の書込・読出動作は容量素子の他端
を高電位でなく基準電位としても同一機能を有する。又
、容量素子の他端が高電位の電源ＶＤＤとする時には不
揮発性記憶状態の読出時の全容量素子ＣＳ，，〜ＣＳ２
２の放電は、高電位を与える電源ＶＯＯを一時的に基準
電位に引き下げて行なわれる。
を高電位でなく基準電位としても同一機能を有する。又
、容量素子の他端が高電位の電源ＶＤＤとする時には不
揮発性記憶状態の読出時の全容量素子ＣＳ，，〜ＣＳ２
２の放電は、高電位を与える電源ＶＯＯを一時的に基準
電位に引き下げて行なわれる。
この電源ＤＤの操作によれば、充電状態にある容量素子
は、トランジスタのソースに結合する一端が電源ＶＤＤ
の下降により基準電位以下に向うとき、ソース接合が順
方向となつて放電して基準電位となり放電状態となるた
め電源ＶＤＤを復帰させるとき全容量素子が放電状態に
同一化される。この電源ＶＤＤの操作は、従つて、不揮
発記憶情報の読取動作に対するリフレツシユ操作である
。以上にこの発明の実施例を説明したが、この発明に用
いた浮遊ゲートを有するトランジスタおよび容量素子は
請求範囲に記示する技術範囲内で変更可能である。
は、トランジスタのソースに結合する一端が電源ＶＤＤ
の下降により基準電位以下に向うとき、ソース接合が順
方向となつて放電して基準電位となり放電状態となるた
め電源ＶＤＤを復帰させるとき全容量素子が放電状態に
同一化される。この電源ＶＤＤの操作は、従つて、不揮
発記憶情報の読取動作に対するリフレツシユ操作である
。以上にこの発明の実施例を説明したが、この発明に用
いた浮遊ゲートを有するトランジスタおよび容量素子は
請求範囲に記示する技術範囲内で変更可能である。
第１図はこの発明の一実施例の半導体装置の断面図、第
２図はこの発明の一実施例の回路図、第３図ＡおよびＢ
はこの発明の一実施例の動作を説明するトランジスタの
それぞれゲート閾値転移を示す特性図、第４図はこの発
明の他の実施例の回路図であるＯ図中）Ｔ９Ｔ！１？Ｔ
！２！Ｔ２ｌ？Ｔ２２は浮遊ゲートを有するトランジス
タ、ＣＳ，ＳＳ，ｉ，Ｃ８，２，Ｃ８２ｌ，Ｃ８２２は
容量素子ＣＤ，ＣＤ，，ＣＤ２はトランジスタのドレイ
ン側に設けられた容量である。
２図はこの発明の一実施例の回路図、第３図ＡおよびＢ
はこの発明の一実施例の動作を説明するトランジスタの
それぞれゲート閾値転移を示す特性図、第４図はこの発
明の他の実施例の回路図であるＯ図中）Ｔ９Ｔ！１？Ｔ
！２！Ｔ２ｌ？Ｔ２２は浮遊ゲートを有するトランジス
タ、ＣＳ，ＳＳ，ｉ，Ｃ８，２，Ｃ８２ｌ，Ｃ８２２は
容量素子ＣＤ，ＣＤ，，ＣＤ２はトランジスタのドレイ
ン側に設けられた容量である。
Claims (1)
- １ 絶縁ゲート型電界トランジスタのソースに容量素子
の一端を結合し、該容量素子の他端を電源の一端子に接
続し、前記トランジスタのドレインおよびゲート電極に
駆動信号を与えることにより前記容量素子に流れる電流
を検出するトランジスタ回路において、前記トランジス
タとして電荷蓄積を許容する電荷蓄積型トランジスタを
用いたことを特徴とする絶縁ゲート型電界効果トランジ
スタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49120503A JPS598072B2 (ja) | 1974-10-18 | 1974-10-18 | 絶縁ゲ−ト型電界効果トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49120503A JPS598072B2 (ja) | 1974-10-18 | 1974-10-18 | 絶縁ゲ−ト型電界効果トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5146087A JPS5146087A (ja) | 1976-04-20 |
| JPS598072B2 true JPS598072B2 (ja) | 1984-02-22 |
Family
ID=14787796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49120503A Expired JPS598072B2 (ja) | 1974-10-18 | 1974-10-18 | 絶縁ゲ−ト型電界効果トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598072B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273489A (ja) * | 1985-09-25 | 1987-04-04 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087253A (ja) * | 1973-12-05 | 1975-07-14 | ||
| JPS5093084A (ja) * | 1973-12-13 | 1975-07-24 | ||
| JPS518881A (en) * | 1974-07-10 | 1976-01-24 | Sanyo Electric Co | Mos gatahandotaishusekikairo |
-
1974
- 1974-10-18 JP JP49120503A patent/JPS598072B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5087253A (ja) * | 1973-12-05 | 1975-07-14 | ||
| JPS5093084A (ja) * | 1973-12-13 | 1975-07-24 | ||
| JPS518881A (en) * | 1974-07-10 | 1976-01-24 | Sanyo Electric Co | Mos gatahandotaishusekikairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5146087A (ja) | 1976-04-20 |
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