JP2817223B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電気的に書込み／読出し／消去が可能な不
揮発性半導体メモリに関する。
揮発性半導体メモリに関する。
［従来の技術］ 従来、電気的に書込み／読出し／消去の可能なの不揮
発性半導体メモリ（EEPROM）としては、メモリ部を有す
るトランジスタ部の構造として第13図に示すフローティ
ングゲート型を用いたもの、及び第14図に示すMNOS型を
用いたものがある。
発性半導体メモリ（EEPROM）としては、メモリ部を有す
るトランジスタ部の構造として第13図に示すフローティ
ングゲート型を用いたもの、及び第14図に示すMNOS型を
用いたものがある。
第13図に示すフローティングゲート型の不揮発性半導
体メモリは、単結晶Si基板11にn+拡散層からなるソース
領域12及びドレイン領域13を形成すると共にn-拡散層14
a,14bを形成し、更に上記単結晶Si基板11の上に、トン
ネル領域15aの厚さをほぼ60Å以下に薄くしたトンネル
酸化膜15を形成し、このトンネル酸化膜15の上にフロー
ティングゲート16を形成すると共に、このフローティン
グゲート16の上にゲート絶縁膜17を介してコントロール
ゲート18を形成したものである。
体メモリは、単結晶Si基板11にn+拡散層からなるソース
領域12及びドレイン領域13を形成すると共にn-拡散層14
a,14bを形成し、更に上記単結晶Si基板11の上に、トン
ネル領域15aの厚さをほぼ60Å以下に薄くしたトンネル
酸化膜15を形成し、このトンネル酸化膜15の上にフロー
ティングゲート16を形成すると共に、このフローティン
グゲート16の上にゲート絶縁膜17を介してコントロール
ゲート18を形成したものである。
また、第14図に示すMNOS型の不揮発性半導体メモリ
は、ｎ型Si基板21の表面にＰウエル層22が形成され、こ
のＰウエル層22にはn+拡散層からなるソース領域23及び
ドレイン領域24が形成されている。そして、このＰウエ
ル層22の上には、ソース領域23及びドレイン24と対向す
る分離ゲート電極26及び選択ゲート電極27がゲート絶縁
膜25を介して形成されており、上記ソース領域23と分離
ゲート電極26との対向部及びドレイン領域24と選択ゲー
ト電極27との対向部は、それぞれトランジスタ部となっ
ている。また、上記分離ゲート電極26と選択ゲート電極
27との間には、Si3N4の薄膜からなるキャリアトラップ
機能を持ったメモリ用絶縁膜28を介してＰウエル層22と
の近接対向する制御ゲート電極29が形成されており、こ
の制御ゲート電極29とＰウエル層22との対向部はメモリ
部となっている。
は、ｎ型Si基板21の表面にＰウエル層22が形成され、こ
のＰウエル層22にはn+拡散層からなるソース領域23及び
ドレイン領域24が形成されている。そして、このＰウエ
ル層22の上には、ソース領域23及びドレイン24と対向す
る分離ゲート電極26及び選択ゲート電極27がゲート絶縁
膜25を介して形成されており、上記ソース領域23と分離
ゲート電極26との対向部及びドレイン領域24と選択ゲー
ト電極27との対向部は、それぞれトランジスタ部となっ
ている。また、上記分離ゲート電極26と選択ゲート電極
27との間には、Si3N4の薄膜からなるキャリアトラップ
機能を持ったメモリ用絶縁膜28を介してＰウエル層22と
の近接対向する制御ゲート電極29が形成されており、こ
の制御ゲート電極29とＰウエル層22との対向部はメモリ
部となっている。
［発明が解決しようとする課題］ 上記フローティングゲート型及びMNOS型の不揮発性半
導体メモリは、何れもメモリ性能及び信頼性が数10Åと
いう極薄SiO2膜の形成技術に依存しており、このため製
造技術として高度のものが要求される。
導体メモリは、何れもメモリ性能及び信頼性が数10Åと
いう極薄SiO2膜の形成技術に依存しており、このため製
造技術として高度のものが要求される。
しかして、FETによりトランジスタ回路を構成する場
合、回路用トランジスタとメモリ用トランジスタでは異
なるゲート絶縁膜構造を用いるため、Si基板上のゲート
絶縁膜形成は別々に行なう必要があった。
合、回路用トランジスタとメモリ用トランジスタでは異
なるゲート絶縁膜構造を用いるため、Si基板上のゲート
絶縁膜形成は別々に行なう必要があった。
一方、薄膜トランジスタ（TFT）でEEPROMを作成する
場合は、通常の薄膜トランジスタに対し、ゲート絶縁膜
としてシリコン原子Siと窒素原子Ｎとの組成比（Sin/
N）を化学量論比（Si/N＝0.75）より大きく（Si/N＝0.8
5〜1.1程度）したSiN膜を用いることにより容易に安定
したメモリ特性を持たせることができる。しかし、従来
の薄膜トランジスタ形成技術でメモリトランジスタを製
造した場合、アモルファスSiトランジスタの易動度が低
いために高速の素子を得ることができない。また、高易
動度のメモリトランジスタを得ようとすると、レーザー
アニール等の高度な製造装置が必要になるという問題が
あった。
場合は、通常の薄膜トランジスタに対し、ゲート絶縁膜
としてシリコン原子Siと窒素原子Ｎとの組成比（Sin/
N）を化学量論比（Si/N＝0.75）より大きく（Si/N＝0.8
5〜1.1程度）したSiN膜を用いることにより容易に安定
したメモリ特性を持たせることができる。しかし、従来
の薄膜トランジスタ形成技術でメモリトランジスタを製
造した場合、アモルファスSiトランジスタの易動度が低
いために高速の素子を得ることができない。また、高易
動度のメモリトランジスタを得ようとすると、レーザー
アニール等の高度な製造装置が必要になるという問題が
あった。
本発明は上記実情に鑑みて成されたもので、高速の読
出しが可能で、かつ、製造が容易な不揮発性半導体メモ
リを提供することを目的とする。
出しが可能で、かつ、製造が容易な不揮発性半導体メモ
リを提供することを目的とする。
［課題を解決するための手段及び作用］ 本発明は、基板上に駆動用トランジスタを通常のLSI
技術で形成すると共に、上記基板の上に、上記駆動用ト
ランジスタのソース電極に接続される下部電極、SiN
膜、水素化アモルファスSi膜、上部電極を積層してなる
キャパシタンス部を薄膜トランジスタ技術で形成し、上
記キャパシタンス部は、上記駆動用トランジスタを介し
て与えられる書込み電圧に応じて容量値が可変設定され
るようにした事を特徴としている。
技術で形成すると共に、上記基板の上に、上記駆動用ト
ランジスタのソース電極に接続される下部電極、SiN
膜、水素化アモルファスSi膜、上部電極を積層してなる
キャパシタンス部を薄膜トランジスタ技術で形成し、上
記キャパシタンス部は、上記駆動用トランジスタを介し
て与えられる書込み電圧に応じて容量値が可変設定され
るようにした事を特徴としている。
上記の構成において、キャパシタンス部は、駆動用ト
ランジスタを介して書込み電圧が印加されると、その印
加電圧に応じて電荷をトラップし、結果的に読出し動作
時の容量値の大小によってデータの“1"か“0"かを記憶
する。
ランジスタを介して書込み電圧が印加されると、その印
加電圧に応じて電荷をトラップし、結果的に読出し動作
時の容量値の大小によってデータの“1"か“0"かを記憶
する。
［実施例］ 以下、図面を参照して本発明の一実施例を説明する。
第１図は、１つのメモリセルを抜き出して示す等価回
路図である。同図に示すようにアドレスライン31と、デ
ータライン32及びプログラムライン33が縦横に形成さ
れ、交点部分に駆動用トランジスタFET34及びキャパシ
タンス35が形成される。そして、このFET34及びキャパ
シタンス35がマトリックス状に配置される。上記FET34
は、ゲート電極がアドレスライン31に接続され、ドレイ
ン電極がデータライン32に接続され、ソース電極がキャ
パシタンス35の一方の電極に接続される。そして、この
キャパシタンス35の他方の電極がをプログラムライン33
に接続される。上記FET34はSi単結晶上で形成され、ま
た、キャパシタンス35はSiN膜と水素化アモルファスSi
膜とが、薄膜トランジスタ製造技術で積層形成される。
路図である。同図に示すようにアドレスライン31と、デ
ータライン32及びプログラムライン33が縦横に形成さ
れ、交点部分に駆動用トランジスタFET34及びキャパシ
タンス35が形成される。そして、このFET34及びキャパ
シタンス35がマトリックス状に配置される。上記FET34
は、ゲート電極がアドレスライン31に接続され、ドレイ
ン電極がデータライン32に接続され、ソース電極がキャ
パシタンス35の一方の電極に接続される。そして、この
キャパシタンス35の他方の電極がをプログラムライン33
に接続される。上記FET34はSi単結晶上で形成され、ま
た、キャパシタンス35はSiN膜と水素化アモルファスSi
膜とが、薄膜トランジスタ製造技術で積層形成される。
次に上記FET34及びキャパシタンス35の詳細について
第２図及び第３図により説明する。第２図は第１図の回
路に対する平面図、第３図は第２図のIII−III線矢視方
向の断面である。
第２図及び第３図により説明する。第２図は第１図の回
路に対する平面図、第３図は第２図のIII−III線矢視方
向の断面である。
FET34の部分は、単結晶Si基板41にn+拡散層からなる
ドレイン領域42及びソース領域43を形成すると共に、上
記単結晶Si基板41の上にゲート絶縁膜44を介してゲート
領域45並びに、このゲート領域45に接続するアドレスラ
イン31を形成し、更に上記Si基板41の上に前記ドレイン
領域42に接触するようにデータライン32を形成してい
る。また、Si基板41には、メモリ回路を構成する例えば
デコーダ、昇圧回路、アンプ等の回路領域が形成され
る。すなわち、Si基板41には、FET34と共に高速性が要
求される回路領域が通常のLSI技術で形成される。
ドレイン領域42及びソース領域43を形成すると共に、上
記単結晶Si基板41の上にゲート絶縁膜44を介してゲート
領域45並びに、このゲート領域45に接続するアドレスラ
イン31を形成し、更に上記Si基板41の上に前記ドレイン
領域42に接触するようにデータライン32を形成してい
る。また、Si基板41には、メモリ回路を構成する例えば
デコーダ、昇圧回路、アンプ等の回路領域が形成され
る。すなわち、Si基板41には、FET34と共に高速性が要
求される回路領域が通常のLSI技術で形成される。
一方、キャパシタンス35は、Si基板41におけるソース
領域43の上方に形成される。すなわち、Si基板41上にお
いて、下部電極51、SiN膜52、イントリシックな水素化
アモルファスSi膜53、オーミックコンタクト用n+Si膜5
4、上部電極55を積層し、上記下部電極51の一部をソー
ス領域43に接続すると共に、上部電極55をプログラムラ
イン33に接続している。そして、上記キャパシタンス35
の上方に上記プログラムライン33が配線されている。
領域43の上方に形成される。すなわち、Si基板41上にお
いて、下部電極51、SiN膜52、イントリシックな水素化
アモルファスSi膜53、オーミックコンタクト用n+Si膜5
4、上部電極55を積層し、上記下部電極51の一部をソー
ス領域43に接続すると共に、上部電極55をプログラムラ
イン33に接続している。そして、上記キャパシタンス35
の上方に上記プログラムライン33が配線されている。
上記のようにキャパシタンス35は、薄膜トランジスタ
技術により、SiN膜52と水素化アモルファスSi膜53とオ
ーミックコンタクト用n+Si膜54とを電極51,55によりサ
ンドイッチ状に形成した構造になっており、SiN膜52が
固定キャパシタンス部、水素化アモルファスSi膜53が可
変キャパシタンス部を構成している。
技術により、SiN膜52と水素化アモルファスSi膜53とオ
ーミックコンタクト用n+Si膜54とを電極51,55によりサ
ンドイッチ状に形成した構造になっており、SiN膜52が
固定キャパシタンス部、水素化アモルファスSi膜53が可
変キャパシタンス部を構成している。
第４図は上記キャパシタンス35の印加電圧Ｖと、最大
容量Cmax（＝100PF）と容量Ｃとの割合である容量比の
関係を示す特性図で、ヒステリシス特性を有している。
この特性図は、キャパシタンス35に対し、SiN膜52側に
正電位、水素化アモルファスSi膜53側に接地電位を与え
た場合をＶ電圧の「＋」側として示している。この例で
は、SiN膜52を2000Å、水素化アモルファスSi膜53を100
0Åの厚さに形成した場合を示し、周波数10KHZの時の容
量比が「0.64」である。なお、1KHZの動作時であっても
反転層形成による容量の増加は見られない。上記容量比
はSiN膜52と水素化アモルファスSi膜53の膜圧比で制御
できるもので、この容量比がシステムのS/Nを決定す
る。
容量Cmax（＝100PF）と容量Ｃとの割合である容量比の
関係を示す特性図で、ヒステリシス特性を有している。
この特性図は、キャパシタンス35に対し、SiN膜52側に
正電位、水素化アモルファスSi膜53側に接地電位を与え
た場合をＶ電圧の「＋」側として示している。この例で
は、SiN膜52を2000Å、水素化アモルファスSi膜53を100
0Åの厚さに形成した場合を示し、周波数10KHZの時の容
量比が「0.64」である。なお、1KHZの動作時であっても
反転層形成による容量の増加は見られない。上記容量比
はSiN膜52と水素化アモルファスSi膜53の膜圧比で制御
できるもので、この容量比がシステムのS/Nを決定す
る。
また、第５図ないし第７図は、上記キャパシタンス35
のヒステリシス特性の保持特性を示している。第５図は
電極51,55間に±35Vの電圧を印加してスイープさせたと
きの容量値のヒステリシス特性図、第６図は±35Vで５
秒間書き込んだ後、０〜5Vでの容量値を５回繰り返して
読出した時の結果を示した特性図、第７は±35Vで５秒
間消去した後、０〜5Vでの容量値を５回繰り返して読出
した時の結果を示した特性図であり、何れも上記電圧範
囲で安定している事を示している。
のヒステリシス特性の保持特性を示している。第５図は
電極51,55間に±35Vの電圧を印加してスイープさせたと
きの容量値のヒステリシス特性図、第６図は±35Vで５
秒間書き込んだ後、０〜5Vでの容量値を５回繰り返して
読出した時の結果を示した特性図、第７は±35Vで５秒
間消去した後、０〜5Vでの容量値を５回繰り返して読出
した時の結果を示した特性図であり、何れも上記電圧範
囲で安定している事を示している。
第８図及び第９図はＮチャンネルMOSトランジスタに
より構成したメモリセルマトリックス、即ちFET34及び
キャパシタンス35からなる４つのメモリセルM1〜M4をア
ドレスライン31a,31b,データライン32a,32b,プログラム
ライン33a,33bと共にマトリックス配列した場合のデー
タ書き込み／消去の一例を示したものである。
より構成したメモリセルマトリックス、即ちFET34及び
キャパシタンス35からなる４つのメモリセルM1〜M4をア
ドレスライン31a,31b,データライン32a,32b,プログラム
ライン33a,33bと共にマトリックス配列した場合のデー
タ書き込み／消去の一例を示したものである。
第８図は書込みモードにおいて、アドレスライン31a
に＋40Vの選択電圧、データライン32aに＋40Vの書込み
データが与えられた場合を示したもので、＋40Vで選択
されたアドレスライン31a上のメモリセルM1に対し、デ
ータライン32aに与えられる＋40Vの電圧によりデータが
書込まれる。このときアドレスライン31a上の他のメモ
リセルM2は、データライン32bに与えられるデータが0V
であるため、キャパシタンス35の両電極間の電位差が0V
となり、データの書込みは行なわれない。非選択のアド
レスライン31b上のメモリセルM3,M4は、FET34がオフ状
態に保持されるためデータの書込みは行なわれない。
に＋40Vの選択電圧、データライン32aに＋40Vの書込み
データが与えられた場合を示したもので、＋40Vで選択
されたアドレスライン31a上のメモリセルM1に対し、デ
ータライン32aに与えられる＋40Vの電圧によりデータが
書込まれる。このときアドレスライン31a上の他のメモ
リセルM2は、データライン32bに与えられるデータが0V
であるため、キャパシタンス35の両電極間の電位差が0V
となり、データの書込みは行なわれない。非選択のアド
レスライン31b上のメモリセルM3,M4は、FET34がオフ状
態に保持されるためデータの書込みは行なわれない。
第９図は消去モードにおいて、アドレスライン31aに0
Vの選択電圧、アドレスライン31bに−40Vの非選択電
圧、データライン32aに−40Vの消去データが与えられた
場合を示したもので、0Vで選択されたアドレスライン31
a上のメモリセルM1に対し、データライン32aに与えられ
る−40Vの電圧によりキャパシタンス35が消去状態にな
る。このときアドレスライン31a上の他のメモリセルM2
は、データライン32bに与えられるデータが0Vであるた
め、キャパシタンス35の両電極間の電位差が0Vとなり、
前の状態が保持される。また、非選択のアドレスライン
31b上のメモリセルM3,M4は、FET34がオフとなり、キャ
パシタンス35の保持データがそのまま保たれる。ゲート
電位の影響は、ゲート・ソース間の容量CGSをキャパシ
タンス35より充分に小さくすることで無視することがで
きる。
Vの選択電圧、アドレスライン31bに−40Vの非選択電
圧、データライン32aに−40Vの消去データが与えられた
場合を示したもので、0Vで選択されたアドレスライン31
a上のメモリセルM1に対し、データライン32aに与えられ
る−40Vの電圧によりキャパシタンス35が消去状態にな
る。このときアドレスライン31a上の他のメモリセルM2
は、データライン32bに与えられるデータが0Vであるた
め、キャパシタンス35の両電極間の電位差が0Vとなり、
前の状態が保持される。また、非選択のアドレスライン
31b上のメモリセルM3,M4は、FET34がオフとなり、キャ
パシタンス35の保持データがそのまま保たれる。ゲート
電位の影響は、ゲート・ソース間の容量CGSをキャパシ
タンス35より充分に小さくすることで無視することがで
きる。
次に上記メモリセルＭに書込んだデータを読出すため
の読出し回路例について第10図により説明する。第10図
は１コラム分のメモリセルについて示したものである。
同図において61はデータライン32A,32Bに接続されるセ
ンスアンプで、MOSトランジスタT1〜T5によりフリップ
フロップ回路を構成している。MOSトランジスタT1,T2
は、ドレイン電極に電源電圧Vddが供給されると共にゲ
ート電極にタイミング信号φｄが供給され、ソース電極
がそれぞれMOSトランジスタT3,T4のドレイン・ソース間
を介して接地される。また、MOSトランジスタT5は、ド
レイン電極がデータライン32A及びMOSトランジスタT4の
ゲート電極に接続され、ソース電極がデータライン32B
及びMOSトランジスタT3のゲート電極に接続される。
の読出し回路例について第10図により説明する。第10図
は１コラム分のメモリセルについて示したものである。
同図において61はデータライン32A,32Bに接続されるセ
ンスアンプで、MOSトランジスタT1〜T5によりフリップ
フロップ回路を構成している。MOSトランジスタT1,T2
は、ドレイン電極に電源電圧Vddが供給されると共にゲ
ート電極にタイミング信号φｄが供給され、ソース電極
がそれぞれMOSトランジスタT3,T4のドレイン・ソース間
を介して接地される。また、MOSトランジスタT5は、ド
レイン電極がデータライン32A及びMOSトランジスタT4の
ゲート電極に接続され、ソース電極がデータライン32B
及びMOSトランジスタT3のゲート電極に接続される。
そして、上記一方のデータライン32Aには、プログラ
ムライン33との間にダミーセルMDa及びメモリセルMA1,M
A2,…,MAnが接続され、他方のデータライン32Bには、プ
ログラムライン33との間にダミーセルMDb及びメモリセ
ルMB1,MB2,…,MBnが接続される。上記ダミーセルMDa,MD
bは、他のメモリセルMA1〜MAn,MB1〜MBnと同様にFET34
及びキャパシタンス35により構成される。このダミーセ
ルMDa,MDbには、キャパシタンス35の一端、つまり、FET
34のソース電極側にリファレンス電圧発生器62からリフ
ァレンス電圧が与えられ、所定のデータが書込まれる。
そして、上記データライン32Bは、図示しないがコラム
デコーダを介してI/Oバッファに接続され、プログラム
ライン33は接地される。
ムライン33との間にダミーセルMDa及びメモリセルMA1,M
A2,…,MAnが接続され、他方のデータライン32Bには、プ
ログラムライン33との間にダミーセルMDb及びメモリセ
ルMB1,MB2,…,MBnが接続される。上記ダミーセルMDa,MD
bは、他のメモリセルMA1〜MAn,MB1〜MBnと同様にFET34
及びキャパシタンス35により構成される。このダミーセ
ルMDa,MDbには、キャパシタンス35の一端、つまり、FET
34のソース電極側にリファレンス電圧発生器62からリフ
ァレンス電圧が与えられ、所定のデータが書込まれる。
そして、上記データライン32Bは、図示しないがコラム
デコーダを介してI/Oバッファに接続され、プログラム
ライン33は接地される。
上記の構成において、ダミーセルMDa及びメモリセルM
A1,MA2,…,MAnは、それぞれアドレスライン31Aを介して
与えられるローアドレスにより選択され、ダミーセルMD
b及びメモリセルMB1,MB2,…,MBnは、それぞれアドレス
ライン31Bを介して与えられるローアドレスにより選択
される。この場合、データライン32A側のメモリセルMA
1,MA2,…,MAnが選択されると、データライン32B側では
ダミーセルMDbが選択され、また、データライン32B側の
メモリセルMB1,MB2,…,MBnが選択されると、データライ
ン32A側ではダミーセルMDaが選択されるようになってい
る。
A1,MA2,…,MAnは、それぞれアドレスライン31Aを介して
与えられるローアドレスにより選択され、ダミーセルMD
b及びメモリセルMB1,MB2,…,MBnは、それぞれアドレス
ライン31Bを介して与えられるローアドレスにより選択
される。この場合、データライン32A側のメモリセルMA
1,MA2,…,MAnが選択されると、データライン32B側では
ダミーセルMDbが選択され、また、データライン32B側の
メモリセルMB1,MB2,…,MBnが選択されると、データライ
ン32A側ではダミーセルMDaが選択されるようになってい
る。
第11図は、ローアドレス及びコラムアドレスにより上
記メモリセルMA1,MA2,…,MAnの１つが選択された時の等
価回路を示している。データライン32Aには、接地との
間に選択されたメモリMAi及びデータライン容量Cbが接
続され、他のデータライン32BにはダミーセルMDb及びデ
ータライン容量Cb′が接続される。Caは選択されたメモ
リセルMAiの容量であり、消去状態でCamax、書込み状態
でCaminとする。CdはダミーセルMDbの容量であり、 Camax＞Cd＞Camin となるように電極面積等で設計される。データライン容
量Cb,Cb′は、基板との拡散容量及び他の配線とのカッ
プリング容量である。また、ALはメモリセルMAiのアド
レスライン、DALはダミーセルMDbのダミーアドレスライ
ンである。
記メモリセルMA1,MA2,…,MAnの１つが選択された時の等
価回路を示している。データライン32Aには、接地との
間に選択されたメモリMAi及びデータライン容量Cbが接
続され、他のデータライン32BにはダミーセルMDb及びデ
ータライン容量Cb′が接続される。Caは選択されたメモ
リセルMAiの容量であり、消去状態でCamax、書込み状態
でCaminとする。CdはダミーセルMDbの容量であり、 Camax＞Cd＞Camin となるように電極面積等で設計される。データライン容
量Cb,Cb′は、基板との拡散容量及び他の配線とのカッ
プリング容量である。また、ALはメモリセルMAiのアド
レスライン、DALはダミーセルMDbのダミーアドレスライ
ンである。
以下、データの読出し動作について第12図のタイミン
グチャートを参照して説明する。データの読出しを行な
う場合、第12図に示すように、先ずデータライン32A,32
Bに接地電位を与えると共に、アドレスラインAL及びダ
ミーアドレスラインDALの電位をハイレベルとし、メモ
リセルの容量Ca,Cd及びデータラインCb,Cb′の充電電荷
を放出させる。このときタイミング信号をハイレベル
に保持してMOSトランジスタT5をオン状態とし、データ
ライン32Aと32Bを全く同電位にする。
グチャートを参照して説明する。データの読出しを行な
う場合、第12図に示すように、先ずデータライン32A,32
Bに接地電位を与えると共に、アドレスラインAL及びダ
ミーアドレスラインDALの電位をハイレベルとし、メモ
リセルの容量Ca,Cd及びデータラインCb,Cb′の充電電荷
を放出させる。このときタイミング信号をハイレベル
に保持してMOSトランジスタT5をオン状態とし、データ
ライン32Aと32Bを全く同電位にする。
次にアドレスラインAL及びダミーアドレスラインDAL
の電位を共にローレベルに切換え、タイミング信号を
ハイレベルに保持したまま、データライン32A,32Bの信
号レベルをハイレベルに立ち上げ、データライン容量C
b,Cb′をチャージする。
の電位を共にローレベルに切換え、タイミング信号を
ハイレベルに保持したまま、データライン32A,32Bの信
号レベルをハイレベルに立ち上げ、データライン容量C
b,Cb′をチャージする。
その後、タイミング信号をローレベルに立ち下げて
MOSトランジスタT5をオフした後、アドレスラインAL及
びダミーアドレスラインDALの信号レベルをハイレベル
に立ち上げる。これによりメモリセルMAi及びダミーセ
ルMDbのFET34が共にオンし、データライン32A,32Bに与
えられている電圧により容量Ca,Cbが充電される。この
ときデータライン32A,32Bの電位は、容量Ca,Cbの値の違
いにより電位差が生じる。
MOSトランジスタT5をオフした後、アドレスラインAL及
びダミーアドレスラインDALの信号レベルをハイレベル
に立ち上げる。これによりメモリセルMAi及びダミーセ
ルMDbのFET34が共にオンし、データライン32A,32Bに与
えられている電圧により容量Ca,Cbが充電される。この
ときデータライン32A,32Bの電位は、容量Ca,Cbの値の違
いにより電位差が生じる。
データライン32Aにおいて、メモリセルMAiのFET34が
オンする前の容量Caの電位をVs、その時のデータライン
32Aの電位をVdとし、FET34がオンした後の電位をVd′と
すると、 となり、同様にデータライン32Bにおいては、 となる。ここで、「Vs0V」より、 となる。
オンする前の容量Caの電位をVs、その時のデータライン
32Aの電位をVdとし、FET34がオンした後の電位をVd′と
すると、 となり、同様にデータライン32Bにおいては、 となる。ここで、「Vs0V」より、 となる。
従って、容量Caが消去状態で「Cmax＞Cd」であれば、
「Vd＜Vd′」となり、逆に書込み状態であれば、「Vd＞
Vd′」となる。
「Vd＜Vd′」となり、逆に書込み状態であれば、「Vd＞
Vd′」となる。
次にタイミング信号φｄをハイレベルに立ち上げてセ
ンスアンプ61を動作させ、上記データライン32Aと32Bと
の間の電位差を増幅してVddレベルと接地レベル、つま
り、“1",“0"の信号レベルに拡大する。そして、デー
タライン32B側に生じる“1"あるいは“0"の信号をコラ
ムデコーダ及びI/Oバッファを介してメモリ読出しデー
タとして取り出す。
ンスアンプ61を動作させ、上記データライン32Aと32Bと
の間の電位差を増幅してVddレベルと接地レベル、つま
り、“1",“0"の信号レベルに拡大する。そして、デー
タライン32B側に生じる“1"あるいは“0"の信号をコラ
ムデコーダ及びI/Oバッファを介してメモリ読出しデー
タとして取り出す。
以下、同様にしてデータライン32Aに接続されている
各メモリセルMA1,MA2,…,MAnの記憶データを読出すこと
ができる。また、データライン32Bに接続されているメ
モリセルMB1,MB2,…,MBnの記憶データについても、デー
タ読出し時にダミーセルMDaをアドレス指定することに
より、上記第11図の場合と同様にして読出すことができ
る。
各メモリセルMA1,MA2,…,MAnの記憶データを読出すこと
ができる。また、データライン32Bに接続されているメ
モリセルMB1,MB2,…,MBnの記憶データについても、デー
タ読出し時にダミーセルMDaをアドレス指定することに
より、上記第11図の場合と同様にして読出すことができ
る。
［発明の効果］ 以上詳記したように本発明によれば、基板上に駆動用
トランジスタを通常のLSI技術で形成すると共に、キャ
パシタンス部を薄膜トランジスタ技術で形成しているの
で、技術的に容易に不揮発性半導体メモリを製造する事
が可能になる。また、入力データをキャパシタンス部の
容量値の大小で蓄えるようにしているので、DRAM（ダイ
ナミックRAM）のキャパシタンスセルと同様の読出しが
でき、高速読出しが可能になる。
トランジスタを通常のLSI技術で形成すると共に、キャ
パシタンス部を薄膜トランジスタ技術で形成しているの
で、技術的に容易に不揮発性半導体メモリを製造する事
が可能になる。また、入力データをキャパシタンス部の
容量値の大小で蓄えるようにしているので、DRAM（ダイ
ナミックRAM）のキャパシタンスセルと同様の読出しが
でき、高速読出しが可能になる。
又、本発明はキャパシタンス部を構成するSiN中ある
いはアモルファスSiとの界面のトラップを利用している
が、この界面にはチャンネル電流が流れないので、良好
なデータ保持特性を得ることができる。更に容量値が可
変する半導体層側にイントリンシックなアモルファスSi
を用いたことにより、空乏層のに伸びが大きく、結果的
に大きな容量比が得られ、データの書込み、読出しを確
実に行なうことができる。また、キャパシタンス部をSi
基板上の素子より上に立体的に形成できるので、集積効
率が向上し、大容量メモリを構成することができる。
いはアモルファスSiとの界面のトラップを利用している
が、この界面にはチャンネル電流が流れないので、良好
なデータ保持特性を得ることができる。更に容量値が可
変する半導体層側にイントリンシックなアモルファスSi
を用いたことにより、空乏層のに伸びが大きく、結果的
に大きな容量比が得られ、データの書込み、読出しを確
実に行なうことができる。また、キャパシタンス部をSi
基板上の素子より上に立体的に形成できるので、集積効
率が向上し、大容量メモリを構成することができる。
第１図ないし第12図は本発明の一実施例を示すもので、
第１図は１メモリセルの等価回路を示す図、第２図は第
１図のメモリセルに対応する平面構成を示す図、第３図
は第２図のIII−III線矢視断面図、第４図はメモリセル
のコンデンサ部の印加電圧と容量比との関係を示す特性
図、第５図ないし第７図はメモリセルにおけるキャパシ
タンスのヒステリシス特性の保持特性を示す図、第８図
はメモリセルマトリックスへのデータ書込み例を示す
図、第９図はメモリセルマトリックスのデータ消去例を
示す図、第10図はデータ読出し回路の構成を示す図、第
11図は第10図において１つのメモリセルが選択された時
の等価回路を示す図、第12図は読出し動作を説明するた
めのタイミングチャート、第13図は従来のフローティン
グゲート型メモリセルの断面図、第14図は従来のMNOS型
メモリセルの断面図である。 31……アドレスライン、32……データライン、33……プ
ログラムライン、34……FET、35……コンデンサ、41…
…Si基板、42……ドレイン領域、43……ソース領域、51
……下部電極、52……SiN膜、53……水素化アモルファ
スSi膜、54……オーミックコンタクト用n+Si膜、55……
上部電極、56……絶縁層、61……センスアンプ、62……
リファレンス電圧発生器。
第１図は１メモリセルの等価回路を示す図、第２図は第
１図のメモリセルに対応する平面構成を示す図、第３図
は第２図のIII−III線矢視断面図、第４図はメモリセル
のコンデンサ部の印加電圧と容量比との関係を示す特性
図、第５図ないし第７図はメモリセルにおけるキャパシ
タンスのヒステリシス特性の保持特性を示す図、第８図
はメモリセルマトリックスへのデータ書込み例を示す
図、第９図はメモリセルマトリックスのデータ消去例を
示す図、第10図はデータ読出し回路の構成を示す図、第
11図は第10図において１つのメモリセルが選択された時
の等価回路を示す図、第12図は読出し動作を説明するた
めのタイミングチャート、第13図は従来のフローティン
グゲート型メモリセルの断面図、第14図は従来のMNOS型
メモリセルの断面図である。 31……アドレスライン、32……データライン、33……プ
ログラムライン、34……FET、35……コンデンサ、41…
…Si基板、42……ドレイン領域、43……ソース領域、51
……下部電極、52……SiN膜、53……水素化アモルファ
スSi膜、54……オーミックコンタクト用n+Si膜、55……
上部電極、56……絶縁層、61……センスアンプ、62……
リファレンス電圧発生器。
Claims (1)
- 【請求項１】基板上に形成される駆動用トランジスタ
と、上記基板上に、下部電極、SiN膜、水素化アモルフ
ァスSi膜、上部電極が積層され、上記下部電極が上記駆
動用トランジスタのゲート電極に接続されてなるキャパ
シタンス部とを具備し、上記キャパシタンス部は、上記
駆動用トランジスタを介して与えられる書込み電圧に応
じて容量値が可変設定されることを特徴とする不揮発性
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180946A JP2817223B2 (ja) | 1989-07-13 | 1989-07-13 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180946A JP2817223B2 (ja) | 1989-07-13 | 1989-07-13 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344972A JPH0344972A (ja) | 1991-02-26 |
| JP2817223B2 true JP2817223B2 (ja) | 1998-10-30 |
Family
ID=16092041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180946A Expired - Fee Related JP2817223B2 (ja) | 1989-07-13 | 1989-07-13 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817223B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8416609B2 (en) | 2010-02-15 | 2013-04-09 | Micron Technology, Inc. | Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems |
-
1989
- 1989-07-13 JP JP1180946A patent/JP2817223B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344972A (ja) | 1991-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |