JPH04334113A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04334113A JPH04334113A JP3132229A JP13222991A JPH04334113A JP H04334113 A JPH04334113 A JP H04334113A JP 3132229 A JP3132229 A JP 3132229A JP 13222991 A JP13222991 A JP 13222991A JP H04334113 A JPH04334113 A JP H04334113A
- Authority
- JP
- Japan
- Prior art keywords
- pulse width
- monostable multivibrator
- circuit
- switching means
- resistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にモノステーブル・マルチバイブレータに関する。
特にモノステーブル・マルチバイブレータに関する。
【０００２】
【従来の技術】図２は従来のモノステーブル・マルチバ
イブレータを示す構成図である。同図において、１は図
示せぬ内部回路に接続し、信号が入力する端子、２は半
導体集積回路で構成したモノステーブル・マルチバイブ
レータ本体回路、３はこのモノステーブル・マルチバイ
ブレータ本体回路２の外部出力端子、４はこのモノステ
ーブル・マルチバイブレータ本体回路２のパルス幅設定
端子、５は電源端子、６は外付け抵抗、７は外付け容量
、８は接地電極である。上記構成に示すように、従来の
モノステーブル・マルチバイブレータの出力パルス幅は
半導体集積回路で構成したモノステーブル・マルチバイ
ブレータ本体回路２の外部に接続した外付け抵抗６およ
び外付け容量７の値を変えることにより設定するもので
ある。
イブレータを示す構成図である。同図において、１は図
示せぬ内部回路に接続し、信号が入力する端子、２は半
導体集積回路で構成したモノステーブル・マルチバイブ
レータ本体回路、３はこのモノステーブル・マルチバイ
ブレータ本体回路２の外部出力端子、４はこのモノステ
ーブル・マルチバイブレータ本体回路２のパルス幅設定
端子、５は電源端子、６は外付け抵抗、７は外付け容量
、８は接地電極である。上記構成に示すように、従来の
モノステーブル・マルチバイブレータの出力パルス幅は
半導体集積回路で構成したモノステーブル・マルチバイ
ブレータ本体回路２の外部に接続した外付け抵抗６およ
び外付け容量７の値を変えることにより設定するもので
ある。
【０００３】
【発明が解決しようとする課題】上述した従来のモノス
テーブル・マルチバイブレータは、半導体集積回路で構
成したモノステーブル・マルチバイブレータ本体回路の
外部に抵抗および容量を接続するための実装場所が必要
になり、しかも出力パルス幅を変更する場合には抵抗お
よび容量を付け替えなければならないという欠点があっ
た。
テーブル・マルチバイブレータは、半導体集積回路で構
成したモノステーブル・マルチバイブレータ本体回路の
外部に抵抗および容量を接続するための実装場所が必要
になり、しかも出力パルス幅を変更する場合には抵抗お
よび容量を付け替えなければならないという欠点があっ
た。
【０００４】
【課題を解決するための手段】本発明に係る半導体集積
回路は、モノステーブル・マルチバイブレータ本体回路
と、複数個の抵抗を選択的に接続するスイッチング手段
と複数個の容量とこの容量を選択的に接続するスイッチ
ング手段からなるパルス幅設定回路と、これらのスイッ
チング手段を選択的にオン状態にする リード・オンリ
ー・メモリとを同一チップ内に内蔵したものである。
回路は、モノステーブル・マルチバイブレータ本体回路
と、複数個の抵抗を選択的に接続するスイッチング手段
と複数個の容量とこの容量を選択的に接続するスイッチ
ング手段からなるパルス幅設定回路と、これらのスイッ
チング手段を選択的にオン状態にする リード・オンリ
ー・メモリとを同一チップ内に内蔵したものである。
【０００５】
【作用】本発明はリード・オンリー・メモリの内容を書
き換えるのみで任意の出力パルス幅を設定することがで
きる。
き換えるのみで任意の出力パルス幅を設定することがで
きる。
【０００６】
【実施例】図１は本発明に係るモノステーブル・マルチ
バイブレータの一実施例を示す構成図であり、一例とし
てパルス幅設定用として抵抗を４個、容量を４個設けた
場合を示す。同図において、９は半導体集積回路で形成
した抵抗１０ａ〜１０ｄ、Ｐ形ＭＯＳトランジスタ１１
ａ〜１１ｄ、Ｎ形ＭＯＳトランジスタ１２ａ〜１２ｄお
よび容量１３ａ〜１３ｄからなるパルス幅設定回路、１
４は上記モノステーブル・マルチバイブレータ本体回路
２およびパルス幅設定回路９とを同一チップ内に内臓し
、出力端子１４ａ〜１４ｈを備え、電気的または光学的
に何度でも書き換え可能なリード・オンリー・メモリ（
以下単にＲＯＭと言う）である。なお、上記パルス幅設
定回路９において、Ｐ形ＭＯＳトランジスタ１１ａ〜１
１ｄのゲートはそれぞれＲＯＭ１４の出力端子１４ａ〜
１４ｄに接続し、そのドレインはそれぞれモノステーブ
ル・マルチバイブレータ本体回路２のパルス幅設定用端
子４に接続し、そのソースはそれぞれ抵抗１０ａ〜１０
ｄの一端に接続し、この抵抗１０ａ〜１０ｄの他端は電
源端子５に接続する。また、Ｎ形ＭＯＳトランジスタ１
２ａ〜１２ｄのゲートはそれぞれＲＯＭ１４の出力端子
１４ｅ〜１４ｈに接続し、そのドレインはそれぞれパル
ス幅設定用端子４に接続し、そのソースはそれぞれ容量
１３ａ〜１３ｄの一端に接続し、この容量１３ａ〜１３
ｄの他端は接地電極８に接続する。
バイブレータの一実施例を示す構成図であり、一例とし
てパルス幅設定用として抵抗を４個、容量を４個設けた
場合を示す。同図において、９は半導体集積回路で形成
した抵抗１０ａ〜１０ｄ、Ｐ形ＭＯＳトランジスタ１１
ａ〜１１ｄ、Ｎ形ＭＯＳトランジスタ１２ａ〜１２ｄお
よび容量１３ａ〜１３ｄからなるパルス幅設定回路、１
４は上記モノステーブル・マルチバイブレータ本体回路
２およびパルス幅設定回路９とを同一チップ内に内臓し
、出力端子１４ａ〜１４ｈを備え、電気的または光学的
に何度でも書き換え可能なリード・オンリー・メモリ（
以下単にＲＯＭと言う）である。なお、上記パルス幅設
定回路９において、Ｐ形ＭＯＳトランジスタ１１ａ〜１
１ｄのゲートはそれぞれＲＯＭ１４の出力端子１４ａ〜
１４ｄに接続し、そのドレインはそれぞれモノステーブ
ル・マルチバイブレータ本体回路２のパルス幅設定用端
子４に接続し、そのソースはそれぞれ抵抗１０ａ〜１０
ｄの一端に接続し、この抵抗１０ａ〜１０ｄの他端は電
源端子５に接続する。また、Ｎ形ＭＯＳトランジスタ１
２ａ〜１２ｄのゲートはそれぞれＲＯＭ１４の出力端子
１４ｅ〜１４ｈに接続し、そのドレインはそれぞれパル
ス幅設定用端子４に接続し、そのソースはそれぞれ容量
１３ａ〜１３ｄの一端に接続し、この容量１３ａ〜１３
ｄの他端は接地電極８に接続する。
【０００７】次に、上記構成によるモノステーブル・マ
ルチバイブレータの動作について説明する。まず、Ｐ形
ＭＯＳトランジスタ１１ａ〜１１ｄおよびＮ形ＭＯＳト
ランジスタ１２ａ〜１２ｄはＲＯＭ１４の出力端子１４
ａ〜１４ｄがハイレベルまたはロウレベルになることに
より、オン状態またはオフ状態に設定することができる
。今、例えばＰ形ＭＯＳトランジスタ１１ａおよび１１
ｂがオン状態であればモノステーブル・マルチバイブレ
ータ本体回路２のパルス幅設定用端子４に接続する抵抗
１１ａおよび１１ｂは電気的に並列に接続されることに
より、同様にＮ形ＭＯＳトランジスタ１２ａおよび１２
ｂがオン状態であればモノステーブル・マルチバイブレ
ータ本体回路２のパルス幅設定用端子４に接続する容量
１３ａおよび１３ｂは電気的に並列に接続されることに
なる。このように、オン状態のＰ形ＭＯＳトランジスタ
（１１ａ〜１１ｄ）およびオン状態のＮ形ＭＯＳトラン
ジスタ（１２ａ〜１２ｄ）の個数によりパルス幅設定用
端子４に接続する抵抗１０ａ〜１０ｄおよび容量１３ａ
〜１３ｄの値を自由に設定でき、モノステーブル・マル
チバイブレータの出力パルス幅を制御することができる
。なお、上記の実施例ではパルス幅設定回路９には４個
の抵抗１０ａ〜１０ｄ，４個のＰ形ＭＯＳトランジスタ
１１ａ〜１１ｄ，４個のＮ形ＭＯＳトランジスタ１２ａ
〜１２ｄ，４個の容量１３ａ〜１３ｄを設けた場合を示
したが、これに限定せず、それぞれ５個以上複数個設け
ても同様にできることはもちろんである。また、スイッ
チング手段としてＰ形ＭＯＳトランジスタおよびＮ形Ｍ
ＯＳトランジスタを用いたが、これに限定でず他の形式
のものを用いてもよいことはもちろんである。また、上
述の実施例では抵抗および容量をそれぞれ電気的に並列
に接続したが、これに限定せず電気的に直列に接続して
もよいことはもちろんである。
ルチバイブレータの動作について説明する。まず、Ｐ形
ＭＯＳトランジスタ１１ａ〜１１ｄおよびＮ形ＭＯＳト
ランジスタ１２ａ〜１２ｄはＲＯＭ１４の出力端子１４
ａ〜１４ｄがハイレベルまたはロウレベルになることに
より、オン状態またはオフ状態に設定することができる
。今、例えばＰ形ＭＯＳトランジスタ１１ａおよび１１
ｂがオン状態であればモノステーブル・マルチバイブレ
ータ本体回路２のパルス幅設定用端子４に接続する抵抗
１１ａおよび１１ｂは電気的に並列に接続されることに
より、同様にＮ形ＭＯＳトランジスタ１２ａおよび１２
ｂがオン状態であればモノステーブル・マルチバイブレ
ータ本体回路２のパルス幅設定用端子４に接続する容量
１３ａおよび１３ｂは電気的に並列に接続されることに
なる。このように、オン状態のＰ形ＭＯＳトランジスタ
（１１ａ〜１１ｄ）およびオン状態のＮ形ＭＯＳトラン
ジスタ（１２ａ〜１２ｄ）の個数によりパルス幅設定用
端子４に接続する抵抗１０ａ〜１０ｄおよび容量１３ａ
〜１３ｄの値を自由に設定でき、モノステーブル・マル
チバイブレータの出力パルス幅を制御することができる
。なお、上記の実施例ではパルス幅設定回路９には４個
の抵抗１０ａ〜１０ｄ，４個のＰ形ＭＯＳトランジスタ
１１ａ〜１１ｄ，４個のＮ形ＭＯＳトランジスタ１２ａ
〜１２ｄ，４個の容量１３ａ〜１３ｄを設けた場合を示
したが、これに限定せず、それぞれ５個以上複数個設け
ても同様にできることはもちろんである。また、スイッ
チング手段としてＰ形ＭＯＳトランジスタおよびＮ形Ｍ
ＯＳトランジスタを用いたが、これに限定でず他の形式
のものを用いてもよいことはもちろんである。また、上
述の実施例では抵抗および容量をそれぞれ電気的に並列
に接続したが、これに限定せず電気的に直列に接続して
もよいことはもちろんである。
【０００８】
【発明の効果】以上詳細に説明したように、本発明に係
るモノステーブル・マルチバイブレータによれば、モノ
ステーブル・マルチバイブレータ本体回路、パルス幅設
定回路および電気的または光学的に何度でも書き換え可
能なＲＯＭを同一チップ上に設け、このＲＯＭ内容を書
き換えるのみで、出力パルス幅を自由に設定することが
でき、しかもこの出力パルス幅を変更するに要する時間
および工数を大幅に短くすることができるなどの効果が
ある。
るモノステーブル・マルチバイブレータによれば、モノ
ステーブル・マルチバイブレータ本体回路、パルス幅設
定回路および電気的または光学的に何度でも書き換え可
能なＲＯＭを同一チップ上に設け、このＲＯＭ内容を書
き換えるのみで、出力パルス幅を自由に設定することが
でき、しかもこの出力パルス幅を変更するに要する時間
および工数を大幅に短くすることができるなどの効果が
ある。
【図１】本発明に係るモノステーブル・マルチバイブレ
ータの一実施例を示す構成図である。
ータの一実施例を示す構成図である。
【図２】従来のモノステーブル・マルチバイブレータを
示す構成図である。
示す構成図である。
９ パルス幅設定回路
１０ａ〜１０ｄ 抵抗
１１ａ〜１１ｄ Ｐ形ＭＯＳトランジスタ１２ａ〜１
２ｄ Ｎ形ＭＯＳトランジスタ１３ａ〜１３ｄ 容
量
２ｄ Ｎ形ＭＯＳトランジスタ１３ａ〜１３ｄ 容
量
Claims (1)
- 【請求項１】 モノステーブル・マルチバイブレータ
本体回路と、複数個の抵抗とこの抵抗を選択的に接続す
るスイッチング手段と複数個の容量とこの容量を選択的
に接続するスイッチング手段からなるパルス幅設定回路
と、これらのスイッチング手段を選択的にオン状態にす
るリード・オンリー・メモリとを備え、前記モノステー
ブル・マルチバイブレータ本体回路、パルス幅設定回路
およびリード・オンリー・メモリを同一チップ内に内蔵
したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132229A JPH04334113A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132229A JPH04334113A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334113A true JPH04334113A (ja) | 1992-11-20 |
Family
ID=15076400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132229A Pending JPH04334113A (ja) | 1991-05-09 | 1991-05-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
-
1991
- 1991-05-09 JP JP3132229A patent/JPH04334113A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
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