JPH03139918A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03139918A JPH03139918A JP1275983A JP27598389A JPH03139918A JP H03139918 A JPH03139918 A JP H03139918A JP 1275983 A JP1275983 A JP 1275983A JP 27598389 A JP27598389 A JP 27598389A JP H03139918 A JPH03139918 A JP H03139918A
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- JP
- Japan
- Prior art keywords
- inverter
- output
- wiring
- electrode
- switch
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 abstract 1
- 230000008672 reprogramming Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置における回路のプラグラムに関する
。
。
［従来の技術１
従来のプログラマブルロジックデバイス（以下略してＰ
ＬＤ）においては工場出荷の段階で内部に構成される回
路は決っていない。使用者がそのＰＬＤに見合う方法で
回路を構成している。この方法のなかでスイッチング素
子なかでもＭ ＯＳで作られたＮチャンネルトランジス
タを用いＰ Ｌ Ｄを構成する方法がある。
ＬＤ）においては工場出荷の段階で内部に構成される回
路は決っていない。使用者がそのＰＬＤに見合う方法で
回路を構成している。この方法のなかでスイッチング素
子なかでもＭ ＯＳで作られたＮチャンネルトランジス
タを用いＰ Ｌ Ｄを構成する方法がある。
第２図はその具体例である。３１はデータ入力端子、３
２はクロック入力端子。３３は出力端子である。３４は
ＤフリップフロップでＱとＸＱを出力する。３５．３６
はそれぞれＱまたはＸＱ比出力受ける、スイッチング素
子として用いるＭＯＳで作られたＮチャンネルトランジ
スタである。
２はクロック入力端子。３３は出力端子である。３４は
ＤフリップフロップでＱとＸＱを出力する。３５．３６
はそれぞれＱまたはＸＱ比出力受ける、スイッチング素
子として用いるＭＯＳで作られたＮチャンネルトランジ
スタである。
Ｎチャンネルトランジスタ３６のゲートはインバータ３
７の出力をゲートに持っている。３９と４０はともにイ
ンバータであり、お互いに入力と出力同士を接続するこ
とによりメモリーを構成している６インバータ３９の出
力はインバータ３７及びＮチャンネルトランジスタ３５
の入力になっている。
７の出力をゲートに持っている。３９と４０はともにイ
ンバータであり、お互いに入力と出力同士を接続するこ
とによりメモリーを構成している６インバータ３９の出
力はインバータ３７及びＮチャンネルトランジスタ３５
の入力になっている。
インバータ３９の出力がＨならばＮチャンネルトランジ
スタ３５がオンしＮチャンネルトランジスタ３６はゲー
ｌ−にＬを受はオフする。このたぬ出力３３はフリップ
フロップ３４のＱが出力される。逆にインバータ３９の
出力がＬならば出力端子３３はフリップフロップ３４の
ＸＱが出力さ才］る。
スタ３５がオンしＮチャンネルトランジスタ３６はゲー
ｌ−にＬを受はオフする。このたぬ出力３３はフリップ
フロップ３４のＱが出力される。逆にインバータ３９の
出力がＬならば出力端子３３はフリップフロップ３４の
ＸＱが出力さ才］る。
このようにスイッチング素子を制御する方法と一日Ω的
にメモリーが用いられ、ＳＲＡＭが主流である。このＳ
ＲＡＭは電源をおとすと今までの状態が失われ記憶が消
える。このためこのＰＬＤにＲＯＭを接続し、ｔｉ源投
入時にこのＰ Ｉ−、ｒ）自身がＲＯＭの内容を取り込
む方法が用いられていた７第３図はその一例である。６
１はＮチャンネルトランジスタのゲートをおさλるＳＲ
ＡＭをもつｌ〕Ｌ、Ｄ、６２はＲＯＭである。
にメモリーが用いられ、ＳＲＡＭが主流である。このＳ
ＲＡＭは電源をおとすと今までの状態が失われ記憶が消
える。このためこのＰＬＤにＲＯＭを接続し、ｔｉ源投
入時にこのＰ Ｉ−、ｒ）自身がＲＯＭの内容を取り込
む方法が用いられていた７第３図はその一例である。６
１はＮチャンネルトランジスタのゲートをおさλるＳＲ
ＡＭをもつｌ〕Ｌ、Ｄ、６２はＲＯＭである。
［発明が解決しようとする課題１
しかし前述の従来の技術では量産品にＰＬＤを使用しよ
うとすると必ずＲＯＭが必要になる。このためＲＯＭの
分コストアップになっていた。
うとすると必ずＲＯＭが必要になる。このためＲＯＭの
分コストアップになっていた。
また−・つずつのＲＯＭの書き込みで里産上スルーブツ
トの悪化を招きそれが同じくコストのアップになってい
る。また実装基板の面積の増大、更に信頼性の低下を招
いていた。
トの悪化を招きそれが同じくコストのアップになってい
る。また実装基板の面積の増大、更に信頼性の低下を招
いていた。
そこで本発明はこの上うな間ａ 、ｔ５．を解決するた
めのもので、その目的とするところは半導体集積回路に
プログラムする際、試作品は試行惜誤し／ｊがらＲＯＭ
の内容を書き換＾、量産品はコストが安くなるよう予め
マスクにで回路を作り込む半導体装置を供給することに
ある。
めのもので、その目的とするところは半導体集積回路に
プログラムする際、試作品は試行惜誤し／ｊがらＲＯＭ
の内容を書き換＾、量産品はコストが安くなるよう予め
マスクにで回路を作り込む半導体装置を供給することに
ある。
［課題を解決するための手段］
本発明の半導体装置は、
ａ）ＭＩＳトランジスタを用いてスイッチング素子を構
成し、前記スイッチング素子によって論理のブ〔１グラ
ムかを可能となる°４″、導体集積回路において、 ｂ）前記スイッチング素子の導通または非導通を制御す
る信号線を半導体集積回路の製造行程の中で、最終の信
号線形成の行程にあたる配線層で構成し、 Ｃ）前記配線層を高電位（以下略してＨ）または低電位
（以下略してＬ）の電位をもつ配線に容易に接続するこ
とが可能であることを特徴とする。
成し、前記スイッチング素子によって論理のブ〔１グラ
ムかを可能となる°４″、導体集積回路において、 ｂ）前記スイッチング素子の導通または非導通を制御す
る信号線を半導体集積回路の製造行程の中で、最終の信
号線形成の行程にあたる配線層で構成し、 Ｃ）前記配線層を高電位（以下略してＨ）または低電位
（以下略してＬ）の電位をもつ配線に容易に接続するこ
とが可能であることを特徴とする。
［作 用ｌ
ＳＲＡＭの出力でスイッチング素子のゲートをおさえる
構成にしこのときゲートをおさλる１３号線を半導体製
造工程の最後の配線製造工程で構成する５この信号線は
この配線層で切り賛えられるようにし、これをＨ側また
はＨ側の電位に固定可能にする。
構成にしこのときゲートをおさλる１３号線を半導体製
造工程の最後の配線製造工程で構成する５この信号線は
この配線層で切り賛えられるようにし、これをＨ側また
はＨ側の電位に固定可能にする。
［実 施 例］
第１図は本発明の実施例である。ｌＨ，ｔｆ−１入力端
子、１２はクロック入力端子、１３は出力端子である。
子、１２はクロック入力端子、１３は出力端子である。
１４はＤフリップフロップでＱとＸＱ出力する。１５．
１６はそれぞれＱまたはＸＱを入力とする。スイッチン
グ素子として用いるＭＯＳで作られたＮチャンネルトラ
ンジスタである。１７はインバータである。Ｎチャンネ
ルトランジスタ１６のゲートはインバータ１７の出力を
うけている。１９と２０はインパークであり、お互いに
入力及び出力同士を、接続することによりメモリーを構
成している。２１はＨ電極であり、２２はＬ電極である
。１８はインバータ１７またはＮチャンネルトランジス
タ１５のゲートとつながる信号線を一端とし、Ｈ電極で
ある２１またはＩ２電極である２２またはインパーク１
９の出力の何れか一つと接続可能としたＡε或いは多結
晶シリコン等による配線スイッチである。この配線スイ
ッチ１８は半導体製造工程中の最後の配線製造工程（例
λばＡ４２２層の集積回路であれば２層目のＡε配線形
成工程）で作られる。この配線スイッチの切換えはいわ
ゆるマスク切換えという方法である。
１６はそれぞれＱまたはＸＱを入力とする。スイッチン
グ素子として用いるＭＯＳで作られたＮチャンネルトラ
ンジスタである。１７はインバータである。Ｎチャンネ
ルトランジスタ１６のゲートはインバータ１７の出力を
うけている。１９と２０はインパークであり、お互いに
入力及び出力同士を、接続することによりメモリーを構
成している。２１はＨ電極であり、２２はＬ電極である
。１８はインバータ１７またはＮチャンネルトランジス
タ１５のゲートとつながる信号線を一端とし、Ｈ電極で
ある２１またはＩ２電極である２２またはインパーク１
９の出力の何れか一つと接続可能としたＡε或いは多結
晶シリコン等による配線スイッチである。この配線スイ
ッチ１８は半導体製造工程中の最後の配線製造工程（例
λばＡ４２２層の集積回路であれば２層目のＡε配線形
成工程）で作られる。この配線スイッチの切換えはいわ
ゆるマスク切換えという方法である。
配線スイッチ１８がインバータ１９の出力と接続された
場合には従来と同様である９ここで配線スイッチ１８が
日電極である２１に接続された場合には、配線スイッチ
１８がインバータ１９の出力と接続されたときのインバ
ータ１９の出力が１１になったときと同様である。また
同じく配線スイッチ１８が１１極である２２に接続され
た場合には配線スイッチ１８がインバータ１９の出力と
接続されたときのインパーク１９の出力がＬになったと
きと同様である。このようにＨまたはＬ電極と接続する
ことによりＰＬＤの内容の固定が可能になる。
場合には従来と同様である９ここで配線スイッチ１８が
日電極である２１に接続された場合には、配線スイッチ
１８がインバータ１９の出力と接続されたときのインバ
ータ１９の出力が１１になったときと同様である。また
同じく配線スイッチ１８が１１極である２２に接続され
た場合には配線スイッチ１８がインバータ１９の出力と
接続されたときのインパーク１９の出力がＬになったと
きと同様である。このようにＨまたはＬ電極と接続する
ことによりＰＬＤの内容の固定が可能になる。
量産品の様に一度回路が設定されたものが同一の回路で
大量生産される場合は固定された方が便利である。この
構成にした場合には信号線の工程は半導体製造工程の最
終配線層で作られるため切り替えかしやす（また回路確
定後の製造納期が短かくなり変更も容易である。
大量生産される場合は固定された方が便利である。この
構成にした場合には信号線の工程は半導体製造工程の最
終配線層で作られるため切り替えかしやす（また回路確
定後の製造納期が短かくなり変更も容易である。
尚ここに挙げた実施例はあくまでも一実施例にすぎない
ものである。
ものである。
［発明の効果］
以上述べたように本発明に依れば従来のＰＬＤと同様に
半導体装置使用者の手元で回路を手軽にプログラム可能
である。また量産を考＾た場合には半導体製造中で、確
定した回路にしたがって配線を組み直すことにより量産
品に対応できる。
半導体装置使用者の手元で回路を手軽にプログラム可能
である。また量産を考＾た場合には半導体製造中で、確
定した回路にしたがって配線を組み直すことにより量産
品に対応できる。
このことは試作段階で試行錯誤しながら回路を作ること
ができ実際の動作が確認可能である。量産を考えた場合
には動作が保証された回路で配線を切り替えることによ
り容易に固定された回路が製造可能である。その際に半
導体のチップサイズは変わらないため値段が変わらず、
また従来品のＪ：うにＲＯＭが不用になるためその分の
コスト・ダウンになり、ボード上の面積もまた少なくて
すむ、加＾て電源投入直後にＲＯＭよりデータを読み込
む必要がなくなり、このため電源投入直後に回路動作が
可能となる。更に付属するＲＯＭの書き込みの工数も削
減され、信頼性も向上するという効果を有する。
ができ実際の動作が確認可能である。量産を考えた場合
には動作が保証された回路で配線を切り替えることによ
り容易に固定された回路が製造可能である。その際に半
導体のチップサイズは変わらないため値段が変わらず、
また従来品のＪ：うにＲＯＭが不用になるためその分の
コスト・ダウンになり、ボード上の面積もまた少なくて
すむ、加＾て電源投入直後にＲＯＭよりデータを読み込
む必要がなくなり、このため電源投入直後に回路動作が
可能となる。更に付属するＲＯＭの書き込みの工数も削
減され、信頼性も向上するという効果を有する。
第１図は本発明の半導体装置の一実施例を示す図。
第２図は従来の実施例を示す図。
第３図は従来の回路構成例を示す図。
１ ｌ ・
ｌ ２ ・
１３ ・
１４ ・
１５、
ｌ ７．
２ ｌ ・
２
１８ ・
３１ ・
３２ ・
３３ ・
３４ ・
３５゜
３７．
６１ ・
６２ ・
データ入力端子
クロック入力端子
出力端子
Ｄフリップフロップ
Ｎチャンネルトランジスタ
インバータ
Ｈ電極
Ｌｌｔｉ極
配線スイッチ
データ入力端子
クロック入力端子
出力端子
Ｄフリップフロップ
Ｎチャンネルトランジスタ
インパーク
ＰＬＤ
ＲＯＭ
５午
″ｇｈ’１回
Claims (1)
- （１）ａ）ＭＩＳトランジスタを用いてスイッチング素
子を構成し、前記スイッチング素子によって論理のプロ
グラムを可能とする半導体集積回路において、 ｂ）前記スイッチング素子の導通または非導通を制御す
る信号線を半導体集積回路の製造行程の中で、最終の信
号線形成の行程にあたる配線層で構成し、 ｃ）前記配線層を高電位（以下略してＨ）または低電位
（以下略してＬ）の電位をもつ配線に容易に接続するこ
とが可能であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275983A JPH03139918A (ja) | 1989-10-25 | 1989-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275983A JPH03139918A (ja) | 1989-10-25 | 1989-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139918A true JPH03139918A (ja) | 1991-06-14 |
Family
ID=17563143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275983A Pending JPH03139918A (ja) | 1989-10-25 | 1989-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139918A (ja) |
-
1989
- 1989-10-25 JP JP1275983A patent/JPH03139918A/ja active Pending
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