JP3159308B2 - クロック信号入力バッファ回路 - Google Patents
クロック信号入力バッファ回路Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はクロック信号入力バッファ回路に係わり、特
にクロック信号の制御機能の切り換えをプログラム回路
の設定条件を変えることによって容易に行うことができ
るクロック信号入力バッファ回路に関する。
にクロック信号の制御機能の切り換えをプログラム回路
の設定条件を変えることによって容易に行うことができ
るクロック信号入力バッファ回路に関する。
［従来の技術］ 近年、各分野におけるメモリの需要は増加の一途にあ
り、それに従って市場の要求も多様化していく傾向にあ
る。メモリを制御するクロック信号を例にとれば、チッ
プ選択機能と出力端子制御機能を合わせ持つメモリの要
求や、正負両論理のチップ選択機能を持つメモリの要求
などが寄せられている。
り、それに従って市場の要求も多様化していく傾向にあ
る。メモリを制御するクロック信号を例にとれば、チッ
プ選択機能と出力端子制御機能を合わせ持つメモリの要
求や、正負両論理のチップ選択機能を持つメモリの要求
などが寄せられている。
この様な基本的な内部回路は同じで、クロック信号の
機能のみを変えたいわゆるファミリー製品は、クロック
信号入力バッファ回路内の回路接続を一部変えるだけで
実現できる。
機能のみを変えたいわゆるファミリー製品は、クロック
信号入力バッファ回路内の回路接続を一部変えるだけで
実現できる。
以下、従来例として２入力のクロック信号入力バッフ
ァ回路が、負論理のチップ選択機能（“L"レベルで選択
状態）と負論理の出力端子制御機能（“L"レベルで出力
端子活性状態）を持つ場合と、負論理のチップ選択機能
と正論理のチップ選択機能（“H"レベルで選択状態）を
持つ場合とを、回路接続で切り換える従来の方法につい
て第４（ａ）〜（ｃ）図を参照して説明する。
ァ回路が、負論理のチップ選択機能（“L"レベルで選択
状態）と負論理の出力端子制御機能（“L"レベルで出力
端子活性状態）を持つ場合と、負論理のチップ選択機能
と正論理のチップ選択機能（“H"レベルで選択状態）を
持つ場合とを、回路接続で切り換える従来の方法につい
て第４（ａ）〜（ｃ）図を参照して説明する。
第４（ａ）〜（ｃ）図において、I1,I2はクロック信
号、A41,A43,A45はインバータ回路、A42,A44はNOR回
路、N41,N42は節点、B41,B42,B43はスイッチ部、CS′
（オーバーバー）は内部チップ選択信号、OE′（オーバ
ーバー）は内部出力端子制御信号である。
号、A41,A43,A45はインバータ回路、A42,A44はNOR回
路、N41,N42は節点、B41,B42,B43はスイッチ部、CS′
（オーバーバー）は内部チップ選択信号、OE′（オーバ
ーバー）は内部出力端子制御信号である。
まず負論理のチップ選択機能と負論理の出力端子制御
機能を持たせる場合について説明する。この場合、スイ
ッチ部B41はB42に示される接続とする。節点N41はVCC電
源に接続されるからインバータ回路A41の出力は常に
“L"レベルに保たれ、内部チップ選択信号CS′（オーバ
ーバー）はクロック信号I2の同相信号になる。一方節点
N42はクロック信号I1と接続されるから内部出力端子制
御信号OE′（オーバーバー）は選択状態即ち内部チップ
選択信号CS′（オーバーバー）が“L"レベルであればク
ロック信号I1と同相信号になる。従ってクロック信号I2
は負論理のチップ選択機能を有し、クロック信号I1は負
論理の出力端子制御機能を有する。
機能を持たせる場合について説明する。この場合、スイ
ッチ部B41はB42に示される接続とする。節点N41はVCC電
源に接続されるからインバータ回路A41の出力は常に
“L"レベルに保たれ、内部チップ選択信号CS′（オーバ
ーバー）はクロック信号I2の同相信号になる。一方節点
N42はクロック信号I1と接続されるから内部出力端子制
御信号OE′（オーバーバー）は選択状態即ち内部チップ
選択信号CS′（オーバーバー）が“L"レベルであればク
ロック信号I1と同相信号になる。従ってクロック信号I2
は負論理のチップ選択機能を有し、クロック信号I1は負
論理の出力端子制御機能を有する。
次に、負論理のチップ選択機能及び正論理のチップ選
択機能を持たせる場合を説明する。この場合はスイッチ
部B41はB42に示される接続とする。クロック信号I1は節
点N41と接続されるから、内部チップ選択信号CS′（オ
ーバーバー）はクロック信号I1が“H"レベルでかつクロ
ック信号I2が“L"レベルの場合のみ選択状態である“L"
レベルになる。従ってクロック信号I2は負論理のチップ
選択機能、クロック信号I1は正論理のチップ選択機能を
有することになる。一方、節点N42はGND電源に接続され
るから、内部出力端子制御信号OE′（オーバーバー）は
内部チップ選択信号CS′（オーバーバー）と同相な信号
になる。従って選択状態では常に活性状態である“L"レ
ベルに保たれ、メモリ回路の動作に影響を与えないよう
配慮されている。以上の説明から明らかなように、従来
例は第４（ａ）〜（ｃ）図のクロック信号入力バッファ
回路のスイッチ部B41をB42またはB43に示すよう回路接
続を切り換えることにより、クロック信号の制御機能の
異なる２種類のメモリ回路を実現できる。
択機能を持たせる場合を説明する。この場合はスイッチ
部B41はB42に示される接続とする。クロック信号I1は節
点N41と接続されるから、内部チップ選択信号CS′（オ
ーバーバー）はクロック信号I1が“H"レベルでかつクロ
ック信号I2が“L"レベルの場合のみ選択状態である“L"
レベルになる。従ってクロック信号I2は負論理のチップ
選択機能、クロック信号I1は正論理のチップ選択機能を
有することになる。一方、節点N42はGND電源に接続され
るから、内部出力端子制御信号OE′（オーバーバー）は
内部チップ選択信号CS′（オーバーバー）と同相な信号
になる。従って選択状態では常に活性状態である“L"レ
ベルに保たれ、メモリ回路の動作に影響を与えないよう
配慮されている。以上の説明から明らかなように、従来
例は第４（ａ）〜（ｃ）図のクロック信号入力バッファ
回路のスイッチ部B41をB42またはB43に示すよう回路接
続を切り換えることにより、クロック信号の制御機能の
異なる２種類のメモリ回路を実現できる。
［発明が解決しようとする問題点］ しかしながら、このようにクロック信号の制御機能を
切り換える場合、従来は、製造工程上上述した回路接続
の切り換えについては、ポリシリ配線やアルミ配線で行
われるため、拡散工程内で各々の接続に合わせた２種類
のマスクを作製し製造するという手段をとっていた。
切り換える場合、従来は、製造工程上上述した回路接続
の切り換えについては、ポリシリ配線やアルミ配線で行
われるため、拡散工程内で各々の接続に合わせた２種類
のマスクを作製し製造するという手段をとっていた。
従って、上述した従来例にあっては、２種類のマスク
が必要になり拡散工程に混乱をきたしたり、２種類のメ
モリ回路の生産量を拡散時点から常に管理しなければな
らないという煩雑さもあった。また、メモリ回路開発段
階での試作評価の上からも２種類のメモリ回路に対し各
々の拡散工期を見積る必要があり、開発日数がかかると
いう欠点もあった。
が必要になり拡散工程に混乱をきたしたり、２種類のメ
モリ回路の生産量を拡散時点から常に管理しなければな
らないという煩雑さもあった。また、メモリ回路開発段
階での試作評価の上からも２種類のメモリ回路に対し各
々の拡散工期を見積る必要があり、開発日数がかかると
いう欠点もあった。
それで本発明は基本的な内部回路は同じでクロック信
号の制御機能を変えたものを得たい場合に、１種類のマ
スクで済み、拡散工程の単純化が図れ、生産量の調整や
試作評価も容易なクロック信号入力バッファ回路を提供
することを目的とする。
号の制御機能を変えたものを得たい場合に、１種類のマ
スクで済み、拡散工程の単純化が図れ、生産量の調整や
試作評価も容易なクロック信号入力バッファ回路を提供
することを目的とする。
［問題点を解決するための手段、作用及び効果］ 本願発明の要旨は、外部クロック信号を入力とし、内
部制御信号を生成するクロック信号入力バッファ回路に
おいて、第１の外部クロック信号と第２の外部クロック
信号とに応答して内部チップ選択信号を出力する第１の
出力手段と、前記第１の外部クロック信号と前記内部チ
ップ選択信号とに応答して内部出力端子制御信号を出力
する第２の出力手段と、上記第１の出力手段と上記第２
の出力手段とに信号を供給し、前記第１の外部クロック
信号を所望の論理の第１のチップ選択機能に設定すると
ともに、前記第２の外部クロック信号を出力端子制御機
能か、または前記論理とは異なる論理の第２のチップ選
択機能に設定するプログラム回路とを備えたことであ
る。クロック信号の制御機能の切り換えは、従来の場合
のように、入力バッファ回路内のスイッチ部を回路接続
の異なったものに変更するのではなく、上記のようなプ
ログラム回路を用い、その設定条件を変えることによっ
てクロック信号の制御機能が互いに異なったものを得る
ことができる。このように本発明によれば、拡散工程内
で回路接続を切り換える手段をとらないから、全ての拡
散工程を各々一貫して１種類のマスクで製造でき、拡散
工程を単純なものにすることができる。また、プログラ
ム回路の設定を変えるだけで別々のクロック信号の制御
機能を持つメモリ回路に切り換えることができるから、
市場の要求に合わせて生産量を自由に調整できるし、更
にメモリ回路の開発時点でも、クロック制御の異なる２
種類のメモリ回路について、プログラム回路の設定条件
を変えるだけで即座に評価でき、開発日数を短縮するこ
ともできるという効果が得られる。
部制御信号を生成するクロック信号入力バッファ回路に
おいて、第１の外部クロック信号と第２の外部クロック
信号とに応答して内部チップ選択信号を出力する第１の
出力手段と、前記第１の外部クロック信号と前記内部チ
ップ選択信号とに応答して内部出力端子制御信号を出力
する第２の出力手段と、上記第１の出力手段と上記第２
の出力手段とに信号を供給し、前記第１の外部クロック
信号を所望の論理の第１のチップ選択機能に設定すると
ともに、前記第２の外部クロック信号を出力端子制御機
能か、または前記論理とは異なる論理の第２のチップ選
択機能に設定するプログラム回路とを備えたことであ
る。クロック信号の制御機能の切り換えは、従来の場合
のように、入力バッファ回路内のスイッチ部を回路接続
の異なったものに変更するのではなく、上記のようなプ
ログラム回路を用い、その設定条件を変えることによっ
てクロック信号の制御機能が互いに異なったものを得る
ことができる。このように本発明によれば、拡散工程内
で回路接続を切り換える手段をとらないから、全ての拡
散工程を各々一貫して１種類のマスクで製造でき、拡散
工程を単純なものにすることができる。また、プログラ
ム回路の設定を変えるだけで別々のクロック信号の制御
機能を持つメモリ回路に切り換えることができるから、
市場の要求に合わせて生産量を自由に調整できるし、更
にメモリ回路の開発時点でも、クロック制御の異なる２
種類のメモリ回路について、プログラム回路の設定条件
を変えるだけで即座に評価でき、開発日数を短縮するこ
ともできるという効果が得られる。
［実施例］ 第１実施例 次に本発明の第１実施例を第１図のクロック信号入力
バッファ回路及び第２図のプログラム回路を参照して説
明する。第１図、第２図において、A11,A12,A14,A15はN
OR回路、A13,A16,A21,A22はインバータ回路、Ｒはポリ
シリ抵抗、ＱはＮチャンネルMOSトランジスタ、PGMはプ
ログラム回路出力信号である。まず第２図は、プログラ
ム回路の一例であり、ヒューズとして機能するポリシリ
抵抗Ｒを切断することにより、プログラム回路出力信号
PGMを“H"レベルから“L"レベルに設定条件を変えるこ
とができる。
バッファ回路及び第２図のプログラム回路を参照して説
明する。第１図、第２図において、A11,A12,A14,A15はN
OR回路、A13,A16,A21,A22はインバータ回路、Ｒはポリ
シリ抵抗、ＱはＮチャンネルMOSトランジスタ、PGMはプ
ログラム回路出力信号である。まず第２図は、プログラ
ム回路の一例であり、ヒューズとして機能するポリシリ
抵抗Ｒを切断することにより、プログラム回路出力信号
PGMを“H"レベルから“L"レベルに設定条件を変えるこ
とができる。
すなわちプログラム回路は、ＮチャンネルMOSトラン
ジスタＱのドレイン端子をインバータ回路A21の入力端
子及びポリシリ抵抗Ｒを介してVCC電源に接続し、かつ
インバータ回路A21の出力端子をＮチャンネルMOSトラン
ジスタＱのゲート端子及びインバータ回路A22の入力端
子に接続して構成されており、ポリシリ抵抗Ｒが未切断
の場合はインバータ回路A22の出力は“H"レベル、ポリ
シリ抵抗Ｒが切断された場合はインバータ回路A22の出
力は“L"レベルに設定されるようになっている。次にこ
のプログラム回路出力信号PGMの設定条件によりクロッ
ク信号の制御機能を切り換えることを可能とした第１図
のクロック信号入力バッファ回路を説明する。
ジスタＱのドレイン端子をインバータ回路A21の入力端
子及びポリシリ抵抗Ｒを介してVCC電源に接続し、かつ
インバータ回路A21の出力端子をＮチャンネルMOSトラン
ジスタＱのゲート端子及びインバータ回路A22の入力端
子に接続して構成されており、ポリシリ抵抗Ｒが未切断
の場合はインバータ回路A22の出力は“H"レベル、ポリ
シリ抵抗Ｒが切断された場合はインバータ回路A22の出
力は“L"レベルに設定されるようになっている。次にこ
のプログラム回路出力信号PGMの設定条件によりクロッ
ク信号の制御機能を切り換えることを可能とした第１図
のクロック信号入力バッファ回路を説明する。
第１図の構成は、第１、第２の外部クロック信号を入
力とし、内部チップ選択信号と内部出力端子制御信号を
出力とするもので、クロック信号I1とプログラム回路の
出力信号PGMのNOR論理出力をNOR回路A11で得ると共に、
NOR回路A12及びインバータ回路A13を用いて、NOR回路A1
1の論理出力をクロック信号I2とOR論理を取り、その出
力を内部チップ選択信号CS′（オーバーバー）とする。
力とし、内部チップ選択信号と内部出力端子制御信号を
出力とするもので、クロック信号I1とプログラム回路の
出力信号PGMのNOR論理出力をNOR回路A11で得ると共に、
NOR回路A12及びインバータ回路A13を用いて、NOR回路A1
1の論理出力をクロック信号I2とOR論理を取り、その出
力を内部チップ選択信号CS′（オーバーバー）とする。
一方、クロック信号I1と上記内部チップ選択信号CS′
（オーバーバー）のNOR論理出力をNOR回路A14で得ると
共に、NOR回路A15及びインバータ回路A16を用いて、NOR
回路A14の論理出力をプログラム回路の出力信号PGMの逆
相信号とNOR論理を取り、その出力を内部出力端子制御
信号OE′（オーバーバー）とする。上記構成において、
プログラム回路出力信号PGMが“H"レベルの場合、NOR回
路A11の出力はクロック信号I1によらず常に“L"レベル
になり、内部チップ選択信号CS′（オーバーバー）はク
ロック信号I2の同相信号になる。
（オーバーバー）のNOR論理出力をNOR回路A14で得ると
共に、NOR回路A15及びインバータ回路A16を用いて、NOR
回路A14の論理出力をプログラム回路の出力信号PGMの逆
相信号とNOR論理を取り、その出力を内部出力端子制御
信号OE′（オーバーバー）とする。上記構成において、
プログラム回路出力信号PGMが“H"レベルの場合、NOR回
路A11の出力はクロック信号I1によらず常に“L"レベル
になり、内部チップ選択信号CS′（オーバーバー）はク
ロック信号I2の同相信号になる。
一方、NOR回路A15の片方の入力であるインバータ回路
A16の出力は常に“L"レベルになるから内部出力端子制
御信号OE′（オーバーバー）は、選択状態即ち内部チッ
プ選択信号CS′（オーバーバー）が“L"レベルであれば
クロック信号I1の同相信号になる。従って、クロック信
号I2は負論理のチップ選択機能を有し、クロック信号I1
は負論理の出力端子制御機能を有する。プログラム回路
出力信号PGMが“L"レベルの場合、NOR回路A11の出力
は、クロック信号I1の逆相信号が伝えられるから内部チ
ップ選択信号CS′（オーバーバー）はクロック信号I1が
“H"レベルでかつクロック信号I2が“L"レベルの場合の
み選択状態である“L"レベルになる。従ってクロック信
号I2は負論理のチップ選択機能、クロック信号I1は正論
理のチップ選択機能を持つことになる。
A16の出力は常に“L"レベルになるから内部出力端子制
御信号OE′（オーバーバー）は、選択状態即ち内部チッ
プ選択信号CS′（オーバーバー）が“L"レベルであれば
クロック信号I1の同相信号になる。従って、クロック信
号I2は負論理のチップ選択機能を有し、クロック信号I1
は負論理の出力端子制御機能を有する。プログラム回路
出力信号PGMが“L"レベルの場合、NOR回路A11の出力
は、クロック信号I1の逆相信号が伝えられるから内部チ
ップ選択信号CS′（オーバーバー）はクロック信号I1が
“H"レベルでかつクロック信号I2が“L"レベルの場合の
み選択状態である“L"レベルになる。従ってクロック信
号I2は負論理のチップ選択機能、クロック信号I1は正論
理のチップ選択機能を持つことになる。
一方インバータ回路A16の出力は“H"レベルであるか
ら、内部出力端子制御信号OE′（オーバーバー）も出力
端子が活性状態である“L"レベルに保たれ、メモリ回路
動作に影響を与えないように設定される。
ら、内部出力端子制御信号OE′（オーバーバー）も出力
端子が活性状態である“L"レベルに保たれ、メモリ回路
動作に影響を与えないように設定される。
上述の如く、クロック信号I2は負論理のチップ選択機
能を有し、クロック信号I1はプログラム回路の出力信号
PGMの設定条件で機能が切り換わり、“H"レベルの場合
は負論理の出力端子制御機能、“L"レベルの場合は正論
理のチップ選択機能を持つことになる。
能を有し、クロック信号I1はプログラム回路の出力信号
PGMの設定条件で機能が切り換わり、“H"レベルの場合
は負論理の出力端子制御機能、“L"レベルの場合は正論
理のチップ選択機能を持つことになる。
以上の説明から本発明はプログラム回路出力信号PGM
の設定条件により自動的に回路接続が切り換わり、クロ
ック信号の制御機能を変えることができることは明かで
ある。
の設定条件により自動的に回路接続が切り換わり、クロ
ック信号の制御機能を変えることができることは明かで
ある。
第２実施例 次に本発明の第２実施例を説明する。本発明は、本発
明の主旨を満たす種々のクロック信号入力バッファ回路
に適用でき、第２実施例は一例として負論理のチップ選
択機能と負論理の出力端子制御機能を持つ場合と、負論
理のチップ選択機能のみを持つ場合をプログラム回路の
設定条件により切り換える例を第３図を参照して説明す
る。
明の主旨を満たす種々のクロック信号入力バッファ回路
に適用でき、第２実施例は一例として負論理のチップ選
択機能と負論理の出力端子制御機能を持つ場合と、負論
理のチップ選択機能のみを持つ場合をプログラム回路の
設定条件により切り換える例を第３図を参照して説明す
る。
第３図において、A31,A32,A35はインバータ回路、A3
3,A34はNOR回路である。第３図は本発明の第１実施例で
ある第１図と比較して、内部チップ選択信号CS′（オー
バーバー）をクロック信号I2のインバータ回路A31,A32
を介した信号とした構成であり、内部出力端子制御信号
OE′（オーバーバー）関して同じ構成である。
3,A34はNOR回路である。第３図は本発明の第１実施例で
ある第１図と比較して、内部チップ選択信号CS′（オー
バーバー）をクロック信号I2のインバータ回路A31,A32
を介した信号とした構成であり、内部出力端子制御信号
OE′（オーバーバー）関して同じ構成である。
従って、クロック信号I2常に負論理のチップ選択機能
を有し、クロック信号I1は第１実施例で説明したように
プログラム回路出力信号PGMが“H"レベルの場合は、出
力端子制御機能を有し、プログラム回路出力信号PGMが
“L"レベルの場合は、内部出力端子制御信号OE′（オー
バーバー）はクロック信号I1の制御を受けず常に活性状
態である“L"レベルを保つのは明かである。
を有し、クロック信号I1は第１実施例で説明したように
プログラム回路出力信号PGMが“H"レベルの場合は、出
力端子制御機能を有し、プログラム回路出力信号PGMが
“L"レベルの場合は、内部出力端子制御信号OE′（オー
バーバー）はクロック信号I1の制御を受けず常に活性状
態である“L"レベルを保つのは明かである。
上記各実施例は、いずれも簡単な回路構成により、ク
ロック信号の制御機能を変えることができ、実際に製造
する上で既述したように１種類のマスクで製造できるな
どの効果を得られるから、実使用の有益性は極めて高
い。
ロック信号の制御機能を変えることができ、実際に製造
する上で既述したように１種類のマスクで製造できるな
どの効果を得られるから、実使用の有益性は極めて高
い。
なお、本発明は上記の各特定の実施例について説明し
たが、これらの実施例に限定されるものではなく、基本
的な内部回路が同じでクロック信号の制御機能を変えた
い場合に広く適用可能である。
たが、これらの実施例に限定されるものではなく、基本
的な内部回路が同じでクロック信号の制御機能を変えた
い場合に広く適用可能である。
第１図は本発明の第１実施例を示すクロック信号入力バ
ッファ回路のブロック図、第２図はプログラム回路の構
成の一例を示すブロック図、第３図は本発明の第２実施
例を示すブロック図、第４図（ａ）〜（ｃ）は従来のク
ロック信号入力バッファ回路の構成の説明に供する図で
ある。 A11,A12,A14,A15,A33,A34……NOR回路、 A13,A16,A21,A22,A31,A32,A35……インバータ回路、 Ｒ……ポリシリ抵抗、 Ｑ……ＮチャンネルMOSトランジスタ、 I1,I2……クロック信号、 CS′（オーバーバー）……内部チップ選択信号、 OE′（オーバーバー）……内部出力端子制御信号、 PGM……プログラム回路出力信号。
ッファ回路のブロック図、第２図はプログラム回路の構
成の一例を示すブロック図、第３図は本発明の第２実施
例を示すブロック図、第４図（ａ）〜（ｃ）は従来のク
ロック信号入力バッファ回路の構成の説明に供する図で
ある。 A11,A12,A14,A15,A33,A34……NOR回路、 A13,A16,A21,A22,A31,A32,A35……インバータ回路、 Ｒ……ポリシリ抵抗、 Ｑ……ＮチャンネルMOSトランジスタ、 I1,I2……クロック信号、 CS′（オーバーバー）……内部チップ選択信号、 OE′（オーバーバー）……内部出力端子制御信号、 PGM……プログラム回路出力信号。
フロントページの続き (56)参考文献 特開 昭57−66589（ＪＰ，Ａ) 特開 昭60−89899（ＪＰ，Ａ) 特開 昭62−146494（ＪＰ，Ａ) 特公 昭62−3514（ＪＰ，Ｂ２) 特公 昭61−60514（ＪＰ，Ｂ２)
Claims (2)
- 【請求項１】外部クロック信号を入力とし、プログラム
信号に応答して内部制御信号を生成するクロック信号入
力バッファ回路において、 第１の外部クロック信号と前記プログラム信号とのNOR
論理をとる第１の論理手段と、前記第１の論理手段の出
力と第２の外部クロック信号とのOR論理をとる第２の論
理手段とから成り、内部チップ選択信号を出力する第１
の出力手段と、 前記第１の外部クロック信号と前記内部チップ選択信号
とのNOR論理をとる第３の論理手段と、前記第３の論理
手段の出力と前記プログラム信号の反転信号とのNOR論
理をとる第４の論理手段とから成り、内部出力端子制御
信号を出力する第２の出力手段と、 上記第１の出力手段と上記第２の出力手段とに前記プロ
グラム信号を供給し、前記第１の外部クロック信号を所
望の論理の第１のチップ選択機能に設定するとともに、
前記第２の外部クロック信号を出力端子制御機能か、ま
たは前記論理とは異なる論理の第２のチップ選択機能に
設定するプログラム回路とを備えたことを特徴とするク
ロック信号入力バッファ回路。 - 【請求項２】前記プログラム回路は、ＮチャンネルMOS
トランジスタのドレイン端子を第１のインバータの入力
端子及びポリシリ抵抗を介してVCC電源に接続するとと
もに、上記ＮチャンネルMOSトランジスタのソース端子
を接地電位に接続し、かつ上記第１のインバータの出力
端子を上記ＮチャンネルMOSトランジスタのゲート端子
及び第２のインバータの入力端子に接続して成る構成を
有し、上記ポリシリ抵抗が未切断の場合は上記第２のイ
ンバータの出力が“H"レベルに、上記ポリシリ抵抗が切
断された場合は上記第２のインバータの出力が“L"レベ
ルに設定されることを特徴とする特許請求の範囲第１項
記載のクロック信号入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06782988A JP3159308B2 (ja) | 1988-03-22 | 1988-03-22 | クロック信号入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06782988A JP3159308B2 (ja) | 1988-03-22 | 1988-03-22 | クロック信号入力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01241085A JPH01241085A (ja) | 1989-09-26 |
| JP3159308B2 true JP3159308B2 (ja) | 2001-04-23 |
Family
ID=13356228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06782988A Expired - Lifetime JP3159308B2 (ja) | 1988-03-22 | 1988-03-22 | クロック信号入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159308B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS6089899A (ja) * | 1983-10-24 | 1985-05-20 | Nec Corp | メモリ回路 |
| JPH0688653B2 (ja) * | 1984-08-31 | 1994-11-09 | 富士バルブ株式会社 | ワ−ク搬送装置 |
| JPS623514A (ja) * | 1985-06-28 | 1987-01-09 | Mitsubishi Electric Corp | 合成差動増幅回路 |
-
1988
- 1988-03-22 JP JP06782988A patent/JP3159308B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01241085A (ja) | 1989-09-26 |
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