JPH03228377A

JPH03228377A - 半導体装置

Info

Publication number: JPH03228377A
Application number: JP2022123A
Authority: JP
Inventors: Masayuki Yoshida; 正之吉田; Yukihiro Saeki; 佐伯　幸弘; Kazuyoshi Shinada; 品田　一義
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-02-02
Filing date: 1990-02-02
Publication date: 1991-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、不揮発性半導体装置に関する。

（従来の技術）第４図に示すように、従来、１チツプマイクロコンピユ
ータ７０には、演算を司るＣ　Ｐ　Ｕ　（Ｃｅｎｔｒａ
ｔ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　）　７１、比較
的大容量（数に〜数十にバイト）のプログラムデータを
記憶するプログラムメモリと、比較的小容量（ＩＫビッ
ト程度）の数値データを記憶するデータメモリ、更に、
割り込みコントローラ部７２、タイマ部（図示せず）な
どが搭載されている。プログラムメモリとして、Ｍａｓ
ｋ　　ＲＯＭ（マスクプログラム可能な読み出し専用メ
モリ）７３が、データメモリとしてＳ　ＲＡ　Ｍ　（Ｓ
ｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　ｒｅａｄ　
ｗｒｌｔｅ　Ｍｅｍｏｒｙ）　７４が用いられている。

これは、プログラムメモリの内容であるプログラムデー
タは数値データに比べ大容量であるが書き替えの頻度が
少なく、データメモリの内容である数値データは、プロ
グラムデータに比べて書き替えの頻度が多く、部分的な
書き替えが要求されるという考え方に基づいている。ま
た、この他には、プログラムメモリにＭａｓｋ　　ＲＯ
ＭをデータメモリにＥ２ＰＲＯＭ　　（ＥＩｅｃｔｒｉ
ｃａｌｌｙＥｒａｓａｂｌｅ　　Ｐｒｏｇｒａｍｍａｂ
ｌｅ　　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ）を用いたも
の、プログラムメモリに　Ｅ　　Ｆ　　ＲＯＭ　　（Ｅ
ｒａｓａｂｌｅ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　Ｒｅ
ａｄ　　０ｎｌｙ　Ｍｅｎ＋ｏｒｙ）をデータメモリに
ＳＲＡＭを用いたもの、プログラムメモリにＥＦＲＯＭ
をデータメモリにＥ２ＰＲＯＭを用いたもの、あるいは
、プロダラムメモリにもデータメモリにもＥ２　ＦＲＯ
Ｍを用いる場合があった。しかし、上記のようなプログ
ラムメモリとデータメモリの組み合わせを用いて実現し
た１チツプマイクロコンピユータでは以下に示すような
問題点があった。

第１に、プログラムメモリにＭａｓｋＲＯＭを用いたマ
イクロコンピュータでは、プログラムデータが集積回路
の製造工程中に造り込まれる。

このデータの造り込みは、ガラスマスクによって行われ
るため、ユーザがプログラムを確定してから、製品を入
手するまでの期間が長い。また、もしプログラムに不具
合が見出だされた場合、そのＭａｓｋ　　ＲＯＭは、修
正することができないため、製品をすべて廃棄せねばな
らなくなる。当然、データを書き替えることは不可能で
あり、マイクロコンピュータは汎用性の低い製品となる
。

第２に、プログラムメモリにＥＦＲＯＭを用いたマイク
ロコンピュータでは、メモリの内容を消去するためにパ
ッケージに窓を付け、チップに紫外線を照射する必要が
ある。この場合、窓付きセラミックパッケージは通常の
プラスチックパッケージに比べて高価であり、コスト高
となる。更に、マイクロコンピュータがシステムに組み
込まれたまま、あるいは、動作状態では、メモリの内容
の書き替えが不可能であり、書き替えの際にマイクロコ
ンピュータチップあるいはマイクロコンピュータチップ
が搭載されたボードを取り出す必要があり、書き替えに
要する時間が長くなってしまう。また、同一チップ上に
Ｅ２　ＦＲＯＭが混載されている場合には、ＥＰＲＯＭ
の内容だけを消去することが不可能である。例えば、Ｅ
ＦＲＯＭの内容であるプログラムデータのみを書き替え
たい場合でも、Ｅ２ＰＲＯＭの内容である数値データも
同時に消去されてしまう。更に、集積回路では、信頼性
試験のため書き込み・消去を繰り返しテストする必要が
あるが、ＥＦＲＯＭは紫外線により内容を消去するため
、テスト時間が長くなる。

第３に、データメモリとしてＳＲＡＭを用いた場合には
、ＳＲＡＭは電源が常に印加されていないと内容が保持
できないため、バッテリによるバックアップが必要であ
る。また、通常、ＳＲＡＭは１セル当り（１ビツトを記
憶するために）、６つのトランジスタが必要であり、デ
ータメモリ部分のチップ面積が大きくなってしまう。

第４に、プログラムメモリにＥ２ＰＲＯＭを用いた場合
には、Ｅ２ＰＲＯＭはＳＲＡＭと比較すれば１セル当り
のチップ面積は小さいが、それでもプログラムメモリは
比較的大容量であるので、マイクロコンピュータとして
のチップは大きくなってしまう。つまり、１チツプマイ
クロコンピユータのプログラムメモリとしてＥ２ＰＲＯ
Ｍを用いた場合には、大容量のプログラムメモリを実現
することができなかった。

（発明が解決しようとする課題）本発明は、上記のような点に鑑み、大容量で、かつ、部
分的な書き替えの必要がないデータと、比較的小容量で
、かつ、部分的に（１パイトル数バイト単位で）書き替
えが必要なデータとを記憶可能で、かつ、バッテリによ
るバックアップを必要としない半導体装置を低コストで
提供することを目的とする。

［発明の構成コ（課題を解決するための手段）上記目的を解決するために、本発明による半導体装置は
、少なくとも２本以上のローアドレスに接続されている
セルの全部を同時に消去するＥ２ＰＲＯＭからなる第１
の記憶領域と、１本のローアドレスに接続されているセ
ルの全部または一部を同時に消去するＥ２ＰＲＯＭから
なる第２の記憶領域とを具備することを特徴とする。

（作用）本発明により提供される半導体装置は、大容量で、かつ
、電気的に書き替え可能な第１の記憶領域と、比較的小
容量で、バッテリによるバックアップを必要とせず、か
つ、部分的に（１パイトル数バイト単位で）書き替えが
可能な第２の記憶領域とを搭載しているので、比較的大
容量であっても、部分的に書き替えることのないデータ
と、部分的に書き替えることのあるデータではあるが大
容量を必要としないデータの両方を記憶することができ
る。

（実施例）以下、第１図〜第３図を参照して、本発明の実施例に係
る半導体装置について説明する。

第１図は、本発明の一実施例に係わる半導体装置を示す
断面図である。本実施例では、少なくとも２本以上のロ
ーアドレスに接続されているセルの全部を同時に消去す
る第１の記憶領域を、Ｆｌ　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭ
　（−括消去型Ｅ２　ＦＲＯＭ）で、１本のローアドレ
スに接続されているセルの全部または一部を消去する第
２の記憶領域を、Ｅ２ＰＲＯＭ　（バイト消去可能な）
で実現する。

第２図（ａ）〜（ｃ）は、第１図に示す半導体装置を製
造工程順に示した断面図である。

第１図および第２図において、１は、Ｅ２ＰＲＯＭ形成
領域ＩとＦ　ｌ　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭ形成領域■
とを区別する破線、２は、Ｆｌａｓｈ−Ｅ２ＰＲＯＭ形
成領域■と高耐圧Ｍ　ＯＳ　（Ｍｅｔａｌ　０ｘ１ｄｅ
　Ｓｅｍ１ｅｏｎｄｕｃｔｏｒ）　トランジスタ形成領
域■とを区別する破線、３は、高耐圧ＭＯＳトランジス
タ形成領域■と論理回路部形成領域■とを区別する破線
である。

第３図（ａ）、（ｂ）は、それぞれ第１の記憶領域、第
２の記憶領域の消去方法の概念を説明するものである。

同図（ａ）において１００は１バイト分のデータを記憶
する領域で、１００′のような８個のメモリセルで構成
される。１０１および１０２はローアドレスである。−
本のローアドレスには、１バイト分のデータを記憶する
　１００のような領域が数個接続されている。そして、
多数のメモリセルが接続されたローアドレスの並びとし
て、記憶領域が形成されている。第１の記憶領域におい
ては、２本以上のローアドレス　１０１．１０２に接続
されているセルの全部１０Ｂが同時に消去される。

同図（ｂ）において、１０４は１バイト分のデータを記
憶する領域で、８個のメモリセルで構成される。１０５
はローアドレスである。第１の記憶領域とは異なり、第
２の記憶領域においては、１本のローアドレス１０５に
接続されているセルの一部１０６を消去が同時に消去さ
れる。

まず、第１図に示すように、ｐ型半導体基板１１上には
、フィールド酸化膜１２が形成され、領域工〜領域■に
、それぞれ分離されている。まず、領域Ｉにおいては、
ｐ型半導体基板１１上に第１のソース／ドレイン領域１
３が形成され、これら第１のソース／ドレイン領域１３
の相互間には、第２のソース／ドレイン領域１４が形成
されている。第２のソース／ドレイン領域１４には、こ
れと接してｎ型の拡散層１４′が形成されている。また
、第１のソース／ドレイン領域１３の相互間と、第２の
ソース／ドレイン領域１４の相互間とに形成されるチャ
ネル領域上には、厚さ３００人の第１のゲート酸化膜１
５が形成されている。ただし、第１のゲート酸化膜１５
の一部は、第２のソース／ドレイン領域１４上で、厚さ
１００人の第２のゲート酸化膜１６で形成されるトンネ
ル酸化膜となっている。これらの第１のゲート酸化膜１
５上とトンネル酸化膜上とには、第１のポリシリコン膜
により形成されたフローティングゲート１７が設けられ
、このフローティングゲート１７上には、厚さ５００人
の第３のゲート酸化膜からなるＰｏ１ｙ−Ｐｏｌｙ酸化
膜（フローティングゲートとコントロールゲートの間の
酸化膜をいう。）１８が形成され、更に、このＰｏ１ｙ
−Ｐｏｌｙ酸化膜１８上には、第２のポリシリコン膜に
より形成されるコントロールゲート１９が設けられてい
る。この２層のゲートを持つトランジスタが、実際に電
荷を蓄える働きをする。

また、第１のゲート酸化膜１５上には、第１のポリシリ
コン層により形成されたセレクトゲート２０が設けられ
、この部分がフローティングゲート１７への電荷の注入
を制御する働きを持つ選択トランジスタとなる。全面に
は、層間絶縁膜２１が形成され、この層間絶縁膜２１に
は、ソース／ドレイン領域に通じるコンタクトホール設
けられている。コンタクトホール内には、ＡｆＩ配線２
２が形成され、このＡｆＩ配線２２上と層間絶縁膜２１
上とには、表面保護のためのパッシベーション膜２３が
形成されている。

実際には、領域Ｉには上記の２つのトランジスタからな
るメモリセルを複数含むメモリセルアレイが形成されて
いる。

次に、領域■においては、ｐ型半導体基板１１上に第３
のソース／ドレイン領域２４が形成され、このソース／
ドレイン領域２４の相互間に形成されるチャネル領域上
には、厚さ１００人の第２のゲート酸化膜１６が形成さ
れている。この第２のゲート酸化膜１６上には、第１の
ポリシリコン層により形成されたフローティングゲート
２５が設けられ、このフローティングゲート２５上には
、厚さ５００人の第３のゲート酸化膜からなるＰｏ１ｙ
−Ｐ。

１ｙ酸化膜２Ｂが形成されている。このＰｏ１ｙ−Ｐｏ
ｌｙ酸化膜２Ｂ上と第２のゲート酸化膜１６上とには、
第２のポリシリコン層により形成されるコントロールゲ
ート２７が設けられている。また、全面には、層間絶縁
膜２１が形成され、この層間絶縁膜２１には、ソース／
ドレイン領域に通じるコンタクトホール設けられている
。コンタクトホール内には、ＡＩ配線２２が形成され、
このＡｌ配線２２上と層間絶縁膜２１上とには、表面保
護のためのパッシベーション膜２３が形成されている。

実際には、領域■には上記の１つのトランジスタからな
るメモリセルを複数含むメモリセルアレイが形成されて
いる。

次に、領域■においては、ｐ型半導体基板１１上に、ｎ
型の深い拡散層であるｎ−ウェルと、第４のソース／ド
レイン領域２９が形成され、ｎ−ウェル２８中には、更
に、第５のソース／ドレイン領域３０が形成されている
。これら、第４のソース／ドレイン領域２９の相互間と
、第５のソース／ドレイン領域３０の相互間とに形成さ
れるチャネル領域上には厚さ３００人の第１のゲート酸
化膜が形成されている。この第１のゲート酸化膜１５上
には、高耐圧ＭＯＳトランジスタのゲート電極３１を、
第１のポリシリコン膜により形成している。また、全面
には、層間絶縁膜２１が形成され、この層間絶縁膜２１
には、ソース／ドレイン領域に通じるコンタクトホール
設けられている。コンタクトホール内には、ＡＩ配線２
２が形成され、このＡｌ配線２２上と層間絶縁膜２１上
とには、表面保護のためのパッシベーション膜２３が形
成されている。

最後に、領域■においては、ｐ型半導体基板１１上に、
基板よりも高い不純物濃度の深い拡散層であるｐ＋−ウ
ェル３２と、ｎ−ウェル２８とが形成され、ｐ＋−ウェ
ル３２中には、第６のソース／ドレイン領域３３が、ｎ
−ウェル中２８には、第７のソース／ドレイン領域３４
が形成されている。第６のソース／ドレイン領域３３の
相互間と、第７のソース／ドレイン領域３４の相互間に
形成されるチャネル領域上には厚さ２５０人の第４のゲ
ート酸化膜３５が形成されていれ、この第４のゲート酸
化膜３５上には、論理回路部を形成するトランジスタの
ゲート電極３６を、第１のポリシリコン膜により設けて
いる。全面には、層間絶縁膜２１が形成され、この層間
絶縁膜２１には、ソース／ドレイン領域に通じるコンタ
クトホール設けられている。コンタクトホール内には、
ＡＩＩ配線２２が形成され、このＡｌ配線２２上と層間
絶縁膜２１上とには、表面保護のためのパッシベーショ
ン膜２３が形成されている。

以上が、本発明の一実施例に係わる半導体装置の構造で
ある。

次に、本発明の一実施例に係わる半導体装置の製造方法
について述べる。

まず、第２図（ａ）に示すように、ｐ型半導体基板１１
上に、フォトリソグラフィー工程及び不純物イオン注入
により、ｎ−ウェル２ｇ、ｐ”−ウェル３２とシリコン
酸化膜３８とを形成する。この後、シリコン窒化膜３７
を素子領域を形成する部分にのみ堆積させ、それ以外の
シリコン基板を１００００人酸化するいわゆる選択酸化
法により、フィールド酸化膜１２を形成する。また、素
子領域間には、必要に応じてチャネルストップのための
イオン注入を行い（図示せず）、素子分離の耐圧を上げ
ておく。

次に、同図（ｂ）に示すように、シリコン窒化膜３７と
シリコン酸化膜３８とを剥離した後、酸素雰囲気中で基
板を酸化することにより、厚さ３００人第１のゲート酸
化膜１５を素子領域に形成する。

これは領域■の高耐圧ＭＯ８）ランジスタのゲート酸化
膜及び領域■のＥ２ＰＲＯＭセルのトンネル酸化膜以外
のゲート酸化膜に用いられる部分である。次に、領域■
における半導体基板１１の所定の部分に対して、フォト
レジストによるマスクを用いて、選択的にｎ−型の拡散
層１４″を形成する。

この後、Ｅ２　ＦＲＯＭセルの第１のゲート酸化膜１５
の一部と領域■の第１のゲート酸化膜１５とをフッ酸系
の溶液で剥離し、露出した半導体基板１１を酸化するこ
とによりこの領域に１００人の薄い第２のゲート酸化膜
１６を形成する。これはＥ２　ＦＲＯＭセルのトンネル
酸化膜及びＦｌａｓｈ−Ｅ２ＰＲＯＭセルのゲート酸化
膜となるものである。

次に、同図（ｃ）に示すように、第１のポリシリコン膜
をＣＶ　Ｄ　（Ｃｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏ
ｓｉｔｉｏｎ）法により全面に堆積し、燐拡散をしてこ
のポリシリコン膜の導電性を増した後、セレクトゲート
２０と、Ｆ　１　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭセルのフロ
ーティングゲート１６と、高耐圧ＭＯ３）ランジスタの
ゲート電極３１とを形成するためにのＲＩ　Ｅ　（Ｒｅ
ａｃｔｌｖｅ　ｆａｎ　Ｅｔｃｈｉｎｇ）を行う。この
際、領域■の第１のポリシリコン膜１７とその下の第１
のゲート酸化膜１５とを剥離する。次に、酸素雰囲気中
で厚さ２５０人の第４のゲート酸化膜３５を形成し、領
域■の論理回路部を構成するトランジスタのゲート酸化
膜とする。なお、この際、Ｅ’　ＦＲＯＭセルとＦ　１
　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭセルとの第１のポリシリコ
ン膜上１５には、厚さ５００人の第３のポリシリコン酸
化膜が形成される。後に、これはＥ２ＰＲＯＭセルのＰ
ｏ１ｙ−Ｐｏｌｙ酸化膜１８とＦ１ａ　ｓ　ｈ−Ｅ２Ｐ
ＲＯＭセルのＰｏ１ｙ−Ｐｏｌｙ酸化膜２６とになる。

そして、第２のポリシリコン膜をＣＶＤ法により全面に
堆積し、第１のポリシリコン膜と同様に燐拡散をしてこ
のポリシリコン膜の導電性を増す。この後、ＲＩＥする
ことにより、Ｅ２ＰＲＯＭセルのコントロールゲート１
９と、Ｐｏ１ｙ−Ｐｏｌｙ酸化膜１８と、フローティン
グゲート１７と、Ｆ　１　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭセ
ルのコントロールゲート２７と、論理回路部を構成する
トランジスタのゲート電極３Ｂとを形成する。次に、Ｅ
２ＰＲＯＭセルのコントロールゲート１９とセレクトゲ
ート２０と、Ｆ　１　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭセルの
コントロールゲート２７と、高耐圧ＭＯ３）ランジスタ
のゲート電極３１と、論理回路部を構成するトランジス
タのゲート電極３６とをマスクにしてｎ型不純物をｐ型
半導体基板１１とｐ−ウェル３２とに対してイオン注入
することにより、第１、第２、第３、第４、第６のソー
ス／ドレイン領域１３．１４．２４．２９．３３を形成
する。また、高耐圧ＭＯＳトランジスタのゲート電極３
１と、論理回路部を構成するトランジスタのゲート電極
３６とをマスクにしてｐ型不純物をｎウェル２８に対し
てイオン注入することにより、第５、第７のソース／ド
レイン領域３０．３４を形成する。

次に、第１図に示すように、全面に層間絶縁膜２１を形
成した後、この層間絶縁膜２１の一部をエツチングして
、第１及び、第３〜第７のソース／ドレイン領域に通じ
るコンタクトホールを形成する。次に、スパッタリング
によりコンタクトホール内部と層間絶縁膜２１上とにＡ
ｉｌを蒸着し、これを所望の形状にパターニングするこ
とにより、Ａｇ配線２２を形成する。最後に、表面保護
のためのパッシベーション膜２３を全面に形成する。

以上が本発明の一実施例に係わる半導体記憶装置の製造
方法である。

Ｆ　１　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭは、多数のセルを「
−括」して消去するもので、特定の１ビツトのみのを選
択的に消去することはできないが、セル面積が比較的小
さいため、大容量のプログラムメモリが実現可能で、バ
ッテリによるバックアップを必要としない。第６図（ａ
）（ｂ）（ｃ）は、それぞれ、同一デザインルール（１
，５μ）で設計した場合のＦ　１　ａ　ｓ　ｈ−Ｅ２Ｐ
ＲＯＭセル、紫外線消去型ＥＦＲＯＭセル、Ｅ２ＰＲＯ
Ｍセルの平面図を示す。同図（ａ）において、５１は消
去ゲート、５２はフローティングゲート、５３はコント
ロールゲート、５４はフィールド酸化膜である。同図（
ｂ）において、５５はフローティングゲート、５Ｂはコ
ントロールゲート、５７はフィールド酸化膜である。同
図（Ｃ）において、５８はセレクトゲート、５９はフロ
ーティングゲート、６０はコントロールゲート、Ｂ１は
フィールド酸化膜、６２はトンネル酸化膜Ｂ２である。

同図から、Ｆ　１　ａ　ｓ　ｈ−Ｅ”　ＰＲＯＭセルの
面積は３６μ２　（６μ×６μ）で、紫外線消去型ＥＦ
ＲＯＭセルの面積と等しく、Ｅ２ＰＲＯＭセルの面積１
０４μ２　（１３μ×８μ）より小さく、大容量が必要
なプログラムデータをＦｌ　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭ
で実現することが高集積化に適していることが分かる。

また、Ｅ２ＰＲＯＭは、部分的に書き替えが可能であり
、バッテリによるバックアップを必要としない。例えば
、パルスを計測するような場合に、パルスのカウント値
をＥ２ＰＲＯＭに記憶しておけば、電源を切った後でも
、再び電源を入れれば以前のデータがそのまま保持され
ていて、その値に追加してカウントすることができる。

また、何種類ものカウント値があり、そのうちの一つだ
けを書き替えたいという場合には、Ｆ１ａ５ｈ−Ｅ２　
ＰＲＯＭのような一括消去タイブのものは使用できない
。このような場合、バイト消去・バイト書き込み可能な
Ｅ２ＰＲＯＭが適している。

なお、プログラムメモリは、Ｆｌａｓｈ−Ｅ２ＰＲＯＭ
に限られるものではなく、例えば、プログラムデータ中
のある一部分のみが非常に良く書き替えられる場合には
、この部分をバイト消去・バイト書き込み可能なＥ２Ｐ
ＲＯＭに記憶してもよい。あるいは、数値データであっ
ても殆ど書き替えられることがない場合には、プログラ
ムデータとともにＦ　１　ａ　ｓ　ｈ−Ｅ２ＰＲＯＭに
記憶させてもよい。

上記のような半導体装置においては、チップに紫外線を
照射する必要がないため、安価なプラスチックパッケー
ジに封入することができる。

本発明の一実施例に係るワンチップマイコンの平面図を
第５図に示す。このワンチップマイコン８０においては
、コントローラ部８１、ＣＰＵ８２、Ｆ　１　ａ　ｓ　
ｈ−Ｅ２ＰＲＯＭ８３、Ｅ２ＰＲＯＭ８４、ＳＲＡＭ８
５が図のようにレイアウトされている。

［発明の効果コ以上、説明したように本発明の半導体装置では、大容量
で、部分的な（１バイト単位での）書き替えの必要がな
いデータと、比較的小容量で、部分的に（１パイトル数
バイト単位で）書き替えが必要なデータとを記憶可能で
、かつ、バッテリによるバックアップを必要としない半
導体装置を低コストで提供することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係わる半導体装置の概念
を示す断面図、第２図は、第１図に示した半導体装置を
製造工程順に示した断面図、第３図は、禰ｉ本七一番、
第１の記憶領域および第２の記憶領域の消去方法の概念
を説明する図、第４図は、ワンチップマイコンに本発明
を適用した場合の平面図、第５図は、従来のワンチップ
マイコンの一例を示す平面図、第６図は、Ｆ１ａ５ｈ−
Ｅ’　ＦＲＯＭセル、紫外線消去型ＥＦＲＯＭセル、Ｅ
２ＰＲＯＭセルを示す平面図である。１１・・・ｐ型半導体基板、１２・・・フィールド酸化
膜、１３・・・第１のソース／ドレイン領域、１４・・
・第２のソース／ドレイン領域、１４−・・・ｎ型拡散
層、１５・・・第１のゲート酸化膜、１６・・・第２の
ゲート酸化膜、１７・・・フローティングゲート、１８
・・・Ｐｏ１ｙ−Ｐｏｌｙ酸化膜、１９・・・コントロ
ールゲート、２０・・・セレクトゲート、２１・・・Ａ
ｊｌ配線、２２・・・層間絶縁膜、２３・・・パッシベ
ーション膜、２４・・・第３のソース／ドレイン領域、
２５・・・フローティングゲート、２Ｂ・・・Ｐｏ１ｙ
−Ｐｏｌｙ酸化膜、２７・・・コントロールゲート、２
８・・・ｎ−ウェル、２９・・・第４のソース／ドレイ
ン領域、３０・・・第５のソース／ドレイン領域、３１
・・・ゲート電極、３２・・・ｐ＋−ウェル、３３・・
・第６のソース／ドレイン領域、３４・・・第７のソー
ス／ドレイン領域、３５・・・第３のゲート酸化膜、３
Ｂ・・・ゲート電極。

Claims

【特許請求の範囲】

少なくとも２本以上のローアドレスに接続されているセ
ルの全部を同時に消去するＥ＾２ＰＲＯＭからなる第１
の記憶領域と、１本のローアドレスに接続されているセ
ルの全部または一部を同時に消去するＥ＾２ＰＲＯＭか
らなる第２の記憶領域とを具備することを特徴とする半
導体装置。