JPH05167044A - 半導体不揮発性記憶装置とその書き込み方法 - Google Patents
半導体不揮発性記憶装置とその書き込み方法Info
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- JPH05167044A JPH05167044A JP35316591A JP35316591A JPH05167044A JP H05167044 A JPH05167044 A JP H05167044A JP 35316591 A JP35316591 A JP 35316591A JP 35316591 A JP35316591 A JP 35316591A JP H05167044 A JPH05167044 A JP H05167044A
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Abstract
(57)【要約】
【構成】 半導体不揮発性記憶装置のメモリイアレイ
を、ドレインとＭＯＮＯＳ型の不揮発性記憶素子とＭＩ
Ｓ素子とソースとを順次配列してなる第１のメモリセル
１０と、ソースとＭＯＮＯＳ型の不揮発性記憶素子とＭ
ＩＳ素子とドレインとを順次配列してなる第２のメモリ
セル１４とを、ビット線の方向に交互に配列して構成す
る半導体不揮発性記憶装置およびその書き込み方法。 【効果】 半導体不揮発性記憶装置におけるソース領域
の面積を減少することが可能となり、集積度を増大する
ことができる。
を、ドレインとＭＯＮＯＳ型の不揮発性記憶素子とＭＩ
Ｓ素子とソースとを順次配列してなる第１のメモリセル
１０と、ソースとＭＯＮＯＳ型の不揮発性記憶素子とＭ
ＩＳ素子とドレインとを順次配列してなる第２のメモリ
セル１４とを、ビット線の方向に交互に配列して構成す
る半導体不揮発性記憶装置およびその書き込み方法。 【効果】 半導体不揮発性記憶装置におけるソース領域
の面積を減少することが可能となり、集積度を増大する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書き換え可能な
半導体不揮発性記憶装置とその書き込み方法とに関し、
とくに半導体不揮発性記憶装置の高集積化に関するもの
である。
半導体不揮発性記憶装置とその書き込み方法とに関し、
とくに半導体不揮発性記憶装置の高集積化に関するもの
である。
【０００２】
【従来の技術】電気的に書き換え可能な半導体不揮発性
記憶素子としては、従来は、ＭＮＯＳ（Ｍｅｔａｌ−Ｎ
ｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型の不揮発性記憶素子や、たとえば、特開平２−１
０３９６６号公報に記載されている、ＭＯＮＯＳ（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性記憶素子が知
られている。
記憶素子としては、従来は、ＭＮＯＳ（Ｍｅｔａｌ−Ｎ
ｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型の不揮発性記憶素子や、たとえば、特開平２−１
０３９６６号公報に記載されている、ＭＯＮＯＳ（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性記憶素子が知
られている。
【０００３】このＭＯＮＯＳ型の不揮発性記憶素子は、
ＭＮＯＳ型の不揮発性記憶素子の第２層のゲート絶縁膜
であるシリコン窒化膜の上に、ゲート電極からのキャリ
アの注入を防ぐのに充分なバリア高さを持つ第３層のゲ
ート絶縁膜であるシリコン酸化膜を有する。
ＭＮＯＳ型の不揮発性記憶素子の第２層のゲート絶縁膜
であるシリコン窒化膜の上に、ゲート電極からのキャリ
アの注入を防ぐのに充分なバリア高さを持つ第３層のゲ
ート絶縁膜であるシリコン酸化膜を有する。
【０００４】従来の半導体不揮発性記憶装置は、ＭＯＮ
ＯＳ型、あるいはＭＮＯＳ型の不揮発性記憶素子と、ア
ドレス選択用のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏ
ｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子とからなるメモ
リセルをマトリクス状に配列したメモリアレイを有して
いる。
ＯＳ型、あるいはＭＮＯＳ型の不揮発性記憶素子と、ア
ドレス選択用のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏ
ｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子とからなるメモ
リセルをマトリクス状に配列したメモリアレイを有して
いる。
【０００５】従来、半導体不揮発性記憶装置を高集積化
する手段として、たとえば本発明者らが、ＩＥＥＥ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２
６，４９７（１９９１）において提案している、図３に
示すような、半導体不揮発性記憶装置のメモリアレイの
回路構成が知られている。
する手段として、たとえば本発明者らが、ＩＥＥＥ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２
６，４９７（１９９１）において提案している、図３に
示すような、半導体不揮発性記憶装置のメモリアレイの
回路構成が知られている。
【０００６】図３に示すように、メモリアレイは、ドレ
イン５２と、書き込みワード線５４に接続するＭＯＮＯ
Ｓ型の不揮発性記憶素子５０と、選択ワード線５５に接
続するアドレス選択用のＭＩＳ素子５１と、ソース５３
とを、順次配列してなるメモリセル４８、４９をマトリ
クス状に配列し、さらにドレイン５２に接続するビット
線５６、５７と、ソース５３に接続するソース線５８と
からなる。ここでソース線５８は、すべてのメモリセル
を接続している。
イン５２と、書き込みワード線５４に接続するＭＯＮＯ
Ｓ型の不揮発性記憶素子５０と、選択ワード線５５に接
続するアドレス選択用のＭＩＳ素子５１と、ソース５３
とを、順次配列してなるメモリセル４８、４９をマトリ
クス状に配列し、さらにドレイン５２に接続するビット
線５６、５７と、ソース５３に接続するソース線５８と
からなる。ここでソース線５８は、すべてのメモリセル
を接続している。
【０００７】図３に示す回路構成の平面図を図４に示
す。
す。
【０００８】図４の平面図に示すように、メモリアレイ
は、書き込みワード線５９と、選択ワード線６０、６１
と、コンタクトホール６６でドレイン６４と接続するビ
ット線６２と、コンタクトホール６６でソース６５と接
続するソース線６３と、素子分離領域６７とからなる。
は、書き込みワード線５９と、選択ワード線６０、６１
と、コンタクトホール６６でドレイン６４と接続するビ
ット線６２と、コンタクトホール６６でソース６５と接
続するソース線６３と、素子分離領域６７とからなる。
【０００９】このメモリアレイは、すべてのメモリセル
のソース線を接続するため、ソース線６３の配線数が減
少し、かつビット線６２を素子分離領域６７以外の領域
に配線できるため、素子分離領域６７が減少し、メモリ
アレイの面積を縮小することが可能で、半導体不揮発性
記憶装置の高集積化に有利である。
のソース線を接続するため、ソース線６３の配線数が減
少し、かつビット線６２を素子分離領域６７以外の領域
に配線できるため、素子分離領域６７が減少し、メモリ
アレイの面積を縮小することが可能で、半導体不揮発性
記憶装置の高集積化に有利である。
【００１０】従来の半導体不揮発性記憶装置の書き込み
方法を、図３の回路図を用いて説明する。
方法を、図３の回路図を用いて説明する。
【００１１】メモリセル４８の書き込みは、ソース線５
８と、ビット線５６と、選択ワード線５５とに基板電位
と同じ基準電圧（以下Ｖｓｓと記載する）を印加し、書
き込みワード線５４にプログラム電圧（以下Ｖｐｐと記
載する）を印加して行なう。
８と、ビット線５６と、選択ワード線５５とに基板電位
と同じ基準電圧（以下Ｖｓｓと記載する）を印加し、書
き込みワード線５４にプログラム電圧（以下Ｖｐｐと記
載する）を印加して行なう。
【００１２】この状態で、ビット線５７にＶｐｐを印加
すると、メモリセル４９は書き込み禁止となる。
すると、メモリセル４９は書き込み禁止となる。
【００１３】なお、書き込み禁止とは、書き込みを行な
うメモリセルと同一書き込みワード線上のメモリセルの
書き込みを行なわないことである。
うメモリセルと同一書き込みワード線上のメモリセルの
書き込みを行なわないことである。
【００１４】
【発明が解決しようとする課題】従来の半導体不揮発性
記憶装置の書き込み禁止は、アドレス選択用のＭＩＳ素
子を非導通状態にして行なうため、アドレス選択用のＭ
ＩＳ素子に小さなリーク電流が発生すると、書き込み禁
止状態でも、わずかな書き込みが起こる。
記憶装置の書き込み禁止は、アドレス選択用のＭＩＳ素
子を非導通状態にして行なうため、アドレス選択用のＭ
ＩＳ素子に小さなリーク電流が発生すると、書き込み禁
止状態でも、わずかな書き込みが起こる。
【００１５】したがって、アドレス選択用のＭＩＳ素子
のリーク電流を低減する必要があるため、アドレス選択
用のＭＩＳ素子のゲート長を小さくすることができな
い。
のリーク電流を低減する必要があるため、アドレス選択
用のＭＩＳ素子のゲート長を小さくすることができな
い。
【００１６】図４において、選択ワード線６０と選択ワ
ード線６１との間隔は、半導体不揮発性記憶装置の製造
工程におけるフォトリソグラフィーのパターン解像度に
より決まる。このため選択ワード線６０、６１のような
長いパターンの間隔は、パターン解像度が著しく低下す
る。
ード線６１との間隔は、半導体不揮発性記憶装置の製造
工程におけるフォトリソグラフィーのパターン解像度に
より決まる。このため選択ワード線６０、６１のような
長いパターンの間隔は、パターン解像度が著しく低下す
る。
【００１７】この結果、選択ワード線６０と選択ワード
線６１との間隔、すなわちソース領域の面積を、小さく
することができない。
線６１との間隔、すなわちソース領域の面積を、小さく
することができない。
【００１８】本発明の目的は、前述の課題を除去し、高
集積度を有する半導体不揮発性記憶装置、およびその書
き込み方法を提供するものである。
集積度を有する半導体不揮発性記憶装置、およびその書
き込み方法を提供するものである。
【００１９】
【課題を解決するための手段】本発明では、上記の目的
を達成するために次に記載するような半導体不揮発性記
憶装置、およびその書き込み方法を採用する。
を達成するために次に記載するような半導体不揮発性記
憶装置、およびその書き込み方法を採用する。
【００２０】本発明の半導体不揮発性記憶装置において
は、半導体基板の表面領域に、ドレインとＭＯＮＯＳ型
の不揮発性記憶素子とＭＩＳ素子とソースとを順次配列
してなるメモリセルと、ソースとＭＯＮＯＳ型の不揮発
性記憶素子とＭＩＳ素子とドレインとを順次配列してな
るメモリセルとを、ビット線方向に交互に配列してな
り、ドレインをビット線に接続し、ソースをソース線に
接続し、すべてのメモリセルのソース線を接続してな
る。
は、半導体基板の表面領域に、ドレインとＭＯＮＯＳ型
の不揮発性記憶素子とＭＩＳ素子とソースとを順次配列
してなるメモリセルと、ソースとＭＯＮＯＳ型の不揮発
性記憶素子とＭＩＳ素子とドレインとを順次配列してな
るメモリセルとを、ビット線方向に交互に配列してな
り、ドレインをビット線に接続し、ソースをソース線に
接続し、すべてのメモリセルのソース線を接続してな
る。
【００２１】本発明の半導体不揮発性記憶装置の書き込
み方法は、ドレインとＭＯＮＯＳ型の不揮発性記憶素子
とＭＩＳ素子とソースとを順次配列してなるメモリセル
と、ソースとＭＯＮＯＳ型の不揮発性記憶素子とＭＩＳ
素子とドレインとを順次配列してなるメモリセルとを、
ビット線方向に交互に配列してなり、ドレインをビット
線に接続し、ソースをソース線に接続し、すべてのメモ
リセルのソース線を接続してなり、書き込みはソース線
の電位と書き込みワード線の電位とを同じ電位にするこ
とにより行ない、書き込み禁止はソース線の電位とビッ
ト線の電位と書き込みワード線の電位とを同じ電位にす
ることにより行なう。
み方法は、ドレインとＭＯＮＯＳ型の不揮発性記憶素子
とＭＩＳ素子とソースとを順次配列してなるメモリセル
と、ソースとＭＯＮＯＳ型の不揮発性記憶素子とＭＩＳ
素子とドレインとを順次配列してなるメモリセルとを、
ビット線方向に交互に配列してなり、ドレインをビット
線に接続し、ソースをソース線に接続し、すべてのメモ
リセルのソース線を接続してなり、書き込みはソース線
の電位と書き込みワード線の電位とを同じ電位にするこ
とにより行ない、書き込み禁止はソース線の電位とビッ
ト線の電位と書き込みワード線の電位とを同じ電位にす
ることにより行なう。
【００２２】
【作用】本発明における半導体不揮発性記憶装置は、ド
レインとソースとの配列が異なる２種類のメモリセルを
交互に配列することと、書き込みをソース線の電位と書
き込みワード線の電位とを同じ電位にして行ない、書き
込み禁止をソース線の電位とビット線の電位と書き込み
ワード線の電位とを同じ電位にして行なうこととによ
り、高集積化を達成できるようにしている。
レインとソースとの配列が異なる２種類のメモリセルを
交互に配列することと、書き込みをソース線の電位と書
き込みワード線の電位とを同じ電位にして行ない、書き
込み禁止をソース線の電位とビット線の電位と書き込み
ワード線の電位とを同じ電位にして行なうこととによ
り、高集積化を達成できるようにしている。
【００２３】
【実施例】以下図面を用いて本発明の実施例を説明す
る。図１は本発明における半導体不揮発性記憶装置のメ
モリアレイの回路構成の一例を示す回路図である。
る。図１は本発明における半導体不揮発性記憶装置のメ
モリアレイの回路構成の一例を示す回路図である。
【００２４】ここでは、２×４のメモリアレイ構造で説
明を行なうが、大規模なメモリアレイ構造にまで拡張で
きることは以下の説明から明白である。
明を行なうが、大規模なメモリアレイ構造にまで拡張で
きることは以下の説明から明白である。
【００２５】図１の回路図にに示すように、メモリアレ
イは、ドレイン２０と、書き込みワード線２２、２４に
接続するＭＯＮＯＳ型の不揮発性記憶素子１８と、選択
ワード線２６、２８に接続するＭＩＳ素子１９と、ソー
ス２１とを、順次配列してなる第１のメモリセル１０、
１１、１２、１３を備える。
イは、ドレイン２０と、書き込みワード線２２、２４に
接続するＭＯＮＯＳ型の不揮発性記憶素子１８と、選択
ワード線２６、２８に接続するＭＩＳ素子１９と、ソー
ス２１とを、順次配列してなる第１のメモリセル１０、
１１、１２、１３を備える。
【００２６】さらに、ソース２１と、書き込みワード線
２３、２５に接続するＭＯＮＯＳ型の不揮発性記憶素子
１８と、選択ワード線２７、２９に接続するＭＩＳ素子
１９と、ドレイン２０とを、順次配列してなる第２のメ
モリセル１４、１５、１６、１７とを備える。
２３、２５に接続するＭＯＮＯＳ型の不揮発性記憶素子
１８と、選択ワード線２７、２９に接続するＭＩＳ素子
１９と、ドレイン２０とを、順次配列してなる第２のメ
モリセル１４、１５、１６、１７とを備える。
【００２７】さらにそのうえ、ドレイン２０に接続する
ビット線３０、３１と、ソース２１に接続するソース線
３２とからなる。このソース線３２はすべてのメモリセ
ルを接続している。
ビット線３０、３１と、ソース２１に接続するソース線
３２とからなる。このソース線３２はすべてのメモリセ
ルを接続している。
【００２８】図２は、図１に示す本発明における半導体
不揮発性記憶装置のメモリアレイの一例を示す平面図で
ある。
不揮発性記憶装置のメモリアレイの一例を示す平面図で
ある。
【００２９】図２に示すように、メモリアレイは書き込
みワード線３３、３４、３５、３６と、選択ワード線３
７、３８、３９、４０と、コンタクトホール４６でドレ
イン４４と接続するビット線４１、４２と、コンタクト
ホール４６でソース４５と接続するソース線４３と、素
子分離領域４７とからなる。このソース線４３は、すべ
てのメモリセルのソース４５を接続している。
みワード線３３、３４、３５、３６と、選択ワード線３
７、３８、３９、４０と、コンタクトホール４６でドレ
イン４４と接続するビット線４１、４２と、コンタクト
ホール４６でソース４５と接続するソース線４３と、素
子分離領域４７とからなる。このソース線４３は、すべ
てのメモリセルのソース４５を接続している。
【００３０】従来の半導体不揮発性記憶装置は、図４に
示すように、ビット線方向に書き込みワード線と選択ワ
ード線とが連続して配置している。これに対して本発明
においては、ビット線方向に書き込みワード線と選択ワ
ード線とは交互に配置している。
示すように、ビット線方向に書き込みワード線と選択ワ
ード線とが連続して配置している。これに対して本発明
においては、ビット線方向に書き込みワード線と選択ワ
ード線とは交互に配置している。
【００３１】なお、書き込みワード線３３、３４、３
５、３６は、ＭＯＮＯＳ型の不揮発性記憶素子のゲート
電極となる。このゲート電極の下の領域に、シリコン酸
化膜とシリコン窒化膜と酸化シリコン膜とからなる三層
の絶縁膜を備える。選択ワード線３７、３８、３９、４
０は、ＭＩＳ素子のゲート電極となる。
５、３６は、ＭＯＮＯＳ型の不揮発性記憶素子のゲート
電極となる。このゲート電極の下の領域に、シリコン酸
化膜とシリコン窒化膜と酸化シリコン膜とからなる三層
の絶縁膜を備える。選択ワード線３７、３８、３９、４
０は、ＭＩＳ素子のゲート電極となる。
【００３２】本発明の半導体不揮発性記憶装置の製造方
法においては、選択ワード線３７、３８、３９、４０と
書き込みワード線３３、３４、３５、３６とを別々に形
成している。このため、選択ワード線３７と書き込みワ
ード線３４との間隔、および選択ワード線３９と書き込
みワード線３６との間隔は、製造工程におけるフォトリ
ソグラフィーのパターン解像度以下にすることができ
る。
法においては、選択ワード線３７、３８、３９、４０と
書き込みワード線３３、３４、３５、３６とを別々に形
成している。このため、選択ワード線３７と書き込みワ
ード線３４との間隔、および選択ワード線３９と書き込
みワード線３６との間隔は、製造工程におけるフォトリ
ソグラフィーのパターン解像度以下にすることができ
る。
【００３３】すなわち、ソース４５のビット線方向の寸
法を減少することができ、ソース領域の面積を減少する
ことが可能である。
法を減少することができ、ソース領域の面積を減少する
ことが可能である。
【００３４】つぎに本発明の半導体不揮発性記憶装置の
書き込み方法を、図１を用いて説明する。
書き込み方法を、図１を用いて説明する。
【００３５】第１のメモリセル１０の書き込みは、書き
込みワード線２２とソース線３２とにＶｐｐを印加し、
ビット線３０にＶｓｓを印加し、ＭＯＮＯＳ型の不揮発
性記憶素子１８のゲート絶縁膜へ基板から電子を注入す
ることにより行なう。なお、選択ワード線２６は、Ｖｐ
ｐまたは電源電圧を印加し、ＭＩＳ素子１９を導通状態
とし、基板はＶｓｓとする。
込みワード線２２とソース線３２とにＶｐｐを印加し、
ビット線３０にＶｓｓを印加し、ＭＯＮＯＳ型の不揮発
性記憶素子１８のゲート絶縁膜へ基板から電子を注入す
ることにより行なう。なお、選択ワード線２６は、Ｖｐ
ｐまたは電源電圧を印加し、ＭＩＳ素子１９を導通状態
とし、基板はＶｓｓとする。
【００３６】第１のメモリセル１０と同一ワード線上の
第１のメモリセル１１は、ビット線３１にＶｐｐを印加
することにより、不揮発性記憶素子１８のゲートと基板
表面電位がともにＶｐｐとなるため、書き込み禁止とな
る。
第１のメモリセル１１は、ビット線３１にＶｐｐを印加
することにより、不揮発性記憶素子１８のゲートと基板
表面電位がともにＶｐｐとなるため、書き込み禁止とな
る。
【００３７】さらに、この状態で、書き込みワード線２
３、２４、２５をＶｓｓすなわち基板と同電位にする
と、基板からＭＯＮＯＳ型の不揮発性記憶素子１８のゲ
ート絶縁膜へ電子が注入しないため、第１のメモリセル
１２、１３と第２のメモリセル１４、１５、１６、１７
は、書き込みが起こらない。なお、選択ワード線２７、
２８、２９はＶｓｓとする。
３、２４、２５をＶｓｓすなわち基板と同電位にする
と、基板からＭＯＮＯＳ型の不揮発性記憶素子１８のゲ
ート絶縁膜へ電子が注入しないため、第１のメモリセル
１２、１３と第２のメモリセル１４、１５、１６、１７
は、書き込みが起こらない。なお、選択ワード線２７、
２８、２９はＶｓｓとする。
【００３８】以上の本発明の半導体不揮発性記憶装置の
書き込み方法により、第１のメモリセル１０だけ選択的
に書き込みすることが可能である。
書き込み方法により、第１のメモリセル１０だけ選択的
に書き込みすることが可能である。
【００３９】なお、同様の書き込み方法により、第１の
メモリセル１１、１２、１３および第２のメモリセル１
４、１５、１６、１７を、選択的に書き込みすることが
可能である。
メモリセル１１、１２、１３および第２のメモリセル１
４、１５、１６、１７を、選択的に書き込みすることが
可能である。
【００４０】本発明の半導体不揮発性記憶装置の書き込
み方法は、ＭＩＳ素子１９を導通状態にしているため、
ＭＩＳ素子１９のゲート長を小さくして、リーク電流が
発生しても書き込みが禁止され、選択的に書き込みする
ことが可能である。
み方法は、ＭＩＳ素子１９を導通状態にしているため、
ＭＩＳ素子１９のゲート長を小さくして、リーク電流が
発生しても書き込みが禁止され、選択的に書き込みする
ことが可能である。
【００４１】すなわち、本発明の半導体不揮発性記憶装
置の書き込み方法は、ＭＩＳ素子のゲート長を小さくす
ることが容易であり、メモリアレイの面積を減少するこ
とが可能である。
置の書き込み方法は、ＭＩＳ素子のゲート長を小さくす
ることが容易であり、メモリアレイの面積を減少するこ
とが可能である。
【００４２】
【発明の効果】以上の説明で明らかなように、本発明に
より従来に比較して、半導体不揮発性記憶装置における
ソース領域の面積を減少することが可能となる。
より従来に比較して、半導体不揮発性記憶装置における
ソース領域の面積を減少することが可能となる。
【００４３】さらに、本発明の書き込み方法により、す
べてのメモリセルのソースを接続した半導体不揮発性記
憶装置において、メモリセルの選択的な書き込みが可能
となり、さらにそのうえアドレス選択用のＭＩＳ素子の
ゲート長を小さくすることが可能となる。すなわち、高
集積度を有する半導体不揮発性記憶装置と、その書き込
み方法が実現できる。
べてのメモリセルのソースを接続した半導体不揮発性記
憶装置において、メモリセルの選択的な書き込みが可能
となり、さらにそのうえアドレス選択用のＭＩＳ素子の
ゲート長を小さくすることが可能となる。すなわち、高
集積度を有する半導体不揮発性記憶装置と、その書き込
み方法が実現できる。
【図１】本発明の一実施例における半導体不揮発性記憶
装置のメモリアレイを示す回路図である。
装置のメモリアレイを示す回路図である。
【図２】本発明の一実施例における半導体不揮発性記憶
装置のメモリアレイを示す平面図である。
装置のメモリアレイを示す平面図である。
【図３】従来例における半導体不揮発性記憶装置のメモ
リアレイを示す回路図である。
リアレイを示す回路図である。
【図４】従来例における半導体不揮発性記憶装置のメモ
リアレイを示す平面図である。
リアレイを示す平面図である。
１０ 第１のメモリセル １４ 第２のメモリセル １８ ＭＯＮＯＳ型の不揮発性記憶素子 １９ ＭＩＳ素子 ２０ ドレイン ２１ ソース ２２ 書き込みワード線 ３０ ビット線 ３２ ソース線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (2)
- 【請求項１】 半導体基板の表面領域に、ドレインとＭ
ＯＮＯＳ型の不揮発性記憶素子とＭＩＳ素子とソースと
を順次配列してなる第１のメモリセルと、ソースとＭＯ
ＮＯＳ型の不揮発性記憶素子とＭＩＳ素子とドレインと
を順次配列してなる第２のメモリセルとを、ビット線方
向に交互に配列してなり、前記ドレインをビット線に接
続し、前記ソースをソース線に接続し、すべての前記メ
モリセルの該ソース線を接続してなることを特徴とする
半導体不揮発性記憶装置。 - 【請求項２】 半導体基板の表面領域に、ドレインとＭ
ＯＮＯＳ型の不揮発性記憶素子とＭＩＳ素子とソースと
を順次配列してなる第１のメモリセルと、ソースとＭＯ
ＮＯＳ型の不揮発性記憶素子とＭＩＳ素子とドレインと
を順次配列してなる第２のメモリセルとを、ビット線方
向に交互に配列してなり、前記ドレインをビット線に接
続し、前記ソースをソース線に接続し、すべての前記メ
モリセルの該ソース線を接続してなる半導体不揮発性記
憶装置において、書き込みは前記ソース線の電位と書き
込みワード線の電位とを同じ電位にすることにより行な
い、書き込み禁止は前記ソース線の電位と前記ビット線
の電位と前記書き込みワード線の電位とを同じ電位にす
ることにより行なうことを特徴とする半導体不揮発性記
憶装置の書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35316591A JP3143180B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体不揮発性記憶装置とその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35316591A JP3143180B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体不揮発性記憶装置とその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167044A true JPH05167044A (ja) | 1993-07-02 |
| JP3143180B2 JP3143180B2 (ja) | 2001-03-07 |
Family
ID=18429003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35316591A Expired - Lifetime JP3143180B2 (ja) | 1991-12-18 | 1991-12-18 | 半導体不揮発性記憶装置とその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3143180B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008041306A1 (fr) * | 2006-09-29 | 2008-04-10 | Fujitsu Microelectronics Limited | Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé |
| WO2009122560A1 (ja) * | 2008-03-31 | 2009-10-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US8014198B2 (en) | 2006-09-29 | 2011-09-06 | Fujitsu Semiconductor Limited | Nonvolatile semiconductor memory device |
-
1991
- 1991-12-18 JP JP35316591A patent/JP3143180B2/ja not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008041306A1 (fr) * | 2006-09-29 | 2008-04-10 | Fujitsu Microelectronics Limited | Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé |
| JPWO2008041306A1 (ja) * | 2006-09-29 | 2010-01-28 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法 |
| KR101043980B1 (ko) * | 2006-09-29 | 2011-06-24 | 후지쯔 세미컨덕터 가부시키가이샤 | 불휘발성 반도체 기억 장치 및 그 판독 방법, 기입 방법 및소거 방법 |
| US8014198B2 (en) | 2006-09-29 | 2011-09-06 | Fujitsu Semiconductor Limited | Nonvolatile semiconductor memory device |
| US8089808B2 (en) | 2006-09-29 | 2012-01-03 | Fujitsu Semiconductor Limited | Nonvolatile semiconductor memory device, and reading method, writing method and erasing method of nonvolatile semiconductor memory device |
| JP4985648B2 (ja) * | 2006-09-29 | 2012-07-25 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置並びにその読み出し方法、書き込み方法及び消去方法 |
| US8400828B2 (en) | 2006-09-29 | 2013-03-19 | Fujitsu Semiconductor Limited | Nonvolatile semiconductor memory device |
| US8503234B2 (en) | 2006-09-29 | 2013-08-06 | Fujitsu Semiconductor Limited | Nonvolatile semiconductor memory device |
| WO2009122560A1 (ja) * | 2008-03-31 | 2009-10-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US8014204B2 (en) | 2008-03-31 | 2011-09-06 | Fujitsu Semiconductor Limited | Semiconductor device |
| JP5316532B2 (ja) * | 2008-03-31 | 2013-10-16 | 富士通セミコンダクター株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3143180B2 (ja) | 2001-03-07 |
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