JP2855948B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に書込み・消去が可能な浮遊ゲート
型半導体記憶装置に関する。
に関し、特に電気的に書込み・消去が可能な浮遊ゲート
型半導体記憶装置に関する。
【０００２】
【従来の技術】従来電気的に書込み・消去が可能な不揮
発性半導体記憶装置としては、その書込み・消去にファ
ウラーノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）型トンネル電流を用いる方式が一般的であった。し
かしながら、この方式ではその動作特性上書込み後のメ
モリ・トランジスタがデプレション状態になるため、選
択的な読出しを可能にするためには各ビット毎に選択ト
ランジスタを設ける必要があった。従って１ビットのメ
モリセルは選択トランジスタとメモリ・トランジスタと
から構成され、このためにセル面積が大きくなり、大容
量化の妨げになっていた。
発性半導体記憶装置としては、その書込み・消去にファ
ウラーノードハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）型トンネル電流を用いる方式が一般的であった。し
かしながら、この方式ではその動作特性上書込み後のメ
モリ・トランジスタがデプレション状態になるため、選
択的な読出しを可能にするためには各ビット毎に選択ト
ランジスタを設ける必要があった。従って１ビットのメ
モリセルは選択トランジスタとメモリ・トランジスタと
から構成され、このためにセル面積が大きくなり、大容
量化の妨げになっていた。
【０００３】これに対する一つの対応策として、最近フ
ラッシュＥＥＰＲＯＭが提案されている。これは従来の
ＥＥＰＲＯＭのようなバイト単位の書換えは行なえず、
一括消去型であるものの、紫外線消去型ＥＰＲＯＭのよ
うな大容量セルと「電気的消去」とを結びつける手法と
して注目を集めている。
ラッシュＥＥＰＲＯＭが提案されている。これは従来の
ＥＥＰＲＯＭのようなバイト単位の書換えは行なえず、
一括消去型であるものの、紫外線消去型ＥＰＲＯＭのよ
うな大容量セルと「電気的消去」とを結びつける手法と
して注目を集めている。
【０００４】図４はそのようなフラッシュＥＥＰＲＯＭ
の中で最もセル面積を小さくできるセルフ・アラインド
・ゲート型と呼ばれるメモリ・トランジスタの断面構造
図である。この例はＰ型シリコン基板１の表面部にＮ+
型ドレイン領域７とＮ+ 型ソース領域６とを設け、ソー
ス領域−ドレイン領域間の半導体基板１上の一部に第１
ゲート絶縁膜２を介して浮遊ゲート電極３を設け、さら
にこの浮遊ゲート電極３上に第２ゲート絶縁膜４を介し
て制御ゲート電極２５が形成されている。浮遊ゲート電
極３と制御ゲート電極５とは、チャンネル長方向におい
て自己整合的に形成されている。
の中で最もセル面積を小さくできるセルフ・アラインド
・ゲート型と呼ばれるメモリ・トランジスタの断面構造
図である。この例はＰ型シリコン基板１の表面部にＮ+
型ドレイン領域７とＮ+ 型ソース領域６とを設け、ソー
ス領域−ドレイン領域間の半導体基板１上の一部に第１
ゲート絶縁膜２を介して浮遊ゲート電極３を設け、さら
にこの浮遊ゲート電極３上に第２ゲート絶縁膜４を介し
て制御ゲート電極２５が形成されている。浮遊ゲート電
極３と制御ゲート電極５とは、チャンネル長方向におい
て自己整合的に形成されている。
【０００５】このメモリ・トランジスタの動作原理につ
いて説明する。書込み動作は通常の紫外線消去型ＥＰＲ
ＯＭと同様に、Ｎ+ 型ドレイン領域７，制御ゲート電極
５に高電圧を印加し、チャンネル内のピンチオフ領域で
発生したホット・エレクトロンを浮遊ゲート電極３に注
入するいわゆるホット・エレクトロン注入で行なう。消
去動作は制御ゲート電極５を接地した状態でＮ+ 型ソー
ス領域に高電圧を印加してファウラーノードハイム型ト
ンネル電流を用いて浮遊ゲート電極３内の電子の放出を
行なう。このとき、メモリ・セルでは従来のＥＥＰＲＯ
Ｍのような選択ゲート電極内には負電荷が残った状態で
消去動作を止めるのが常である。
いて説明する。書込み動作は通常の紫外線消去型ＥＰＲ
ＯＭと同様に、Ｎ+ 型ドレイン領域７，制御ゲート電極
５に高電圧を印加し、チャンネル内のピンチオフ領域で
発生したホット・エレクトロンを浮遊ゲート電極３に注
入するいわゆるホット・エレクトロン注入で行なう。消
去動作は制御ゲート電極５を接地した状態でＮ+ 型ソー
ス領域に高電圧を印加してファウラーノードハイム型ト
ンネル電流を用いて浮遊ゲート電極３内の電子の放出を
行なう。このとき、メモリ・セルでは従来のＥＥＰＲＯ
Ｍのような選択ゲート電極内には負電荷が残った状態で
消去動作を止めるのが常である。
【０００６】図５および図６はこのような従来の不揮発
性半導体記憶装置を示す回路図および平面図である。１
ビットのメモリ・セルは浮遊ゲート電極３，制御ゲート
電極（Ｘ1 ）の２層構造とこの両側のＮ+ 型ドレイン領
域７、Ｎ+ 型ソース領域６とから構成されている。制御
ゲート電極は横方向に隣接するメモリ・セル間で共通に
接続されワード線Ｘ1 を構成する。また、メモリ・セル
のＮ+ 型ドレイン領域７にはコンタクト孔８が開孔さ
れ、ディジット線Ｙ1 を構成する金属配線に接続されて
いる。Ｎ+ 型ソース領域６をつなぐＮ+ 型領域上にもソ
ース電位を固定するためにコンタクト孔９が開孔され金
属配線（Ｖｓ）に接続され、通常の読出し、書込み時に
は接地電位となり、消去時には所定の消去電圧が印加さ
れる。
性半導体記憶装置を示す回路図および平面図である。１
ビットのメモリ・セルは浮遊ゲート電極３，制御ゲート
電極（Ｘ1 ）の２層構造とこの両側のＮ+ 型ドレイン領
域７、Ｎ+ 型ソース領域６とから構成されている。制御
ゲート電極は横方向に隣接するメモリ・セル間で共通に
接続されワード線Ｘ1 を構成する。また、メモリ・セル
のＮ+ 型ドレイン領域７にはコンタクト孔８が開孔さ
れ、ディジット線Ｙ1 を構成する金属配線に接続されて
いる。Ｎ+ 型ソース領域６をつなぐＮ+ 型領域上にもソ
ース電位を固定するためにコンタクト孔９が開孔され金
属配線（Ｖｓ）に接続され、通常の読出し、書込み時に
は接地電位となり、消去時には所定の消去電圧が印加さ
れる。
【０００７】図４，図６に示したメモリ・トランジスタ
Ｑi,j （ｉ＝１，２，…ｍ，ｊ＝１，２，…ｎ）のゲー
ト電極およびドレイン領域はそれぞれワード線Ｘ1 およ
びディジット線Ｙj に接続されている。ワードＸi にゲ
ート電極が接続されたメモリ・トランジスタＱi,1 ，
…，Ｑi,n のソース領域には、トランジスタＲi （通常
のＭＯＳトランジスタ）を介して、消去電圧印加回路の
出力電圧Ｖｓが印加される。なお、図６にはトランジス
タＲ1 ，…，Ｒm は示されていない。
Ｑi,j （ｉ＝１，２，…ｍ，ｊ＝１，２，…ｎ）のゲー
ト電極およびドレイン領域はそれぞれワード線Ｘ1 およ
びディジット線Ｙj に接続されている。ワードＸi にゲ
ート電極が接続されたメモリ・トランジスタＱi,1 ，
…，Ｑi,n のソース領域には、トランジスタＲi （通常
のＭＯＳトランジスタ）を介して、消去電圧印加回路の
出力電圧Ｖｓが印加される。なお、図６にはトランジス
タＲ1 ，…，Ｒm は示されていない。
【０００８】
【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置では消去の制御性が大きな問題となってい
た。先に述べたように、このメモリ・セルの情報を消去
する際は原理的にデプレション状態になる前に消去を停
止する必要があるが、従来のセル・マトリクスでは現実
的にさらに早い段階で消去を停止する必要があった。こ
のときに消去の下限を規定するのは、書込みの時の「タ
ーン・オン現象」である。即ち、消去後の閾値電圧が低
下してくると（まだエンハンスメント状態であっても）
書込みの時の同一ディジット線上の非選択セルのように
ドレインに高電圧を印加しただけで浮遊ゲート電極の電
位が引上げられチャンネルが導通してしまうことがあ
る。これが「ターン・オン現象」と呼ばれるものである
が、セル・マトリクスを構成した状態でこの現象が生じ
ると、ターン・オン電流のためにディジット線の書込み
電圧が低下してしまい書込みが十分に行なえなくなると
いう問題があった。この「ターン・オン現象」を避ける
ためには消去レベルをそれに十分なだけ高い値で止めな
ければならない。しかしこのように消去レベルの下限が
高くなっても上限は読出し条件によって規定されている
ため、「ターン・オン現象」の存在は結果として、消去
レベルの許容範囲を狭くすることにつながっていた。最
近のようにメモリの大容量化が進むと、必然的に消去レ
ベルのばらつきが大きくなるにもかかわらず、一本のデ
ィジット線に接続されるメモリ・セルの数が増加するた
め「ターン・オン現象」はより厳しい制限を与えること
になる（１ビットのターン・オン電流がごく僅かであっ
ても、それが多数集まることによって無視できないもの
となるため、大容量になるに従って「ターン・オン現
象」で規定される消去レベルの下限は上昇することにな
る。）。このため、従来のセル・マトリクスでは消去の
制御性が難しく、動作面から大容量化を妨げる要因にな
っていた。
導体記憶装置では消去の制御性が大きな問題となってい
た。先に述べたように、このメモリ・セルの情報を消去
する際は原理的にデプレション状態になる前に消去を停
止する必要があるが、従来のセル・マトリクスでは現実
的にさらに早い段階で消去を停止する必要があった。こ
のときに消去の下限を規定するのは、書込みの時の「タ
ーン・オン現象」である。即ち、消去後の閾値電圧が低
下してくると（まだエンハンスメント状態であっても）
書込みの時の同一ディジット線上の非選択セルのように
ドレインに高電圧を印加しただけで浮遊ゲート電極の電
位が引上げられチャンネルが導通してしまうことがあ
る。これが「ターン・オン現象」と呼ばれるものである
が、セル・マトリクスを構成した状態でこの現象が生じ
ると、ターン・オン電流のためにディジット線の書込み
電圧が低下してしまい書込みが十分に行なえなくなると
いう問題があった。この「ターン・オン現象」を避ける
ためには消去レベルをそれに十分なだけ高い値で止めな
ければならない。しかしこのように消去レベルの下限が
高くなっても上限は読出し条件によって規定されている
ため、「ターン・オン現象」の存在は結果として、消去
レベルの許容範囲を狭くすることにつながっていた。最
近のようにメモリの大容量化が進むと、必然的に消去レ
ベルのばらつきが大きくなるにもかかわらず、一本のデ
ィジット線に接続されるメモリ・セルの数が増加するた
め「ターン・オン現象」はより厳しい制限を与えること
になる（１ビットのターン・オン電流がごく僅かであっ
ても、それが多数集まることによって無視できないもの
となるため、大容量になるに従って「ターン・オン現
象」で規定される消去レベルの下限は上昇することにな
る。）。このため、従来のセル・マトリクスでは消去の
制御性が難しく、動作面から大容量化を妨げる要因にな
っていた。
【０００９】
【課題を解決するための手段】本発明は、第１導電型半
導体基板の表面部に形成された第２導電型ソース領域及
び第２導電型ドレイン領域、前記第２導電型ソース領域
及び第２導電型ドレイン領域間の前記半導体基板上に第
１ゲート絶縁膜を介して形成された浮遊ゲート電極およ
び前記浮遊ゲート電極上に第２ゲート絶縁膜を介して形
成された制御ゲート電極からなるメモリ・トランジスタ
の前記制御ゲート電極および前記第２導電型ドレイン領
域をそれぞれワード線およびディジット線に接続したメ
モリ・セルをマトリクス状に配列してなる不揮発性半導
体記憶装置において、前記第２導電型ソース領域は前記
ワード線に接続されたゲート電極を有する第１のトラン
ジスタを介して接地電位端に接続されかつ第２のトラン
ジスタを介して消去電圧印加回路の出力端に接続され、
前記第２のトランジスタのゲート電極はワード線と異な
る制御信号線に接続されているというものである。
導体基板の表面部に形成された第２導電型ソース領域及
び第２導電型ドレイン領域、前記第２導電型ソース領域
及び第２導電型ドレイン領域間の前記半導体基板上に第
１ゲート絶縁膜を介して形成された浮遊ゲート電極およ
び前記浮遊ゲート電極上に第２ゲート絶縁膜を介して形
成された制御ゲート電極からなるメモリ・トランジスタ
の前記制御ゲート電極および前記第２導電型ドレイン領
域をそれぞれワード線およびディジット線に接続したメ
モリ・セルをマトリクス状に配列してなる不揮発性半導
体記憶装置において、前記第２導電型ソース領域は前記
ワード線に接続されたゲート電極を有する第１のトラン
ジスタを介して接地電位端に接続されかつ第２のトラン
ジスタを介して消去電圧印加回路の出力端に接続され、
前記第２のトランジスタのゲート電極はワード線と異な
る制御信号線に接続されているというものである。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例の回路構成を
示している。ワード線Ｘi ，ディジット線Ｙj の交差点
にメモリ・トランジスタＱi,j を配置してメモリ・セル
のマトリクスが構成されている各メモリ・トランジスタ
のＮ+ 型ソース領域はワード線方向に共通接続されて第
１のトランジスタＰi （通常のＭＯＳトランジスタ）を
介して接地電位端に接続されており、トランジスタＰi
のゲート電極はワード線Ｘi に接続されている。またメ
モリ・トランジスタのソース領域には第２のトランジス
タＲi を介して消去電圧印加回路の出力電圧Ｖｓが印加
される。消去電圧印加回路は消去動作時に消去用の高電
圧を供給するもので、書込み・読出し時は通常接地電位
となる。トランジスタＲi のゲート電極にも消去電圧印
加回路の出力電圧Ｖｓが印加される。
示している。ワード線Ｘi ，ディジット線Ｙj の交差点
にメモリ・トランジスタＱi,j を配置してメモリ・セル
のマトリクスが構成されている各メモリ・トランジスタ
のＮ+ 型ソース領域はワード線方向に共通接続されて第
１のトランジスタＰi （通常のＭＯＳトランジスタ）を
介して接地電位端に接続されており、トランジスタＰi
のゲート電極はワード線Ｘi に接続されている。またメ
モリ・トランジスタのソース領域には第２のトランジス
タＲi を介して消去電圧印加回路の出力電圧Ｖｓが印加
される。消去電圧印加回路は消去動作時に消去用の高電
圧を供給するもので、書込み・読出し時は通常接地電位
となる。トランジスタＲi のゲート電極にも消去電圧印
加回路の出力電圧Ｖｓが印加される。
【００１２】次に、本実施例の動作についてメモリ・ト
ランジスタＱi,j を例にとって述べる。まず読出し時は
ディジット線Ｙj ，ワード線Ｘi に読出し電圧を印加す
る。このワード線Ｘi の電圧によりトランジスタＰi が
オン状態になるためメモリトランジスタＱi,j のデータ
は、ディジット線Ｙj からＱi,j ，Ｐi を通じて接地電
位に電流が流れるかどうかで判断することができる。
ランジスタＱi,j を例にとって述べる。まず読出し時は
ディジット線Ｙj ，ワード線Ｘi に読出し電圧を印加す
る。このワード線Ｘi の電圧によりトランジスタＰi が
オン状態になるためメモリトランジスタＱi,j のデータ
は、ディジット線Ｙj からＱi,j ，Ｐi を通じて接地電
位に電流が流れるかどうかで判断することができる。
【００１３】次に書込み時はディジット線Ｙj ，ワード
線Ｘi に書込み用の高電圧を印加する。このときもトラ
ンジスタＰi がオン状態になるため、ディジット線Ｙj
からＱi,j ，Ｐi を通して接地電極に電流が流れ込む。
この電流によってメモリ・トランジスタＱi,j 内部にお
いてチャネル注入が行なわれ、データが書込まれる。こ
のとき同一のディジット線上に接続されている他のメモ
リ・トランジスタＱi+2,j ，Ｑi+3,j 等の閾値電圧が低
くＹj の書込み電圧で「ターン・オン現象」が生じるよ
うな状態になっていたとしてもトランジスタＰi+2 ある
いはＰi+3 が導通していないためターン・オン電流が流
れない。ここでは同一ディジット線上でかつソースを共
通にしているメモリトランジスタＱi+1,j だけが「ター
ン・オン」に関係する。Ｑi+1,j で「ターン・オン現
象」が生じると電流はＹj からＱi+1,j ，Ｐi を経て接
地電位に流れ込む。但し、このように「ターン・オン」
で電流が流れるのはディジット線上でソースを共有して
いる１ビットのみであり、その電流量は（１ビットだけ
であれば）書込み電流より遥かに小さいためＱi+j の書
込み特性に影響を与えることは殆どない。
線Ｘi に書込み用の高電圧を印加する。このときもトラ
ンジスタＰi がオン状態になるため、ディジット線Ｙj
からＱi,j ，Ｐi を通して接地電極に電流が流れ込む。
この電流によってメモリ・トランジスタＱi,j 内部にお
いてチャネル注入が行なわれ、データが書込まれる。こ
のとき同一のディジット線上に接続されている他のメモ
リ・トランジスタＱi+2,j ，Ｑi+3,j 等の閾値電圧が低
くＹj の書込み電圧で「ターン・オン現象」が生じるよ
うな状態になっていたとしてもトランジスタＰi+2 ある
いはＰi+3 が導通していないためターン・オン電流が流
れない。ここでは同一ディジット線上でかつソースを共
通にしているメモリトランジスタＱi+1,j だけが「ター
ン・オン」に関係する。Ｑi+1,j で「ターン・オン現
象」が生じると電流はＹj からＱi+1,j ，Ｐi を経て接
地電位に流れ込む。但し、このように「ターン・オン」
で電流が流れるのはディジット線上でソースを共有して
いる１ビットのみであり、その電流量は（１ビットだけ
であれば）書込み電流より遥かに小さいためＱi+j の書
込み特性に影響を与えることは殆どない。
【００１４】このように、他のメモリセルの閾値電圧が
低くなり「ターン・オン現象」が生じるような状況にな
っていても、電流経路を遮断するトランジスタ（Ｐi+2
等）が存在することにより「ターン・オン」に影響され
ずに書込みを行なうことが可能になる。なお、この書込
み時、及び読出し時にはトランジスタＲi ，Ｒi+2 は常
にオフしているため動作には無関係である。
低くなり「ターン・オン現象」が生じるような状況にな
っていても、電流経路を遮断するトランジスタ（Ｐi+2
等）が存在することにより「ターン・オン」に影響され
ずに書込みを行なうことが可能になる。なお、この書込
み時、及び読出し時にはトランジスタＲi ，Ｒi+2 は常
にオフしているため動作には無関係である。
【００１５】メモリ・セルＱi,j の消去はゲートを接地
しておいてソースに高電圧を印加することにより行なわ
れる。ここではソースの高電圧Ｖｓはトランジスタ
Ｒi ，Ｒi+2 等を通じて各メモリ・セルのソースに印加
される。このとき、ワード線Ｘi〜Ｘi+3 等は接地され
ているためトランジスタＰi 〜Ｐi+3 等はオフしており
各メモリセルのデータは一括して消去される。
しておいてソースに高電圧を印加することにより行なわ
れる。ここではソースの高電圧Ｖｓはトランジスタ
Ｒi ，Ｒi+2 等を通じて各メモリ・セルのソースに印加
される。このとき、ワード線Ｘi〜Ｘi+3 等は接地され
ているためトランジスタＰi 〜Ｐi+3 等はオフしており
各メモリセルのデータは一括して消去される。
【００１６】図１に示した回路で表わされる半導体チッ
プの平面図の一部を図２に示す。ただし、第２のトラン
ジスタＲi 等は図示しない。制御ゲートは横方向に隣接
するメモリ・セル間で共通に接続されワード線Ｘi ，…
を構成しているが同時にトランジスタＰi ，…をも形成
している。Ｎ+ 型ソース領域６はトランジスタＰi を介
して第１のコンタクト穴１０により金属配線１に接続さ
れ接地電位が供給される。また、Ｎ+ 型ソース領域６に
は第２のコンタクト穴９により金属配線（Ｖｓ）に接続
され、さらに第２のトランジスタＲi に接続される。
プの平面図の一部を図２に示す。ただし、第２のトラン
ジスタＲi 等は図示しない。制御ゲートは横方向に隣接
するメモリ・セル間で共通に接続されワード線Ｘi ，…
を構成しているが同時にトランジスタＰi ，…をも形成
している。Ｎ+ 型ソース領域６はトランジスタＰi を介
して第１のコンタクト穴１０により金属配線１に接続さ
れ接地電位が供給される。また、Ｎ+ 型ソース領域６に
は第２のコンタクト穴９により金属配線（Ｖｓ）に接続
され、さらに第２のトランジスタＲi に接続される。
【００１７】なお、本実施例では第２のトランジスタＲ
i ，Ｒi+2 ，…のゲート電極は消去電圧印加回路の出力
端（Ｖｓ）に接続されるが、このときはメモリ・トラン
ジスタのソースにはＶｓよりもトランジスタＲi ，Ｒ
i+2 の閾値電圧分だけ低下した電圧が供給される。Ｖｓ
をそのままソース領域に印加したい場合は、Ｒi ，Ｒ
i+2 等のゲートにＶｓよりも閾値電圧以上高い電圧を印
加すればよい。
i ，Ｒi+2 ，…のゲート電極は消去電圧印加回路の出力
端（Ｖｓ）に接続されるが、このときはメモリ・トラン
ジスタのソースにはＶｓよりもトランジスタＲi ，Ｒ
i+2 の閾値電圧分だけ低下した電圧が供給される。Ｖｓ
をそのままソース領域に印加したい場合は、Ｒi ，Ｒ
i+2 等のゲートにＶｓよりも閾値電圧以上高い電圧を印
加すればよい。
【００１８】更に、第２のトランジスタＲi ，Ｒi+2 ，
…のゲート電極を消去電圧印加回路の出力端に接続せ
ず、消去用デコーダの出力端にそれぞれ接続してもよ
い。そうすると、例えばメモリ・トランジスタＱi,j の
データを消去する場合は、Ｑi,jが属するセクタ（ソー
ス領域で連結されている一群。ここではＱi,1 〜
Ｑi,n ，Ｑi+1,1 〜Ｑi+1,n が同一セクタに属してい
る。）が接続されるトランジスタＲi を選択するように
トランジスタＲi のゲート電極に印加される消去用デコ
ーダの出力信号Ｚi のみを高電圧にする。これにより消
去電圧印加回路の出力電圧Ｖｓ（高電圧）はトランジス
タＲi を通してＱi,1 〜Ｑi,n 、Ｑi+1,1 〜Ｑi+1,nの
ソース領域に印加される。このとき、ワード線Ｘi ，Ｘ
i+1 は接地されているので、トランジスタＰi ，Ｐi+2
はオフしており、ワード線Ｘi ，Ｘi+1 上の各メモリト
ランジスタのデータは一括して消去される。非選択のセ
クタのメモリ・トランジスタのデータは、Ｒi 以外の第
２のトランジスタがオフしているので、消去されない。
このようにして、ワード線２本毎のブロック消去が可能
となる。
…のゲート電極を消去電圧印加回路の出力端に接続せ
ず、消去用デコーダの出力端にそれぞれ接続してもよ
い。そうすると、例えばメモリ・トランジスタＱi,j の
データを消去する場合は、Ｑi,jが属するセクタ（ソー
ス領域で連結されている一群。ここではＱi,1 〜
Ｑi,n ，Ｑi+1,1 〜Ｑi+1,n が同一セクタに属してい
る。）が接続されるトランジスタＲi を選択するように
トランジスタＲi のゲート電極に印加される消去用デコ
ーダの出力信号Ｚi のみを高電圧にする。これにより消
去電圧印加回路の出力電圧Ｖｓ（高電圧）はトランジス
タＲi を通してＱi,1 〜Ｑi,n 、Ｑi+1,1 〜Ｑi+1,nの
ソース領域に印加される。このとき、ワード線Ｘi ，Ｘ
i+1 は接地されているので、トランジスタＰi ，Ｐi+2
はオフしており、ワード線Ｘi ，Ｘi+1 上の各メモリト
ランジスタのデータは一括して消去される。非選択のセ
クタのメモリ・トランジスタのデータは、Ｒi 以外の第
２のトランジスタがオフしているので、消去されない。
このようにして、ワード線２本毎のブロック消去が可能
となる。
【００１９】図３に本発明の第２の実施例を示す。第１
の実施例ではディジット線方向に隣り合うセル例えばＱ
i,j とＱi+1,j ，Ｑi+2,j とＱi+3,j とはソース領域を
共用していたため書込みの時の「ターン・オン電流」を
１ビット分だけは避けられなかった。本実施例では、ソ
ースの共有化をやめ、各ワード線毎に独立させた。この
結果、「ターン・オン現象」から完全に解放された書込
みが可能となった。本実施例においても、第２のトラン
ジスタＲ1 ，…，Ｒi ，…のゲート電極に消去電圧印加
回路の出力電圧より高い電圧を印加してもよいし、消去
用デコーダの出力信号を印加してもよい。後者の場合、
デコードの仕方次第で、ワード線１本づつによる消去
や、任意の複数のワード線による消去のいずれでも可能
となる。
の実施例ではディジット線方向に隣り合うセル例えばＱ
i,j とＱi+1,j ，Ｑi+2,j とＱi+3,j とはソース領域を
共用していたため書込みの時の「ターン・オン電流」を
１ビット分だけは避けられなかった。本実施例では、ソ
ースの共有化をやめ、各ワード線毎に独立させた。この
結果、「ターン・オン現象」から完全に解放された書込
みが可能となった。本実施例においても、第２のトラン
ジスタＲ1 ，…，Ｒi ，…のゲート電極に消去電圧印加
回路の出力電圧より高い電圧を印加してもよいし、消去
用デコーダの出力信号を印加してもよい。後者の場合、
デコードの仕方次第で、ワード線１本づつによる消去
や、任意の複数のワード線による消去のいずれでも可能
となる。
【００２０】図７および図８に第３の実施例の回路図お
よび平面図を示す。
よび平面図を示す。
【００２１】本実施例は、メモリ・トランジスタＱi,j
等のＮ+ 型ソース領域６をワード線方向に連結したＮ+
型領域を第１の金属配線１２（アルミニウム系合金膜も
しくは高融点金属シリサイド膜すなわち、本明細書では
金属配線なる語は、シリサイド等の合金膜をも含めて使
用）とコンタクト穴１３を介して接続した点に特色があ
る。第１の金属配線１２はメモリ・トランジスタＱi,j
を形成したのちに、層間絶縁膜を堆積し、コンタクト穴
１３（Ｎ+ 型ソース領域６を連結するＮ+ 型領域に達す
る）を形成し、例えばアルミニウム系合金膜を被着しパ
ターニングして形成される。すなわち、本実施例では、
ソース線がＮ+ 型領域と第１の金属配線の２層で構成さ
れ低抵抗になっている。第１の金属配線１２は、ワード
線方向に延び、その一端が第２のトランジスタの一方の
ソース・ドレイン領域１４（Ｎ+型拡散層）にコンタク
ト穴１５を介して接続される。
等のＮ+ 型ソース領域６をワード線方向に連結したＮ+
型領域を第１の金属配線１２（アルミニウム系合金膜も
しくは高融点金属シリサイド膜すなわち、本明細書では
金属配線なる語は、シリサイド等の合金膜をも含めて使
用）とコンタクト穴１３を介して接続した点に特色があ
る。第１の金属配線１２はメモリ・トランジスタＱi,j
を形成したのちに、層間絶縁膜を堆積し、コンタクト穴
１３（Ｎ+ 型ソース領域６を連結するＮ+ 型領域に達す
る）を形成し、例えばアルミニウム系合金膜を被着しパ
ターニングして形成される。すなわち、本実施例では、
ソース線がＮ+ 型領域と第１の金属配線の２層で構成さ
れ低抵抗になっている。第１の金属配線１２は、ワード
線方向に延び、その一端が第２のトランジスタの一方の
ソース・ドレイン領域１４（Ｎ+型拡散層）にコンタク
ト穴１５を介して接続される。
【００２２】第２のトランジスタＲi ，…は、ゲート電
極Ｇi ，…（浮遊ゲート電極３と同一工程で形成される
多結晶ポリシリコン膜）と、一対のソース・ドレイン領
域１４，１６を有し、他方のソース・ドレイン領域１６
は、第１の金属配線１２と同一層次の例えばアルミニウ
ム系合金膜からなる消去信号線Ｖｓ（簡単のため消去電
圧印加回路の出力電圧Ｖｓと同一記号で示す）にコンタ
クト穴１７を介して接続される。
極Ｇi ，…（浮遊ゲート電極３と同一工程で形成される
多結晶ポリシリコン膜）と、一対のソース・ドレイン領
域１４，１６を有し、他方のソース・ドレイン領域１６
は、第１の金属配線１２と同一層次の例えばアルミニウ
ム系合金膜からなる消去信号線Ｖｓ（簡単のため消去電
圧印加回路の出力電圧Ｖｓと同一記号で示す）にコンタ
クト穴１７を介して接続される。
【００２３】メモリ・トランジスタＱi,n 等のドレイン
領域７はコンタクト穴８を介して第２の金属配線（第１
の金属配線との間に他の層間絶縁膜が設けられている）
からなるディジット線Ｙn に接続される。
領域７はコンタクト穴８を介して第２の金属配線（第１
の金属配線との間に他の層間絶縁膜が設けられている）
からなるディジット線Ｙn に接続される。
【００２４】第１のトランジスタＰi 等のソース・ドレ
イン領域のうちメモリ・トランジスタのソース領域６に
接続されていない方は第１のコンタクト穴１０を介して
ディジット線Ｙn ，…と同一層次（第２層目の金属膜）
の金属配線１１ａにより接地電位端に接続される。
イン領域のうちメモリ・トランジスタのソース領域６に
接続されていない方は第１のコンタクト穴１０を介して
ディジット線Ｙn ，…と同一層次（第２層目の金属膜）
の金属配線１１ａにより接地電位端に接続される。
【００２５】第２のトランジスタＲi ，…のゲート電極
Ｇi ，…はそれぞれ第２層目の金属膜からなるゲート配
線１８i ，…に接続される。ゲート配線１８i ，…は図
７の回路図では、消去用のデコーダの出力端Ｚi に接続
されているが、第１，第２の実施例で説明したのと同様
に、消去信号線Ｖｓやその他適当な制御信号線に接続し
てもよい。
Ｇi ，…はそれぞれ第２層目の金属膜からなるゲート配
線１８i ，…に接続される。ゲート配線１８i ，…は図
７の回路図では、消去用のデコーダの出力端Ｚi に接続
されているが、第１，第２の実施例で説明したのと同様
に、消去信号線Ｖｓやその他適当な制御信号線に接続し
てもよい。
【００２６】本実施例においては簡単の為隣接するソー
ス線間には２本のディジット線しか示していないが実際
には１６本乃至３２本のディジット線を設ける。ソース
・接地間に電流経路を遮断する第１のトランジスタＰi
を用いる場合は、ＥＰＲＯＭの書込み時のソース抵抗の
影響を抑える為にこのトランジスタのチャネル幅を大き
くとり、かつこれを設ける頻度もディジット線１６本乃
至３２本に１個と多くする必要が生じ、その結果チップ
面積への影響も無視できなくなるが、本実施例のように
ソース領域をソース・コンタクト穴１３を介して第１の
金属配線１２に接続して裏打ちしソース抵抗を下げるこ
とにより、電流経路遮断用の第１のトランジスタは、例
えばワード線方向においてメモリ・セルマトリクスの両
端に設けるという程度で済むことになる。ここで第１の
金属配線１２と第２の金属配線（１１ａ，Ｙn ）とはそ
の積層構造における上下関係を逆にしてもよい。
ス線間には２本のディジット線しか示していないが実際
には１６本乃至３２本のディジット線を設ける。ソース
・接地間に電流経路を遮断する第１のトランジスタＰi
を用いる場合は、ＥＰＲＯＭの書込み時のソース抵抗の
影響を抑える為にこのトランジスタのチャネル幅を大き
くとり、かつこれを設ける頻度もディジット線１６本乃
至３２本に１個と多くする必要が生じ、その結果チップ
面積への影響も無視できなくなるが、本実施例のように
ソース領域をソース・コンタクト穴１３を介して第１の
金属配線１２に接続して裏打ちしソース抵抗を下げるこ
とにより、電流経路遮断用の第１のトランジスタは、例
えばワード線方向においてメモリ・セルマトリクスの両
端に設けるという程度で済むことになる。ここで第１の
金属配線１２と第２の金属配線（１１ａ，Ｙn ）とはそ
の積層構造における上下関係を逆にしてもよい。
【００２７】本実施例の動作については第１の実施例と
同じであるので詳細説明はしない。ゲート配線１８i ，
…を消去電圧印加回路の出力端に接続すれば構造は最も
簡単になるがメモリ・トランジスタのソースにはＶｓよ
りも第２のトランジスタＲi，…の閾値電圧分だけ低下
した電圧が供給される。Ｖｓをそのままメモリ・トラン
ジスタのソースに印加したい場合は、ゲート配線１
８i ，…にＶｓよりも閾値電圧以上高い電圧を印加すれ
ばよい。更に、消去用デコーダの出力端に接続すること
により、ワード線２本毎のブロック消去が可能となる。
同じであるので詳細説明はしない。ゲート配線１８i ，
…を消去電圧印加回路の出力端に接続すれば構造は最も
簡単になるがメモリ・トランジスタのソースにはＶｓよ
りも第２のトランジスタＲi，…の閾値電圧分だけ低下
した電圧が供給される。Ｖｓをそのままメモリ・トラン
ジスタのソースに印加したい場合は、ゲート配線１
８i ，…にＶｓよりも閾値電圧以上高い電圧を印加すれ
ばよい。更に、消去用デコーダの出力端に接続すること
により、ワード線２本毎のブロック消去が可能となる。
【００２８】第３の実施例は第１の実施例のソース線の
抵抗をさげるため第１の金属配線で裏打ちしたものであ
るが、第２の実施例において各ワード線毎に第１の金属
配線で裏打ちすることもでき、第２の実施例よりチップ
面積を小さくできる利点がある。
抵抗をさげるため第１の金属配線で裏打ちしたものであ
るが、第２の実施例において各ワード線毎に第１の金属
配線で裏打ちすることもでき、第２の実施例よりチップ
面積を小さくできる利点がある。
【００２９】以上の説明で参照した図２，図６，図８の
平面図で、浮遊ゲート電極３の幅（チャネル長に相当）
は、図示の便宜上、ワード線の幅より小さくなっている
が、実際にはこれら両者の幅は実質上同一である。ま
た、図８ではＮ+ 型拡散層部には斜線を付したが、断面
を意味するわけではない。
平面図で、浮遊ゲート電極３の幅（チャネル長に相当）
は、図示の便宜上、ワード線の幅より小さくなっている
が、実際にはこれら両者の幅は実質上同一である。ま
た、図８ではＮ+ 型拡散層部には斜線を付したが、断面
を意味するわけではない。
【００３０】
【発明の効果】以上説明したように本発明は、フラッシ
ュＥＥＰＲＯＭのセル・トランジスタのソース領域と接
地電位端の間にトランジスタを設けることにより、未書
込みセルの「ターン・オン現象」に影響をほとんど受け
ない書込みが可能になり、また消去電圧印加回路から第
２のトランジスタを介してソース領域に消去電圧を印加
するようにした結果、一括消去も行なえるようになって
いる。このように「ターン・オン現象」にほとんど影響
されないセル・マトリクスが実現された結果、メモリ・
セルの消去レベルの許容範囲の下限は「ターン・オン現
象」が発生しない閾値電圧から“０Ｖ以上”への拡大が
可能となる。
ュＥＥＰＲＯＭのセル・トランジスタのソース領域と接
地電位端の間にトランジスタを設けることにより、未書
込みセルの「ターン・オン現象」に影響をほとんど受け
ない書込みが可能になり、また消去電圧印加回路から第
２のトランジスタを介してソース領域に消去電圧を印加
するようにした結果、一括消去も行なえるようになって
いる。このように「ターン・オン現象」にほとんど影響
されないセル・マトリクスが実現された結果、メモリ・
セルの消去レベルの許容範囲の下限は「ターン・オン現
象」が発生しない閾値電圧から“０Ｖ以上”への拡大が
可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第１の実施例を示す半導体チップの平
面図である。
面図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】セルフ・アラインド・ゲート型のメモリ・トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図５】従来例を示す回路図である。
【図６】従来例を示す半導体チップの平面図である。
【図７】本発明の第３の実施例の説明に使用する回路図
である。
である。
【図８】本発明の第３の実施例の説明に使用する平面図
である。
である。
１ Ｐ型シリコン基板 ２ 第１ゲート絶縁膜 ３ 浮遊ゲート電極 ４ 第２ゲート絶縁膜 ５ 制御ゲート電極 ６ Ｎ+ 型ソース領域 ７ Ｎ+ 型ドレイン領域 ８，９，１０ コンタクト穴 １１ 金属配線 １１ａ 第２の金属配線 １２ 第１の金属配線 １３ コンタクト穴 １４ ソース・ドレイン領域 １５ コンタクト穴 １６ ソース・ドレイン領域 １７ コンタクト穴 １８ｉ ゲート配線 Ｐ1 ，Ｐ2 ，…，Ｐi ，…，Ｐm 第１のトランジス
タ Ｑi,1 ，…，Ｑi,j ，…，Ｑm,n メモリ・トランジ
スタ Ｒ1 ，…，Ｒm 第２のトランジスタ Ｘ1 ，…，Ｘm ワード線 Ｙ1 ，…，Ｙn ディジット線 Ｖｓ 消去電圧発生回路の出力電圧（又は、消去電圧
発生回路の出力電圧が印加される信号線もしくは金属配
線）
タ Ｑi,1 ，…，Ｑi,j ，…，Ｑm,n メモリ・トランジ
スタ Ｒ1 ，…，Ｒm 第２のトランジスタ Ｘ1 ，…，Ｘm ワード線 Ｙ1 ，…，Ｙn ディジット線 Ｖｓ 消去電圧発生回路の出力電圧（又は、消去電圧
発生回路の出力電圧が印加される信号線もしくは金属配
線）
Claims (8)
- 【請求項１】 第１導電型半導体基板の表面部に形成さ
れた第２導電型ソース領域及び第２導電型ドレイン領
域、前記第２導電型ソース領域及び第２導電型ドレイン
領域間の前記半導体基板上に第１ゲート絶縁膜を介して
形成された浮遊ゲート電極および前記浮遊ゲート電極上
に第２ゲート絶縁膜を介して形成された制御ゲート電極
からなるメモリ・トランジスタの前記制御ゲート電極お
よび前記第２導電型ドレイン領域をそれぞれワード線お
よびディジット線に接続したメモリ・セルをマトリクス
状に配列してなる不揮発性半導体記憶装置において、前
記第２導電型ソース領域は前記ワード線に接続されたゲ
ート電極を有する第１のトランジスタを介して接地電位
端に接続されかつ第２のトランジスタを介して消去電圧
印加回路の出力端に接続され、前記第２のトランジスタ
のゲート電極はワード線と異なる制御信号線に接続され
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 制御信号線は消去電圧印加回路の出力信
号線である請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 制御信号線には消去電圧印加回路の出力
電圧より高い電圧が印加される請求項１記載の不揮発性
半導体記憶装置。 - 【請求項４】 制御信号線には消去時のデコード信号が
印加される請求項１記載の不揮発性半導体記憶装置。 - 【請求項５】 第１導電型半導体基板の表面部に形成さ
れた第２導電型ソース領域及び第２導電型ドレイン領
域、前記第２導電型ソース領域及び第２導電型ドレイン
領域間の前記半導体基板上に第１ゲート絶縁膜を介して
形成された浮遊ゲート電極および前記浮遊ゲート電極上
に第２ゲート絶縁膜を介して形成された制御ゲート電極
からなるメモリ・トランジスタの前記制御ゲート電極お
よび前記第２導電型ドレイン領域をそれぞれワード線お
よびディジット線に接続したメモリ・セルをマトリクス
状に配列してなる不揮発性半導体記憶装置において、前
記第２導電型ソース領域は前記ワード線方向に金属配線
で裏打ちされて前記ワード線に接続されたゲート電極を
有する第１のトランジスタを介して接地電位端に接続さ
れかつ第２のトランジスタを介して消去電圧印加回路の
出力端に接続され、前記第２のトランジスタのゲート電
極はワード線と異なる制御信号線に接続されていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項６】 制御信号線は消去電圧印加回路の出力信
号線である請求項５記載の不揮発性半導体記憶装置。 - 【請求項７】 制御信号線には消去電圧印加回路の出力
電圧より高い電圧が印加される請求項５記載の不揮発性
半導体記憶装置。 - 【請求項８】 制御信号線には消去時のデコード信号が
印加される請求項５記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086827A JP2855948B2 (ja) | 1991-07-02 | 1992-04-08 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-161235 | 1991-07-02 | ||
| JP16123591 | 1991-07-02 | ||
| JP4086827A JP2855948B2 (ja) | 1991-07-02 | 1992-04-08 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326891A JPH05326891A (ja) | 1993-12-10 |
| JP2855948B2 true JP2855948B2 (ja) | 1999-02-10 |
Family
ID=15731209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086827A Expired - Fee Related JP2855948B2 (ja) | 1991-07-02 | 1992-04-08 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855948B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008707A1 (fr) * | 1995-08-31 | 1997-03-06 | Hitachi, Ltd. | Dispositif de memoire non volatile a semi-conducteur et systeme informatique faisant appel a ce dispositif |
-
1992
- 1992-04-08 JP JP4086827A patent/JP2855948B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326891A (ja) | 1993-12-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
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