JPH05128875A - 半導体不揮発性記憶装置の書き込み方法 - Google Patents
半導体不揮発性記憶装置の書き込み方法Info
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- JPH05128875A JPH05128875A JP31957291A JP31957291A JPH05128875A JP H05128875 A JPH05128875 A JP H05128875A JP 31957291 A JP31957291 A JP 31957291A JP 31957291 A JP31957291 A JP 31957291A JP H05128875 A JPH05128875 A JP H05128875A
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Abstract
(57)【要約】
【構成】 半導体不揮発性記憶装置のメモリイアレイ
を、半導体基板に形成したドレイン１７とＭＯＮＯＳ型
の不揮発性記憶素子１５とＭＩＳ素子１６とソース１８
とを順次配列してなるメモリセルをマトリクス状に配列
し、書き込みはソース線２５の電位と書き込みワード線
の電位とが同じ電位になり、書き込み禁止はソース線２
５の電位とビット線の電位と書き込みワード線の電位が
同じ電位になるようにして書き込みを行う。 【効果】 半導体不揮発性記憶装置における集積度を増
大することができる。
を、半導体基板に形成したドレイン１７とＭＯＮＯＳ型
の不揮発性記憶素子１５とＭＩＳ素子１６とソース１８
とを順次配列してなるメモリセルをマトリクス状に配列
し、書き込みはソース線２５の電位と書き込みワード線
の電位とが同じ電位になり、書き込み禁止はソース線２
５の電位とビット線の電位と書き込みワード線の電位が
同じ電位になるようにして書き込みを行う。 【効果】 半導体不揮発性記憶装置における集積度を増
大することができる。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書き換え可能な
半導体不揮発性記憶装置の書き込み方法に関し、とくに
半導体不揮発性記憶装置の高集積化に関するものであ
る。
半導体不揮発性記憶装置の書き込み方法に関し、とくに
半導体不揮発性記憶装置の高集積化に関するものであ
る。
【０００２】
【従来の技術】電気的に書き換え可能な半導体不揮発性
記憶素子として、従来は、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉ
ｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型の不揮発性記憶素子や、たとえば、特開平２−１
０３９６６号公報に記載されている、ＭＯＮＯＳ（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性記憶素子が知
られている。
記憶素子として、従来は、ＭＮＯＳ（Ｍｅｔａｌ−Ｎｉ
ｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型の不揮発性記憶素子や、たとえば、特開平２−１
０３９６６号公報に記載されている、ＭＯＮＯＳ（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性記憶素子が知
られている。
【０００３】このＭＯＮＯＳ型の不揮発性記憶素子は、
ＭＮＯＳ型の不揮発性記憶素子の第２層のゲート絶縁膜
であるシリコン窒化膜の上に、ゲート電極からのキャリ
アの注入を防ぐのに充分なバリア高さを持つ第３層のゲ
ート絶縁膜であるシリコン酸化膜を有する。
ＭＮＯＳ型の不揮発性記憶素子の第２層のゲート絶縁膜
であるシリコン窒化膜の上に、ゲート電極からのキャリ
アの注入を防ぐのに充分なバリア高さを持つ第３層のゲ
ート絶縁膜であるシリコン酸化膜を有する。
【０００４】従来の半導体不揮発性記憶装置は、ＭＯＮ
ＯＳ型、あるいはＭＮＯＳ型の不揮発性記憶素子と、ア
ドレス選択用のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏ
ｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子とからなるメモ
リセルを複数個マトリクス状に配列したメモリアレイを
有している。
ＯＳ型、あるいはＭＮＯＳ型の不揮発性記憶素子と、ア
ドレス選択用のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏ
ｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子とからなるメモ
リセルを複数個マトリクス状に配列したメモリアレイを
有している。
【０００５】従来、半導体不揮発性記憶装置を高集積化
する手段として、たとえば本発明者らが、ＩＥＥＥ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２
６，４９７（１９９１）において提案している、図２に
示すような半導体不揮発性記憶装置のメモリアレイの回
路構成と、その書き込み方法とが知られている。
する手段として、たとえば本発明者らが、ＩＥＥＥ Ｓ
ｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２
６，４９７（１９９１）において提案している、図２に
示すような半導体不揮発性記憶装置のメモリアレイの回
路構成と、その書き込み方法とが知られている。
【０００６】図２に示すように、メモリアレイはドレイ
ン３２と、書き込みワード線３４、３５に接続されたＭ
ＯＮＯＳ型の不揮発性記憶素子３０と、選択ワード線３
６、３７に接続されたアドレス選択用のＭＩＳ素子３１
と、ソース３３とを順次配列してなるメモリセル２６、
２７、２８、２９をマトリクス状に配列し、ドレイン３
２に接続されたビット線３８、３９と、ソース３３に接
続されたソース線４０とからなる。ソース線４０はすべ
てのメモリセルを接続している。
ン３２と、書き込みワード線３４、３５に接続されたＭ
ＯＮＯＳ型の不揮発性記憶素子３０と、選択ワード線３
６、３７に接続されたアドレス選択用のＭＩＳ素子３１
と、ソース３３とを順次配列してなるメモリセル２６、
２７、２８、２９をマトリクス状に配列し、ドレイン３
２に接続されたビット線３８、３９と、ソース３３に接
続されたソース線４０とからなる。ソース線４０はすべ
てのメモリセルを接続している。
【０００７】従来の半導体不揮発性記憶装置の書き込み
方法を図２を用いて説明する。メモリセル２６の書き込
みは、ソース線４０と、ビット線３８と、選択ワード線
３６とに基板電位と同じ基準電圧（以下Ｖｓｓと記す）
を印加し、書き込みワード線３４にプログラム電圧（以
下Ｖｐｐと記す）を印加して行なう。
方法を図２を用いて説明する。メモリセル２６の書き込
みは、ソース線４０と、ビット線３８と、選択ワード線
３６とに基板電位と同じ基準電圧（以下Ｖｓｓと記す）
を印加し、書き込みワード線３４にプログラム電圧（以
下Ｖｐｐと記す）を印加して行なう。
【０００８】この状態で、ビット線３９にＶｐｐを印加
すると、メモリセル２６は書き込み禁止となる。
すると、メモリセル２６は書き込み禁止となる。
【０００９】なお、書き込み禁止とは、書き込みを行な
うメモリセルと同一書き込みワード線上のメモリセルの
書き込みを行なわないことである。
うメモリセルと同一書き込みワード線上のメモリセルの
書き込みを行なわないことである。
【００１０】以上のことより、従来の半導体不揮発性記
憶装置の書き込み方法は、すべてのメモリセルのソース
線を接続することが可能となるため、ソース線の配線数
が減少し、メモリアレイの面積を縮小することができ
る。
憶装置の書き込み方法は、すべてのメモリセルのソース
線を接続することが可能となるため、ソース線の配線数
が減少し、メモリアレイの面積を縮小することができ
る。
【００１１】また、従来の書き込み方法は、アドレス用
のＭＩＳ素子が非導通状態のため、書き込みを行なうメ
モリセルに電流が流れないので、書き込み時の消費電力
を低減できる利点もある。
のＭＩＳ素子が非導通状態のため、書き込みを行なうメ
モリセルに電流が流れないので、書き込み時の消費電力
を低減できる利点もある。
【００１２】
【発明が解決しようとする課題】従来の半導体不揮発性
記憶装置の書き込み禁止は、アドレス選択用のＭＩＳ素
子を非導通状態にして行なう。このため、アドレス選択
用のＭＩＳ素子に小さなリーク電流が発生すると、書き
込み禁止状態でも、わずかな書き込みが起こる。したが
って、アドレス選択用のＭＩＳ素子のリーク電流を低減
する必要があるため、アドレス選択用のＭＩＳ素子のゲ
ート長を小さくすることができない。
記憶装置の書き込み禁止は、アドレス選択用のＭＩＳ素
子を非導通状態にして行なう。このため、アドレス選択
用のＭＩＳ素子に小さなリーク電流が発生すると、書き
込み禁止状態でも、わずかな書き込みが起こる。したが
って、アドレス選択用のＭＩＳ素子のリーク電流を低減
する必要があるため、アドレス選択用のＭＩＳ素子のゲ
ート長を小さくすることができない。
【００１３】本発明の目的は、かかる課題を除去し、高
集積度を有する半導体不揮発性記憶の書き込み方法を提
供するものである。
集積度を有する半導体不揮発性記憶の書き込み方法を提
供するものである。
【００１４】
【課題を解決するための手段】本発明では、上記の目的
を達成するために、次に記載するような半導体不揮発性
記憶装置の書き込み方法を採用する。
を達成するために、次に記載するような半導体不揮発性
記憶装置の書き込み方法を採用する。
【００１５】本発明の半導体不揮発性記憶装置の書き込
み方法は、ドレインとＭＯＮＯＳ型の不揮発性記憶素子
とＭＩＳ素子とソースとを順次配列してなるメモリセル
を、マトリクス状に配列してなり、ドレインをビット線
に接続し、ソースをソース線に接続し、すべてのメモリ
セルのソース線を接続してなり、書き込みはソース線の
電位と書き込みワード線の電位とを同じ電位にすること
により行ない、書き込み禁止はソース線の電位とビット
線の電位と書き込みワード線の電位とを同じ電位にする
ことにより行なう。
み方法は、ドレインとＭＯＮＯＳ型の不揮発性記憶素子
とＭＩＳ素子とソースとを順次配列してなるメモリセル
を、マトリクス状に配列してなり、ドレインをビット線
に接続し、ソースをソース線に接続し、すべてのメモリ
セルのソース線を接続してなり、書き込みはソース線の
電位と書き込みワード線の電位とを同じ電位にすること
により行ない、書き込み禁止はソース線の電位とビット
線の電位と書き込みワード線の電位とを同じ電位にする
ことにより行なう。
【００１６】
【作用】本発明における半導体不揮発性記憶装置の書き
込み方法は、書き込みをソース線の電位と書き込みワー
ド線の電位とを同じ電位にして行ない、書き込み禁止を
ソース線の電位とビット線の電位と書き込みワード線の
電位とを同じ電位にして行なうこととにより、半導体不
揮発性記憶装置の高集積化を達成できるようにしてい
る。
込み方法は、書き込みをソース線の電位と書き込みワー
ド線の電位とを同じ電位にして行ない、書き込み禁止を
ソース線の電位とビット線の電位と書き込みワード線の
電位とを同じ電位にして行なうこととにより、半導体不
揮発性記憶装置の高集積化を達成できるようにしてい
る。
【００１７】
【実施例】以下図面を用いて本発明の実施例を説明す
る。図１は本発明における半導体不揮発性記憶装置のメ
モリアレイの回路構成と、その書き込みバイアスの一例
である。図１では、２×２のメモリアレイ構造で説明を
行なうが、大規模なメモリアレイ構造にまで拡張できる
ことは以下の説明から明白である。
る。図１は本発明における半導体不揮発性記憶装置のメ
モリアレイの回路構成と、その書き込みバイアスの一例
である。図１では、２×２のメモリアレイ構造で説明を
行なうが、大規模なメモリアレイ構造にまで拡張できる
ことは以下の説明から明白である。
【００１８】図１に示すように、メモリアレイはドレイ
ン１７と、書き込みワード線１９、２０に接続されたＭ
ＯＮＯＳ型の不揮発性記憶素子１５と、選択ワード線２
１、２２に接続されたＭＩＳ素子１６と、ソース１８と
を、順次配列してなるメモリセル１１、１２、１３、１
４と、ドレイン１７に接続されたビット線２３、２４
と、ソース１８に接続されたソース線２５とからなる。
ソース線２５はすべてのメモリセルを接続している。
ン１７と、書き込みワード線１９、２０に接続されたＭ
ＯＮＯＳ型の不揮発性記憶素子１５と、選択ワード線２
１、２２に接続されたＭＩＳ素子１６と、ソース１８と
を、順次配列してなるメモリセル１１、１２、１３、１
４と、ドレイン１７に接続されたビット線２３、２４
と、ソース１８に接続されたソース線２５とからなる。
ソース線２５はすべてのメモリセルを接続している。
【００１９】本発明の半導体不揮発性記憶装置の書き込
み方法を図１を用いて説明する。
み方法を図１を用いて説明する。
【００２０】メモリセル１１への情報の書き込みは、書
き込みワード線１９とソース線２５とにＶｐｐを印加
し、ビット線２３にＶｓｓを印加し、ＭＯＮＯＳ型の不
揮発性記憶素子１５のゲート絶縁膜へ、基板から電子を
注入することにより行なう。なお、選択ワード線２１
は、Ｖｐｐまたは電源電圧を印加し、ＭＩＳ素子１６を
導通状態とし、基板はＶｓｓとする。
き込みワード線１９とソース線２５とにＶｐｐを印加
し、ビット線２３にＶｓｓを印加し、ＭＯＮＯＳ型の不
揮発性記憶素子１５のゲート絶縁膜へ、基板から電子を
注入することにより行なう。なお、選択ワード線２１
は、Ｖｐｐまたは電源電圧を印加し、ＭＩＳ素子１６を
導通状態とし、基板はＶｓｓとする。
【００２１】メモリセル１１と同一ワード線上のメモリ
セル１２は、ビット線２４にＶｐｐを印加することによ
り、ＭＯＮＯＳ型の不揮発性記憶素子１５のゲートと基
板表面電位がともにＶｐｐとなるため、書き込み禁止と
なる。すなわち、書き込み禁止は、ソース線とビット線
と書き込みワード線とを同じ電位にして行なう。
セル１２は、ビット線２４にＶｐｐを印加することによ
り、ＭＯＮＯＳ型の不揮発性記憶素子１５のゲートと基
板表面電位がともにＶｐｐとなるため、書き込み禁止と
なる。すなわち、書き込み禁止は、ソース線とビット線
と書き込みワード線とを同じ電位にして行なう。
【００２２】さらに、この状態で、書き込みワード線２
０をＶｓｓすなわち基板と同電位にすると、基板からＭ
ＯＮＯＳ型の不揮発性記憶素子１５のゲート絶縁膜へ電
子が注入しないため、メモリセル１３、１４は、書き込
みが起こらない。なお、選択ワード線２２はＶｓｓとす
る。
０をＶｓｓすなわち基板と同電位にすると、基板からＭ
ＯＮＯＳ型の不揮発性記憶素子１５のゲート絶縁膜へ電
子が注入しないため、メモリセル１３、１４は、書き込
みが起こらない。なお、選択ワード線２２はＶｓｓとす
る。
【００２３】以上説明した本発明の半導体不揮発性記憶
装置の書き込み方法により、メモリセル１１だけ選択的
に書き込みすることが可能である。
装置の書き込み方法により、メモリセル１１だけ選択的
に書き込みすることが可能である。
【００２４】本発明の半導体不揮発性記憶装置の書き込
み方法においては、ＭＩＳ素子１６が導通状態でよいた
め、ＭＩＳ素子１６のゲート長を減少することにより小
さなリーク電流が発生しても、書き込みが禁止され、選
択的に書き込みすることが可能である。
み方法においては、ＭＩＳ素子１６が導通状態でよいた
め、ＭＩＳ素子１６のゲート長を減少することにより小
さなリーク電流が発生しても、書き込みが禁止され、選
択的に書き込みすることが可能である。
【００２５】すなわち、本発明の半導体不揮発性記憶装
置の書き込み方法は、ＭＩＳ素子のゲート長を減少する
ことが容易であり、メモリアレイの面積を減少すること
が可能である。
置の書き込み方法は、ＭＩＳ素子のゲート長を減少する
ことが容易であり、メモリアレイの面積を減少すること
が可能である。
【００２６】しかし、ＭＩＳ素子１６を導通状態にして
書き込みを行なうため、書き込みを行なうメモリセルに
電流が流れ、書き込み時の消費電力が、従来の書き込み
方法より増大する。しかし、その場合でも、メモリセル
に流れる電流は、半導体不揮発性記憶装置の全電流の１
割以下のため、極端な低消費電力が要求される用途以外
の用途では、まったく問題とならない。
書き込みを行なうため、書き込みを行なうメモリセルに
電流が流れ、書き込み時の消費電力が、従来の書き込み
方法より増大する。しかし、その場合でも、メモリセル
に流れる電流は、半導体不揮発性記憶装置の全電流の１
割以下のため、極端な低消費電力が要求される用途以外
の用途では、まったく問題とならない。
【００２７】
【発明の効果】以上説明したように、本発明により従来
に比較して、すべてのメモリセルのソースを接続した半
導体不揮発性記憶装置において、メモリセルの選択的な
書き込みが可能となり、かつアドレス選択用のＭＩＳ素
子のゲート長を減少することが可能となる。すなわち、
高集積度を有する半導体不揮発性記憶装置の書き込み方
法が実現できる。
に比較して、すべてのメモリセルのソースを接続した半
導体不揮発性記憶装置において、メモリセルの選択的な
書き込みが可能となり、かつアドレス選択用のＭＩＳ素
子のゲート長を減少することが可能となる。すなわち、
高集積度を有する半導体不揮発性記憶装置の書き込み方
法が実現できる。
【図１】本発明の一実施例の半導体不揮発性記憶装置の
書き込み方法におけるメモリアレイの書き込みバイアス
を示す回路図である。
書き込み方法におけるメモリアレイの書き込みバイアス
を示す回路図である。
【図２】従来例の半導体不揮発性記憶装置の書き込み方
法におけるメモリアレイの書き込みバイアスを示す回路
図である。
法におけるメモリアレイの書き込みバイアスを示す回路
図である。
１１ メモリセル １５ ＭＯＮＯＳ型の不揮発性記憶素子 １６ ＭＩＳ素子 １７ ドレイン １８ ソース １９ 書き込みワード線 ２３ ビット線 ２５ ソース線
Claims (1)
- 【請求項１】 半導体基板の表面領域に、ドレインとＭ
ＯＮＯＳ型の不揮発性記憶素子とＭＩＳ素子とソースと
を順次配列してなるメモリセルを、マトリクス状に配列
してなり、前記ドレインをビット線に接続し、前記ソー
スをソース線に接続し、すべての前記メモリセルの該ソ
ース線を接続してなる半導体不揮発性記憶装置におい
て、書き込みは前記ソース線の電位と書き込みワード線
の電位とを同じ電位にすることにより行ない、書き込み
禁止は前記ソース線の電位と前記ビット線の電位と前記
書き込みワード線の電位とを同じ電位にすることにより
行なうことを特徴とする半導体不揮発性記憶装置の書き
込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31957291A JPH05128875A (ja) | 1991-11-08 | 1991-11-08 | 半導体不揮発性記憶装置の書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31957291A JPH05128875A (ja) | 1991-11-08 | 1991-11-08 | 半導体不揮発性記憶装置の書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128875A true JPH05128875A (ja) | 1993-05-25 |
Family
ID=18111764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31957291A Pending JPH05128875A (ja) | 1991-11-08 | 1991-11-08 | 半導体不揮発性記憶装置の書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128875A (ja) |
-
1991
- 1991-11-08 JP JP31957291A patent/JPH05128875A/ja active Pending
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